JPH04268292A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリに関し、特
にバイポーラトランジスタを構成要素として含み電流に
よるデータを電圧によるデータに変換して出力する構成
の半導体メモリに関する。

【０００２】

【従来の技術】従来のこの種の半導体メモリは、図７に
示すように、トランジスタＱ１１〜Ｑ１ｎ，Ｑ２１〜Ｑ
２ｎを含み、対をなす第１及び第２の電流（例えばＩ１
１，Ｉ１２）により１つのデータをそれぞれ構成する複
数のデータＤＴ１〜ＤＴｎのうちの１つを選択する選択
回路１と、この選択回路１により選択されたデータの第
１及び第２の電流（Ｉ１１，Ｉ１２）をそれぞれ対応し
て伝達する第１及び第２のデータ伝達線２ａ，２ｂと、
エミッタを第１のデータ伝達線２ａの一端と接続する第
１のトランジスタＱ１、エミッタを第２のデータ伝達線
２ｂの一端と接続する第２のトランジスタＱ２、第１の
トランジスタＱ１のコレクタと第１の電源供給端子（Ｖ
ｃｃ）と間に接続された第１の抵抗Ｒ１、第２のトラン
ジスタＱ２のコレクタと第１の電源供給端子（Ｖｃｃ）
との間に接続された第２の抵抗Ｒ２、第１のトランジス
タＱ１のベースと第１の電源供給端子（Ｖｃｃ）との間
にこの第１のトランジスタＱ１のベース・エミッタと順
方向を一致させて接続する第１のダイオードＤ１、第２
のトランジスタＱ２のベースと第１の電源供給端子（Ｖ
ｃｃ）との間にこの第２のトランジスタＱ２のベース・
エミッタと順方向を一致させて接続する第２のダイオー
ドＤ２、並びに第１のトランジスタＱ１のエミッタ，第
２のトランジスタＱ２のエミッタ，及び第１，第２のト
ランジスタＱ１，Ｑ２のベースと第２の電源供給端子（
Ｖｄｄ）との間とそれぞれ対応して接続された第１，第
２及び第３の定電流源Ｉ１〜Ｉ３を含み、第１及び第２
のデータ伝達線２ａ，２ｂからの第１及び第２の電流に
よるデータを電圧のデータ（Ｖｏ１，Ｖｏ２）として第
１及び第２のトランジスタＱ１，Ｑ２のコレクタから出
力する電流・電圧変換回路３ｃとを有する構成となって
いた。

【０００３】次に、この半導体メモリの動作について説
明する。

【０００４】今、選択回路１のトランジスタＱ１１，Ｑ
２１により１つのメモリセルのデータＤＴ１が選択され
、このデータＤＴ１は、電流Ｉ１１が０（ｍＡ）、Ｉ１
２がＩｄ（ｍＡ）であったとする。また、電流Ｉ０１，
Ｉ０２は等しく、抵抗Ｒ１，Ｒ２も等しいものとする。

【０００５】このとき、トランジスタＱ１に流れる電流
Ｉ（Ｑ１）は電流Ｉ０１に等しく、トランジスタＱ２に
流れる電流Ｉ（Ｑ２）は（Ｉ０２＋Ｉｄ）となりＩ０１
＝Ｉ０２であるので、抵抗Ｒ１，Ｒ２の値をＲとすると
、出力電圧Ｖｏ１，Ｖｏ２の差電圧はＲ・Ｉｄとなる。 こうして電流・電圧の変換が行なわれ、出力電圧Ｖｏ１
，Ｖｏ２として出力される。

【０００６】データ伝達線２ａ，２ｂは、記憶容量が増
加するに伴い長くなり、その配線抵抗は、例えば２５６
Ｋビットの容量をもつＢｉＣＭＯＳ型の半導体メモリで
は１５０Ω程度の大きさになる。

【０００７】

【発明が解決しようとする課題】この従来の半導体メモ
リは、データ伝達線２ａ，２ｂが、記憶容量の増加に伴
って長くなり、その配線抵抗は無視できない程に大きく
なるので、色々な問題点が生じる。この問題点について
説明する。

【０００８】まず、トランジスタＱ１１，Ｑ２１、Ｑ１
２，Ｑ２２、…、Ｑ１ｎ，Ｑ２ｎがデータ伝達線２ａ，
２ｂと接続する位置をＰ１，Ｐ２，…，Ｐｎとし、電流
・電圧変換回路３ｃとデータ伝達線２ａ，２ｂとが接続
する位置をＰｅとする。また、Ｉ１１＝０，Ｉ１２＝Ｉ
ｄとする。このＰｅでのデータ伝達線２ａ，２ｂの電位
差Ｖ（Ｐｅ）はトランジスタＱ１，Ｑ２の順方向電圧の
差だけであってそれは３０ｍＶ程度である。

【０００９】今、トランジスタＱ２１に電流Ｉｄが流れ
、その値を１．５ｍＡとすると、位置Ｐ１でデータ伝達
線２ａ，２ｂの電位差Ｖ（Ｐ１）は、Ｖ（Ｐ１）＝Ｖ（
Ｐｅ）＋１５０（Ω）・１．５（ｍＡ）＝２５５（ｍＶ
）となる。

【００１０】この時のデータ伝達線２ａ，２ｂの電位と
位置との関係を図８に示す。

【００１１】また、データ伝達線２ａ，２ｂにはｎ個の
トランジスタのコレクタが接続しているが、これらトラ
ンジスタのコレクタ容量の総和は２５６Ｋビットの記憶
容量を持つＢｉＣＭＯＳ半導体メモリでは２０ｐＦ程度
にもなり、データ伝達線２ａ，２ｂの配線容量はこれよ
り小さいが２ｐＦ程度ある。したがってデータ伝達線２
ａ，２ｂには約２２ｐＦの容量が寄生している。

【００１２】さて、今、この状態から入力が変化して選
択番地が変わり、今度はトランジスタＱ１１に電流Ｉ１
１＝Ｉｄ＝１．５ｍＡが流れるようなったとする。そう
すると図９（ａ）〜（ｃ）に示すように、データ伝達線
２ａ，２ｂの電位の関係が逆転する。

【００１３】この時の動作を詳しく見てみると、図１０
に示すように、まず、トランジスタＱ１１，Ｑ２１を流
れる電流Ｉ１１，Ｉ１２が変化する。そうするとデータ
伝達線２ｂに流れる電流が小さくなるから、このデータ
伝達線２ｂ上の電位勾配が小さくなって最終的にはデー
タ伝達線２ａの最初の電位に移行するが、それまでに、
データ伝達線２ｂの寄生容量（Ｃ＝２２ｐＦ）が充電さ
れなければならない。その電荷量Ｑｅは近似的に、

【０
０１４】

【００１５】で与えられる。

【００１６】そしてこの電荷の充電はトランジスタＱ２
を流れる電流によって賄われるので、図１０に示すよう
に、トランジスタＱ２１に電流が流れなくなってもトラ
ンジスタＱ２は電流を流しつづけ、出力電圧Ｖｏ２はゆ
っくりと立ち上がる。

【００１７】一方、データ伝達線２ａには、トランジス
タＱ１１により電流が流れるようになるので、データ伝
達線２ａ上の電位勾配が大きくなって最終的にはデータ
伝達線２ｂの最初の電位に移行するが、それまでに、デ
ータ伝達線２ａに寄生する２２ｐＦの容量の電荷が放電
されなければならない。この電荷量は先に論じたと同様
にしてやはり３．１５ｐＣである。

【００１８】そしてこの電荷の放電は、トランジスタＱ
１１を流れる電流Ｉ１１によって行われるので、図１０
に見るようにトランジスタＱ１にはなかなか電流が流れ
ず、出力電圧Ｖｏ１はゆっくりと立ち下がる。この時、
図１０に示されたトランジスタＱ１１，Ｑ２１を流れる
電流Ｉ１１，Ｉ１２の切り換わりの時刻ｔ０から出力電
圧Ｖｏ１，Ｖｏ２の切り換わりの時刻ｔ１までの遅延時
間Δｔは次で概算される。

【００１９】Δｔ＝３．１５（ｐＣ）／１．５（ｍＡ）
＝２．１（ｎＳ） この遅延時間Δｔの算出の仕方はかなり大雑把であり、
時刻ｔ１での出力電圧Ｖｏ１，Ｖｏ２のレベルは完全に
反転していないので、充放電された電荷は３．１５ｐＣ
より小さいのが本当である。しかし、一方、充放電を行
う電流は最大で１．５ｍＡであり、実際は時刻ｔ０から
時刻ｔ１にかけて、その半分程度の値まで減少する。こ
の２つの点は、前者は遅延時間Δｔを短かくする方向で
あり、後者は長くする方向となり、これらは互いに打ち
消し合うので、概算した２．１ｎｓという値は実際の値
をそれほどかけ離れた値でないと考えてよい。

【００２０】また、半導体メモリの記憶容量が増大する
と、データ伝達線２ａ，２ｂと接続するトランジスタの
数も増え、寄生容量は増加してデータの遅れはもっと顕
著になる。

【００２１】このように、従来の半導体メモリは、メモ
リ容量が増大するに伴ない、読出し速度も顕著に遅くな
るという欠点を持っている。

【００２２】

【課題を解決するための手段】本発明の半導体メモリは
、対をなす第１及び第２の電流により１つのデータをそ
れぞれ構成する複数のデータの第１及び第２の電流を選
択的にそれぞれ対応して伝達する第１及び第２のデータ
伝達線と、エミッタを前記第１のデータ伝達線の一端と
接続する第１のトランジスタ、エミッタを前記第２のデ
ータ伝達線の一端と接続する第２のトランジスタ、前記
第１のトランジスタのコレクタと第１の電源供給端子と
の間に接続された第１の抵抗、前記第２のトランジスタ
のコレクタと前記第１の電源供給端子との間に接続され
た第２の抵抗、前記第１のトランジスタのベースと前記
第１の電源供給端子との間にこの第１のトランジスタの
ベース・エミッタと順方向を一致させて接続する第１の
ダイオード、前記第２のトランジスタのベースと前記第
１の電源供給端子との間にこの第２のトランジスタのベ
ース・エミッタと順方向を一致させて接続する第２のダ
イオード、コレクタを前記第１のトランジスタのベース
と接続しベースを前記第１のトランジスタのエミッタと
接続する第３のトランジスタ、コレクタを前記第２のト
ランジスタのベースと接続しベースを前記第２のトラン
ジスタのエミッタと接続しエミッタを前記第３のトラン
ジスタのエミッタと接続する第４のトランジスタ、並び
に前記第１のトランジスタのエミッタ，前記第２のトラ
ンジスタのエミッタ，及び前記第３，第４のトランジス
タのエミッタと第２の電源供給端子との間にそれぞれ対
応して接続された第１，第２及び第３の電流源回路を含
み、前記第１及び第２のデータ伝達線からの第１及び第
２の電流によるデータを電圧のデータとして前記第１及
び第２のトランジスタのコレクタから出力する電流・電
圧変換回路とを有している。

【００２３】また、第３及び第４のトランジスタのベー
スの接続点を、それぞれ対応する第１及び第２のデータ
伝達線上の所定の位置にして構成される。

【００２４】

【作用】第１，第２のトランジスタのベース電位は、こ
れらベースと最高電位の第１の電源供給端子とを結ぶ負
荷と、これら負荷を流れる電流によって定まるが、これ
ら電流の大きさが、第１，第２のトランジスタのエミッ
タの電位で決まり、高い方の側がより大きな電流が流れ
るので、ベースの電位は他方に比べ低くなる。つまりベ
ース電位に差ができる。従って、第１，第２のバイポー
ラトランジスタのエミッタの電位差は、ベース電位が、
等しい従来例に比べ小さくなる。その結果、充放電され
る電荷が小さくなり、充放電に要する時間は短かくなる
ので、読出し速度は速くなる。

【００２５】

【実施例】次に本発明の実施例について図面を参照して
説明する。

【００２６】図１は本発明の第１の実施例を示す回路図
である。

【００２７】この実施例が図７に示された従来の半導体
メモリと相違する点は、電流・電圧変換回路３を、トラ
ンジスタＱ１，Ｑ２のベース間を切離してこれらトラン
ジスタＱ１，Ｑ２のベースと第１の電源供給端子（Ｖｃ
ｃ）との間にダイオーダＤ１，Ｄ２をそれぞれ対応して
接続し、コレクタをトランジスタＱ１のベースと接続し
ベースをトランジスタＱ１のエミッタと接続する第３の
トランジスタＱ３と、コレクタをトランジスタＱ２のベ
ースと接続しベースをトランジスタＱ２のエミッタと接
続しエミッタを第３のトランジスタＱ３のエミッタと共
通接続する第４のトランジスタＱ４とを設け、第３の定
電流源Ｉ３をトランジスタＱ３，Ｑ４のエミッタと第２
の電源供給端子（Ｖｄｄ）との間に接続する回路構成と
した点にある。

【００２８】次に、本実施例の動作について説明する。 「発明が解決しようとする課題」で述べた条件と同様に
、トランジスタＱ２１に１．５ｍＡの電流Ｉｄが流れて
いるものとしてデータ伝達線２ａ，２ｂの電位を考える
。

【００２９】まず、ダイオードＤ１の順方向電圧をＶｆ
２＋ΔＶｆ１、ダイオードＤ２の順方向電圧をＶｆ２、
トランジスタＱ１の順方向電圧をＶｆ、トランジスタＱ
２の順方向電圧をＶｆ＋ΔＶｆ、トランジスタＱ３の順
方向電圧をＶｆ１＋ΔＶｆ１、トランジスタＱ４の順方
向電圧をＶｆ１とする。ここでダイオードＤ１，Ｄ２の
順方向電圧の差とトランジスタＱ３，Ｑ４の順方向電圧
の差が等しくΔＶｆ１と仮定されているが、これはダイ
オードＤ１，Ｄ２を流れる電流の比とトランジスタＱ３
，Ｑ４を流れる電流の比とが等しいからである。

【００３０】すると、トランジスタＱ３，Ｑ４のエミッ
タの電位は等しいから、 （Ｖｆ２＋ΔＶｆ１）＋Ｖｆ＋（Ｖｆ１＋ΔＶｆ１）＝
Ｖｆ２＋（Ｖｆ＋ΔＶｆ）＋Ｖｆ１ となる。これから ΔＶｆ＝２ΔＶｆ１ であることがわかる。

【００３１】よって位置Ｐｅでのデータ伝達線２ａ，２
ｂの電位差Ｖ（Ｐｅ）は Ｖ（Ｐｅ）＝ΔＶｆ＋ΔＶｆ１＝ΔＶｆ／２であること
がわかる。従来例ではΔＶｆは３０ｍＶであるとしたの
で、ここでもその値を用いると、Ｖ（Ｐｅ）＝１５（ｍ
Ｖ） となる。またＶ（Ｐ１）は２４０ｍＶとなる。この実施
例におけるデータ伝達線２ａ，２ｄの各位置の電位を図
２に示す。この図２において、点線は従来例を示す。

【００３２】ここで、従来例と同様にして、データ伝達
線２ａ，２ｂの電位が反転する時に充放電される電荷量
Ｑｅを求めると、 Ｑｅ＝〔２２（ｐＦ）／２〕・〔２４０（ｍＶ）＋１５
（ｍＶ）〕＝２．８ｐＣとなる。

【００３３】したがって従来例と同様にして、トランジ
スタＱ１１，Ｑ２１の電流の切り換わり時刻ｔ０から出
力電圧Ｖｏ１，Ｖｏ２のレベルの切り換わりの時刻ｔ１
までの遅延時間Δｔは、 Δｔ＝２．８（ｐＣ）／１．５（ｍＡ）＝１．８７（ｎ
ｓ）（略１．９ｎｓ）となる。

【００３４】これは、従来例の２．１ｎｓに対して、遅
延時間が約９０％に抑えられることを示している。

【００３５】図３は本発明の第２の実施例を示す回路図
である。

【００３６】この実施例は、第１の実施例におけるダイ
オードＤ１とトランジスタＱ１のベースとの間、及びダ
イオードＤ２とトランジスタＱ２のベースとの間にそれ
ぞれ、ダイオードＤ１，Ｄ２と順方向を等しくしてこれ
らダイオードＤ１，Ｄ２と直列接続されたダイオードＤ
３，Ｄ４を設けたものである。

【００３７】次に本実施例の動作について説明する。

【００３８】まず本実施例においては、第１の実施例と
同様にして ΔＶｆ１＝３ΔＶｆ１ なる関係式が導かれる。ΔＶｆ，ΔＶｆ１の定義は第１
の実施例と同様である。

【００３９】したがって、Ｖ（Ｐｅ）＝ΔＶｆ／３＝１
０（ｍＶ）、Ｖ（Ｐ１）＝２３５（ｍＶ）となる。よっ
てデータ伝達線２ａ，２ｂの電位が反転する時に充放電
される電荷量Ｑｅは Ｑｅ＝〔２２（ｐＦ）／２〕・〔２３５（ｍＶ）＋１０
（ｍＶ）〕＝２．６９５（略２．７ｐＣ）となる。した
がってトランジスタＱ１１，Ｑ２１の電流の切り換わり
時刻ｔ０から出力電圧Ｖｏ１，Ｖｏ２のレベルの切り換
わりの時刻ｔ１までの遅延脂間Δｔは Δｔ＝２．７（ｐＣ）／１．５（ｍＡ）＝１．８（ｎｓ
）で概算される。

【００４０】これは従来例に比べ０．３ｎｓだけ遅延時
間が短く、従来例の２．１ｎｓに対して遅延時間を８５
％に抑えれらることを示している。

【００４１】電源の最高電位Ｖｃｃと最低電位Ｖｄｄと
の電位差によっては、ダイオードを３個，４個，…と直
列接続することも可能である。しかしここでは３個以上
の場合の動作の説明は２個の場合の動作の説明から類推
が容易になされるので、省略する。

【００４２】図４は本発明の第３の実施例を示す回路図
である。

【００４３】この実施例は、第１の実施例における第３
，第４のトランジスタＱ３，Ｑ４のベースの接続点を、
それぞれ対応してデータ伝達線２ａ，２ｂの他端に変更
したものである。

【００４４】次に本実施例の動作について説明する。

【００４５】まずトランジスタＱ２１にＩ１２＝Ｉｄ＝
１．５（ｍＡ）の電流が流れているとし、データ伝達線
２ｂに流れる電流によって生じる電位降下、すなわち位
置Ｐｅと位置Ｐ１とにおけるデータ伝達線２ｂの電位差
をΔＶとする。するとこれまでと同様にして、２ΔＶｆ
１＝ΔＶｆ＋ΔＶ が得られる。

【００４６】したがって位置Ｐｅと位置Ｐ１とにおける
データ伝達線２ａ，２ｂ間の電位差はそれぞれＶ（Ｐｅ
）＝（ΔＶｆ−ΔＶ）／２ Ｖ（Ｐ１）＝（ΔＶｆ＋ΔＶ）／２ となる。この電位の様子は図５に示す。

【００４７】さて、これまでと同様にしてデータ伝達線
２ａ，２ｂの電位が反転する時に充放電される電荷量Ｑ
ｅを求めると、今度はデータ伝達線２ａ，２ｂ上で、電
位の上がる位置と下がる位置があることから、ΔＶｆ＝
３０（ｍＶ）として

【００４８】

【００４９】となる。

【００５０】この０．３３ｐＣは従来例における値３．
１５ｐＣの約１０％でしかない。何故ここまで、電荷量
が小さくなったかというと、従来例の場合は、データ伝
達線２ａ，２ｂの一本の配線上では、電位の反転に際し
てどの位置も電位が下がるか電位が上がるかのどちらか
であったが、本実施例では、図５からも分かるとおり、
反転に際して、一本の配線上で電位の上がる位置と下が
る位置が生じるので、配線上の電荷の移動で、反転に必
要な電荷が、大部分賄われる。したがってデータ伝達線
２ａ，２ｂ外へ移動する電荷が少なくなったためである
。

【００５１】本実施例においては、図６に示すように、
トランジスタＱ１１，Ｑ２１の電流の切り換わり時刻ｔ
０から出力電圧Ｖｏ１，Ｖｏ２のレベルの切り換わり時
刻ｔ１までの遅延時間Δｔは Δｔ＝０．３３（ｐＣ）／１．５（ｍＡ）＝０．２（ｎ
ｓ） で概算される。

【００５２】これは従来例に比べ１．９ｎｓ遅延時間が
短く、従来例の２．１ｎｓに対して遅延時間を１０％に
抑えられることを示している。

【００５３】この第３の実施例から、第３の実施例と第
２の実施例とを組み合わせた実施例や、トランジスタＱ
３，Ｑ４のベースを位置Ｐ１と位置Ｐｅの間の任意の位
置に接続した実施例等が容易に考えられるが、これらの
動作は上述の実施例の動作の説明から容易に類推される
ので、これらの実施例をいちいち取り上げての説明は省
略する。

【００５４】

【発明の効果】以上説明したように本発明は、第１及び
第２のトランジスタのベースへの電位を、第１のダイオ
ードと第３のトランジスタ、及び第２のダイオードと第
４のトランジスタによりそれぞれ対応して供給し、第３
及び第４のトランジスタのベースを第１及び第２のデー
タ伝達線の所定の位置に接続する構成とすることにより
、データ伝達線の充放電電荷量を減少させることができ
るので、データ伝達線に入力されるデータの電流が切り
換ってから出力電圧のレベルが切り換わるまでの時間を
短縮することができ、読み出し速度を速くすることがで
きる効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す回路図である。

【図２】図１に示された実施例の動作及び効果を説明す
るためのデータ伝達線の電位分布図である。

【図３】本発明の第２の実施例を示す回路図である。

【図４】本発明の第３の実施例を示す回路図である。

【図５】図４に示された実施例の動作及び効果を説明す
るためのデータ伝達線の電位分布図である。

【図６】図４に示された実施例の動作及び効果を説明す
るための各部信号の波形図である。

【図７】従来の半導体メモリの一例を示す回路図である
。

【図８】図７に示された半導体メモリの動作及び課題を
説明するためのデータ伝達線の電位分布図である。

【図９】図７に示された半導体メモリの動作及び課題を
説明するためのデータ伝達線の電位分布を時間経過順に
示した電位分布図である。

【図１０】図７に示された半導体メモリの動作及び課題
を説明するための各部信号の波形図である。

【符号の説明】

１　　　　選択回路 ２ａ，２ｂ　　　　データ伝達線 ３，３ａ，３ｂ，３ｃ　　　　電流・電圧変換回路Ｄ１
〜Ｄ４　　　　ダイオード Ｉ１〜Ｉ３　　　　定電流源 Ｑ１〜Ｑ４，Ｑ１１〜Ｑ１ｎ，Ｑ２１〜Ｑ２ｎ　　　　
トランジスタ Ｒ１，Ｒ２　　　　抵抗

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　対をなす第１及び第２の電流により１
   つのデータをそれぞれ構成する複数のデータの第１及び
   第２の電流を選択的にそれぞれ対応して伝達する第１及
   び第２のデータ伝達線と、エミッタを前記第１のデータ
   伝達線の一端と接続する第１のトランジスタ、エミッタ
   を前記第２のデータ伝達線の一端と接続する第２のトラ
   ンジスタ、前記第１のトランジスタのコレクタと第１の
   電源供給端子との間に接続された第１の抵抗、前記第２
   のトランジスタのコレクタと前記第１の電源供給端子と
   の間に接続された第２の抵抗、前記第１のトランジスタ
   のベースと前記第１の電源供給端子との間にこの第１の
   トランジスタのベース・エミッタと順方向を一致させて
   接続する第１のダイオード、前記第２のトランジスタの
   ベースと前記第１の電源供給端子との間にこの第２のト
   ランジスタのベース・エミッタと順方向を一致させて接
   続する第２のダイオード、コレクタを前記第１のトラン
   ジスタのベースと接続しベースを前記第１のトランジス
   タのエミッタと接続する第３のトランジスタ、コレクタ
   を前記第２のトランジスタのベースと接続しベースを前
   記第２のトランジスタのエミッタと接続しエミッタを前
   記第３のトランジスタのエミッタと接続する第４のトラ
   ンジスタ、並びに前記第１のトランジスタのエミッタ，
   前記第２のトランジスタのエミッタ，及び前記第３，第
   ４のトランジスタのエミッタと第２の電源供給端子との
   間にそれぞれ対応して接続された第１，第２及び第３の
   電流源回路を含み、前記第１及び第２のデータ伝達線か
   らの第１及び第２の電流によるデータを電圧のデータと
   して前記第１及び第２のトランジスタのコレクタから出
   力する電流・電圧変換回路とを有することを特徴とする
   半導体メモリ。
2. 【請求項２】　　第１及び第２のダイオードがそれぞれ
   複数個のダイオード素子を直列接続して形成された請求
   項１記載の半導体メモリ。
3. 【請求項３】　　第３及び第４のトランジスタのベース
   の接続点を、それぞれ対応する第１及び第２のデータ伝
   達線上の所定の位置にした請求項１記載の半導体メモリ
   。