KR840001498B1 - 반도체 기억장치의 데코오더 회로 - Google Patents

Abstract

내용 없음.

Description

반도체 기억장치의 데코오더 회로

제1a도는 반도체 기억장치의 기본적인 대코오더 회로도,

제1b도는 제1a도의 회로에 포함되어 있는 정전류원의 회로에도,

제2도는 반도체 기억장치의 종래기술의 대코오더 회로도,

제3도는 본 발명의 일실시예로서 반도체 기억장치의 대코오더 회로도,

제4도는 본 발명의 또다른 실시예로서 반도체 기억장치의 대코오더 회로도,

제5도는 제3도의 회로에 적용될 수 있는 수정된 정전류원,

제6도는 제3도의 회로의 변경도.

본 발명은 반도체 기억장치의 대코오더 회로에 관한 것이다. 반도체 기억장치의 기본적인 데코오더 회로가 제1a도에 나타내졌다.

제1a도의 데코오더 회로는 어드레스)입력단자(1)(A⁰ _,A₁, A₂,…), 어드레스 버퍼(21, 22, 23,…), 데코오더 라인(3) (d₀, d₀, d₁, d₁,…d_n, d_n), 워드드라이버(word driver) (41, 42, 43,…)및 위드라인(5) (W₀, W₁, W₂,…)으로 이루어진다.

기억소자들은 위드라인들과 비트라인(bit line)들의 교차점에 연결되지만 이 기억소자들과 비트라인들은 제1도에 도시되지 않았다.

하나의 에미터 폴로위 접속 트랜지스터(Q_E)가 어드레스버퍼에 포함되어 있다.

제1a도의 회로에서 정전류원(S₁, S₂, S₃)들이 각각 어드레스 버퍼들과 데코오더 라인들과 위드 드라이버들 내에 구비되어 있다. 전류(I₁, I₂, I₃)들은 각각 정전류원(S₁, S₂, S₃)들을 통해 지난간다.

각각의 이러한 일정한 전류원들은 예를들어 제1b도에 나타내진 회로(1), (2), (3)들중의 하나로 구성된다.

입력단자(A₀, A₁, A₂,…)들의 숫자는 N이다.

데코오더 라인(D₀, D₀, D₁, D₁,…)들의 숫자는 2N이다.

위드드라이버(41, 42, 43,…)들의 숫자와 위드라인(W₀, W₁, W₂,…)들의 숫자는 2^N이다.

따라서 제1a도의 회로에서 정전류원(S₁, S₂, S₃)들의 숫자는 각각 N, 2N, 2^N이며 정전류원들의 전체숫자는 N+2N+2^N과 같다.

만일 정전류원(S₁, S₂, S₃)들이 정상적인 방식으로 작동되는 제1b도에 나타낸 회로들로 이루어진다면 전체의 정전류원을 통하여 지나가는 전체전류 I′는 I′=NI₁+2NI₂+2NI₃이다.

따라서 입력단자의 숫자(N)가 증가한다면 전체전류 I′의 값은 커지게 된다.

위에 설명한 정전류원의 전체전류값의 증가를 피하는 종래기술의 반도체회로의 데코오더 회로가 제2도에 나타내졌다.

제2도의 데코오더 회로는 어드레스 입력단자(A₀, A₁, A₂,…)들, 어드레스 버퍼(21, 22, 23,…)들, 데코오더 라인(d₀, d₀, d₁, d₁,…d_n, d_n)들, 위드라인(41′,42′,43′,…)들 (W₀, W₁, W₂,…)들로 이루어진다. 제2도의 회로에서 데코오더라인들과 위드 드라이버들에는 정전류원이 없고 어드레스 버퍼들에만 정전류원이 있다.

만일 위드 드라이버(41′)에 연결된 위드라인(W₀)이 선택되면 데코오더라인들에 연결된 다이오드(D₁, D₂,…)들의 모든 하나하나가 OFF상태이고 그리하여 트랜지스터(Q_W)가 ON상태이고 따라서 위드라인(W₀)은 H(high)레벨이 된다.

반대로 위드 드라이버(41′)에 연결된 위드라인(W₀)이 선택되지 않으며 데코오더 라인들에 연결된 다이오드(D₁, D₂,……)들중의 적어도 하나는 ON상태이고 그리고 트랜지스터(_W)는 OFF상태로 되고 따라서 위드라인(W₀)은 L(low)레벨이 된다.

H레벨의 데코오더 라인에 연결된 다이오드는 OFF상태에 있고 반면에 L레벨의 데코오더 라인에 연결된 다이오드는 ON상태에 있다.

하나의 입력신호(A₀)는 어드레스 버퍼(21)내에 있는 기준신호(E_S)와 비교된다.

입력신호(A₀)가 기준신호(E_S)보다 높으면 어드레스버퍼의 출력신호(

)는 L레벨로 되며 데코오더라인(d₀)은 L레벨로 된다.

반대로 입력신호(A₀)가 기준신호(E_S)보다 낮을때에는 어드레스 버퍼의 출력신호(

)는 H레벨로 된다.

제2도의 회로에서 정전류원의 숫자는 단지 N이다.

제2도의 위드 드라이버(41′)의 저항(R₀)을 통하여 지나가는 전류의 값이 제1a도의 위드 드라이버(41)의 정전류원(S₃)을 통하여 지나가는 전류(I₃)의 값과 같다고 가정하고 또한 제2도의 어드레스 버퍼(21)의 부하저항을 통하여 지나가는 전류의 값이 무시될수 있다고 가정한다. 어드레스 입력단자의 수가 N인 경우에 위드드라이버(41′,42′,43′,…)의 수는 2^N이 된다. 이 2^N개의 위드 드라이버 가운데에는 이 회로가 데코오더 로직이기 때문에 1개의 위드 드라이버에는 전류가 흐르지 않는다.

그러므로 정전류원을 통하여 지나가는 전체전류 I″는 단지 I″=(2^N-1)I₃이다.

이 전체전류 I″의 값은 제1a도 회로의 전체류 I′보다 상당히 작다.

그러나 제2도의 회로에서 데코오더 라인의 전위를 H레벨로 울리는 것은 어드레스 버퍼의 저항(R₁)을 통하여 큰 용량(C_d)을 갖는 데코오더 라인을 충전시킴으로서 이루어진다. 시정수(R₁C_d)의 값이 크기 때문에 신호가 어드레스 입력터미널에 가해졌을때 데코오더 라인의 전위를 올리는데 상당한 기간의 시간이 필요하여 데코오더라인의 입력신호에 대한 응답속도가 줄어든다.

제2도에 나타낸 종래의 기술의 반도체 기억장치의 데코오더 회로는 예를들면 미국특허 제3,914,620호에 발표되었다.

본 발명은 위에 설명한 종래기술의 반도체 기억장치의 데코오더 회로에서의 문제점들을 해결하기 위하여 제안되었다.

본 발명의 주된 목적은 데코오더 라인의 전위의 상승시간을 줄이고, 제한된 숫자의 정전류원을 사용하여 데코오더 라인의 입력신호에 대한 빠른 응답을 실현하는 것이다.

본 발명에 따라서 일련의 어드레스 신호 입력단자, 상기 각 입력단자에 접속된 다수의 어드레스 버퍼, 상기 다수의 어드레스 버퍼의 출력을 받아들이는 다수의 데코오더 라인및 위드라인을 구동하는 다수의 위드드라이버로 구성되는 반도체 기억장치의 데코오더 회로에 있어서, 상기 데코오더 회로는 상기 각 데코오더 라인에 접속된 다수의 정전류원및 상기 각 어드레스버퍼와 상기 각 데코오더 라인 사이에 접속된 다수의 에미터폴로위 접속트랜지스터를 포함하며, 상기 각 위드 드라이버는 상기 데코오더 라인의 선택된 데코오더 라인에 접속된 다수의 입력단자를 가진 다이오드 매트릭스 또는 상기 데코오더 라인의 선택된 데코오더 라인에 접속된 다수의 에미터를 가진 멀리에미터 트랜지스터및 상기 다이오드 매트릭스의 출력 또는 상기 멀티에미터 트랜지스터의 출력에 의해 제어되며 상기 위드라인을 구동하는 트랜지스터를 포함하는 반도체 기억장치의 데코오더 회로가 제공된다.

본 발명은 일실시예로서 반도체 기억장치의 데코오더회로가 제3도에 나타내졌다.

제3도의 데코오더 회로는 어드레스 입력단자(1) (A⁰ _,A₁, A₂,…)들, 어드레스 버퍼(21, 22, 23,…)들, 데코오더 라인(3) (d₀, d₀, d₁, d₁,…d_n, d_n)들, 워드 드라이버(41, 42, 43,…)들 및 위드라인(5) (W₀, W₁, W₂,…)들로 이루어진다.

위드 드라이버(41)는 데코오더 라인들에 연결된 다수의 다이오드(D₁, D₂,…D_n)들을 포함한다.

어드레스 버퍼(21)는 데코오더 라인들에 연결된 에미터플로워 접속 트랜지스터(Q_E)를 포함한다.

정전류원(S₂₂′)이 전류 스위칭 트랜지스터(Q_a, Q_b)들과 저항(R_a, R_b)들을 통하여 데코오더 라인(d,d)들의 각각의 한쌍에 연결되어 있으며 다음과 같이 동작한다.

예를들어 데코오더 라인(d₀)의 전위가 H레벨이고 데코오더 라인(d₀)의 전위가 L레벨일때 트랜지스터(Q_a)베이스의 전위는 L레벨로 되고 트랜지스터(Q_b)베이스의 전위는 H레벨로 된다.

그리고 트랜지스터(Q_a)및 (Q_b)는 저항(R_a)및 (R_b)을 통하여 에미터 결합되어 있기 때문에 정전류원(S₂′)을 통하여 흐르는 전류는 데코오더 라인(d₀)의 방전을 수행한다. 따라서 트랜지스터(Q_a)및 (Q_b)는 방전을 요하는 L전위측의 데코오더 라인으로 정전류원(S₂′)의 전류를 선택적으로 통과시키는 기능을 한다. 한편 저항(R_a, R_b)은 데코오더 라인으로 흐르는 전류를 작게 하여 이 전류가 거의 흐르지 않게 하며 그러므로 회로의 상태가 트랜지스터(Q_a, R_b)의 에미터 결합으로 인한 부동상태(floating state) 때문에 불안정해지는 것을 방지하는 역할을 한다.

제3도의 회로에서 H레벨로 데코오더 들인의 전위를 올리는 것은 에미터 폴로위 접속 트랜지스터(Q_E)를 통하여 전위에 의해 직접적으로 이루어진다.

따라서 데코오더 라인의 전위를 빠르게 올리는 것이 가능하다. 제3도 회로에 있는 데코오더 라인의 입력신호에 대한 응답속도는 제2도 종래의 기술에 있는 것보다 더 크다.

제3도의 회로에서 정전류원의 숫자는 N+N이다.

이때 제3도 회로에 흐르는 전류는 다음과 같다. 우선 어드레스버퍼(21, 22, 23,…)를 통하여 흐르는 전류는 어드레스 입력단자의 수가 N이므로 N×I₁이 되며, 저항(R₀)을 통하여 흐르는 전류의 값이 제1도의 회로에서의 전류 I₃의 값과 같다면 정전류원(S₂′)으로부터 공급되는 위드 드라이버(41, 42, 43,…)를 통하여 흐르는 전류는 제2도의 경우와 동일하므로 (2^N-1)I₃가 된다. 따라서 제3도에 흐르는 전체전류 는

이다.

따라서 제3도의 회로에서 반도체회로의 데코오더 회로의 작동특성은 많은 숫자의 정전류원을 갖추지 않고 또한 정전류원의 전체류의 값이 큰것을 요구함이 없이 개선되었다. 제3도의 회로에서 위드드라이버의 구조가 간단하게 되었기 때문에 위드드라이버의 크기가 줄어들어서 그결과 반도체 기억장치를 위한 데코오더 회로의 간격이 줄어들게 된다.

본 발명의 또다른 실시예로서 반도체 기억장치의 데코오더 회로가 제4도에 나타내졌다.

제4도의 데코오더 회로에는 멀티에미터 트랜지스터(Q_M)가 제3도의 위드 드라이버에 있는 다수의 다이오드를 대신에 위드 드라이버(41)에 사용된다.

그러므로 예를들어 위드 드라이버(41)내의 멀티에미터 트랜지스터(Q_M)의 에미터에 접속된 데코오더 라인 중의 하나가 L레벨일때 멀티에미터 트랜지스터(Q_M)는 ON상태로 된다. 이에 따라 트랜지스터(Q_W)를 통하여 멀티에미터 트랜지스터의 콜렉터에 접속된 위드라인(W₀)에는 L전위신호가 전달된다.

그러나 예를들어 멀티에미터 트랜지스터(Q_M)의 에미터에 접속된 모든 데코오더 라인이 H레벨일때 멀티에미터 트랜지스터(Q_M)는 OFF상태로 된다.

따라서 멀티에미터 트랜지스터(Q_M)의 콜렉터준위는 H레벨로 상승되어 트랜지스터(Q_W)는 ON상태로 되며 이에 따라 위드라인(W₀)은 H레벨이 된다.

제4도와 회로에서 데코오더 라인의 전위를 올리는 속도는 데코오더 라인내의 크기(amplitude)가 줄어들기 때문에 제3도의 회로에서 보다 더 줄어든다.

제3도의 회로에 적용할 수 있는 변경된 정전류원이 제5도에 나타내졌다.

제5도의 회로에서 추가적인 정전류원(S′₂₂)이 제3도의 회로에 사용된 전류원에 추가하여 데코오더 라인들에 연결되었다.

제3도 회로의 변경이 제6도에 나타내졌다.

제6도의 회로에서 스위칭트랜지스터(Q_a, Q_b)들의 베이스들에 가해지는 신호들은 레벨시프링 다이오드(D_a, D_b)들을 통하여 어드레스 버퍼로부터 공급된다.

제6도의 회로에서 데코오더 라인의 충전을 빠르게 시동하는 것이 가능하기 때문에 그 결과 데코오더 회로의 작동속도가 증가될수 있다.

Claims (1)

1. 일련의 어드레스 신호 입력단자, 상기 각 입력단자에 접속된 다수의 어드레스 버퍼, 상기 다수의 어드레스 버퍼의 출력을 받아들이며 어드레스 신호를 발생하는 상기 어드레스 버퍼의 한출력 및 반전 어드레스 신호를 발생하는 상기 어드레스 버퍼의 타출력에 접속된 데코오더라인쌍으로 구성되는 다수의 데코오더 라인 및 위드라인을 구동하는 다수의 위드 드라이버로 구성되는 반도체 기억장치의 데코오더 회로에 있어서, 상기 데코오더 회로는 상기 각 데코오더 라인쌍에 접속된 다수의 정전류원 및 상기 각 어드레스 버퍼와 상기 각 데코오더 라인 사이에 접속된 다수의 에미터 폴로위 접속트랜지스터를 포함하며 상기 각 위드 드라이버는 상기 각 데코오더라인의 선택된 데코오더 라인에 접속된 다수의 입력단자를 가진 다이오드매트릭스 또는 상기 데코오더 라인의 선택된 데코오더 라인에 접속된 다수의 에미터를 가진 멀티에미터 트랜지터및 상기 다이오드 출력에 의해 제어되며 상기 위드라인을 구동하는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 기억장치의 데코오더 회로.

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