JPH03283191A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH03283191A JPH03283191A JP2084022A JP8402290A JPH03283191A JP H03283191 A JPH03283191 A JP H03283191A JP 2084022 A JP2084022 A JP 2084022A JP 8402290 A JP8402290 A JP 8402290A JP H03283191 A JPH03283191 A JP H03283191A
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- 239000000872 buffer Substances 0.000 claims abstract description 21
- 238000006243 chemical reaction Methods 0.000 claims abstract description 18
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- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバイポーラトランジスタを構成要素として含む
半導体メモリに関する。
半導体メモリに関する。
従来、この種の半導体メモリは、第４図に示すように、
ＭＯＳトランジスタＱ１．Ｑｓと抵抗ＲＬ１．ＲＬ２と
から構成されるフリップフロップ型のメモリセルＭ Ｃ
１，Ｍ Ｃ２を有し、一対のディジット線Ｄｒ、Ｄｚは
、２個のバイポーラトランジスタＴｓ、Ｔ４で構成され
る差動増幅器Ｓ Ａ １に接続されている。
ＭＯＳトランジスタＱ１．Ｑｓと抵抗ＲＬ１．ＲＬ２と
から構成されるフリップフロップ型のメモリセルＭ Ｃ
１，Ｍ Ｃ２を有し、一対のディジット線Ｄｒ、Ｄｚは
、２個のバイポーラトランジスタＴｓ、Ｔ４で構成され
る差動増幅器Ｓ Ａ １に接続されている。
ＭＯＳトランジスタＱ−、Ｑ７によって選択されたメモ
リセルＭＣ，、ＭＣｚの記憶内容はデジット線Ｄ１．Ｄ
＊の差電位として、差動増幅器ＳＡＩに伝えられる。バ
イポーラトランジスタＴ、、Ｔ４のコレクタにはそれぞ
れリードバスＳＢ、、ＳＢ、が接続されており、差動増
幅器ＳＡと同様に構成された、他の多数個の差動増幅器
Ｓ Ａｘ 、 Ｓ Ａｓの２個のバイポーラトランジス
タのコレクタにもリードバスＳＢ、、ＳＢｔが接続され
ている。この時、ＭｏＳトランジスタＱｓにより選択さ
れた注目差動増幅器Ｓ Ａ ｌのコレクタ差電流は、バ
イポーラトランジスタＴ ＋ 、 Ｔ ２抵抗Ｒｒ、Ｒ
ｘ、定電流源Ｉ＋、Ｉｚにより構成される電流・電圧変
換回路ＳＥで適正な電位情報に変換され、配線Ｓ、、Ｓ
、を通じて出力バッファ回路（図示せず）に送られてい
た。
リセルＭＣ，、ＭＣｚの記憶内容はデジット線Ｄ１．Ｄ
＊の差電位として、差動増幅器ＳＡＩに伝えられる。バ
イポーラトランジスタＴ、、Ｔ４のコレクタにはそれぞ
れリードバスＳＢ、、ＳＢ、が接続されており、差動増
幅器ＳＡと同様に構成された、他の多数個の差動増幅器
Ｓ Ａｘ 、 Ｓ Ａｓの２個のバイポーラトランジス
タのコレクタにもリードバスＳＢ、、ＳＢｔが接続され
ている。この時、ＭｏＳトランジスタＱｓにより選択さ
れた注目差動増幅器Ｓ Ａ ｌのコレクタ差電流は、バ
イポーラトランジスタＴ ＋ 、 Ｔ ２抵抗Ｒｒ、Ｒ
ｘ、定電流源Ｉ＋、Ｉｚにより構成される電流・電圧変
換回路ＳＥで適正な電位情報に変換され、配線Ｓ、、Ｓ
、を通じて出力バッファ回路（図示せず）に送られてい
た。
この従来の半導体メモリは、第４図に示したリードバス
ＳＢ１．ＳＢ２が、記憶容量の増加にともなって長くな
り、リードバスＳＢ＋ 、ＳＢ２の配線抵抗は無視でき
ない大きさになる。これは２５６にの記憶容量を持つＢ
１ＣＭＯＳメモリでは１０００程度の大きさにまでなる
。このことによって生じる問題点を第４図によって説明
する。
ＳＢ１．ＳＢ２が、記憶容量の増加にともなって長くな
り、リードバスＳＢ＋ 、ＳＢ２の配線抵抗は無視でき
ない大きさになる。これは２５６にの記憶容量を持つＢ
１ＣＭＯＳメモリでは１０００程度の大きさにまでなる
。このことによって生じる問題点を第４図によって説明
する。
差動増幅器Ｓ Ａ Ｉは、電流・電圧変換回路ＳＥから
最も離れたところにあるとし、差動増幅器ＳＡ、の定電
流工３は１．５ｍＡであるとする。
最も離れたところにあるとし、差動増幅器ＳＡ、の定電
流工３は１．５ｍＡであるとする。
今、差動増幅器Ｓ Ａ １が選択され、メモリセルＭ
Ｃ１が選択されているとし、この時、リードバスＳＢＩ
を電流Ｉ３が流れるとする。リードバスＳＢ、とＳ Ｂ
ｚの電位差について考えてみると、電流・電圧変換回
路ＳＥに接続されるすぐのところでは、バイポーラトラ
ンジスタＴ、とＴ２の順方向電圧の差だけであってそれ
は約３０ｍＶである。次いで、差動増幅器Ｓ Ａ ｒに
接続されるすぐのところの電位差を考える。電流の流れ
ないり一ドバスＳ Ｂ ｚについては電位降下がないの
で、差動増幅器ＳＡ、に接続されるすぐのところの電位
は電流・電圧変換回路ＳＥに接続されるすぐのところの
電位と同じであるのに対し、電流がｌ５＝１．５ｍＡ流
れるリードバスＳＢ、は上述の２点間の電位差が１５０
ΩＸ１．５ｍＡ＝２２５ｍＶになる。したがって、差動
増幅器Ｓ Ａ ＋に接続するすぐのところでのり−ドバ
スＳＢ、とＳ Ｂ ｚの電位差は（２２５ｍＶ＋３０ｍ
Ｖ＝２５５ｍＶ〜２５０ｍＶ）約２５０ｍＶＧ、１ｍな
る。
Ｃ１が選択されているとし、この時、リードバスＳＢＩ
を電流Ｉ３が流れるとする。リードバスＳＢ、とＳ Ｂ
ｚの電位差について考えてみると、電流・電圧変換回
路ＳＥに接続されるすぐのところでは、バイポーラトラ
ンジスタＴ、とＴ２の順方向電圧の差だけであってそれ
は約３０ｍＶである。次いで、差動増幅器Ｓ Ａ ｒに
接続されるすぐのところの電位差を考える。電流の流れ
ないり一ドバスＳ Ｂ ｚについては電位降下がないの
で、差動増幅器ＳＡ、に接続されるすぐのところの電位
は電流・電圧変換回路ＳＥに接続されるすぐのところの
電位と同じであるのに対し、電流がｌ５＝１．５ｍＡ流
れるリードバスＳＢ、は上述の２点間の電位差が１５０
ΩＸ１．５ｍＡ＝２２５ｍＶになる。したがって、差動
増幅器Ｓ Ａ ＋に接続するすぐのところでのり−ドバ
スＳＢ、とＳ Ｂ ｚの電位差は（２２５ｍＶ＋３０ｍ
Ｖ＝２５５ｍＶ〜２５０ｍＶ）約２５０ｍＶＧ、１ｍな
る。
次に、メモリセルＭＣ２が選択されたとして、このメモ
リセルＭ Ｃａの記憶内容がメモリセルＭＣＩのそれと
逆である場合、リードバスＳＢ。
リセルＭ Ｃａの記憶内容がメモリセルＭＣＩのそれと
逆である場合、リードバスＳＢ。
とＳ Ｂ ｚに差動増幅器ＳＡ、に接続されるすぐのと
ころの電位は第５図に示されるように２５０ｍＶの振幅
を持って動くことになる。
ころの電位は第５図に示されるように２５０ｍＶの振幅
を持って動くことになる。
ところで、リードバスＳ Ｂ ＋とＳＢ２には差動増幅
器を構成するバイポーラトランジスタのコレクタが多数
接続されており、このコレクタ容量の総和は２０９Ｆ程
度になる。配線容量はこれに比べると小さく２ｐＦ程度
であるから、結局総容量は２２９Ｆ程度になる。この容
量に、リードバスＳＢｓ 、ＳＢ、に生じる振幅のため
、電荷の充・放電が生じて第６図に見るように、ディジ
ット線Ｄ＋、Ｄ＊の電位差が反転してから、配線Ｓ１゜
Ｓ、の電位差が反転するまでに遅れを生じることになる
。実際、リードバスＳＢ、を流れていた電流工、がリー
ドバスＳＢ、を流れるように切りかわっても、リードバ
スＳＢ、の電位が下がることにより、前述の容量から電
流が供給されてしまい電流・電圧変換回路ＳＥのバイポ
ーラトランジスタＴ２から工３が供給されるようになる
のは、放電が終ってからになる。また、バイポーラトラ
ンジスタＴ１からは電流が本来すぐ流れなくなるところ
が、リードバスＳＡ＋についている容量の充電のための
電流が、充電が終るまで流れてしまう。このため、配線
Ｓ１と８２の電位差の反転が遅れるのである。
器を構成するバイポーラトランジスタのコレクタが多数
接続されており、このコレクタ容量の総和は２０９Ｆ程
度になる。配線容量はこれに比べると小さく２ｐＦ程度
であるから、結局総容量は２２９Ｆ程度になる。この容
量に、リードバスＳＢｓ 、ＳＢ、に生じる振幅のため
、電荷の充・放電が生じて第６図に見るように、ディジ
ット線Ｄ＋、Ｄ＊の電位差が反転してから、配線Ｓ１゜
Ｓ、の電位差が反転するまでに遅れを生じることになる
。実際、リードバスＳＢ、を流れていた電流工、がリー
ドバスＳＢ、を流れるように切りかわっても、リードバ
スＳＢ、の電位が下がることにより、前述の容量から電
流が供給されてしまい電流・電圧変換回路ＳＥのバイポ
ーラトランジスタＴ２から工３が供給されるようになる
のは、放電が終ってからになる。また、バイポーラトラ
ンジスタＴ１からは電流が本来すぐ流れなくなるところ
が、リードバスＳＡ＋についている容量の充電のための
電流が、充電が終るまで流れてしまう。このため、配線
Ｓ１と８２の電位差の反転が遅れるのである。
次に、この遅れを概算してみる。
差動増幅器ＳＡＩ〜Ｓ Ａ ａ ・・・はリードバス
Ｓ Ｂ １． Ｓ ＢＲ上に等間隔にあるので、その数
をＮとして、リードバス配線の全容量なＣとすると、蓄
積電荷Ｑは、 で与えられる。ここにＶは電流・電圧変換回路ＳＥから
最も遠いところのリードバスＳＢ、。
Ｓ Ｂ １． Ｓ ＢＲ上に等間隔にあるので、その数
をＮとして、リードバス配線の全容量なＣとすると、蓄
積電荷Ｑは、 で与えられる。ここにＶは電流・電圧変換回路ＳＥから
最も遠いところのリードバスＳＢ、。
ＳＢ２の電位差である。これに先の値Ｃ＝２２ｐＦ、Ｖ
＝２５０ｍＶを代入すると得る。電流が流れていなかっ
たから流れる方に変わるリードバスＳ Ｂ ２は、この
電荷２．８ｐｃを電流工、として放電することになるが
、その放電に要する時間ｔは、 となり、約１．９ｎｓの遅れを生じることがわがる。
＝２５０ｍＶを代入すると得る。電流が流れていなかっ
たから流れる方に変わるリードバスＳ Ｂ ２は、この
電荷２．８ｐｃを電流工、として放電することになるが
、その放電に要する時間ｔは、 となり、約１．９ｎｓの遅れを生じることがわがる。
この種の半導体メモリの読出し速度はＩＯ〜２０ｎｓで
あるから、ここだけで１０〜２０％の遅れを持つことに
なる。
あるから、ここだけで１０〜２０％の遅れを持つことに
なる。
また、記憶容量の増大にともなって、リードバスに接続
される差動増幅器の数も増え、リードバスにつく容量が
増加するので、遅れはもつと顕著になる。
される差動増幅器の数も増え、リードバスにつく容量が
増加するので、遅れはもつと顕著になる。
このように従来の半導体メモリは、メモリ集積度の向上
にと伴ない、読出し速度も顕著に遅くなるという欠点が
ある。
にと伴ない、読出し速度も顕著に遅くなるという欠点が
ある。
本発明の目的は、続出し速度の早い半導体メモリを提供
することである。
することである。
本発明の半導体メモリは、リードバスの一方にエミッタ
が接続された第１のバイポーラトランジスタとり−ドバ
スの他方にエミッタが接続された第２のバイポーラトラ
ンジスタからなり、第１のバイポーラトランジスタと第
２のバイポーラトランジスタのベースが互いに接続され
、第１．第２のバイポーラトランジスタの各エミッタは
、それぞれ異なった定電流回路に接続され、第１．第２
のバイポーラトランジスタのコレクタは電流・電圧変換
回路に接続されているバッファを１個以上有している。
が接続された第１のバイポーラトランジスタとり−ドバ
スの他方にエミッタが接続された第２のバイポーラトラ
ンジスタからなり、第１のバイポーラトランジスタと第
２のバイポーラトランジスタのベースが互いに接続され
、第１．第２のバイポーラトランジスタの各エミッタは
、それぞれ異なった定電流回路に接続され、第１．第２
のバイポーラトランジスタのコレクタは電流・電圧変換
回路に接続されているバッファを１個以上有している。
［作 用］
リードバス配線上にバッファを接続することにより、リ
ードバスが途中で切断されることになり、配線抵抗が減
るため、差動増幅器に接続されるすぐのところリードバ
スの電位差と、バッファに接続されるすぐのところの配
線の電位差が小さくなる。その結果、充放電される電荷
が小さくなり、放電に要する時間も短くなるため、読出
し速度が早くなる。
ードバスが途中で切断されることになり、配線抵抗が減
るため、差動増幅器に接続されるすぐのところリードバ
スの電位差と、バッファに接続されるすぐのところの配
線の電位差が小さくなる。その結果、充放電される電荷
が小さくなり、放電に要する時間も短くなるため、読出
し速度が早くなる。
［実 施 例〕
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の半導体メモリの回路図
である。
である。
本実施例はＭＯＳトランジスタＱ１．Ｑ２と抵抗ＲＬＩ
、ＲＬ２から構成されるフリップフロップ型のメモリセ
ルＭＣＩ 、ＭＣＺを有し、一対のディジット線ＤＩ、
Ｄｉは差動増幅器ＳＡを構成するバイポーラトランジス
タＴｓ、Ｔ４のベースにそれぞれ接続されている。バイ
ポーラトランジスタＴ、、Ｔ４のコレクタはそれぞれリ
ードバスＳＢ＋ 、ＳＢｚに接続され、リードバース配
線のちょうど中央にベースが互いに接続された一対のバ
イポーラトランジスタＴ ｓ 、 Ｔ ａがあり、それ
ぞれのエミッタはリードバスＳＢＩ 、ＳＢａと定電流
回路に接続されている。バイポーラトランジスタＴｓ、
Ｔ６のベースはインピーダンス素子を介して最高電位に
接続され、各々のコレクタは配線ＳＣ，，ＳＣ２を介し
てバイポーラトランジスタＴ １． Ｔ ２のエミッタ
にそれぞれ接続されている。バイポーラトランジスタＴ
１． Ｔ ｚは、それぞれコレクタが、抵抗Ｒ１，Ｒ
２を介して最高電位に接続され、各々のベースは共通に
、インピーダンス素子を介して最高電位に接続されてお
り、全体として電流・電圧変換回路ＳＥを構成している
。
、ＲＬ２から構成されるフリップフロップ型のメモリセ
ルＭＣＩ 、ＭＣＺを有し、一対のディジット線ＤＩ、
Ｄｉは差動増幅器ＳＡを構成するバイポーラトランジス
タＴｓ、Ｔ４のベースにそれぞれ接続されている。バイ
ポーラトランジスタＴ、、Ｔ４のコレクタはそれぞれリ
ードバスＳＢ＋ 、ＳＢｚに接続され、リードバース配
線のちょうど中央にベースが互いに接続された一対のバ
イポーラトランジスタＴ ｓ 、 Ｔ ａがあり、それ
ぞれのエミッタはリードバスＳＢＩ 、ＳＢａと定電流
回路に接続されている。バイポーラトランジスタＴｓ、
Ｔ６のベースはインピーダンス素子を介して最高電位に
接続され、各々のコレクタは配線ＳＣ，，ＳＣ２を介し
てバイポーラトランジスタＴ １． Ｔ ２のエミッタ
にそれぞれ接続されている。バイポーラトランジスタＴ
１． Ｔ ｚは、それぞれコレクタが、抵抗Ｒ１，Ｒ
２を介して最高電位に接続され、各々のベースは共通に
、インピーダンス素子を介して最高電位に接続されてお
り、全体として電流・電圧変換回路ＳＥを構成している
。
ここに、バイポーラトランジスタＴ ｓ 、 Ｔ ａは
本発明の特徴である、リードバスＳＢＩ 、ＳＢ。
本発明の特徴である、リードバスＳＢＩ 、ＳＢ。
上に接続されたバッファＢを構成している。
次に、本実施例の動作について説明する。
「発明が解決しようとする課題」で述べたのと同様に、
差動増幅器Ｓ Ａ ｒ とメモリセルＭ Ｃ＋が選択さ
れているとし、差動増幅器ＳＡ、は電流・電圧変換回路
ＳＥから最も離れたところにあるとし、この状態ではリ
ードバスＳＢ、に電流工。
差動増幅器Ｓ Ａ ｒ とメモリセルＭ Ｃ＋が選択さ
れているとし、差動増幅器ＳＡ、は電流・電圧変換回路
ＳＥから最も離れたところにあるとし、この状態ではリ
ードバスＳＢ、に電流工。
（＝１．５ｍＡと仮定する）が流れているとする。
ここで、リードバスＳＢ＋ 、ＳＢ２の電位差（以下Ｖ
０で表す）と、配線ｓｃ、、ｓｃ、の電位差（以下Ｖｆ
ｉＣで表す）を考えてみる。
０で表す）と、配線ｓｃ、、ｓｃ、の電位差（以下Ｖｆ
ｉＣで表す）を考えてみる。
バッファＢに接続するすぐのところのＶｓａ（以下Ｖｓ
ｅ（Ｐｓ）で表す）と電流・電圧変換回路ＳＥに接続す
るすぐのところのＶｓｃ（以下ＶＳＣ（ｐ＋）で表す）
は約３０ｍＶである。
ｅ（Ｐｓ）で表す）と電流・電圧変換回路ＳＥに接続す
るすぐのところのＶｓｃ（以下ＶＳＣ（ｐ＋）で表す）
は約３０ｍＶである。
差動増幅器ＳＡ、に接続するすぐのところのＶｓａ（以
下ｖ、、（Ｂ４） で表ス）ト、バッファＢに接続する
すぐのところのＶｓｃ（以下ＶＩＩＣ（Ｂ２）で表す）
は、５頁に与えた結果に対して、配線の長さが半分、し
たがって配線抵抗が半分になっていることから約１４０
ｍＶであるＶｉａ （Ｐｓ ） ＝Ｖｓｃ （Ｐ＋
） ＝３０ｍＡＶｓａ （Ｂ４ ） ＝Ｖｓｃ
（Ｂ２ ） ＝ １４０ｍＡまた、バッファＢを境
にして、差動増幅器ＳＡＩ と反対側のリードバスＳＢ
＋ 、ＳＢ２のＶＨは３０ｍＶである。これはり−ドバ
スＳＢ＋ 、ＳＢ２とも、こちらの側では電流が流れて
いないことによる。
下ｖ、、（Ｂ４） で表ス）ト、バッファＢに接続する
すぐのところのＶｓｃ（以下ＶＩＩＣ（Ｂ２）で表す）
は、５頁に与えた結果に対して、配線の長さが半分、し
たがって配線抵抗が半分になっていることから約１４０
ｍＶであるＶｉａ （Ｐｓ ） ＝Ｖｓｃ （Ｐ＋
） ＝３０ｍＡＶｓａ （Ｂ４ ） ＝Ｖｓｃ
（Ｂ２ ） ＝ １４０ｍＡまた、バッファＢを境
にして、差動増幅器ＳＡＩ と反対側のリードバスＳＢ
＋ 、ＳＢ２のＶＨは３０ｍＶである。これはり−ドバ
スＳＢ＋ 、ＳＢ２とも、こちらの側では電流が流れて
いないことによる。
今度もまた、メモリセルＭＣ，と同じディジット線Ｄ＋
、Ｄｚに接続するメモリセルＭＣ，が、メモリセルＭ
Ｃｒにつづいて選択されたとし、記憶内容が、メモリセ
ルＭＣ，のそれと逆である場合、リードバスＳＢ＋ 、
ＳＢ２はＶ。の振幅を、配線ＳＣ＋ 、ＳＣ２はＶＳＣ
の振幅を持って動くことになる。このとき充放電される
電荷Ｑは、で概算され、その値はＱ＝１．１７ｐｃとな
る。
、Ｄｚに接続するメモリセルＭＣ，が、メモリセルＭ
Ｃｒにつづいて選択されたとし、記憶内容が、メモリセ
ルＭＣ，のそれと逆である場合、リードバスＳＢ＋ 、
ＳＢ２はＶ。の振幅を、配線ＳＣ＋ 、ＳＣ２はＶＳＣ
の振幅を持って動くことになる。このとき充放電される
電荷Ｑは、で概算され、その値はＱ＝１．１７ｐｃとな
る。
リードバスＳ Ｂ ２と配線ＳＣ２はこの電荷を放電す
ることになるが、その電流は１３である。
ることになるが、その電流は１３である。
Ｉｓ：１．５ｍＡとしているから、放電に要する時間ｔ
は と概算され、これは、従来の場合の２ｎｓに対して、約
４０％にまで遅れを抑えることができることを示してい
る。
は と概算され、これは、従来の場合の２ｎｓに対して、約
４０％にまで遅れを抑えることができることを示してい
る。
第２図は本発明の第２の実施例の半導体メモリの回路図
である。
である。
本実施例は、第１の実施例のバッファＢを構成するバイ
ポーラトランジスタＴａ、Ｔｓのエミッタをダブルエミ
ッタとし、リードバス配線を中央で切断して、ＳＢ＋＋
、５Ｂ２１．５Ｂ１２．３Ｂ２□に分離して、バイポー
ラトランジスタＴ＠の２つのエミッタをそれぞれ、ＳＢ
Ｉ□とＳＢ＋ｚに接続し、トランジスタＴ６の２つのエ
ミッタをそれぞれ５Ｂ２１．３Ｂｘｉに接続したもので
、他は第１の実施例の場合と同じである。
ポーラトランジスタＴａ、Ｔｓのエミッタをダブルエミ
ッタとし、リードバス配線を中央で切断して、ＳＢ＋＋
、５Ｂ２１．５Ｂ１２．３Ｂ２□に分離して、バイポー
ラトランジスタＴ＠の２つのエミッタをそれぞれ、ＳＢ
Ｉ□とＳＢ＋ｚに接続し、トランジスタＴ６の２つのエ
ミッタをそれぞれ５Ｂ２１．３Ｂｘｉに接続したもので
、他は第１の実施例の場合と同じである。
この場合は、これまでと同じように動作した時、選択さ
れ差動増幅器ＳＡＩに接続されていない側のリードバス
については（これをＳ Ｂ ｒｚ。
れ差動増幅器ＳＡＩに接続されていない側のリードバス
については（これをＳ Ｂ ｒｚ。
Ｓ Ｂ ２□とする）電流が流れないので、電位差がな
く、したがって電位振幅も生じない。よって、これまで
と同様にして、充放電される電荷Ｑを求めると、 ２ｐＦＸ１４０ｍＶ となり、これは第１の実施例の場合の同様の式で第２項
を省略したものに等しい。そしてその値はＱ＝０．８４
ｐｃ となり、ＳＢｚとＳＣ２がこの電荷を放電するのに要す
る時間ｔは と概算される。
く、したがって電位振幅も生じない。よって、これまで
と同様にして、充放電される電荷Ｑを求めると、 ２ｐＦＸ１４０ｍＶ となり、これは第１の実施例の場合の同様の式で第２項
を省略したものに等しい。そしてその値はＱ＝０．８４
ｐｃ となり、ＳＢｚとＳＣ２がこの電荷を放電するのに要す
る時間ｔは と概算される。
これはこのようにリードバスを切断することで第１の実
施例の場合よりさらに０．２ｎｓ速くできることを示し
ている。
施例の場合よりさらに０．２ｎｓ速くできることを示し
ている。
第３図は本発明の第３の実施例の半導体メモリの回路図
である。第３図では差動増幅器ＳＡ、とメモリセルＭＣ
Ｉ 、ＭＣ２の内部を簡略している。
である。第３図では差動増幅器ＳＡ、とメモリセルＭＣ
Ｉ 、ＭＣ２の内部を簡略している。
本実施例は第２の実施例におけるリードバス配線の切断
箇所を１箇所から３箇所に増やし、ダブルエミッタトラ
ンジスタによって構成されるバッファを１個から２個に
増やしたものである。すなわちリードバスは５Ｂ１１．
ＳＢ、□、ＳＢ、。
箇所を１箇所から３箇所に増やし、ダブルエミッタトラ
ンジスタによって構成されるバッファを１個から２個に
増やしたものである。すなわちリードバスは５Ｂ１１．
ＳＢ、□、ＳＢ、。
Ｓ Ｂ １４とＳ Ｂ ａ ｒ、５Ｂｚｚ、５Ｂ２３、
ＳＢ、４というように４つに分離され、バッファＢ１の
バイポーラトランジスタＴ、の２つのエミッタのそれぞ
れがＳＢ、□とＳＢ＋ａに接続され、バッファＢ２のバ
イポーラトランジスタＴ、の２つのエミッタがＳＢ＋ａ
とＳ Ｂ 、４に接続され、バイポーラトランジスタＴ
ｇ 、 Ｔ ｓとり−ドバスＳ Ｂ ２１． Ｓ Ｂ
２２．５Ｂ２３．５Ｂ２４もこれと同様に接続されて
る。
ＳＢ、４というように４つに分離され、バッファＢ１の
バイポーラトランジスタＴ、の２つのエミッタのそれぞ
れがＳＢ、□とＳＢ＋ａに接続され、バッファＢ２のバ
イポーラトランジスタＴ、の２つのエミッタがＳＢ＋ａ
とＳ Ｂ 、４に接続され、バイポーラトランジスタＴ
ｇ 、 Ｔ ｓとり−ドバスＳ Ｂ ２１． Ｓ Ｂ
２２．５Ｂ２３．５Ｂ２４もこれと同様に接続されて
る。
リードバスＳ Ｂ Ｉｌ＋ Ｓ Ｂ １□、ＳＢ＋ｓ
、ＳＢ、４のそれぞれの長さは、第１の実施例における
Ｓ Ｂ ＋の長さの１／４であり、Ｓ Ｂ ２１． Ｓ
Ｂ ２２＋Ｓ Ｂ ｔｓ、 Ｓ Ｂ ｚ４も同様であ
る。
、ＳＢ、４のそれぞれの長さは、第１の実施例における
Ｓ Ｂ ＋の長さの１／４であり、Ｓ Ｂ ２１． Ｓ
Ｂ ２２＋Ｓ Ｂ ｔｓ、 Ｓ Ｂ ｚ４も同様であ
る。
バッファＢ＋とバッファＢ、に接続されている配線Ｓ
Ｃ１，Ｓ Ｃ２は第１の実施例におけるＳＢＩの長さの
３／４である。
Ｃ１，Ｓ Ｃ２は第１の実施例におけるＳＢＩの長さの
３／４である。
これについても、これまでと同様の動作をした場合に充
放電される電荷Ｑを求めると となり、その値は Ｑ＝０．６５ｐｃ となる。そしてＳ Ｂ ２とＳＣ２ するのに要する時間ｔは がこの電荷を放電 と概算される。
放電される電荷Ｑを求めると となり、その値は Ｑ＝０．６５ｐｃ となる。そしてＳ Ｂ ２とＳＣ２ するのに要する時間ｔは がこの電荷を放電 と概算される。
これはこのようにリードバスを４つに分離することで第
１の実施例の場合よりさらに０．４ｎｓ速くできること
を示している。
１の実施例の場合よりさらに０．４ｎｓ速くできること
を示している。
［発明の効果］
以上説明したように本発明は、リードバス配線上に１個
または複数個のバッファを接続し、それを介して、電流
・電圧変換回路に信号を伝えることにより、読出し速度
を速くすることができるという効果がある。
または複数個のバッファを接続し、それを介して、電流
・電圧変換回路に信号を伝えることにより、読出し速度
を速くすることができるという効果がある。
第１図は本発明の第１の実施例の半導体メモリの回路図
、第２図は本発明の第２の実施例の半導体メモリの回路
図、第３図は本発明の第３の実施例の半導体メモリの回
路図、第４図は半導体メモリの従来例の回路図、第５図
はリードバスＳＢ、、ＳＢ、の、選択セルの変化に対す
る、電位の動きを示す図、第６図はディジット線Ｄ＋。 Ｄ２の電位差が反転してから電流・電圧変換回路ＳＥの
出力Ｓ＋、Ｓｉの電位差が反転するまでに時間がかかる
ことを示す図である。 ＭＣ，、ＭＣ２・・・メモリセル、 ＳＡ、〜Ｓ Ａ ｓ ・・・差動増幅器、ＤＩ、Ｄｉ
・・・ディジット線、 Ｑ、〜Ｑ７ ・・・ＭＯＳトランジスタ、Ｔ、〜Ｔ６
・・・バイポーラトランジスタ、ＳＢ＋ 、ＳＢ２ 、
ＳＢ＋＋、５Ｂｚ１．ＳＢ＋□。 ＳＢ２□、ＳＢ、３．ＳＢ２．、ＳＢ、４．ＳＢ、４・
・ ・ ・ ・ ・ ・ ・ ・リードバス、ＲＬ＋
、ＲＬ２ 、Ｒ＋ 、Ｒ２・・・抵抗、ＶＥＥ・・・最
低電位、 ＳＣ＋ 、ＳＣ２、Ｓ＋ 、Ｓｚ ・・・配線、ＳＥ・
・・電流・電圧変換回路、 Ｂ、Ｂｒ 、Ｂｚ ・・・バッファ。
、第２図は本発明の第２の実施例の半導体メモリの回路
図、第３図は本発明の第３の実施例の半導体メモリの回
路図、第４図は半導体メモリの従来例の回路図、第５図
はリードバスＳＢ、、ＳＢ、の、選択セルの変化に対す
る、電位の動きを示す図、第６図はディジット線Ｄ＋。 Ｄ２の電位差が反転してから電流・電圧変換回路ＳＥの
出力Ｓ＋、Ｓｉの電位差が反転するまでに時間がかかる
ことを示す図である。 ＭＣ，、ＭＣ２・・・メモリセル、 ＳＡ、〜Ｓ Ａ ｓ ・・・差動増幅器、ＤＩ、Ｄｉ
・・・ディジット線、 Ｑ、〜Ｑ７ ・・・ＭＯＳトランジスタ、Ｔ、〜Ｔ６
・・・バイポーラトランジスタ、ＳＢ＋ 、ＳＢ２ 、
ＳＢ＋＋、５Ｂｚ１．ＳＢ＋□。 ＳＢ２□、ＳＢ、３．ＳＢ２．、ＳＢ、４．ＳＢ、４・
・ ・ ・ ・ ・ ・ ・ ・リードバス、ＲＬ＋
、ＲＬ２ 、Ｒ＋ 、Ｒ２・・・抵抗、ＶＥＥ・・・最
低電位、 ＳＣ＋ 、ＳＣ２、Ｓ＋ 、Ｓｚ ・・・配線、ＳＥ・
・・電流・電圧変換回路、 Ｂ、Ｂｒ 、Ｂｚ ・・・バッファ。
Claims (1)
- 【特許請求の範囲】 １、コレクタが抵抗を介して最高電位に接続され、エミ
ッタは定電流回路に接続され、ベースが互いに接続され
ている一対のトランジスタからなる電流・電圧変換回路
を有し、ワード線と一対のディジット線を選ぶことで、
メモリセルを選択する手段と、該メモリセルの記憶情報
を前記電流・電圧変換回路に電流信号として伝達する一
対のリードバスを有し、該リードバスは、該電流・電圧
変換回路を構成する一対のトランジスタのエミッタにそ
れぞれ接続されている半導体メモリにおいて、 リードバスの一方にエミッタが接続された第１のバイポ
ーラトランジスタとリードバスの他方にエミッタが接続
された第２のバイポーラトランジスタからなり、第１の
バイポーラトランジスタと第２のバイポーラトランジス
タのベースが互いに接続され、第１、第２のバイポーラ
トランジスタの各エミッタは、それぞれ異なった定電流
回路に接続され、第１、第２のバイポーラトランジスタ
のコレクタは電流・電圧変換回路に接続されているバッ
ファを１個以上有することを特徴とする半導体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084022A JP2606403B2 (ja) | 1990-03-30 | 1990-03-30 | 半導体メモリ |
| US07/678,388 US5272668A (en) | 1990-03-30 | 1991-04-01 | Semiconductor memory |
| DE69110944T DE69110944T2 (de) | 1990-03-30 | 1991-04-02 | Halbleiterspeicher. |
| EP91105143A EP0451666B1 (en) | 1990-03-30 | 1991-04-02 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084022A JP2606403B2 (ja) | 1990-03-30 | 1990-03-30 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03283191A true JPH03283191A (ja) | 1991-12-13 |
| JP2606403B2 JP2606403B2 (ja) | 1997-05-07 |
Family
ID=13818943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2084022A Expired - Lifetime JP2606403B2 (ja) | 1990-03-30 | 1990-03-30 | 半導体メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5272668A (ja) |
| EP (1) | EP0451666B1 (ja) |
| JP (1) | JP2606403B2 (ja) |
| DE (1) | DE69110944T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5360988A (en) * | 1991-06-27 | 1994-11-01 | Hitachi, Ltd. | Semiconductor integrated circuit device and methods for production thereof |
| KR950006336B1 (ko) * | 1992-08-08 | 1995-06-14 | 삼성전자주식회사 | 반도체 메모리장치의 전류센싱회로 |
| US5991192A (en) * | 1997-12-08 | 1999-11-23 | National Science Council Of Republic Of China | Current-mode write-circuit of a static ram |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS613390A (ja) * | 1984-06-15 | 1986-01-09 | Hitachi Ltd | 記憶装置 |
| JPS61117787A (ja) * | 1984-11-13 | 1986-06-05 | Hitachi Ltd | 半導体メモリ回路 |
| JPS6299983A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Ltd | 半導体記憶装置 |
| US4825413A (en) * | 1987-02-24 | 1989-04-25 | Texas Instruments Incorporated | Bipolar-CMOS static ram memory device |
| JP2531671B2 (ja) * | 1987-03-31 | 1996-09-04 | 株式会社東芝 | 半導体記憶装置 |
| JPS6455589A (en) * | 1987-08-26 | 1989-03-02 | Seiko Instr & Electronics | Gray scale display device |
| US4910711A (en) * | 1989-05-03 | 1990-03-20 | Advanced Micro Devices, Inc. | Bicmos read/write control and sensing circuit |
-
1990
- 1990-03-30 JP JP2084022A patent/JP2606403B2/ja not_active Expired - Lifetime
-
1991
- 1991-04-01 US US07/678,388 patent/US5272668A/en not_active Expired - Fee Related
- 1991-04-02 DE DE69110944T patent/DE69110944T2/de not_active Expired - Fee Related
- 1991-04-02 EP EP91105143A patent/EP0451666B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5272668A (en) | 1993-12-21 |
| JP2606403B2 (ja) | 1997-05-07 |
| EP0451666A2 (en) | 1991-10-16 |
| EP0451666A3 (en) | 1992-12-23 |
| DE69110944T2 (de) | 1996-03-21 |
| EP0451666B1 (en) | 1995-07-05 |
| DE69110944D1 (de) | 1995-08-10 |
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