CN104392747B - 基于标准工艺的低功耗低擦写电压的非易失性存储器 - Google Patents

基于标准工艺的低功耗低擦写电压的非易失性存储器 Download PDF

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Abstract

本发明公开了一种基于标准工艺的低功耗低擦写电压的非易失性存储器，它的编程和擦除操作均利用FN隧穿效应完成，解决功耗高的问题，缩小了面积，包括多个存储单元，每个存储单元由模块A和模块B组成，模块A由第一增压管AM1、第二增压管AM2、第一充电管AM3、第二充电管AM4四个晶体管构成。模块B由控制管BM1、隧穿管BM2、第一读取管BM3、第二读取管BM4、第一选择管BM5和第二选择管BM6构成。所有的晶体管均为单多晶硅栅结构和相同厚度的栅氧化层，该存储单元与标准CMOS工艺兼容；本发明降低应用成本，减少技术开发周期，读取速度比较快，可靠性高。

Description

基于标准工艺的低功耗低擦写电压的非易失性存储器
技术领域
本发明属于微电子技术领域，涉及半导体集成电路的存储技术，具体涉及一种基于标准工艺的低功耗低擦写电压的非易失性存储器。
背景技术
许多的集成电子器件需要一定量的非易失性存储器。通常非易失性的存储器用作芯片外部的独立存储体或者用作标签芯片中的存储体，主要是在芯片中在没有电源供电的情况下长时间存储一些控制程序、处理指令或者物品的相关信息等等。
目前几种通常使用的非挥发性存储器主要有可擦除可编程只读存储器EPROM、电可擦除可编程只读存储器EEPROM和快闪存储器Flash Memory。另外还有铁电存储器FeRAM、磁性随机存储器MRAM和相变存储器OUM等近年来出现的新型的非易失性存储器，其研究都已经取得了可喜的进展。但是它们都不能与标准CMOS工艺兼容，通常所需的特殊工艺会增加更多的加工步骤和掩膜数量，造成成本的大幅增加，尤其所使用的非易失性存储器的容量不是太大时，比如使用在无源射频识别标签芯片中，成本本身就是一个很关键的限制因素。研究低成本、低功耗、高可靠性的非易失性存储器势在必行。
为了解决上面论述的几个问题，也有较多的方案提出了一种基于标准工艺的低功耗低擦写电压的非易失性存储器结构，避免了生产过程中附加的步骤和掩膜层数的增加，且与在CMOS工艺流程下实现的芯片的集成更加方便。但是它们采用的编程、擦除的原理多集中在热电子注入效应和FN(FN，Fowler-Nordheim)隧穿效应。但是应用热电子注入效应需要有相当高的电流，能耗太大，而FN隧穿效应则需要较高的电压、较大的面积，这些因素都会影响非易失性存储器的推广应用。
发明内容
本发明的目的是提供一种基于标准工艺的低功耗低擦写电压的非易失性存储器来解决上述已有技术存在的不足，它的编程和擦除操作均利用FN隧穿效应完成，解决功耗高的问题；使用伪差分的存储单元结构，输出差分信号，可靠性高，并且有助于配合使用差分结构的灵敏放大器，提高读取速度；编程和擦除过程只需要较低的电压(约为正常使用高压的一半)即可实现，因此可以简化高压产生电路。
本发明提供的技术方案如下：
一种基于标准工艺的低功耗低擦写电压的非易失性存储器,包括多个存储单元，每个存储单元由模块A和模块B组成。
模块A由第一增压管AM1、第二增压管AM2、第一充电管AM3、第二充电管AM4四个晶体管构成。其中第一增压管AM1和第二增压管AM2是被连接成的电容形式的器件，第一增压管的源极A04、漏极A05与第四N阱NW4相连构成第三端口P3；第二增压管AM2的源极A10、漏极A11与第五N阱NW5相连构成第六端口P6；第一充电管AM3的源极A02与第一增压管的栅极A06相连构成端口AL1，第一充电管AM3的栅极A03引出作为第二端口P2，第一充电管AM3的漏极A01引出作为第一端口P1；第二充电管AM4的源极A08与第二增压管的栅极A12相连构成端口AL2，第二充电管AM4的栅极A09引出作为第五端口P5，第二充电管AM4的漏极A07引出作为第四端口P4。
模块A中第一增压管AM1驻留在第四N阱NW4中，第二增压管AM2驻留在第五N阱中，第一充电管AM3与第二充电管AM4驻留在第一P阱PW1中，其中第一P阱PW1与地线GND相连。
模块B由控制管BM1、隧穿管BM2、第一读取管BM3、第二读取管BM4、第一选择管BM5和第二选择管BM6构成。其中控制管BM1与隧穿管BM2与模块A中的第一增压管AM1、第二增压管AM2类似，被连接成电容形式的器件。控制管BM1的源极B02、漏极B01、第一N阱NW1相连构成端口BL1；隧穿管BM2的源极B04、漏极B05、第二N阱NW2相连构成端口BL2；第一读取管BM3的源极B07与其所在的第三N阱NW3和第二读取管BM4的漏极B10相连后引出作为第七端口P7；控制管BM1的栅极B03、隧穿管BM2的栅极B06、第一读取管BM3的栅极B09、第二读取管BM4的栅极B12互连构成封闭的浮栅FG；第一选择管BM5的漏极B13与第一读取管BM3的漏极B08相连接，第二读取管BM4的源极与第二选择管BM6的漏极B16相连接，第一选择管BM5的栅极B15与第二选择管的栅极B18相连引出作为第八端口P8，第一选择管BM5的源极B14引出作为输出端口DO1，第二选择管BM6的源极B17引出作为输出端口DO0。端口BL1与端口AL1连接，端口BL2与端口AL2连接；模块A的作用是实现自增压，利用中压(5V左右)产生高压(10V左右)；模块B的作用是实现数据的存储、读写。
模块B中的控制管BM1驻留在第一N阱NW1中，隧穿管BM2驻留在第二N阱NW2中，第一读取管BM3驻留在第三N阱NW3中，第二读取管BM4、第一选择管BM5和第二选择管BM6共同驻留在第一P阱PW1中。
所述存储单元中的控制管BM1的栅极面积大于隧穿管BM2、第一读取管BM3和第二读取管BM4的栅极面积。第一增压管AM1、第二增压管AM2的栅极面积约为控制管BM1的栅极面积的一半。
所述存储单元中的第一增压管AM1、第二增压管AM2、控制管BM1、隧穿管BM2、第一读取管BM3均为PMOS晶体管。第一充电管AM3、第二充电管AM4、第二读取管BM4、第一选择管BM5和第二选择管BM6均为NMOS晶体管。
所述的第一N阱NW1、第二N阱NW2、第三N阱NW3、第四N阱NW4、第五N阱NW5之间由浅沟槽区域隔离，所述的P阱为目前常用的双阱工艺中采用倒掺杂技术来优化晶体管的电学特性的P阱，一般需要高能量、大剂量的注入，深入外延层大概一微米左右，具体的数据要根据相关的工艺来确定。
所述存储单元中的第一增压管AM1、第二增压管AM2、控制管BM1、隧穿管BM2、第一读取管、第一充电管AM3、第二充电管AM4、第二读取管BM4、第一选择管BM5和第二选择管BM6的栅氧化层厚度均相同。
所述存储单元中的第一增压管AM1、第二增压管AM2、控制管BM1、隧穿管BM2、第一读取管、第一充电管AM3、第二充电管AM4、第二读取管BM4、第一选择管BM5和第二选择管BM6均为单层多晶硅栅结构。
所述存储单元中的端口BL1、第七端口P7、端口BL2由于电容的耦合作用，将耦合之后的电势叠加形成浮栅FG上的电势。
所述存储单元的所有晶体管均驻留在同一的硅衬底SUB上。
所述的存储单元引出的第一端口P1、第二端口P2、第三端口P3、第四端口P4、第五端口P5、第六端口P6、第七端口P7、第八端口P8在进行不同的操作时施加不同的电压组合。
采用本发明取得的技术效果：
(1)本发明是基于现有的标准CMOS工艺提出的，因此在芯片的设计应用中不需要额外添加掩膜和工艺步骤，极大的降低应用成本，并且减少技术开发周期，缩短芯片的上市时间，极其适用于成本控制比较严格的场合。(2)本发明是一种伪差分结构，输出差分的电流信号，可靠性高(3)本发明结构的编程和擦除操作均采用FN隧穿效应，避免了采用热电子注入效应导致的功耗过高的缺点。(4)本发明中浮栅为N型掺杂，极大的提高了隧穿的效果。可以缩短擦写周期，还可以一定程度的降低编程和擦除时的高电压。(5)本发明在擦写时需要外界提供的擦写电压较低，能够有效简化高压产生电路。(6)本发明结构在擦写时第七端口P7不会被偏置高电压，擦写的高电压仅会存在与N阱与P衬底之间形成的PN结上，因此本存储单元结构可耐高压，不易被击穿。(7)本发明提出了一种带有源漏注入的新型N阱电容结构，此结构电容在偏置高压的情况下可以迅速的达到稳定，有利于提高擦写速度。
附图说明
图1是本发明提出的单个存储单元的结构图；
图2是本发明中控制管BM1、隧穿管BM2、第一增压管AM1、第二增压管AM2为MOS电容结构的器件截面示意图和俯视示意图；
图3是本发明中控制管BM1、隧穿管BM2、第一增压管AM1、第二增压管AM2为N阱电容结构的器件截面示意图和俯视示意图；
图4是本发明中控制管BM1、隧穿管BM2、第一增压管AM1、第二增压管AM2为带有源漏注入的N阱电容结构的器件截面示意图和俯视示意图；
图5是本发明中第一读取管BM3栅极为N型掺杂的俯视图；
图6是本发明的整体结构示意图。
具体实施方式
以下将参考附图详细描述本发明实施例的基于标准工艺的低功耗低擦写电压的非易失性存储器。
参照图6，本发明由完全相同的存储单元组成，本实施例的存储单元为16个，即存储器容量为16比特，但是并不限于16比特，实际的存储容量可以根据需求增加，并且可以利用块存储阵列来增加存储容量。从图6中可以看出，每一行中，所有存储单元的第一端口P1互相连接在一起；所有的第二端口P2连接在一起；所有的第三端口P3连接在一起；所有的第八端口P8连接在一起。每一列中，所有的第四端口P4连接在一起；所有的第五端口P5连接在一起；所有的第六端口P6连接在一起；所有的第七端口P7连接在一起。所有的输出端口DO1与相应的位线BL11相连；所有的输出端口DO0与相应的位线BL00相连。这样就构成了整个存储器的结构。
参照图1，每个存储单元由模块A和模块B组成。模块A实现自增压，利用中压(5V左右)产生高压(10V左右)；模块B实现数据的存储、读写。
所述存储单元中的控制管BM1的栅极面积大于隧穿管BM2、第一读取管BM3和第二读取管BM4的栅极面积。第一增压管AM1、第二增压管AM2的栅极面积约为控制管BM1的栅极面积的一半。
存储单元中的浮栅FG为N型杂质掺杂。
存储单元中的控制管BM1、隧穿管BM2、第一增压管AM1和第二增压管AM2均可以有三种类型：
类型一：如图2所示，为标准的PMOS晶体管的源极、漏极和阱三端互连构成的MOS电容结构，图中源极、漏极和N阱接触连接成端口A，栅极作为另外一个端口B，这种结构需要单独的做出N阱接触并需要相应的接触孔和金属连线；类型二：如图3所示为N阱电容结构，图中N阱接触作为端口C，栅极作为另外一个端口D，这种结构可以免去类型一中的接触孔和金属连线，占用的面积更小；类型三：如图4所示的带有源漏注入的N阱电容结构，图中N阱接触与源漏注入用金属连接在一起作为端口F，栅极作为另外一个端口E，这种结构由于在多晶硅栅极周围设有源漏注入，所以在硅衬底中具有足够的电子和空穴供栅氧层电容使用，可以在偏置电压的情况下迅速形成稳定状态，从而能够提高擦写速度。
如图5所示，第一读取管BM3的栅极掺杂，其中的关键参数d的尺寸根据工艺的要求确定，参数d的作用主要是为了满足源、漏掺杂过程中的自对准工艺要求；N_well指代N阱区域；Active指代有源区；SD_DOP指代源漏注入；Contact指代接触孔；N+_DOP指代栅极进行第一类掺杂类型的区域；Poly指代多晶硅区域。
所述存储单元的所有晶体管均驻留在相同的硅衬底SUB上。
两个选择管BM5和BM6是在读取存储单元中信息的状态时工作的。
在读取状态时，读取端口会接到电源电压，由于第一读取管BM3为PMOS晶体管、第二读取管BM4为NMOS晶体管，他们共用浮栅，浮栅上因含有电子的多少而具有或低或高的电位，使第一读取管BM3、第二读取管BM4总是只有一个晶体管会被开启，另外一个处于关闭状态，因此他们会输出差别较大的电流信号。第一选择管BM5和第二选择管BM6在第八端口P8的控制下决定两个差分信号是否传输到位线BL11、BL00上去。
在写入状态时，不需要将数据传输到位线，因此将在第八端口P8偏置低电压使第一选择管BM5和第二选择管BM6处于关闭状态，防止位线电压的干扰。
表1中列出了本发明所述的存储单元在写“0”、写“1”和读取操作时各个端口偏置电压情况。其中，P1为第一端口，P2为第二端口，P3为第三端口，P4为第四端口，P5为第五端口，P6为第六端口，P7为第七端口，P8为第八端口，VDD为电路工作的电源电压，其大小由设计者在设计芯片时根据所采用的工艺库要求选择，本实施例中的电源电压VDD＝1.5V；VGND为电路工作的地电压0V；VMID为中压，本实施例中的中压VMID＝6V；VBOOST为擦除和编程时在第三端口P3、第六端口P6需要的周期性方波电压，峰值与中压VMID相同；VC为擦除和编程时第二端口P2、第五端口P5需要的高于VDD的周期性方波电压，峰值与中压VMID相同，但是VC的相位与VBOOST相反，即当VC为峰值电压时VBOOST为0V，当VBOOST为峰值电压时，VC为0V；为了区别VBOOST与VC，将VC称为正周期性方波电压，VBOOST称为负周期性方波电压。本发明中规定：电子隧穿进入浮栅代表写入数据“1”，电子隧穿离开浮栅代表写入数据“0”。
表1存储单元操作电压
以下给出本发明的操作条件：
1、写“0”操作
写“0”操作就是将浮栅上的电荷经过隧穿效应擦除掉。此时要建立擦除浮栅电荷的条件就需要根据表1所示的电压对各个端口进行偏置。根据表中的数据可知，在第四端口P4偏置了中压VMID，在第五端口P5偏置了正周期性方波电压VC，在第六端口P6偏置负周期性方波电压VBOOST，在VC处于高电平时，端口P4的电压VMID给端口AL2充电至电压(VMID-VTH_AM4)，其中，VTH表示晶体管的阈值电压，VTH_AM4表示第二充电管AM4的阈值电压(文中下同)。此时P6端口的电平为0V，它不影响端口AL2的电压。当P5端口的正周期性方波电压VC变为低电平0V时，第二充电管AM4关闭，此时端口P6偏置的负周期性方波电压会由低电平0V跳变成峰值VMID，由于电容的电压耦合作用，端口AL2的电压也会跟随上升至接近电压(2VMID-VTH_AM4)(本实例中，该电压值可以达到10V左右)。由于端口AL2与端口BL2相连，所以端口BL2的电势会升接近高电压(2VMID-VTH_AM4)。第一端口P1偏置VGND，第二端口P2偏置VDD，第三端口偏置VGND，因此端口AL1上的电势会被第一充电管下拉至VGND，也就是端口BL1的电压为VGND。第七端口P7偏置为VGND。由控制管BM1、第一读取管BM3、第二读取管BM4电容性并联使浮栅FG上的电势被偏置在低电压，此时在端口BL2与浮栅FG之间建立了很高的电势差，使隧穿管BM2发生隧穿，浮栅FG上的电子会隧穿离开，此过程中浮栅的电势会因电子的离开致其自身的电位升高，最终使端口BL2与浮栅FG之间的电压差减小至不足以满足发生隧穿效应的条件，擦除过程结束，数据“0”被成功写入存储单元。
2、写“1”操作
写“1”操作就是将使电子经过编程隧穿进入浮栅中。此时要建立编程的条件就需要根据表1所示的电压对各个端口进行偏置。根据表中的数据可知，在第一端口P1偏置了中压VMID，在第二端口P2偏置了正周期性方波电压VC，在第三端口P3偏置负周期性方波电压VBOOST，在VC处于高电平时，端口P1的电压VMID给AL1充电至电压(VMID-VTH_AM3)，此时，P3端口的电平为0V，它不影响AL1的电压。当P2端口的正周期性方波电压VC变为低电平0V时，第一充电管AM3关闭，此时端口P3偏置的负周期性方波电压会由低电平0V跳变成峰值VMID，由于电容的电压耦合作用，端口AL1的电压也会跟随上升至接近电压(2VMID-VTH_AM3)(本实例中，可以达到10V左右)。由于端口AL1与端口BL1相连，所以BL1的电势会升接近高电压(2VMID-VTH_AM3)。
同样，在第四端口P4偏置了中压VMID，在第五端口P5偏置了正周期性方波电压VC，在第六端口P6偏置负周期性方波电压VBOOST，在VC处于高电平时，端口P4的电压VMID给AL2充电至电压(VMID-VTH_AM4)，此时P6端口的电平为0V，它不影响AL2的电压。当P5端口的正周期性方波电压VC变为低电平0V时，第二充电管AM4关闭，此时端口P6偏置的负周期性方波电压会由低电平0V跳变成峰值VMID，由于电容的电压耦合作用，端口AL2的电压也会跟随上升至接近电压(2VMID-VTH_AM4)(本实例中，可以达到10V左右)。由于端口AL2与端口BL2相连，所以BL2的电势会升接近高电压(2VMID-VTH_AM4)。
第七端口P7偏置为VGND，由控制管BM1、隧穿管BM3电容性并联使浮栅FG上的电势被偏置在高电压，此时在浮栅FG与第一读取管BM3、第二读取管BM4的硅衬底之间建立了很高的电势差，第一读取管BM3和第二读取管BM4发生隧穿，电子经过隧穿效应进入浮栅中，此过程中浮栅的电势会因电子的积累致其自身的电位降低，最终使浮栅FG与第一读取管BM3、第二读取管BM4的硅衬底之间的电压差减小至不足以满足发生隧穿效应的条件，编程过程结束，数据“1”被成功写入存储单元。
3、读取操作
读取操作时不需要高电压，将第二端口P2偏置为电源电压VDD，在第一端口P1、第三端口P3偏置VGND，第一充电管AM3将端口AL1的电压下拉至VGND；同样，将第五端口P5偏置为电源电压VDD，在第四端口P4、第六端口P6偏置VGND，使第二充电管将端口AL2的电压下拉至VGND。因此端口BL1和端口BL2的电压为VGND。第七端口P7偏置电源电压VDD，被写入后的存储单元的浮栅上会具有或高或低的电位，从而使读取管BM3和BM4中某一个器件成为常通器件，另一个成为常闭器件，读取的数据反映在输出有差别的电流信号。当此存储单元被选中之后，第八端口P8偏置为电源电压VDD允许该存储单元输出的电流信号进入位线BL11和BL00，然后经过灵敏放大器快速读取数据。
当进行写“0”操作后，浮栅FG上电荷被擦除，其自身的电势较高，从而使第一读取管BM3处于常闭状态，而第二读取管BM4处于常通状态，该存储单元被选中读取之后，第八端口P8为电源电压，输出端口DO1输出亚阈值漏电流，输出端口DO0输出饱和电流，经过位线BL11和BL00的传导，两路差分的信号进入灵敏放大器，快速读取数据“0”。
当进行写“1”操作后，浮栅FG上电荷经过编程过程而增多，其自身的电势较低，从而使第一读取管BM3处于常通状态，而第二读取管BM4处于常闭状态，该存储单元被选中读取之后，第八端口P8偏置电源电压，输出端口DO0输出亚阈值漏电流，输出端口DO1输出饱和电流，经过位线BL11和BL00的传导，两路差分的信号进入灵敏放大器，快速读取数据“1”。
尽管上面是对本发明具体实施方案的完整描述，但是可以采取各种修改、变体和替换方案。这些等同方案和替换方案被包括在本发明的范围内。因此，本发明的范围不应该被限于所描述的实施方案，而是应该由所附权利要求书限定。

Claims (9)

1.一种基于标准工艺的低功耗低擦写电压的非易失性存储器，包括多个存储单元，每个存储单元由模块A和模块B组成，
模块A由第一增压管AM1、第二增压管AM2、第一充电管AM3、第二充电管AM4四个晶体管构成；其中，第一增压管AM1和第二增压管AM2是被连接成的电容形式的器件，第一增压管的源极A04、漏极A05与第四N阱NW4相连构成第三端口P3；第二增压管AM2的源极A10、漏极A11与第五N阱NW5相连构成第六端口P6；第一充电管AM3的源极A02与第一增压管的栅极A06相连构成端口AL1，第一充电管AM3的栅极A03引出作为第二端口P2，第一充电管AM3的漏极A01引出作为第一端口P1；第二充电管AM4的源极A08与第二增压管的栅极A12相连构成端口AL2，第二充电管AM4的栅极A09引出作为第五端口P5，第二充电管AM4的漏极A07引出作为第四端口P4；
模块B由控制管BM1、隧穿管BM2、第一读取管BM3、第二读取管BM4、第一选择管BM5和第二选择管BM6构成；其中，控制管BM1与隧穿管BM2与模块A中的第一增压管AM1、第二增压管AM2类似，被连接成电容形式的器件；控制管BM1的源极B02、漏极B01、第一N阱NW1相连构成端口BL1；隧穿管BM2的源极B04、漏极B05、第二N阱NW2相连构成端口BL2；第一读取管BM3的源极B07与其所在的第三N阱NW3和第二读取管BM4的漏极B10相连后引出作为第七端口P7；控制管BM1的栅极B03、隧穿管BM2的栅极B06、第一读取管BM3的栅极B09、第二读取管BM4的栅极B12互连构成封闭的浮栅FG；第一选择管BM5的漏极B13与第一读取管BM3的漏极B08相连接，第二读取管BM4的源极与第二选择管BM6的漏极B16相连接，第一选择管BM5的栅极B15与第二选择管的栅极B18相连引出作为第八端口P8，第一选择管BM5的源极B14引出作为输出端口DO1，第二选择管BM6的源极B17引出作为输出端口DO0；端口BL1与端口AL1连接，端口BL2与端口AL2连接。
2.如权利要求1所述的基于标准工艺的低功耗低擦写电压的非易失性存储器，其特征在于：所述存储单元中的控制管BM1的栅极面积大于隧穿管BM2、第一读取管BM3和第二读取管BM4的栅极面积，第一增压管AM1、第二增压管AM2的栅极面积为控制管BM1的栅极面积的一半。
3.如权利要求1所述的基于标准工艺的低功耗低擦写电压的非易失性存储器，其特征在于：所述存储单元中的第一增压管AM1、第二增压管AM2、控制管BM1、隧穿管BM2、第一读取管BM3均为PMOS晶体管；第一充电管AM3、第二充电管AM4、第二读取管BM4、第一选择管BM5和第二选择管BM6均为NMOS晶体管。
4.如权利要求3所述的基于标准工艺的低功耗低擦写电压的非易失性存储器，其特征在于：所述存储单元中的模块A中第一增压管AM1驻留在第四N阱NW4中，第二增压管AM2驻留在第五N阱中，第一充电管AM3与第二充电管AM4驻留在第一P阱PW1中，其中，第一P阱PW1与地线GND相连；模块B中的控制管BM1驻留在第一N阱NW1中，隧穿管BM2驻留在第二N阱NW2中，第一读取管BM3驻留在第三N阱NW3中，第二读取管BM4、第一选择管BM5和第二选择管BM6共同驻留在第一P阱PW1中。
5.如权利要求4所述的基于标准工艺的低功耗低擦写电压的非易失性存储器，其特征在于：所述存储单元中的第一增压管AM1、第二增压管AM2、控制管BM1、隧穿管BM2、第一读取管、第一充电管AM3、第二充电管AM4、第二读取管BM4、第一选择管BM5和第二选择管BM6的栅氧化层厚度均相同。
6.如权利要求1所述的基于标准工艺的低功耗低擦写电压的非易失性存储器，其特征在于：所述存储单元中的第一增压管AM1、第二增压管AM2、控制管BM1、隧穿管BM2、第一读取管、第一充电管AM3、第二充电管AM4、第二读取管BM4、第一选择管BM5和第二选择管BM6均为单层多晶硅栅结构。
7.如权利要求1所述的基于标准工艺的低功耗低擦写电压的非易失性存储器，其特征在于：所述存储单元中的端口BL1、第七端口P7、端口BL2由于电容的耦合作用，将耦合之后的电势叠加形成浮栅FG上的电势。
8.如权利要求1所述的基于标准工艺的低功耗低擦写电压的非易失性存储器，其特征在于：所述存储单元中的控制管BM1、隧穿管BM2、第一增压管AM1和第二增压管AM2采用带有源漏注入的N阱电容结构。
9.如权利要求1所述的基于标准工艺的低功耗低擦写电压的非易失性存储器，其特征在于：所述的存储单元引出的第一端口P1、第二端口P2、第三端口P3、第四端口P4、第五端口P5、第六端口P6、第七端口P7、第八端口P8在进行不同的操作时施加不同的电压组合。
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