CN1979814A - 电可擦除和可编程只读存储器及其制造方法 - Google Patents

Abstract

本发明提供了一种制造电可擦除和可编程只读存储器(EEPROM)的制造方法，其包括在具有存储晶体管区和选择晶体管区的半导体衬底中形成限定有源区的隔离图案。在有源区上形成具有隧穿区的栅极绝缘层。在具有栅极绝缘层的所得结构上形成第一导电层。第一导电层被构图以形成暴露隔离图案顶表面的开口。进行该构图使得选择的开口和与该开口相邻的有源区之间的距离根据设置在该开口下面的隔离图案的宽度而改变。本发明还提供了相应的EEPROM。

Description

电可擦除和可编程只读存储器及其制造方法

技术领域

本发明涉及一种集成电路存储器装置及其制造方法，且更具体而言，涉及一种电可擦除和可编程只读存储器(EEPROM)装置及其制造方法。

背景技术

EEPROM是一种在无电源电压时保持存储的数据并可以电学地改变存储的数据的非易失存储器装置。EEPROM通常可以分为闪存装置或浮置栅极隧穿氧化物(FLOTOX)型存储装置。EEPROM的单位存储单元可以包括用于存储数据的存储晶体管和用于控制存储晶体管的存取的选择晶体管。

随着FLOTOX和/或其他类型的EEPROM的集成密度的增加，可能发生技术问题。例如，由图案密度不同所引起的物理、光学和化学效应的差异可能使得存储单元的电特性不均匀。此后，将参考图1A到1D进一步描述由图案密度差异导致的技术问题。

图1A是常规EEPROM的单元阵列的一部分的平面图，图1B到1D是分别沿图1A的虚线I-I’、II-II’和III-III’所取的剖面图。

参考图1A到1D，隔离图案20设置在半导体衬底10的预定区中以限定有源区ACT。半导体衬底10包括单元阵列区CAR和外围电路区。而且，单元阵列区CAR包括设置存储晶体管的存储晶体管区MTR和设置选择晶体管的选择晶体管区STR。

栅极图案设置在横过隔离图案20的有源区ACT上。栅极图案包括依次堆叠的第一导电图案51、栅极间介电图案52和第二导电图案53。而且，栅极图案包括设置在存储晶体管区MTR中的存储栅极图案MG和设置在选择晶体管区STR中的选择栅极图案SG。

存储栅极图案MG的第一导电图案51和与其相邻的导电图案电隔离，因为该第一导电图案用作存储数据的浮置栅极图案。为了提供有效的绝缘，存储栅极图案MG的第一导电图案51被暴露隔离图案20顶表面的开口40从与其相邻的导电图案空间分离，如图1A所示。结果，存储栅极图案MG包括多个隔离的第一导电图案51，其覆盖有栅极间介电图案52。比较起来，选择栅极图案SG仅包括一个第一导电图案51，其在隔离图案20上跨过。

栅极绝缘层30设置在栅极图案之下。设置在存储栅极图案MG之下的栅极绝缘层30包括具有相对小厚度的隧穿区TR。在写操作中，在隧穿区TR中的隧穿现象增加，从而电荷被注入到浮置栅极图案中。由于注入到浮置栅极图案中的电荷的总量影响存储晶体管的沟道电势，因此其决定存储在存储晶体管中的数据。

隧穿杂质区60T设置在隧穿区TR之下，且用于存储晶体管和选择晶体管的源极电极和漏极电极的杂质区60SD设置在栅极图案两侧上的有源区ACT中。通常导电类型与杂质区60SD不同的晕区(halo region)(未显示)也可以设置在杂质区60SD的一侧上。该晕区典型地形成来减少或防止设置于外围电路区中的晶体管中的穿通(punch-through)的发生，但也可以形成在单元阵列区CAR中。杂质区60SD和晕区可以通过使用栅极图案作为离子注入掩模的离子注入工艺90来获得。

隔离图案20的形成包括各向异性蚀刻半导体衬底10以形成沟槽15并形成绝缘层来填充沟槽15。在此情形，由于图案密度中的差异所引起的物理和化学效应(例如负载效应)的不同，沟槽15的侧壁可以具有不同的倾斜度。例如，沟槽15的侧壁在隔离图案20宽的区域(此后指外部区域OR)中可以比隔离图案20窄的区域(此后指内部区IR)中具有更大的倾斜度(即θ₁＞θ₂)。由于外部区OR中的沟槽15的侧壁具有更大的倾斜度，所以在形成杂质区60SD和晕区的离子注入工艺中杂质通过其注入到有源区ACT的路径长度减小了，因此可能导致单元电特性的变化。

此外，第一导电图案51的形成包括开口形成操作和栅极构图操作，其中开口形成操作形成第一导电层层以覆盖有源区ACT并构图第一导电层以形成暴露隔离图案20顶表面的开口40，栅极构图操作再次构图具有开口40的第一导电层。然而，由于栅极构图操作通过蚀刻由开口40暴露出的隔离图案20而进行，因此可以形成沟槽区25，如图1D所示。沟槽区25可以进一步减小杂质扩散的路径的长度d1和d2，这可能加剧单元电特性的变化。

图2是示出由杂质扩散引起的EEPROM的电特性变化的曲线图。

参考图2，测量了根据常规技术制造的EEPROM单元的操作电压。当测量连接到一条字线的8单元的操作电压Lvcc时(见D1)，操作电压Lvcc的平均值是1.544V。比较起来，当测量与除与外部区OR相邻的单元(此后指边缘单元)以外的7单元的操作电压Lvcc时(见D2)，操作电压Lvcc的平均值为1.456V。结果，可以看出，边缘单元在操作电压方面可以与其他单元十分不同。考虑边缘单元与其他单元之间的结构差异，边缘单元的电特性变化可能来自于杂质扩散，其中杂质扩散可能由于图案密度引起的上述沟槽15侧壁倾斜度的差异，也可能由于杂质扩散的路径长度的减小，杂质扩散路径长度的降低则由沟槽区25导致。

发明内容

根据本发明的一些实施例，制造EEPROM装置的方法包括在衬底中形成限定有源区的隔离图案，该衬底包括存储晶体管区和选择晶体管区。栅极绝缘层形成在有源区上。第一导电层形成在的衬底上，包括在栅极绝缘层上。第一导电层被构图以形成暴露隔离图案表面的开口。例如，隔离图案的顶表面的至少一些可以被暴露。进行构图使得选择的开口和与该开口相邻的有源区之间的距离根据与该开口相邻的隔离图案的宽度而改变。

有源区可以包括外部有源区和插入在外部有源区之间的内部有源区。在本发明的一些实施例中，外部有源区在选择晶体管区中可以比在存储晶体管区中宽，而内部有源区在存储晶体管区中可以和在选择晶体管区中具有相同宽度。

根据本发明的其他实施例，在形成开口之后，栅极间介电层和第二导电层可以依次形成在包括开口的衬底上。接着，第二导电层、栅极间介电层和第一导电层可以被构图以形成在有源区上跨过的栅极图案。

栅极图案可以包括设置在存储晶体管区中的存储栅极图案和设置在选择晶体管区中的选择栅极图案。在一些实施例中，开口可以形成在存储晶体管区中的隔离图案上，且存储栅极图案可以横过开口和有源区形成。

开口可以包括与存储栅极图案的末端相邻设置的外部开口和插入在外部开口之间的内部开口。在本发明的一些实施例中，第一导电层被构图使得选择的外部开口和与该选择的外部开口相邻的有源区之间的距离大于选择的内部开口和与该选择的内部开口相邻的有源区之间的距离。

根据本发明的其他实施例，栅极绝缘层的形成可以包括在有源区(例如其顶部的至少一部分)上形成第一栅极绝缘层；构图该第一栅极绝缘层以形成暴露有源区的隧穿区；和在有源区的暴露表面上形成第二栅极绝缘层。在此情形，隧穿区可以设置在存储晶体管区中。

形成第一栅极绝缘层可以包括通过热氧化工艺形成氧化硅层，且形成第二栅极绝缘层可以包括使用氧和/或氮进行热工艺从而在由隧穿区暴露的有源区表面上形成氧化硅层或氮氧化硅层。

根据本发明的其他实施例，EEPROM包括设置在包括存储晶体管区和选择晶体管区的衬底中的隔离图案来限定有源区。存储栅极图案和选择栅极图案分别设置在存储晶体管区和选择晶体管区中。存储栅极图案和选择栅极图案每个包括设置在有源区上的第一导电图案。栅极绝缘层插入在存储栅极图案和选择栅极图案与有源区之间。存储栅极图案的第一导电图案包括彼此隔离并设置在有源区上的多个浮置栅极图案，且其中浮置栅极图案交叠设置在浮置栅极图案侧边上的隔离图案的区域的宽度根据隔离图案的宽度而变化。

在本发明的一些实施例中，浮置栅极图案可以包括设置在存储栅极图案两侧的外部浮置栅极图案和插入在外部浮置栅极图案之间的内部浮置栅极图案。在一些实施例中，其中选择的外部浮置栅极图案交叠外部浮置栅极图案一侧上的隔离图案的区域的宽度可以不同于其中外部浮置栅极图案交叠外部浮置栅极图案另一侧上的隔离图案的区域的宽度。

在本发明的其它实施例中，外部浮置栅极图案可以包括其中外部浮置栅极图案交叠与内部浮置栅极图案相邻的隔离图案的内部交叠区，和其中外部浮置栅极图案交叠与内部浮置栅极图案分开(即远离)的隔离图案的外部交叠区。在这些实施例中，外部交叠区可以宽于内部交叠区。其中内部浮置栅极图案交叠内部浮置栅极图案一侧上的隔离图案的区域可以具有与其中内部浮置栅极图案交叠内部浮置栅极图案另一侧上的隔离图案的区域相同的宽度。

有源区可以包括与存储栅极图案两端相邻设置的外部有源区和插入在外部有源区之间的内部有源区。在这些实施例中，外部有源区在选择晶体管区中可以比在存储晶体管区中宽。相反，内部有源区在存储晶体管区和选择晶体管区中可以具有相同的宽度。

存储栅极图案和选择栅极图案每个可以包括依次堆叠在第一导电图案上的栅极间介电图案和第二导电图案。在这些实施例中，选择栅极图案的第一导电图案可以将栅极间介电图案与隔离图案隔离。

在本发明的一些实施例中，栅极绝缘层可以包括设置在存储晶体管区的有源区中的隧穿区，其中隧穿区中的栅极绝缘层可以薄于隧穿区外的栅极绝缘层。在此情形，栅极绝缘层可以包括氧化硅层和/或氮氧化硅层。

附图说明

包括来以提供对本发明的进一步理解的附图结合在此申请中构成本申请的一部分，附图示出了本发明的实施例并与说明书一起用于解释本发明的原理。在附图中：

图1A是常规电可擦除和可编程只读存储器(EEPROM)的单元阵列的部分的平面图；

图1B到1D是分别沿图1A的线I-I’、II-II’和III-III’所取的剖面图；

图2是示出图案密度对常规EEPROM单元的电特性的影响的曲线图；

图3A到6A是单元阵列区的一部分的平面图，其示出了根据本发明的各个实施例制造EEPROM装置的方法和如此制造的EEPROM；

图3B到6B是分别沿图3A到6A的虚线I-I’所取的剖面图；

图3C到6C是分别沿图3A到6A的虚线II-II’所取的剖面图；

图7是根据本发明实施例的EEPROM的平面图。

具体实施方式

现将参考其中显示本发明的实施例的附图在其后更加全面地描述本发明。然而，本发明可以以许多不同的形式实现且不应解释为限于这里所阐述的实施例。而是，提供这些实施例使得本公开充分和完整，且向那些本领域的技术人员全面地传达本发明的范围。在附图中，为了清晰起见，夸大了层和区域的尺寸和相对尺寸。通篇相同标号指代相同元件。

可以理解当元件或层被称为在另一元件或层“上”、“连接到”和/或“耦合到”另一元件或层时，它可以直接在其他元件或层上、直接连接或耦合到其它元件或层，或可以存在中间的元件或层。相反，当元件被称为“直接”在其他元件或层“上”或“直接”“连接到”、“直接”“耦合到”其它元件或层时，则没有中间元件或层存在。通篇相似的标号指示相似的元件。这里所用的术语“和/或”包括相关列举项目的一个或更多的任何和所有组合。

可以理解虽然术语第一、第二和第三等可以于此用来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分应不受这些术语限制。这些术语只用于区分一个元件、部件、区域、层或部分与其他元件、部件、区域、层或部分。例如，以下讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分，而不背离本发明的教导。

在这里为了描述的方便，可以使用空间相对术语，诸如“下面”、“下方”、“上方”、“上”、“顶”、“底”等，来描述一个元件或部件和其他(诸)元件或(诸)部件如图中所示的关系。可以理解空间相对术语旨在包含除了在图中所绘的方向之外的装置在使用或操作中的不同方向。例如，如果在图中的装置被翻转，被描述为在其他元件或部件的“下方”或“下面”的元件则应取向在所述其他元件或部件的“上方”。因此，示范性术语“下方”可以包含下方和上方两个方向。装置也可以有其它取向(旋转90度或其它取向)且相应地解释这里所使用的空间相对描述语。此外，术语“在下面”也表示一层或区域与另一层或区域关于衬底的关系，如图所示。

这里所使用的术语是只为了描述特别的实施例的目的，而不旨在限制本发明。如这里所用，单数形式也旨在包括复数形式，除非内容清楚地指示另外的意思。还应理解，本说明书中使用的术语“包括”指定了存在所述的部件、整体、步骤、操作、元件和/或构件，但不排除存在或增加一个或多个其他部件、整体、步骤、操作、元件、构件和/或其组。

参考剖面图示在这里描述了本发明的实施例，该图示是本发明的理想实施例的示意图。因此，可以预期由于例如制造技术和/或公差引起的图示的形状的变化。因此，本发明的实施例不应解释为限于这里所示的特别的区域形状，而是包括由于例如由制造引起的形状的偏离。例如，被示为矩形的注入区可以通常具有倒圆或曲线的特征和/或在其边缘具有注入浓度的梯度，而不是从注入区到非注入区的二元变化。相似地，通过注入形成的埋入区可以在埋入区和通过其产生注入的表面之间的区域中产生一些注入。因此，图中示出的区域本质上是示意性的且它们的形状不旨在示出装置的区域的实际形状且不旨在限制本发明的范围，除非明确地如此限定。

除非另有限定，否则这里使用的所有术语(包括技术和科学术语)具有本发明所属技术领域的普通技术人员通常理解的意思。还应理解，例如那些在通常使用的词典中定义的术语应该被解释为具有与相关技术环境中一致的意思，且不应理解为过度理想或过度正式的意思，除非清楚地如此限定。

图3A到6A是单元阵列区的一部分的平面图，其示出了根据本发明的一些实施例制造EEPROM装置的方法。图3B到6B是分别沿图3A到6A的虚线I-I’所取的剖面图，图3C到6C是分别沿图3A到6A的虚线II-II’所取的剖面图。

参考图3A到3C，隔离图案110形成在衬底的预定区域中以限定有源区ACT，该衬底例如是半导体衬底100。半导体衬底100可以包括单质和/或化合物半导体衬底，例如单晶硅衬底，且可以包括在其上的一个或多个外延和/或其他导电/绝缘层。半导体衬底100包括单元阵列区CAR和外延电路区。单元阵列区CAR包括设置存储数据的存储晶体管的存储晶体管区MTR和设置用于控制存储晶体管的存取的选择晶体管的选择晶体管区STR。

隔离图案110可以使用浅沟槽隔离(STI)技术形成。更具体地，隔离图案110的形成可以包括形成沟槽105以限定有源区ACT并形成绝缘层以填充沟槽105。在此情形，形成沟槽105包括形成沟槽掩模图案(未显示)以限定有源区ACT并使用该沟槽掩模图案作为蚀刻掩模来各向异性地蚀刻半导体衬底100。然后，绝缘层被蚀刻直到沟槽掩模图案的顶部暴露，因此完成隔离图案110。然后，蚀刻掩模图案被除去以暴露有源区ACT。

然而，如上所述，由于图案密度差异所引起的物理和化学效应(例如负载效应)的差异，沟槽105的侧壁可能具有不同倾斜度。例如，沟槽105或隔离图案110的侧壁在沟槽105宽的区域中比在沟槽105窄的区域中可以具有更大的倾斜度。根据本发明的一些实施例，由于单元阵列区CAR包括多个单元，所以该单元阵列区CAR包括多个由隔离图案110分开的多个区块BL。在此情形，由于辅助区AR例如用于连接互联线的区域(例如栅极接触区)位于区块BL之间，所以形成在辅助区AR中的隔离图案110宽于形成在每个区块BL中的隔离图案110。结果，形成在辅助区AR中的隔离图案110的侧壁的倾斜度θ₁大于形成在区块BL中的隔离图案110的侧壁的倾斜度θ₂(即θ₁＞θ₂)。

根据本发明的一些实施例，与辅助区AR相邻的有源区ACT(此后指外部有源区)在选择晶体管区ST中比在存储晶体管区MTR中宽。与外部有源区相比，从辅助区AR分开(即远离)并设置在区块BL中的有源区ACT(此后指内部有源区)在存储晶体管区MTR和选择晶体管区STR中可以具有相同宽度(见图7)。有源区ACT的可变宽度依赖于辅助区AR的距离可以增加单元电特性的均匀性，这将在后面更详细地描述。

栅极绝缘层120形成在具有有源区ACT的所得结构上。栅极绝缘层120的形成包括：在有源区ACT上形成第一栅极绝缘层；构图第一栅极绝缘层以形成暴露有源区ACT例如暴露有源区ACT顶表面的至少一部分的隧穿区TR；在由隧穿区TR暴露出的有源区ACT上形成第二栅极绝缘层。隧穿区TR设置在存储晶体管区MTR中，且面积小于存储晶体管区MTR交叠有源区ACT的区域的面积。

第一栅极绝缘层可以通过热氧化有源区ACT而获得。因此，第一栅极绝缘层可以由氧化硅层形成。第二栅极绝缘层的形成可以包括在由隧穿区TR暴露的有源区ACT上依次形成氧化硅层和氮氧化硅层。在其他实施例中，可以形成氧化硅层或氮氧化硅层。用于第二栅极绝缘层的氧化硅层可以通过热氧化工艺获得，且用于第二栅极绝缘层的氮氧化硅层可以通过使用包含O₂和N₂的工艺气体的热氧化工艺获得。由于第二栅极绝缘层通过热氧化工艺形成，所以第二栅极绝缘层也可以形成在隧穿区TR之外的剩余的第一栅极绝缘层上。

当如上所述形成栅极绝缘层120时，栅极绝缘层120在隧穿区TR中可以比在隧穿区TR外薄，如图3B所示。隧穿区TR中的栅极绝缘层120形成为约10到约100的小厚度，使得在用于EEPROM写操作的期望电压条件下可以有效发生隧穿现象。

此外，在形成第二栅极绝缘层之前，可以进行预定的离子注入工艺从而形成隧穿杂质区210。离子注入工艺可以使用预定离子注入掩模来进行从而在有源区ACT中的隧穿区TR下面设置隧穿杂质区210。离子注入掩模可以与用于限定隧穿区TR的蚀刻掩模相同，但两掩模也可以不同。而且，隧穿杂质区210可以形成为与半导体衬底100不同的导电类型。

参考图4A到4C，第一导电层130形成在具有栅极绝缘层120的所得结构上。第一导电层130可以是通过沉积工艺获得的多晶硅(poly-Si)层。第一导电层130用于在后续工艺中形成存储晶体管的浮置栅电极和选择晶体管的选择栅电极。众所周知，浮置栅电极是电隔离的导电图案，其存储通过隧穿区TR注入的电荷。

此后，第一导电层130被构图，因此形成暴露存储晶体管区MTR中的隔离图案110表面例如至少一部分顶表面的开口1350和1351。提供开口1350和1351以电隔离浮置栅电极。更具体地，为了提供栅电极的电隔离，在随后的栅极构图工艺中，具有开口1350和1351的第一导电层130横过隔离图案110被构图。

开口1350和1351可以根据位置而分为外部开口1350和内部开口1351。外部开口1350设置在辅助区AR中的隔离图案110上，而内部开口1351设置在区块BL中的隔离图案110上。根据本发明的一些实施例，外部开口1350和与其相邻的有源区ACT(即外部有源区)之间的距离大于内部开口1351和与其相邻的有源区ACT(即内部有源区)之间的距离。

外部开口1350与外部有源区之间的相对大的距离可以提高单元电特性的均匀性，该电特性与沟槽105侧壁的倾斜度相关。此效应将参考图5A到5C更详细地解释。

参考图5A到5C，栅极间介电层和第二导电层依次形成在具有开口1350和1351的所得结构上。栅极间介电层可以由氧化硅层和/或氮氧化硅层形成。例如，栅极间介电层可以包括依次堆叠的氧化硅层、氮化硅层和氧化硅层。第二导电层可以是包括多晶硅层的导电材料层。例如，第二导电层可以包括依次堆叠的多晶硅层和氮化钨层。

接着，第二导电层、栅极间介电层和第一导电层130被依次构图，因此形成栅极图案，每个栅极图案包括依次堆叠的第一导电图案141、栅极间介电图案142和第二导电图案143。在此情形，横过隔离图案110提供栅极图案。

栅极图案可以分为存储栅极图案MG和选择栅极图案SG。存储栅极图案MG设置在存储晶体管区MTR中，而选择栅极图案SG设置在选择晶体管区STR中。存储栅极图案MG横过开口1350和1351正交于有源区ACT形成。因此，存储栅极图案MG的第一导电图案141被电隔离并用作上述存储数据的浮置栅电极。在此情形，由于隧穿区TR形成在存储晶体管区MTR中，存储晶体管区MTR中的存储栅极图案MG位于隧穿区TR上。

与存储栅极图案MG不同，选择栅极图案SG的第一导电图案141不被开口1350和1351隔离，但是在有源区ACT和隔离图案110上跨过。换言之，选择栅极图案SG的第一导电图案141将隔离图案110与栅极间介电图案142分离。因此，选择栅极图案SG的第一导电图案141用作选择晶体管的栅电极。在本发明的一些实施例中，选择栅极图案SG的第一导电图案141和第二导电图案143在辅助区AR中彼此电连接。在本发明的其他实施例中，虽然在附图中未示出，栅极间介电图案142可以被蚀刻或至少部分除去以电连接第一导电图案141和第二导电图案143。

此后，使用栅极图案作为离子注入掩模来进行离子注入工艺，使得用于存储晶体管和选择晶体管的源电极和漏电极的杂质区220形成在有源区ACT中。杂质区220可以形成为具有不同于半导体衬底100的导电类型。在形成杂质区220的过程中，可以进一步进行在栅极图案MG和SG的侧壁上形成间隔物的工艺。此外，杂质离子可以被注入到有源区ACT中以形成晕区。如上所述，可以提供晕区以减少或防止外围电路区中的晶体管穿通现象的发生。通常，杂质区220和晕区的杂质扩散到有源区ACT，这可能引起单元电特性的变化。然而，根据本发明的一些实施例，由杂质扩散引起的单元电特性的变化可以因为外部开口1350与外部有源区之间增加的距离而减少或最小化。

更具体地，单元电特性的变化可能由下面的因素的结合而导致：(1)受到图案密度差异的影响的外部有源区侧壁的倾斜度，和(2)外部有源区的倾斜侧壁导致的杂质扩散的路径的长度减小。如上所述，根据本发明的一些实施例，当外部开口1350与外部有源区之间的距离增加时，杂质扩散路径的长度增加，这可能减少或最小化单元电特性的变化。

参考图6A到6C，层间介电层(ILD)160形成在具有杂质区220的所得结构上。ILD 160可以由例如氧化硅的绝缘材料形成。ILD 160被构图以形成暴露预定区中的有源区ACT的接触孔165。可以形成接触孔165来暴露存储栅极图案MG的顶表面和选择栅极图案SG的顶表面。此后，形成接触栓170来填充接触孔165，使得接触栓170分别接触杂质区220或栅极图案。

图7是根据本发明一些实施例的EEPROM的平面图。更具体地，图7示出图6A所示的单元阵列区CAR的部分99。

参考图6A到6C和图7，根据本发明实施例的EEPROM包括设置在半导体衬底100的预定区域中以限定有源区ACT的隔离图案110。该半导体衬底100包括单元阵列区CAR和外围电路区。单元阵列区CAR包括区块BL和插入在区块BL之间的辅助区AR，其中每个区块BL都包括多个单元。每个单元包括其中设置存储晶体管的存储晶体管区MTR和其中设置选择晶体管的选择晶体管区STR。

有源区ACT可以根据位置分为外部有源区OACT和内部有源区IACT。外部有源区OACT与辅助区AR相邻设置，而内部有源区IACT设置在区块BL中。根据本发明的一些实施例，内部有源区IACT的宽度在存储晶体管区MTR中和在在选择晶体管区STR中相同，但是在外部有源区OACT中的宽度在两隔区域MTR和STR之间可以不同。更具体地，外部有源区OACT在选择晶体管区STR中比在存储晶体管区MTR中宽(即W₁＜W₂)，如图7所示。在此情形，外部延有源区OACT的宽度可以等于在存储晶体管区MTR中的内部有源区IACT的宽度。结果，外部有源区OACT的宽度大于在选择晶体管区STR中的内部有源区IACT的宽度。

由于选择晶体管区STR中的外部有源区OACT与内部有源区IACT之间的宽度差，单元之间电特性的上述差异可以减小或最小化。更具体地，如上所述，设置在外部有源区OACT中的选择晶体管具有比设置在内部有源区IACT中的选择晶体管更大的沟道宽度。在本发明的一些实施例中，通过控制沟道宽度的差，可以减小或最小化设置在外部和内部有源区OACT和IACT中的单元之间的电特性的差。

栅极图案MG和SG横过隔离图案110设置在有源区ACT上，且栅极绝缘层120设置在栅极图案MG和SG与有源区ACT之间。每个栅极图案MG和SG包括依次堆叠的第一导电图案141、栅极间介电图案142和第二导电图案143。在一些实施例中，第一导电图案141由多晶硅层形成，栅极间介电图案142由氧化硅层和/或氮化硅层形成，第二导电图案143可以由多晶硅层、金属层和/或硅化物层中的至少一种导电层形成。

杂质区220设置在栅极图案之间并用作存储晶体管和选择晶体管的源极电极和漏极电极。杂质区220可以包括轻掺杂区和重掺杂区。在此情形，杂质区220可以具有双扩散漏极(DDD)结构，其中重掺杂区被围绕在轻掺杂区中。

根据本发明的一些实施例，栅极图案可以分为设置在存储晶体管区MTR中的存储栅极图案MG和设置在选择晶体管区STR中的选择栅极图案ST。存储栅极图案MG的第一导电图案141包括多个隔离部分，其每个用作存储晶体管的浮置栅电极。为此，存储栅极图案MG的第一导电图案141不仅与包括第二导电图案143的导电结构电隔离，而且包括暴露隔离图案110表面的侧壁。

根据本发明的一些实施例，从存储栅极图案MG的第一导电图案141的侧壁到有源区ACT的距离(此后指交叠宽度)在外部有源区OACT两侧上不同。更具体地，在与辅助区AR相邻的外部有源区OACT一侧上测量的交叠宽度L2大于在区块BL中的外部有源区OACT另一侧上测量的交叠宽度L1(即L2＞L1)。相反，在内部有源区IACT两侧上交叠宽度相同。在此情形，在内部有源区IACT两侧上测量的交叠宽度等于在区块BL中的外部有源区OACT的两侧上测量的交叠宽度L1。

交叠宽度的差异可能导致各单元之间电特性差异的减小。此外，虽然浮置栅电极彼此分开，底表面比有源区ACT顶表面低的凹入区199可以形成在隔离图案110中。凹入区199可以形成在杂质区220的形成期间杂质通过其扩散到有源区ACT的路径。然而，根据本发明的一些实施例，通过使在外部有源区OACT两侧上测量的交叠宽度不同(即L1＜L2)，由杂质扩散引起的单元电特性的变化可以减小。

此外，根据本发明的一些实施例，浮置栅电极(即存储栅极图案MG的第一导电图案141)在外部有源区OACT上比在内部有源区IACT上宽。在外部有源区OACT上的浮置栅电极的宽度的增加可能带来第二导电图案143与浮置栅电极之间耦合率的增加。根据本发明的一个示范性示例，当交叠宽度L1和L2之间的差(即L2-L1)为0.15μm时，浮置栅电极与第二导电图案143之间的电容增加到约14％。由于电容的增加，单元的操作电压余量增加到约0.05V，从而单元电特性的变化可以减小。

根据本发明的一些实施例，栅极绝缘层120包括具有小厚度的隧穿区TR。隧穿区TR设置在存储晶体管区MTR中并覆盖有存储栅极图案MG。栅极绝缘层120由氧化硅层和/或氮化硅层形成。在一些实施例中，隧穿区TR由包括氮化硅层的绝缘层形成。

因此，根据这里所述的本发明的一些实施例，从用于分开浮置栅电极的选择的开口到与该开口相邻的有源区的距离根据设置在开口下的隔离图案的宽度而变化。例如，开口与有源区之间的距离在区块之间的辅助区中比在包括多个单元的区块中大。换言之，通过根据开口位置来改变开口与有源区之间的距离，在后续的杂质注入工艺中向外部有源区的杂质扩散可以减小或最小化。此外，由于开口与有源区之间的距离确定浮置栅电极的宽度，根据本发明的EEPROM的单元耦合率可以提高。随着减少或防止杂质扩散和提高单元耦合率，EEPROM的写余量可以提高且单元电特性与位置的依赖关系可以减小或消除。

此外，存储晶体管区和选择晶体管区之间的有源区宽度可以存在差异。例如，与辅助区相邻的外部有源区的宽度在选择晶体管区中可以比在存储晶体管区中宽，且从辅助区分开的内部有源区的宽度在存储晶体管区中与在选择晶体管区中可以相同。有源区宽度根据位置的变化也可以减小单元电特性对位置的依赖。

结果，本发明的一些实施例可以提供图案密度根据位置的变化减小或最小化的EEPROM。

在附图和说明书中，公开了本发明的实施例，虽然采用具体术语，但是它们是在一般和描述性的意义下使用的，并非是为了限制的目的，本发明的范围由权利要求书给出。

Claims (21)

1、一种电可擦除和可编程只读存储器的制造方法，包括：

在包括存储晶体管区和选择晶体管区的衬底中形成限定有源区的隔离图案；

在所述有源区上形成栅极绝缘层；

在所述衬底上包括在所述栅极绝缘层上形成导电层；和

构图所述导电层以形成暴露所述隔离图案的开口，进行所述构图使得选择的开口和与所述开口相邻的有源区之间的距离根据与所述开口相邻的隔离图案的宽度而改变。

2、根据权利要求1所述的方法，其中所述有源区包括外部有源区和设置在所述外部有源区之间的内部有源区，且其中形成所述隔离图案使得所述外部有源区在所述选择晶体管区中比在所述存储晶体管区中宽。

3、根据权利要求2所述的方法，其中进一步形成所述隔离图案使得所述内部有源区在所述存储晶体管区和所述选择晶体管区中具有相同宽度。

4、根据权利要求1所述的方法，其中所述导电层是第一导电层且其中在构图所述第一导电层之后进行：

在所述衬底上包括在所述开口上依次形成栅极间介电层和第二导电层；和

构图所述第二导电层、所述栅极间介电层和所述第一导电层以形成在所述有源区上跨过的栅极图案。

5、根据权利要求4所述的方法，其中所述栅极图案包括设置在所述存储晶体管区中的存储栅极图案和设置在所述选择晶体管区中的选择栅极图案，

其中所述开口形成在所述存储晶体管区中的隔离图案上，

且其中所述存储栅极图案横过所述开口和所述有源区形成。

6、根据权利要求5所述的方法，其中所述开口包括与所述存储栅极图案的末端相邻设置的外部开口和设置在所述外部开口之间的内部开口，且其中进行所述第一导电层的构图使得选择的外部开口和与所述外部开口相邻的有源区之间的距离大于选择的内部开口和与所述内部开口相邻的有源区之间的距离。

7、根据权利要求1所述的方法，其中所述栅极绝缘层的形成包括：

在所述有源区上形成第一栅极绝缘层；

构图所述第一栅极绝缘层以形成暴露所述有源区的隧穿区；和

在所述有源区的暴露表面上形成第二栅极绝缘层，

其中所述隧穿区设置在所述存储晶体管区中。

8、根据权利要求7所述的方法，其中所述第一栅极绝缘层的形成包括通过热氧化工艺形成氧化硅层，

且其中形成第二栅极绝缘层包括使用氧和/或氮进行热工艺从而在由所述隧穿区暴露出的有源区表面上形成氧化硅层和/或氮氧化硅层。

9、一种电可擦除和可编程只读存储器的制造方法，包括：

在包括存储晶体管区和选择晶体管区的衬底中形成限定有源区的隔离图案，其中所述有源区包括外部有源区和设置在所述外部有源区之间的内部有源区；

在所述有源区上形成栅极绝缘层；

在所述衬底上包括在所述栅极绝缘层上形成第一导电层；和

构图所述第一导电层以形成暴露所述隔离图案的开口，进行构图使得选择的外部有源区在所述选择晶体管区中比在所述存储晶体管区中宽。

10、根据权利要求9所述的方法，其中选择的内部有源区在所述存储晶体管区和所述选择晶体管区中具有相同宽度。

11、一种电可擦除和可编程只读存储器，包括：

隔离图案，设置在包括存储晶体管区和选择晶体管区的衬底中以限定有源区；

存储栅极图案和选择栅极图案，分别设置在所述存储晶体管区中和所述选择晶体管区中，所述存储栅极图案和选择栅极图案每个都包括设置在所述有源区上的导电图案；和

栅极绝缘层，插入在所述存储栅极图案和选择栅极图案与所述有源区之间；

其中所述存储栅极图案的导电图案包括彼此隔离并设置在所述有源区上的多个浮置栅极图案，且其中所述浮置栅极图案交叠设置在所述浮置栅极图案侧边上的隔离图案的区域的宽度根据所述隔离图案的宽度而改变。

12、根据权利要求11所述的电可擦除和可编程只读存储器，其中所述浮置栅极图案包括：

设置在所述存储栅极图案两侧上的外部浮置栅极图案；和

插入在所述外部浮置栅极图案之间的内部浮置栅极图案，

其中选择的外部浮置栅极图案交叠位于所达外部浮置栅极图案的第一边上的隔离图案的区域的宽度不同于其中所述外部浮置栅极图案交叠位于外部浮置栅极图案第二边上的隔离图案的区域的宽度。

13、根据权利要求12所述的电可擦除和可编程只读存储器，其中所述外部浮置栅极图案包括：

内部交叠区，其中所述外部浮置栅极图案交叠与所述内部浮置栅极图案相邻的隔离图案；和

外部交叠区，其中所述外部浮置栅极图案交叠与所述内部浮置栅极图案分开的隔离图案，

其中所述外部交叠区宽于所述内部交叠区。

14、根据权利要求12所述的电可擦除和可编程只读存储器，其中所述内部浮置栅极图案交叠所述内部浮置栅极图案的第一侧上的隔离图案的区域与其中所述内部浮置栅极图案交叠所述内部浮置栅极图案的第二侧上的隔离图案的区域具有相同的宽度。

15、根据权利要求12所述的电可擦除和可编程只读存储器，其中所述有源区包括：

外部有源区，与所述存储栅极图案的两隔末端相邻设置；和

内部有源区，插入在所述外部有源区之间，

其中所述外部有源区在所述选择晶体管区中比在所述存储晶体管区中宽。

16、根据权利要求15所述的电可擦除和可编程只读存储器，其中所述内部有源区在所述存储晶体管区和所述选择晶体管区中具有相同宽度。

17、根据权利要求11所述的电可擦除和可编程只读存储器，其中所述导电图案是第一导电图案，且其中所述存储栅极图案和所述选择栅极图案每个都包括依次堆叠在所述第一导电图案上的栅极间介电图案和第二导电图案，

其中所述选择栅极图案的第一导电图案将所述栅极间介电图案与所述隔离图案隔离。

18、根据权利要求11所述的电可擦除和可编程只读存储器，其中所述栅极绝缘层包括设置在所述存储晶体管区的有源区中的隧穿区，

其中所述隧穿区中的栅极绝缘层薄于所述隧穿区外的栅极绝缘层。

19、根据权利要求18所述的电可擦除和可编程只读存储器，其中所述栅极绝缘层包括氧化硅层和/或氮氧化硅层，且

其中所述隧穿区中的栅极绝缘层包括绝缘层，所述绝缘层包括氮氧化硅层。

20、一种电可擦除和可编程只读存储器，包括：

隔离图案，设置在包括存储晶体管区和选择晶体管区的衬底中以限定有源区；

存储栅极图案和选择栅极图案，分别设置在所述存储晶体管区中和所述选择晶体管区中；和

栅极绝缘层，插入在所述存储栅极图案和所述选择栅极图案与有源区之间，

其中所述有源区包括：

外部有源区，与所述存储栅极图案的两个末端相邻设置；和

内部有源区，插入在所述外部有源区之间，

其中外部有源区在所述选择晶体管区中比在所述存储晶体管区中宽。

21、根据权利要求20所述的电可擦除和可编程只读存储器，其中所述内部有源区在所述存储晶体管区和所述选择晶体管区中具有相同宽度。

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