KR101104515B1 - 불휘발성 메모리 소자의 패턴 및 그 형성방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title 1
- 238000003860 storage Methods 0.000 claims abstract description 116
- 238000000034 method Methods 0.000 claims abstract description 90
- 238000002955 isolation Methods 0.000 claims abstract description 85
- 239000004065 semiconductor Substances 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000010410 layer Substances 0.000 claims description 242
- 238000005530 etching Methods 0.000 claims description 53
- 239000002184 metal Substances 0.000 claims description 41
- 229910052751 metal Inorganic materials 0.000 claims description 41
- 229910021332 silicide Inorganic materials 0.000 claims description 27
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 27
- 239000011229 interlayer Substances 0.000 claims description 26
- 229910017052 cobalt Inorganic materials 0.000 claims description 12
- 239000010941 cobalt Substances 0.000 claims description 12
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 12
- 150000004767 nitrides Chemical class 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 230000007261 regionalization Effects 0.000 claims 1
- 238000000137 annealing Methods 0.000 description 7
- 229910019001 CoSi Inorganic materials 0.000 description 5
- 230000007547 defect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000005054 agglomeration Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000001351 cycling effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000010405 reoxidation reaction Methods 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 횡 방향으로 이격된 다수의 소자 분리 구조 사이에 종 방향으로 활성 영역이 정의된 반도체 기판과, 상기 활성 영역 상부에 형성된 터널 절연막과, 상기 터널 절연막 상부에 형성되며, 상기 종 방향 및 횡 방향으로 이격된 다수의 전하 저장막과, 상기 전하 저장막의 상부면 및 상기 소자 분리 구조의 상부면에 형성되는 제1 유전체막과, 상기 제1 유전체막 상부에 형성되며, 상기 종 방향으로 이격된 다수의 컨트롤 게이트막과, 상기 제1 유전체막으로부터 연장되어 상기 횡 방향의 상기 컨트롤 게이트막의 측벽에 형성된 제2 유전체막을 포함하는 불휘발성 메모리 소자의 패턴 및 그 형성방법에 관한 것이다.
Description
본 발명은 불휘발성 메모리 소자의 패턴 및 그 형성방법에 관한 것으로 특히, 소자의 불량을 개선할 수 있는 불휘발성 메모리 소자의 패턴 및 그 형성방법에 관한 것이다.
불휘발성 메모리 소자가 고집적화되어 메모리 셀들 사이의 피치(pitch)가 줄어듦에 따라 불휘발성 메모리 소자를 구성하는 패턴을 형성하기 위한 공정 진행시 불량율이 증가하고 있다. 특히, 고집적화에 유리한 구조를 가진 낸드 플래시 메모리 소자의 경우, 게이트 패턴을 형성하는 과정에서 불량이 발생하기 쉽다.
도 1 및 도 2는 종래 불휘발성 메모리 소자의 패턴 형성방법을 설명하기 위한 도면이다. 특히, 도 1 및 도 2는 낸드 플래시 메모리 소자의 게이트 패턴 형성방법을 설명하기 위한 도면이다. 그리고 도 2는 도 1에 도시된 선 "I-I'", "Ⅱ-Ⅱ'", "Ⅲ-Ⅲ'"를 따라 절취하여 나타낸 단면도이다.
도 1을 참조하면, 먼저 반도체 기판(1) 상부에 터널 절연막(3) 및 전하 저장막(5)을 적층한다. 이 후, 반도체 기판(1)이 종 방향으로 노출되도록 전하 저장막(5) 및 터널 절연막(3)을 식각한다. 이어서, 노출된 반도체 기판(1)을 식각하여 반도체 기판(1)에 종 방향으로 트렌치(7)를 형성한다. 도면에 도시하진 않았으나, 전하 저장막(5) 및 터널 절연막(3)을 식각하는 단계와 노출된 반도체 기판(1)을 식각하는 단계는 전하 저장막 형성 전, 전하 저장막(5)의 상부에 형성한 소자 분리 하드 마스크 패턴을 식각 마스크로 이용하여 실시할 수 있다. 이러한 소자 분리 하드 마스크 패턴은 트렌치(7) 형성 후 제거될 수 있다.
트렌치(7) 형성 후, 소자 분리 절연막(9)으로 트렌치(7)를 채운다. 이로써, 트렌치(7) 및 소자 분리 절연막(9)을 포함하여 메모리 셀들을 전기적으로 격리시키는 소자 분리 구조가 형성된다. 이러한 소자 분리 구조들 사이에는 종 방향으로 활성 영역(A)이 정의된다. 그리고, 상술한 공정을 통해 터널 절연막(3) 및 전하 저장막(5)은 활성 영역(A) 상부에만 잔여할 수 있다.
이어서, 소자 분리 절연막(9)을 식각하여 소자 분리 절연막(9)의 높이를 낮춤으로써, 소자 분리 구조의 EFH(Effective Field oxide Height)를 제어한다. 소자 분리 구조의 EFH는 게이트 패턴의 전하 저장막(5)과 컨트롤 게이트막(13)이 대면하는 면적을 증대시켜 게이트 패턴의 전하 저장막(5)과 컨트롤 게이트막(13) 간의 커플링 비가 개선될 수 있도록 전하 저장막(5)보다 낮게 제어되는 것이 바람직하다. 그리고, 소자 분리 구조의 EFH는 반도체 기판(1)의 활성 영역(A)이 노출되어 누설 전류가 발생하는 것을 방지하기 위해 터널 절연막(3)보다 높게 제어되는 것이 바람직하다. 이와 같은 높이로 EFH를 제어하게 되면, 전하 저장막(5)의 측벽이 노출된다.
소자 분리 절연막(9)의 높이를 낮추어 EFH를 조절한 후 소자 분리 절연막(9)의 상부면과, 전하 저장막(5)의 상부면과, 전하 저장막(5)의 측벽에 유전체막(11)을 형성한다. 이 후, 전하 저장막(5)들 사이의 공간을 채울 수 있을 만큼 충분한 두께의 컨트롤 게이트막(13)을 유전체막(11)의 상부에 형성한다. 이어서, 컨트롤 게이트막(13)의 상부에 게이트 하드 마스크 패턴(15)을 형성한다.
게이트 하드 마스크 패턴(15)은 서로 나란한 다수의 분리된 패턴으로 형성되며 소자 분리 구조 및 활성 영역(A)에 교차하는 패턴으로 형성된다. 이러한 게이트 하드 마스크 패턴(15)을 식각 마스크로 이용하여 컨트롤 게이트(13), 유전체막(11) 및 전하 저장막(5)을 식각함으로써, 컨트롤 게이트(13), 유전체막(11) 및 전하 저장막(5)을 패터닝한다. 이로써, 도 2에 도시된 바와 같이 게이트 하드 마스크 패턴(15)과 활성 영역(A)이 교차되는 영역에 컨트롤 게이트막(13), 유전체막(11) 및 전하 저장막(5)이 적층된 게이트 패턴(G)이 형성된다. 한편, 게이트 패턴(G)의 컨트롤 게이트막(13)은 활성 영역(A)과 교차되는 횡방향으로 연결되어 워드 라인이 된다.
상술한 게이트 하드 마스크 패턴(15)을 식각 마스크로 하여 컨트롤 게이트막(13), 유전체막(11) 및 전하 저장막(5)을 패터닝하는 과정에서 게이트 하드 마스크 패턴(15)에 비중첩된 컨트롤 게이트막(13), 유전체막(11) 및 전하 저장막(5)이 완전히 제거되어야 소자가 올바르게 구동될 수 있다. 그런데, 전하 저장막(5)의 측벽 및 EFH가 조절된 소자 분리 구조 상부에 형성된 유전체막(11)이 완전히 제거되지 않고 남아 펜스(fence)(11a)를 형성한다. 이러한 유전체막 펜스(11a)는 전하 이동 경로를 제공하여 전기적으로 절연되어야 하는 게이트 패턴들(G)간에 브릿지(bridge)를 유발할 수 있으므로 문제가 된다. 이러한 유전체막 펜스(11a)의 형성을 방지하기 위해 게이트 하드 마스크 패턴(15)을 식각 마스크로 하여 유전체막(11)을 과도하게 식각할 수 있다. 그러나 이 경우 소자 분리 절연막(9)이 과도하게 식각되어 소자 분리 구조의 EFH가 손실될 수 있다.
유전체막 펜스(11a)는 게이트 패턴들간(G) 브릿지 뿐 아니라 소자의 사이클링(cycling) 특성 열화의 원인이 되고, EFH의 손실은 소자의 신뢰성을 저하시키는 원인이 된다. 또한, 유전체막 펜스(11a)는 게이트 하드 마스크 패턴(15)과 함께 식각 마스크 역할을 하여 유전체막 펜스(11a) 하부의 전하 저장막(5)이 제거되지 않도록 하여 게이트 패턴 불량을 유발한다.
본 발명은 소자 분리 구조의 EFH(Effective Field oxide Height) 손실없이 유전체막의 불필요한 영역을 제거할 수 있을 뿐 아니라, 유전체막의 불필요한 영역이 전하 저장막 측벽에 형성되지 않도록 하여 유전체막의 불필요한 영역을 용이하게 제거할 수 있도록 한 불휘발성 메모리 소자의 패턴 및 그 형성방법을 제공한다.
본 발명의 실시 예에 따른 불휘발성 메모리 소자의 패턴은 횡 방향으로 이격된 다수의 소자 분리 구조 사이에 종 방향으로 활성 영역이 정의된 반도체 기판, 상기 활성 영역 상부에 형성된 터널 절연막, 상기 터널 절연막 상부에 형성되며, 상기 종 방향 및 횡 방향으로 이격된 다수의 전하 저장막, 상기 전하 저장막의 상부면 및 상기 소자 분리 구조의 상부면에 형성되는 제1 유전체막, 상기 제1 유전체막 상부에 형성되며, 상기 종 방향으로 이격된 다수의 컨트롤 게이트막, 및 상기 제1 유전체막으로부터 연장되어 상기 횡 방향의 상기 컨트롤 게이트막의 측벽에 형성된 제2 유전체막을 포함한다.
본 발명의 실시 예에 따른 불휘발성 메모리 소자의 패턴 형성방법은 횡 방향으로 이격된 다수의 소자 분리 구조 사이에 종 방향으로 활성 영역이 정의되고, 상기 활성 영역 상부에 터널 절연막 및 전하 저장막이 적층된 반도체 기판이 제공되는 단계, 상기 횡 방향으로 상기 전하 저장막 및 상기 소자 분리 구조가 노출되도록 상기 전하 저장막 및 상기 소자 분리 구조 상부에 상기 종 방향으로 이격된 다수의 보조 패턴을 형성하는 단계, 상기 보조 패턴에 의해 노출된 상기 전하 저장막 및 상기 소자 분리 구조의 상부와, 상기 보조 패턴의 표면에 유전체막을 형성하는 단계, 상기 유전체막 상부에 제1 컨트롤 게이트막을 형성하는 단계, 상기 보조 패턴이 노출되도록 상기 제1 컨트롤 게이트막 및 상기 유전체막을 평탄화하는 단계, 상기 전하 저장막이 노출되도록 상기 보조 패턴을 제거하는 단계를 포함한다.
상기 유전체막은 질화막을 포함한다.
상기 보조 패턴의 표면에 유전체막을 형성하는 단계 이전, 상기 보조 패턴에 의해 노출된 상기 소자 분리 구조를 식각하여 상기 소자 분리 구조의 높이를 낮추는 단계를 더 포함한다.
상기 소자 분리 구조의 높이를 낮추는 단계에서 상기 소자 분리 구조의 높이는 상기 터널 절연막보다 높고 상기 전하 저장막의 상부면보다 낮아진다.
상기 보조 패턴을 제거하는 단계 이 후, 상기 유전체막의 노출된 부분을 식각하여 제거하거나 상기 유전체막의 노출된 부분의 높이를 낮추어, 제1 컨트롤 게이트막의 측벽을 노출시키는 단계를 더 포함한다.
상기 제1 컨트롤 게이트막의 측벽을 노출시키는 단계에서, 상기 제1 컨트롤 게이트막의 측벽은 상기 제1 컨트롤 게이트막의 상부면으로부터 상기 전하 저장막의 두께만큼 노출되거나 상기 전하 저장막의 두께보다 두꺼운 두께로 노출된다.
상기 제1 컨트롤 게이트막의 측벽을 노출시키는 단계 이 후, 상기 제1 컨트롤 게이트막 및 상기 유전체막을 식각 마스크로 이용하여 상기 전하 저장막의 노출된 부분을 제거한다.
상기 전하 저장막의 노출된 부분을 제거하는 단계에서 상기 제1 컨트롤 게이트막이 식각되어 상기 제1 컨트롤 게이트막의 두께가 얇아진다.
상기 전하 저장막의 노출된 부분을 제거하는 단계 이후, 상기 반도체 기판 상부에 형성된 전체 구조 상에 층간 절연막을 형성하는 단계, 상기 층간 절연막을 식각하여 상기 제1 컨트롤 게이트막을 노출시키는 단계, 상기 제1 컨트롤 게이트막의 노출된 부분 상에 금속막을 형성하는 단계, 상기 금속막과 상기 제1 컨트롤 게이트막을 반응시켜 금속 실리사이드막의 제2 컨트롤 게이트막을 형성하는 단계, 및 상기 금속 실리사이드막 형성 후 잔여하는 상기 금속막을 제거하는 단계를 포함한다.
상기 층간 절연막을 식각하여 상기 제1 컨트롤 게이트막을 노출시키는 단계에서 상기 층간 절연막은 상기 제1 컨트롤 게이트막의 측벽을 노출시킬 수 있도록 식각된다.
상기 제1 컨트롤 게이트막의 상부면으로부터의 상기 제1 컨트롤 게이트막의 노출된 측벽 두께는 상기 전하 저장막의 두께보다 두껍다.
상기 층간 절연막을 식각하는 공정은 상기 층간 절연막과 상기 유전체막의 식각 선택비 차이에 의해 상기 유전체막의 노출시 정지된다.
상기 제1 컨트롤 게이트막은 폴리 실리콘으로 형성하고, 상기 금속막은 코발트로 형성한다.
본 발명은 유전체막의 불필요한 영역이 전하 저장막의 측벽에 형성되지 않도록 함으로써, 전하 저장막 측벽에 유전체막 펜스(fence)가 발생하지 않도록 할 수 있다.
또한, 본 발명에서는 전하 저장막 측벽에 유전체막 펜스가 발생하지 않으므로 유전체막 펜스를 제거하기 위해 유전체막을 과도하게 식각하지 않아도 된다. 이에 따라, 본 발명은 유전체막의 과도 식각 공정으로부터 유발될 수 있는 소자 분리 구조의 EFH(Effective Field oxide Height) 손실을 개선할 수 있다.
상술한 바와 같이 본 발명에서는 전하 저장막 측벽에 유전체막 펜스가 발생하지 않도록 하고, 소자 분리 구조의 EFH 손실을 개선할 수 있으므로 유전체막 펜스 및 소자 분리 구조의 EFH 손실로부터 유발되는 소자의 불량을 개선할 수 있다.
도 1은 불휘발성 메모리 소자의 패턴 형성방법을 설명하기 위한 도면.
도 2는 도 1에 도시된 선 "I-I'", "Ⅱ-Ⅱ'", "Ⅲ-Ⅲ'"를 따라 절취하여 나타낸 단면도.
도 3a 내지 도 3j는 본 발명의 제1 실시 예에 따른 불휘발성 메모리 소자의 패턴 및 그 형성방법을 설명하기 위한 도면들.
도 4는 도 3i에 도시된 선 "Ⅳ-Ⅳ'", "Ⅴ-Ⅴ'", "Ⅵ-Ⅵ'"를 따라 절취하여 나타낸 단면도.
도 5a 내지 도 5e는 본 발명의 제2 실시 예에 따른 불휘발성 메모리 소자의 패턴 및 그 형성방법을 설명하기 위한 도면들.
도 2는 도 1에 도시된 선 "I-I'", "Ⅱ-Ⅱ'", "Ⅲ-Ⅲ'"를 따라 절취하여 나타낸 단면도.
도 3a 내지 도 3j는 본 발명의 제1 실시 예에 따른 불휘발성 메모리 소자의 패턴 및 그 형성방법을 설명하기 위한 도면들.
도 4는 도 3i에 도시된 선 "Ⅳ-Ⅳ'", "Ⅴ-Ⅴ'", "Ⅵ-Ⅵ'"를 따라 절취하여 나타낸 단면도.
도 5a 내지 도 5e는 본 발명의 제2 실시 예에 따른 불휘발성 메모리 소자의 패턴 및 그 형성방법을 설명하기 위한 도면들.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3a 내지 도 3j는 본 발명의 제1 실시 예에 따른 불휘발성 메모리 소자의 패턴 및 그 형성방법을 설명하기 위한 도면들이다. 특히, 도 3a 내지 도 3j는 낸드 플래시 메모리 소자의 게이트 패턴 및 그 형성방법에 대해 도시한 것이다.
도 3a를 참조하면, 횡 방향으로 이격된 다수의 소자 분리 구조 사이에 종 방향으로 활성 영역(A)이 정의되고, 활성 영역(A) 상부에 터널 절연막(103) 및 전하 저장막(105)이 적층된 반도체 기판(101)이 제공된다.
상술한 반도체 기판(101)은 이하와 같은 공정을 통해 형성될 수 있다.
먼저, 웰(well; 미도시)이 형성되고 문턱전압 조절용 이온주입 공정이 실시된 반도체 기판(101)의 상부에 터널 절연막(103), 전하 저장막(105), 및 소자 분리 하드 마스크 패턴(미도시)을 적층한다.
상기에서, 터널 절연막(103)은 산화막을 포함하며, 산화 공정 또는 증착 공정을 이용하여 형성될 수 있다. 전하 저장막(105)은 폴리 실리콘막을 이용하여 형성될 수 있다. 그리고, 소자 분리 하드 마스크 패턴은 산화막 또는 산화막 및 질화막이 적층된 구조로 형성될 수 있다.
소자 분리 하드 마스크 패턴은 소자 분리 구조의 트렌치(107)가 형성될 영역을 정의하기 위해 형성되는 것으로서 횡 방향으로 이격되며 종 방향을 따라 형성된다. 이러한 소자 분리 하드 마스크 패턴을 식각 마스크로 이용하여, 노출된 전하 저장막(105)을 식각하여 터널 절연막(103)을 노출시킨다. 이 후, 소자 분리 하드 마스크 패턴을 식각 마스크로 이용하여, 노출된 터널 절연막(103)을 식각하여 반도체 기판(101)을 노출시킨다. 이어서, 소자 분리 하드 마스크 패턴을 식각 마스크로 이용하여, 노출된 반도체 기판(101)을 소정 깊이로 식각함으로써 횡 방향으로 이격된 다수의 트렌치(107)를 형성한다. 트렌치(107) 형성 후 소자 분리 하드 마스크 패턴이 제거될 수 있다.
트렌치(107) 형성 후, 트렌치(107) 내부를 채울 수 있을 만큼 충분한 두께의 소자 분리 절연막(109)을 전체 구조 상부에 형성한다. 이 후, 전하 저장막(105)이 노출되도록 평탄화 공정을 실시한다. 평탄화 공정은 CMP(Chemical Mechanical Polishing)를 이용하여 실시할 수 있다. 이로써, 횡 방향으로 분리되며, 전하 저장막(105)과 동일한 높이의 소자 분리 절연막(109)이 형성된다. 이러한 소자 분리 절연막(109)의 형성으로 소자 분리 절연막(109)과 트렌치(107)를 포함하며, 횡 방향으로 이격된 다수의 소자 분리 구조가 형성된다. 그리고 다수의 소자 분리 구조 사이에는 종 방향으로 반도체 기판(101)의 활성 영역(A)이 정의되며, 터널 절연막(103) 및 전하 저장막(105)은 활성 영역(A) 상에만 잔여하게 된다.
도 3b를 참조하면, 전하 저장막(105) 및 소자 분리 절연막(109) 상면에 보조막(111)을 형성한다.
보조막(111)은 식각이 용이한 산화막으로 형성하는 것이 바람직하다. 이러한 산화막으로서, HDP(High Density Plasma) 산화막, PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate) 산화막, HTO(High temperature Oxide)막, 및 BPSG(Boro-phospho Silicate Glass) 산화막 중 적어도 어느 하나를 포함할 수 있다.
또한, 보조막(111)의 두께는 전하 저장막(105)의 두께와, 컨트롤 게이트 패턴으로서 잔여해야 하는 컨트롤 게이트막의 두께와, 후속 공정에서 식각될 소자 분리 절연막(109)의 두께의 총합과 동일하게 형성되는 것이 바람직하다.
도 3c를 참조하면, 보조막을 패터닝하여 보조 패턴(111a)을 형성한다.
보조 패턴(111a)은 소자 분리 절연막(109) 및 전하 저장막(105)이 횡 방향으로 노출될 수 있도록 소자 분리 절연막(109) 및 전하 저장막(105) 상에 종 방향으로 이격되어 다수로 형성된다. 도면에서는 설명의 편의를 위해 하나의 보조 패턴(111a)만을 도시하였다.
한편, 보조 패턴(111a)은 후속 공정에서 형성되는 컨트롤 게이트막 및 유전체막이 잔여하지 않아야 하는 영역에 형성되어, 컨트롤 게이트막 및 유전체막이 잔여하는 영역을 정의하는 패턴으로 형성된다. 즉, 게이트 패턴이 최종적으로 형성된 이후에는 보조 패턴(111a)이 형성되지 않은 영역에 대응하는 반도체 기판(101)의 상부에만 컨트롤 게이트막 및 유전체막이 잔여하게 된다.
상술한 보조 패턴(111a)을 식각 마스크로 이용하여, 에치-백 등의 식각 공정으로 노출된 소자 분리 절연막(109)의 높이를 낮추어 소자 분리 구조의 EFH(effective field height)를 조절한다. 이 때, 소자 분리 구조의 높이는 게이트 패턴의 전하 저장막(105)과 컨트롤 게이트막이 대면하는 면적을 증대시켜 게이트 패턴의 전하 저장막(105)과 컨트롤 게이트막 간의 커플링 비가 개선될 수 있도록 전하 저장막(105)의 높이보다 낮게 제어되는 것이 바람직하다. 또한, 소자 분리 구조의 높이는 활성 영역(A)이 노출되어 누설 전류가 발생하는 것을 방지하기 위해 터널 절연막(103)보다 높게 제어되는 것이 바람직하다.
상술한 소자 분리 구조의 EFH를 조절하기 위한 식각 공정의 결과, 보조 패턴(111a)에 의해 노출된 부분에 한하여 전하 저장막(105)의 측벽이 노출되며, 보조 패턴(111a)의 일부가 식각되어 보조 패턴(111a)의 두께가 감소할 수 있다.
도 3d를 참조하면, 전하 저장막(105)의 노출된 측벽, 전하 저장막(105)의 노출된 상부면, 및 보조 패턴(111a)의 상부면 및 보조 패턴(111a)의 측벽 상에 유전체막(113)을 형성한다.
유전체막(113)은 제1 산화막, 질화막, 제2 산화막이 적층된 구조로 형성할 수 있다. 또한 유전체막(113)은 제1 유전체막(113a), 제2 유전체막(113b), 및 제3 유전체막(113c)을 포함한다. 제1 유전체막(113a)은 소자 분리 절연막(109)의 노출된 영역 상부면, 높이가 낮아진 소자 분리 절연막(109)에 의해 돌출된 전하 저장막(105)의 측벽 및, 전하 저장막(105)의 노출된 상부면에 형성되는 것이다. 제2 유전체막(113b)은 제1 유전체막(113a)에 연결되어 횡 방향의 보조 패턴(111a) 측벽에 형성된 것이다. 제3 유전체막(113c)은 제2 유전체막(113b)에 연결되어 보조 패턴(111a)의 상부면에 형성된 것이다.
도 3e를 참조하면, 유전체막(113) 상에 컨트롤 게이트막(115)을 형성한다.
컨트롤 게이트막(115)은 전하 저장막들(105) 사이의 공간을 채울 수 있을 만큼 충분한 두께로 형성되어야 하며, 후속 전하 저장막(105)을 식각하는 공정에서 손실될 것을 고려하여 전하 저장막(105)보다 두껍게 형성되어야 한다. 이를 위해 컨트롤 게이트막(115)은 전하 저장막(105)의 두께와, 게이트 패턴으로서 잔여해야하는 컨트롤 게이트막(115)의 두께의 총합보다 두껍게 형성되는 것이 바람직하다.
도 3f를 참조하면, 보조 패턴(111a)이 노출되도록 컨트롤 게이트막(115) 및 유전체막(113)을 평탄화한다. 여기서, 평탄화는 CMP(Chemical Mechanical Polishing) 통해 실시될 수 있다.
보조 패턴(111a)이 노출되도록 컨트롤 게이트막(115) 및 유전체막(113)을 평탄화하면, 제3 유전체막(113c)은 제거되고 제1 및 제2 유전체막(113a, 113b)만이 잔여한다. 또한, 컨트롤 게이트막(115)은 종 방향으로 이격되며, 제2 유전체막(113b)은 횡 방향의 컨트롤 게이트막(115) 측벽에 잔여한다.
한편 제거 대상이 되는 제3 유전체막(113c)은 전하 저장막(105)의 측벽에 형성되는 것이 아니고 반도체 기판(101)에 나란하며 평탄한 보조 패턴(111a)의 상부면에 형성되는 것이므로 평탄화 공정을 통해 용이하게 제거된다. 이와 같이 더미부가 용이하게 제거될 수 있으므로 불필요한 제3 유전체막(113c)을 제거하기 위해 과도하게 식각 공정을 실시하지 않아도 된다. 또한, 제3 유전체막(113c)을 제거하는 과정에서 소자 분리 절연막(109)이 노출되지 않으므로 소자 분리 절연막(109)의 높이가 손실될 문제가 없다. 따라서, 본 발명에서는 소자 분리 구조의 EFH 변동을 방지할 수 있으므로 소자 분리 구조의 EFH가 불균일하여 메모리 셀 별로 게이트 패턴의 커플링비가 달라짐으로써 발생하는 메모리 셀들의 프로그램 속도 불균일을 방지할 수 있다.
도 3g를 참조하면, 보조 패턴을 제거하여 전하 저장막(105) 및 소자 분리 절연막(109)을 노출시킨다. 보조 패턴을 제거하는 과정에서 노출되는 제2 유전체막(113b)의 면적은 보조 패턴에 비해 극히 좁으므로 거의 제거되지 않고 잔여한다.
도 3h를 참조하면, 컨트롤 게이트막(115)의 측벽이 컨트롤 게이트막(115)의 상부면으로부터 전하 저장막(105)의 두께(D)만큼 노출될 수 있도록 제2 유전체막(113b)를 식각한다. 제2 유전체막(113b)의 식각은 습식 또는 건식 방법으로 실시될 수 있다.
도 3i를 참조하면, 컨트롤 게이트막 및 제2 유전체막(113b)을 식각 마스크로 이용한 식각 공정으로 전하 저장막의 노출된 부분을 제거하여 횡 방향 뿐 아니라 종 방향으로 이격된 다수의 전하 저장막 패턴(105a)을 형성한다. 전하 저장막 및 컨트롤 게이트막은 폴리 실리콘으로 형성되었으므로, 전하 저장막 패턴(105a)을 형성하기 위한 식각 공정시 컨트롤 게이트막이 식각되어 컨트롤 게이트막의 두께가 얇아진다. 이로써, 게이트 패턴(G)을 구성하는 컨트롤 게이트 패턴(115a)이 최종적으로 형성된다. 컨트롤 게이트 패턴(115a)은 종 방향으로 이격되어 다수로 형성된다.
또한, 유전체막(113)에 대한 폴리 실리콘막의 식각 선택비가 높은 식각 물질을 이용하여 전하 저장막 패턴(105a)을 형성하기 위한 식각 공정을 진행함으로써, 전하 저장막 패턴(105a) 상부면으로부터의 제2 유전체막(113b)의 높이는 전하 저장막 패턴(105a) 상부면으로부터의 컨트롤 게이트 패턴(115a)의 높이와 동일하게 잔여할 수 있다.
필요에 따라 제2 유전체막(113b)은 도 3h에서 상술한 식각 공정을 통해 제거될 수 있다. 그러나, 컨트롤 게이트 패턴(105a)의 측벽에 질화막으로 형성된 제2 유전체막(113b)을 잔여시킴으로써, 전하 저장막 패턴(105a)을 형성하기 위한 식각 공정 진행시, 제2 유전체막(113b)을 통해 컨트롤 게이트 패턴(115a) 측벽이 손상되는 것을 방지할 수 있으며, 컨트롤 게이트 패턴(115a)의 임계 선폭 손실을 방지할 수 있다.
한편, 유전체막(113)을 제1 산화막, 질화막, 제2 산화막을 적층하여 형성한 경우, 유전체막(113)은 인산을 이용하여 식각할 수 있다.
도 3a 내지 도 3i에서 상술한 공정으로 통해 낸드 플래시 메모리 소자의 게이트 패턴(G)은 활성 영역 상부(A)에 형성된 터널 절연막(103) 상부에서 종 방향으로 이격된 다수의 전하 저장막 패턴(105a)과, 전하 저장막 패턴(105a)의 상부면 및 소자 분리 구조의 상부면에 형성되는 제1 유전체막(113a)과, 제1 유전체막(113a) 상부에 형성되며 종 방향으로 이격된 다수의 컨트롤 게이트 패턴(115a)과, 횡 방향의 컨트롤 게이트 패턴(115a)의 측벽에 형성되며 제1 유전체막(113a)에 연결된 제2 유전체막(113b)을 포함한다.
상술한 게이트 패턴(G) 형성 후, 전하 저장막 패턴(105a)의 측벽에 발생한 손상을 제거하기 위한 재산화 공정 및, 도 3j에 도시된 바와 같이 전체 구조 상부에 층간 절연막(119)을 형성하는 등의 후속 공정을 진행한다.
도 4는 도 3i에 도시된 선 "Ⅳ-Ⅳ'", "Ⅴ-Ⅴ'", "Ⅵ-Ⅵ'"를 따라 절취하여 나타낸 단면도이다.
도 4를 참조하면, 본 발명의 제1 실시 예에서는 유전체막의 불필요한 영역이 전하 저장막 패턴(105a)의 측벽에 형성되지 않도록 함으로써, 유전체막의 불필요한 영역 제거시 전하 저장막 패턴(105a)의 측벽에 유전체막 펜스(fence)가 발생하지 않도록 할 수 있다.
또한, 본 발명의 제1 실시 예에서는 전하 저장막 패턴(105a)의 측벽에 유전체막 펜스가 발생하지 않으므로 유전체막 펜스를 제거하기 위해 유전체막을 과도하게 식각하지 않아도 된다. 이에 따라, 본 발명의 제1 실시 예는 유전체막의 과도 식각 공정으로부터 유발될 수 있는 소자 분리 구조의 EFH(Effective Field oxide Height) 손실을 개선할 수 있다.
도 5a 내지 도 5e는 본 발명의 제2 실시 예에 따른 불휘발성 메모리 소자의 패턴 및 그 형성방법을 설명하기 위한 도면들이다. 특히, 도 5a 내지 도 5e는 낸드 플래시 메모리 소자의 게이트 패턴 및 그 형성방법에 대해 도시한 것이다.
도 5a를 참조하면, 본 발명의 제2 실시 예에서는 도 3a 에서 상술한 바와 동일한 방법으로 횡 방향으로 이격된 다수의 소자 분리 구조 사이에 종 방향으로 활성 영역(A)이 정의되고, 활성 영역(A) 상부에 터널 절연막(203) 및 전하 저장막(205)이 적층된 반도체 기판(201)을 제공할 수 있다.
이 후, 도 3b 및 도 3c에서 상술한 바와 동일한 방법으로 소자 분리 구조를 구성하는 소자 분리 절연막(209)의 EFH를 조절한다.
이어서, 도 3d 내지 도 3g에서 상술한 바와 동일한 방법으로 종 방향으로 이격된 제1 컨트롤 게이트막(215)이 형성된다. 그리고 유전체막(213) 중 제1 컨트롤 게이트막(215) 하부의 소자 분리 절연막(209)의 상부면과 제1 컨트롤 게이트막(215) 하부의 전하 저장막(205) 상부면 및 측벽에 형성된 제1 유전체막(213a)과, 횡 방향으로 제1 컨트롤 게이트막(215) 측벽에 형성된 제2 유전체막(213b)이 잔여한다. 여기서, 제1 컨트롤 게이트막(215)은 도 3d 내지 도 3g의 컨트롤 게이트막(115)에 대응된다. 이 후, 보조 패턴(미도시)을 제거한다.
보조 패턴 제거 후, 도 5a에 도시된 바와 같이, 후속 공정에서 증착되는 금속막과 제1 컨트롤 게이트막(215)의 접촉 면적 증대를 위해 제1 컨트롤 게이트막(215)의 측벽이 제1 컨트롤 게이트막(215) 상부면으로부터 전하 저장막(205)의 제1 두께(D1)보다 두꺼운 제2 두께(D2)만큼 노출될 수 있도록 제2 유전체막(213b)를 식각한다. 그러나, 여기서 제1 컨트롤 게이트막(215)의 측벽이 제1 컨트롤 게이트막(215) 상부면으로부터 전하 저장막(205)의 제1 두께(D1)와 동일한 두께만큼 노출될 수 있도록 제2 유전체막(213b)을 식각할 수 있다. 제2 유전체막(213b)의 식각은 습식 또는 건식 방법으로 실시될 수 있다.
도 5b를 참조하면, 식각 공정으로 제1 컨트롤 게이트막 및 제2 유전체막(213b)을 식각 마스크로 이용한 식각 공정으로 전하 저장막의 노출된 부분을 제거하여 횡 방향 뿐 아니라 종 방향으로 이격된 다수의 전하 저장막 패턴(205a)을 형성한다. 전하 저장막 및 제1 컨트롤 게이트막은 폴리 실리콘으로 형성되었으므로, 전하 저장막 패턴(205a)을 형성하기 위한 식각 공정시 제1 컨트롤 게이트막이 식각되어 제1 컨트롤 게이트막의 두께가 제1 두께(D1)만큼 얇아진다. 이로써, 후속 공정에서 금속막과 반응하여 금속 실리사이드막을 생성시킬 제1 컨트롤 게이트 패턴(215a)이 형성된다. 제1 컨트롤 게이트 패턴(215a)은 종 방향으로 이격되어 다수로 형성된다.
또한, 전하 저장막 식각 공정 전 제1 컨트롤 게이트막은 제1 두께(D1)보다 두꺼운 제2 두께(D2)로 노출된 상태였다. 따라서, 전하 저장막 식각 공정 후 제1 컨트롤 게이트막의 두께가 제1 두께(D1)만큼 얇아지더라도 제1 컨트롤 게이트 패턴(215a)이 제2 유전체막(213b)보다 높게 잔여한다. 그 결과, 제1 컨트롤 게이트 패턴(215a)의 일부 측벽이 노출될 수 있다.
제1 컨트롤 게이트 패턴(205a)의 측벽에 질화막을 포함하는 제2 유전체막(213b)을 잔여시킴으로써, 전하 저장막 패턴(205a)을 형성하기 위한 식각 공정 진행시, 제2 유전체막(213b)을 통해 제1 컨트롤 게이트 패턴(215a) 측벽이 손상되는 것을 개선할 수 있으며, 제1 컨트롤 게이트 패턴(215a)의 임계 선폭 손실을 개선할 수 있다.
도 5c를 참조하면, 전체 구조 상부에 전하 저장막 패턴들(205a) 사이의 공간 및 제1 컨트롤 게이트 패턴들(215a) 사이의 공간을 채울 수 있을 만큼 충분한 두께의 제1 층간 절연막(219)을 형성한다. 이러한 제1 층간 절연막(219)은 산화막을 이용하여 형성할 수 있다.
도 5d를 참조하면, 제1 컨트롤 게이트 패턴(215a)이 노출될 수 있도록 제1 층간 절연막(219)을 식각한다. 이 때, 제1 층간 절연막(219)에 대해 제1 컨트롤 게이트 패턴(215a)이 노출될 때까지 CMP(Chemical Mechanical Polishing)를 통해 평탄화함으로써 제1 컨트롤 게이트 패턴(215a)의 상부면 만을 노출시킬 수 있다. 또는 평탄화 공정 후, 에치-백 등의 식각 공정을 더 실시하여 제1 층간 절연막(219)의 높이를 낮춤으로써 제1 컨트롤 게이트 패턴(215a)의 측벽을 노출시킬 수 있다.
제1 컨트롤 게이트 패턴(215a)의 측벽을 노출시키기 위한 제1 층간 절연막(219)의 식각 공정시, 제1 컨트롤 게이트 패턴(215a) 측벽에 잔여하는 제2 유전체막(213b)은 질화막을 포함한다. 따라서, 제2 유전체막(213b)은 산화막으로 형성된 제1 층간 절연막(219)과의 식각 선택비 차이를 이용하여 식각 공정을 정지시키는 식각 정지막 역할을 할 수 있다. 이에 따라, 제2 유전체막(213b)을 통해 제1 컨트롤 게이트 패턴들(215a)의 노출 면적이 제2 유전체막(213a) 상부로 균일하게 제어될 수 있으며, 제1 컨트롤 게이트 패턴(215a) 측벽이 과도하게 노출되는 것을 방지할 수 있다. 그리고, 제1 층간 절연막(219)이 제1 컨트롤 게이트 패턴들(215a) 사이에서 과도하게 제거되는 것을 방지할 수 있다. 그 결과, 잔여하는 제1 층간 절연막(219)과 제2 유전체막(213b)을 이용하여 제1 컨트롤 게이트 패턴(215a) 및 후속 공정에서 형성될 금속 실리사이드막의 적층 구조로 이루어진 컨트롤 게이트 패턴을 보다 효과적으로 지지할 수 있다.
한편, 본 발명에서는 제1 컨트롤 게이트 패턴(215a)이 제2 유전체막(213b)보다 높게 잔여하고, 제1 층간 절연막(219)의 식각 공정을 제2 유전체막(213b) 노출시 정지시키므로 제1 층간 절연막(219)의 식각 공정 후, 제1 컨트롤 게이트 패턴(215a)의 일부 측벽을 노출시킬 수 있는 것이다.
도 5e를 참조하면, 노출된 제1 컨트롤 게이트 패턴(215a)의 상부면 및 노출된 제1 컨트롤 게이트 패턴(215a)의 측벽 상에 금속막(221)이 접촉되도록 전체 구조 상부에 금속막(221)을 형성한다.
금속막(221)은 후속 공정에서 폴리 실리콘으로 형성된 제1 컨트롤 게이트 패턴(215a)과 반응하여 폴리 실리콘에 비해 저항이 낮은 금속 실리사이드막을 형성하기 위해 증착되는 것으로서 코발트(Co)를 이용하여 형성할 수 있다. 한편, 금속막(221)의 상부에는 금속막(221)의 산화 방지를 위한 TiN막 및 금속 실리사이드막 형성을 위한 어닐링 공정시 응집을 방지하기 위한 Ti막이 더 증착될 수 있다.
본 발명의 제2 실시 예에서는 제1 컨트롤 게이트 패턴(215a)의 측벽이 금속막(221)과 접촉될 수 있도록 함으로써, 제1 컨트롤 게이트 패턴(215a)의 측벽 면적만큼 금속막(221)과의 접촉 면적을 증대시킬 수 있다. 그 결과, 게이트 패턴 중 금속 실리사이드막이 차지하는 높이를 증대시킬 수 있으므로 게이트 패턴의 저항을 더욱 효과적으로 개선할 수 있다.
도 5f를 참조하면, 금속막과 제1 컨트롤 게이트 패턴(215a)이 반응할 수 있도록 어닐링 공정을 실시하여 제1 컨트롤 게이트 패턴(215a) 상부에 제2 컨트롤 게이트막인 금속 실리사이드막(225)을 형성한다. 금속막으로 코발트막이 적용된 경우 형성되는 금속 실리사이드막(225)은 코발트 실리사이드막이다.
금속 실리사이드막(225)을 형성하기 위한 어닐링 공정은 제1 어닐링 공정 및 제2 어닐링 공정으로 구분되어 형성될 수 있다. 코발트 실리사이드막을 형성하는 경우를 예로 들어 보다 상세히 설명하면, 제1 온도로 제1 어닐링 공정을 실시하여 CoSi상의 코발트 실리사이드막을 형성한다. 이 후, 제1 온도보다 높은 제2 온도로 제2 어닐링 공정을 실시하여 CoSi상의 코발트 실리사이드막을 CoSi2상의 코발트 실리사이드막으로 상변화시킨다. CoSi2상의 코발트 실리사이드막은 CoSi상의 코발트 실리사이드막에 비해 안정된 물질이며, 저항이 낮은 물질이다.
이러한 금속 실리사이드막(225) 형성 후, 반응하지 않고 잔여하는 금속막 및 TiN막 및 Ti막을 스트립 공정으로 제거한다. 이로써 저저항 배선을 위한 금속 실리사이드막(225)을 포함하는 게이트 패턴(G)이 형성될 수 있다.
도 5a 내지 도 5f에서 상술한 공정으로 통해 낸드 플래시 메모리 소자의 게이트 패턴(G)은 활성 영역 상부(A)에 형성된 터널 절연막(203) 상부에서 종 방향으로 이격된 다수의 전하 저장막 패턴(205a)와, 전하 저장막 패턴(205a)의 상부면 및 소자 분리 구조의 상부면에 형성되는 제1 유전체막(213a)과, 제1 유전체막(213a) 상부에 형성되며 종 방향으로 이격된 다수의 컨트롤 게이트 패턴(227)과, 횡 방향의 컨트롤 게이트 패턴(227)의 측벽에 형성되며 제1 유전체막(213a)에 연결된 제2 유전체막(213b)을 포함한다. 그리고, 컨트롤 게이트 패턴(227)은 제1 유전체막(213a) 상에 적층된 제1 컨트롤 게이트 패턴(215a) 및 금속 실리사이드막(225)을 포함한다. 또한, 전하 저장 패턴(205a) 상부면으로부터의 제2 유전체막(213b)의 높이는 전하 저장 패턴(205a) 상부면으로부터의 컨트롤 게이트 패턴(227)의 높이보다 낮게 형성된다.
상술한 게이트 패턴(G) 형성 후, 전체 구조 상부에 제2 층간 절연막(미도시)을 형성하는 등의 후속 공정을 진행한다.
본 발명의 제2 실시 예에서는 유전체막의 불필요한 영역이 전하 저장막의 측벽에 형성되지 않도록 함으로써, 유전체막 펜스(fence)가 전하 저장막의 측벽에 발생하지 않도록 할 수 있다.
또한, 본 발명의 제2 실시 예에서는 유전체막 펜스가 전하 저장막의 측벽에 발생하지 않으므로 유전체막 펜스를 제거하기 위해 유전체막을 과도하게 식각하지 않아도 된다. 이에 따라, 본 발명의 제2 실시 예에서는 소자 분리 구조의 EFH(Effective Field oxide Height)가 손실되는 현상을 개선할 수 있다.
그리고, 본 발명의 제2 실시 예에서는 제1 컨트롤 게이트 패턴 측벽에 제2 유전체막을 잔여시킴으로써 금속 실리사이드막이 과도하게 형성되는 것을 방지할 수 있으며, 컨트롤 게이트 패턴이 쓰러지지 않도록 하는 지지력을 확보할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101, 201 : 반도체 기판 103, 203 : 터널 절연막
105, 205 : 전하 저장막 107, 207 : 트렌치
109, 209 : 소자 분리 절연막 111a : 보조 패턴
113, 213 : 유전체막 113a, 213a : 제1 유전체막
113b, 213b : 제2 유전체막 113c : 제3 유전체막
115, 215 : 컨트롤 게이트막 119, 219 : 층간 절연막
221 : 금속막 225 : 금속 실리사이드막
G : 게이트 패턴
105, 205 : 전하 저장막 107, 207 : 트렌치
109, 209 : 소자 분리 절연막 111a : 보조 패턴
113, 213 : 유전체막 113a, 213a : 제1 유전체막
113b, 213b : 제2 유전체막 113c : 제3 유전체막
115, 215 : 컨트롤 게이트막 119, 219 : 층간 절연막
221 : 금속막 225 : 금속 실리사이드막
G : 게이트 패턴
Claims (19)
- 횡 방향으로 이격된 다수의 소자 분리 구조 사이에 종 방향으로 활성 영역이 정의된 반도체 기판;
상기 활성 영역 상부에 형성된 터널 절연막;
상기 터널 절연막 상부에 형성되며, 상기 종 방향 및 횡 방향으로 이격된 다수의 전하 저장막;
상기 전하 저장막의 상부면 및 상기 소자 분리 구조의 상부면에 형성되는 제1 유전체막;
상기 제1 유전체막 상부에 형성되며, 상기 종 방향으로 이격된 다수의 컨트롤 게이트막; 및
상기 제1 유전체막으로부터 연장되어 상기 횡 방향의 상기 컨트롤 게이트막의 측벽에 형성된 제2 유전체막을 포함하는 불휘발성 메모리 소자의 패턴. - 제 1 항에 있어서,
상기 컨트롤 게이트막에 중첩된 상기 소자 분리 구조의 높이는 상기 터널 절연막보다 높고 상기 전하 저장막의 상부면 보다 낮은 불휘발성 메모리 소자의 패턴. - 제 2 항에 있어서,
상기 제1 유전체막은 상기 소자 분리 구조보다 돌출된 상기 전하 저장막의 측벽에 연장되어 형성되는 불휘발성 메모리 소자의 패턴. - 제 1 항에 있어서,
상기 제1 및 제2 유전체막은 질화막을 포함하는 불휘발성 메모리 소자의 패턴. - 제 1 항에 있어서,
상기 전하 저장막 상부면으로부터의 상기 제2 유전체막의 높이는 상기 전하 저장막 상부면으로부터의 상기 컨트롤 게이트막의 높이와 동일하거나 상기 컨트롤 게이트막의 높이보다 낮은 불휘발성 메모리 소자의 패턴. - 제 1 항에 있어서,
상기 컨트롤 게이트막은
상기 제1 유전체막 상에 적층된 폴리 실리콘막 및 금속 실리사이드막을 포함하는 불휘발성 메모리 소자의 패턴. - 제 6 항에 있어서,
상기 금속 실리사이드막은 코발트 실리사이드를 포함하는 불휘발성 메모리 소자의 패턴. - 횡 방향으로 이격된 다수의 소자 분리 구조 사이에 종 방향으로 활성 영역이 정의되고, 상기 활성 영역 상부에 터널 절연막 및 전하 저장막이 적층된 반도체 기판이 제공되는 단계;
상기 횡 방향으로 상기 전하 저장막 및 상기 소자 분리 구조가 노출되도록 상기 전하 저장막 및 상기 소자 분리 구조 상부에 상기 종 방향으로 이격된 다수의 보조 패턴을 형성하는 단계;
상기 보조 패턴에 의해 노출된 상기 전하 저장막 및 상기 소자 분리 구조의 상부와, 상기 보조 패턴의 표면에 유전체막을 형성하는 단계;
상기 유전체막 상부에 제1 컨트롤 게이트막을 형성하는 단계;
상기 보조 패턴이 노출되도록 상기 제1 컨트롤 게이트막 및 상기 유전체막을 평탄화하는 단계; 및
상기 전하 저장막이 노출되도록 상기 보조 패턴을 제거하는 단계를 포함하는 불휘발성 메모리 소자의 패턴 형성방법. - 제 8 항에 있어서,
상기 유전체막은 질화막을 포함하는 불휘발성 메모리 소자의 패턴 형성방법. - 제 8 항에 있어서,
상기 보조 패턴의 표면에 유전체막을 형성하는 단계 이전,
상기 보조 패턴에 의해 노출된 상기 소자 분리 구조를 식각하여 상기 소자 분리 구조의 높이를 낮추는 단계를 더 포함하는 불휘발성 메모리 소자의 패턴 형성방법. - 제 10 항에 있어서,
상기 소자 분리 구조의 높이를 낮추는 단계에서 상기 소자 분리 구조의 높이는 상기 터널 절연막보다 높고 상기 전하 저장막의 상부면보다 낮아지는 불휘발성 메모리 소자의 패턴 형성방법. - 제 8 항에 있어서,
상기 보조 패턴을 제거하는 단계 이 후, 상기 유전체막의 노출된 부분을 식각하여 제거하거나 상기 유전체막의 노출된 부분의 높이를 낮추어, 제1 컨트롤 게이트막의 측벽을 노출시키는 단계를 더 포함하는 불휘발성 메모리 소자의 패턴 형성방법. - 제 12 항에 있어서,
상기 제1 컨트롤 게이트막의 측벽을 노출시키는 단계에서, 상기 제1 컨트롤 게이트막의 측벽은 상기 제1 컨트롤 게이트막의 상부면으로부터 상기 전하 저장막의 두께만큼 노출되거나 상기 전하 저장막의 두께보다 두꺼운 두께로 노출되는 불휘발성 메모리 소자의 패턴 형성방법. - 제 12 항에 있어서,
상기 제1 컨트롤 게이트막의 측벽을 노출시키는 단계 이 후,
상기 제1 컨트롤 게이트막 및 상기 유전체막을 식각 마스크로 이용하여 상기 전하 저장막의 노출된 부분을 제거하는 불휘발성 메모리 소자의 패턴 형성방법. - 제 14 항에 있어서,
상기 전하 저장막의 노출된 부분을 제거하는 단계에서 상기 제1 컨트롤 게이트막이 식각되어 상기 제1 컨트롤 게이트막의 두께가 얇아지는 불휘발성 메모리 소자의 패턴 형성방법. - 제 14 항에 있어서,
상기 전하 저장막의 노출된 부분을 제거하는 단계 이후,
상기 반도체 기판 상부에 형성된 전체 구조 상에 층간 절연막을 형성하는 단계;
상기 층간 절연막을 식각하여 상기 제1 컨트롤 게이트막을 노출시키는 단계;
상기 제1 컨트롤 게이트막의 노출된 부분 상에 금속막을 형성하는 단계;
상기 금속막과 상기 제1 컨트롤 게이트막을 반응시켜 금속 실리사이드막의 제2 컨트롤 게이트막을 형성하는 단계; 및
상기 금속 실리사이드막 형성 후 잔여하는 상기 금속막을 제거하는 단계를 포함하는 불휘발성 메모리 소자의 패턴 형성방법. - 제 16 항에 있어서,
상기 층간 절연막을 식각하여 상기 제1 컨트롤 게이트막을 노출시키는 단계에서
상기 층간 절연막은 상기 제1 컨트롤 게이트막의 측벽을 노출시킬 수 있도록 식각되는 불휘발성 메모리 소자의 패턴 형성방법. - 제 16 항에 있어서,
상기 층간 절연막을 식각하는 공정은
상기 층간 절연막과 상기 유전체막의 식각 선택비 차이에 의해 상기 유전체막의 노출시 정지되는 불휘발성 메모리 소자의 패턴 형성방법. - 제 16 항에 있어서,
상기 제1 컨트롤 게이트막은 폴리 실리콘으로 형성하고,
상기 금속막은 코발트로 형성하는 불휘발성 메모리 소자의 패턴 형성방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100014120A KR101104515B1 (ko) | 2010-02-17 | 2010-02-17 | 불휘발성 메모리 소자의 패턴 및 그 형성방법 |
| US13/028,364 US8318591B2 (en) | 2010-02-17 | 2011-02-16 | Nonvolatile memory device with dielectric layer formed on control gate sidewall along lateral direction |
| CN201110039656.0A CN102194825B (zh) | 2010-02-17 | 2011-02-17 | 非易失性存储器件的图案及其形成方法 |
| US13/656,120 US8546788B2 (en) | 2010-02-17 | 2012-10-19 | Nonvolatile memory device having dielectric layer formed on control gate sidewall along lateral direction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100014120A KR101104515B1 (ko) | 2010-02-17 | 2010-02-17 | 불휘발성 메모리 소자의 패턴 및 그 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110094602A KR20110094602A (ko) | 2011-08-24 |
| KR101104515B1 true KR101104515B1 (ko) | 2012-01-12 |
Family
ID=44369046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100014120A KR101104515B1 (ko) | 2010-02-17 | 2010-02-17 | 불휘발성 메모리 소자의 패턴 및 그 형성방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US8318591B2 (ko) |
| KR (1) | KR101104515B1 (ko) |
| CN (1) | CN102194825B (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012019020A (ja) * | 2010-07-07 | 2012-01-26 | Toshiba Corp | 不揮発性記憶装置 |
| CN103779402B (zh) * | 2012-10-26 | 2017-08-04 | 旺宏电子股份有限公司 | 半导体结构与其制造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050002424A (ko) * | 2003-06-30 | 2005-01-07 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| KR20060133166A (ko) * | 2005-06-20 | 2006-12-26 | 삼성전자주식회사 | 불휘발성 메모리 장치의 게이트 형성 방법 |
| KR20070067456A (ko) * | 2005-12-23 | 2007-06-28 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 및 그의 제조방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100745957B1 (ko) * | 2006-02-07 | 2007-08-02 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
| JP2008192905A (ja) * | 2007-02-06 | 2008-08-21 | Toshiba Corp | スタックゲート型不揮発性半導体メモリ、及びその製造方法 |
| JP4845917B2 (ja) * | 2008-03-28 | 2011-12-28 | 株式会社東芝 | 半導体装置の製造方法 |
-
2010
- 2010-02-17 KR KR1020100014120A patent/KR101104515B1/ko not_active IP Right Cessation
-
2011
- 2011-02-16 US US13/028,364 patent/US8318591B2/en not_active Expired - Fee Related
- 2011-02-17 CN CN201110039656.0A patent/CN102194825B/zh not_active Expired - Fee Related
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2012
- 2012-10-19 US US13/656,120 patent/US8546788B2/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050002424A (ko) * | 2003-06-30 | 2005-01-07 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
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Also Published As
| Publication number | Publication date |
|---|---|
| CN102194825A (zh) | 2011-09-21 |
| US8546788B2 (en) | 2013-10-01 |
| US8318591B2 (en) | 2012-11-27 |
| CN102194825B (zh) | 2015-03-11 |
| US20130087847A1 (en) | 2013-04-11 |
| US20110198683A1 (en) | 2011-08-18 |
| KR20110094602A (ko) | 2011-08-24 |
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