KR20060002236A - 자기정렬 공정을 이용하는 플래쉬 기억 소자의 형성 방법 - Google Patents

자기정렬 공정을 이용하는 플래쉬 기억 소자의 형성 방법 Download PDF

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Abstract

자기정렬 공정을 이용하는 플래쉬 기억 소자의 형성 방법을 제공한다. 소자분리막의 상부 측벽을 버퍼 산화막에 비하여 식각율이 빠른 절연 패턴으로 형성한다. 이로써, 버퍼 산화막을 제거하는 동안 소자분리막의 상부측벽이 더 빨리 식각되어 예비 플로팅 게이트가 형성되는 그루브의 폭이 활성영역의 폭에 비하여 넓게 형성된다. 그 결과, 예비 플로팅 게이트와 소자분리막간 중첩 면적이 증가한다.

Description

자기정렬 공정을 이용하는 플래쉬 기억 소자의 형성 방법{METHODS OF FROMING FLASH MEMORY DEVCIES USING SELF ALING PROCESSES}
도 1 내지 도 4는 종래의 플래쉬 기억 소자의 형성 방법을 설명하기 위한 사시도들이다.
도 5 내지 도 11은 본 발명의 실시예에 따른 플래쉬 기억 소자의 형성 방법을 설명하기 위한 사시도들이다.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 특히, 자기정렬 공정을 이용하는 플래쉬 기억 소자의 형성 방법에 관한 것이다.
반도체 소자들 중에 플래쉬 기억 소자는 전원 공급이 중단될지라도, 저장된 데이타를 그대로 유지하는 비휘발성 특성을 갖는다. 통상적으로, 플래쉬 기억 소자의 단위 셀은 전하들을 저장하는 저장 매체인 플로팅 게이트, 및 플로팅 게이트를 제어하고, 워드라인 역할을 수행할 수 있는 제어 게이트 전극을 포함한다.
현재, 플로팅 게이트와 제어 게이트 전극은 서로 자기정렬적으로 형성되는 것이 일반적이다. 이는, 플로팅 게이트와 제어 게이트 전극간 중첩 면적의 변화를 최소화하기 위함이다. 즉, 플래쉬 기억 소자의 셀들간의 커플링비의 변화를 최소화하여 복수개의 단위 셀들을 갖는 플래쉬 기억 소자의 불량을 최소화할 수 있다.
한편, 플로팅 게이트는 소자분리막이 정의하는 활성영역 상에 배치된다. 이때, 플로팅 게이트와 활성영역간의 중첩도도 매우 중요한 요소들 중의 하나이다. 플로팅 게이트와 활성영역이 오정렬되면, 소오스 및 드레인 영역들간의 누설전류가 발생할 수 있다. 이에 따라, 플로팅 게이트와 활성영역을 서로 자기정렬적으로 형성하는 방안이 제안된 바 있다.
도 1 내지 도 4는 종래의 플래쉬 기억 소자의 형성 방법을 설명하기 위한 사시도들이다.
도 1을 참조하면, 반도체 기판(1, 이하 기판이라고 함) 상에 버퍼 산화막(2) 및 실리콘질화막(3)을 차례로 형성하고, 상기 실리콘질화막(3) 및 버퍼 산화막(2)을 연속적으로 패터닝하여 상기 기판(1)의 소정영역을 노출시키는 개구부(4)를 형성한다. 상기 기판(1)은 실리콘 기판이며, 상기 버퍼 산화막(2)은 열산화막으로 형성한다.
상기 개구부(4)에 노출된 기판을 식각하여 활성영역을 한정하는 트렌치(5)를 형성한다. 상기 트렌치(5)를 채우는 소자분리 절연막을 기판(1) 전면에 형성하고, 상기 소자분리 절연막을 상기 실리콘질화막(3)이 노출될때까지 평탄화시키어 소자분리막(6)을 형성한다. 상기 소자분리막(6)은 상기 트렌치(5) 및 개구부(4)를 채운다. 상기 소자분리막(6)은 고밀도플라즈마 실리콘 산화막으로 형성한다.
도 2를 참조하면, 상기 실리콘질화막(3) 및 버퍼 산화막(2)을 연속적으로 제 거하여 상기 활성영역의 상부면을 노출시킨다. 이때, 인접한 상기 소자분리막들(6)의 상부측벽들로 둘러싸인 그루브(7)가 형성된다.
상기 노출된 활성영역 상에 터널 산화막(8)을 형성한다. 상기 터널 산화막(8)을 갖는 기판(1) 전면에 상기 그루브(7)를 채우는 제1 도전막을 형성한다. 상기 제1 도전막을 상기 소자분리막(6)의 상부면이 노출될때까지 평탄화시키어 상기 그루브(7)내에 예비 플로팅 게이트(9)를 형성한다. 상기 예비 플로팅 게이트(9)는 도핑된 폴리실리콘으로 형성한다.
상술한 공정들에 의하여 상기 예비 플로팅 게이트(9)는 상기 활성영역에 자기정렬적으로 형성된다.
도 3을 참조하면, 식각 공정을 수행하여 상기 소자분리막(6)의 상부면을 저하시켜 상기 예비 플로팅 게이트(9)의 양측벽을 노출시킨다.
상기 식각된 소자분리막(6')을 갖는 기판(1) 전면에 유전막(10)을 형성하고, 상기 유전막(10) 상에 제2 도전막(11)을 형성한다. 상기 유전막(10)은 ONO(Oxide-Nitride-Oxide)막을 형성할 수 있다. 상기 제2 도전막(11)은 차례로 적층된 도핑된 폴리실리콘 및 금속실리사이드를 포함하는 폴리사이드로 형성할 수 있다.
도 4를 참조하면, 상기 제2 도전막(11), 유전막(10) 및 예비 플로팅 게이트(9)를 연속적으로 패터닝하여 차례로 적층된 플로팅 게이트(9a), 유전 패턴(10a) 및 제어 게이트 전극(11a)을 형성한다. 이에 따라, 상기 플로팅 게이트(9a) 및 상기 제어 게이트 전극(11a)은 서로 자기정렬되어 형성된다.
상술한 종래의 플래쉬 기억 소자의 형성 방법에 있어서, 상기 제2 도전막(11), 유전막(10) 및 예비 플로팅 게이트(9)를 패터닝하는 동안에, 상기 제어 게이트 전극(11a) 양측의 상기 소자분리막(6')이 리세스될 수 있다. 즉, 상기 소자분리막(6') 상에는 상기 유전막(10) 및 제2 도전막(11)이 차례로 적층되어 있고, 상기 유전막(10)을 식각 공정의 과식각에 의하여 상기 소자분리막(6')이 리세스될 수 있다. 특히, 상기 식각공정은 이방성 식각 공정임으로, 상기 예비 플로팅 게이트(9) 양측벽에 형성된 상기 유전막(10)을 완전히 제거하기 위해서는, 상기 과식각은 매우 과도하게 진행되어야 한다. 이에 따라, 상기 제어 게이트 전극(11a) 양측의 상기 소자분리막(6')의 많은 량이 리세스될 수 있다.
또한, 상기 그루브(7)는 상기 실리콘질화막(3) 및 버퍼 산화막(2)이 제거되어 형성됨으로, 상기 그루브(7)의 폭은 상기 활성영역의 폭에 매우 근접하게 형성된다. 이에 따라, 상기 유전막(10)을 식각하는 동안에 상기 소자분리막(6')이 리세스되어 상기 활성영역의 측벽 또는 상부면의 가장자리가 노출될 수 있다. 상기 노출된 활성영역은 상기 식각 공정에 의하여 손상될 수 있다. 특히, 상기 예비 플로팅 게이트(9) 및 활성영역이 각각 도핑된 폴리실리콘 및 실리콘 기판임으로, 상기 예비 플로팅 게이트(9)를 식각하는 동안에, 상기 활성영역의 식각 손상이 매우 심화될 수 있다. 그 결과, 상기 활성영역의 폭이 감소되거나, 상기 활성영역의 식각 손상에 의한 결함이 발생되어 플래쉬 기억 셀의 특성이 열화될 수 있다.
한편, 상기 버퍼 산화막(2)을 등방성 식각으로 제거할 경우, 상기 소자분리막(6')의 일부가 식각되어 상기 그루브(7)의 폭이 증가될 수도 있다. 하지만, 이 경우에도, 상기 버퍼 산화막(2)의 두께가 상기 소자분리막(6')에 비하여 매우 얇고, 상기 고밀도플라즈마 실리콘산화막으로 형성된 상기 소자분리막(6')의 식각율과 열산화막으로 형성된 상기 버퍼 산화막(2)의 식각율이 서로 유사하여 상기 그루브(7)의 폭은 미약하게 증가될 수 있다. 즉, 상기 예비 플로팅 게이트(9)와 상기 소자분리막(6')간 중첩면적의 증가량은 미약할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 소자분리막과 플로팅 게이트간의 중첩 면적을 증가시킬수 있는 플래쉬 기억 소자의 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 활성영역이 식각 손상되는 것을 방지할 수 있는 플래쉬 기억 소자의 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 플래쉬 기억 소자의 형성 방법을 제공한다. 이 방법은 다음의 단계들을 포함할 수 있다. 기판 상에 버퍼 산화막 및 하드마스크막을 차례로 형성하고, 상기 하드마스크막, 버퍼 산화막 및 기판을 연속적으로 패터닝하여 활성영역을 한정하는 빈 영역을 형성한다. 상기 빈 영역을 채우는 소자분리막을 형성한다. 이때, 상기 소자분리막은 차례로 적층된 콘포말한 절연 패턴, 및 충진 패턴을 포함한다. 상기 절연 패턴은 상기 충진 패턴의 하부면 및 양측벽을 둘러싸도록 형성된다. 상기 절연 패턴은 상기 버퍼 산화막에 비하여 빠른 식각율을 갖는 물질로 형성한다. 상기 하드마스크막 및 버퍼 산화막을 제거하여 상기 활성영역을 노출시키는 그루브를 형성한다. 상기 버퍼 산화막은 등방성 식각으로 제거된다. 상기 노출된 활성영역 상에 터널 절연막을 형성하고, 상기 그루브내에 예비 플로팅 게이트를 형성하고, 상기 예비 플로팅 게이트의 측벽을 노출시킨다. 상기 기판 상에 유전막 및 제어 게이트 도전막을 차례로 형성한다. 상기 제어 게이트 도전막, 유전막 및 예비 플로팅 게이트를 연속적으로 패터닝하여 차례로 적층된 플로팅 게이트, 유전 패턴 제어 게이트 전극을 형성한다.
구체적으로, 상기 소자분리막은 상기 빈 영역의 아랫부분을 채우는 보조 매립 패턴을 더 포함할 수 있다. 이때, 상기 절연 패턴 및 상기 충진 패턴은 상기 보조 매립 패턴 상에 형성된다. 상기 절연 패턴은 상기 충진 패턴에 비하여 빠른 식각율을 갖는 물질로 형성할 수 있다. 상기 그루브의 폭은 상기 활성영역의 폭에 비하여 넓게 형성되는 것이 바람직하다. 상기 버퍼 산화막은 열산화막으로 형성할 경우, 상기 절연 패턴은 저온 실리콘 산화막 또는/및 중온 실리콘 산화막으로 형성하는 것이 바람직하다. 상기 충진 패턴은 HDP 산화막으로 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 5 내지 도 11은 본 발명의 실시예에 따른 플래쉬 기억 소자의 형성 방법을 설명하기 위한 사시도들이다.
도 5를 참조하면, 기판(100) 상에 버퍼 산화막(102) 및 하드마스크막(104)을 차례로 형성한다. 상기 버퍼 산화막(102)은 열산화막으로 형성할 수 있으며, 상기 하드마스크막(104)은 실리콘 질화막으로 형성할 수 있다.
상기 하드마스크막(104) 및 버퍼 산화막(102)을 연속적으로 패터닝하여 상기 기판(100)의 소정영역을 노출시키는 개구부(106)를 형성한다. 상기 하드마스크막(104)을 마스크로 사용하여 상기 노출된 기판(100)을 식각하여 활성영역을 한정하는 트렌치(108)를 형성한다. 상기 개구부(106) 및 트렌치(108)는 빈 영역(110)을 구성한다.
상기 빈 영역(110)의 아랫부분(lower portion)을 채우는 보조 매립 패턴(112)을 형성할 수 있다. 이때, 상기 빈 영역(110)의 윗부분(upper portion)의 내측벽은 노출된다. 상기 보조 매립 패턴(112)으로 인하여, 상기 빈 영역(110)의 종횡비가 감소된다. 경우에 따라, 상기 보조 매립 패턴(112)을 형성하는 단계는 생략될 수도 있다.
상기 보조 매립 패턴(112)을 형성하는 일 방법을 설명한다. 먼저, 상기 빈 영역(110)의 일부를 채우는 보조 매립막을 기판(100) 전면 상에 형성한다. 이어서, 상기 보조 매립막을 등방성 식각하여 상기 보조 매립 패턴(112)을 형성한다. 구체 적으로, 상기 보조 매립막은 3부분으로 구분될 수 있다. 즉, 상기 빈 영역(110)의 아랫부분을 채우는 제1 부분, 상기 빈 영역(110)의 상부 내측벽에 형성된 제2 부분 및 상기 하드마스크막(112) 상에 형성된 제3 부분이 그것이다. 상기 제3 부분은 그것의 상부면 및 측벽이 노출되며, 상기 제2 부분은 상대적으로 얇은 두께로 형성된다. 상기 제1 부분은 그것의 상부면만이 노출되어 있다. 이에 따라, 상기 등방성 식각 공정시, 상기 제2 및 제3 부분들을 완전히 제거하고, 상기 제1 부분은 그것의 상부면이 저하되어 상기 보조 매립 패턴(112)으로 형성된다. 특히, 상기 보조 매립막은 갭필 특성이 우수한 고밀도플라즈마 실리콘 산화막(High Density Plasma Silicon oxide)으로 형성할 수 있다. 이로써, 상기 제2 부분은 더욱 얇은 두께를 가질 수 있으며, 상기 제3 부분은 단면적이 삼각형 형태로 형성될 수 있다. 그 결과, 상기 제2 및 제3 부분들을 제거하는 것이 매우 용이해진다. 이와는 달리, 상기 보조 매립막은 스핀 코팅 방식으로 형성되는 SOG막으로 형성될 수도 있다.
상기 보조 매립 패턴(112)을 형성하기 전에, 상기 트랜치의 내측벽 및 바닥면의 식각 손상을 큐어링하기 위한 공정, 예컨대, 열산화 공정을 수행할 수 있다. 또한, 상기 열산화 공정을 수행한 후에, 그리고, 상기 보조 매립 패턴(112)을 형성하기 전에, 실리콘 질화막으로 형성된 라이너막(미도시함)을 형성할 수도 있다.
도 6을 참조하면, 상기 기판(100) 전면에 절연막(114)을 콘포말하게 형성한다. 이어서, 상기 절연막(114) 상에 상기 빈 영역(110)의 잔여 공간을 채우는 충진막(116)을 형성한다. 상기 충진막(116)은 도시된 바와 같이, 갭필 특성이 우수한 절연 물질인 HDP 실리콘 산화막으로 형성하는 것이 바람직하다. 상기 절연막(114) 은 상기 버퍼 산화막(102)에 비하여 식각율이 빠른 물질로 형성한다. 또한, 상기 절연막(114)은 상기 충진막(116)에 비하여 식각율이 빠른 물질로 형성하는 것이 바람직하다. 예컨대, 상기 절연막(114)은 저온 실리콘 산화막(Low Temperature Silicon Oxide) 또는 중온 실리콘 산화막(Medium Temperature silicon Oxide)로 형성할 수 있다. 저온 및 중온 실리콘 산화막들은 열산화막 및 HDP 실리콘 산화막에 비하여 빠른 식각율을 갖는다.
도 7을 참조하면, 상기 충진막(116) 및 절연막(114)을 상기 하드마스크막(104)이 노출될때까지 평탄화시키어 상기 빈 영역(110)내에 차례로 적층된 절연 패턴(114a) 및 충진 패턴(116a)을 형성한다. 상기 절연 패턴(114a)은 상기 충진 패턴(116a)의 하부면 및 양측벽을 둘러싸는 형태로 형성된다. 상기 보조 매립 패턴(112), 절연 패턴(114a) 및 충진 패턴(116a)은 소자분리막(118)을 구성한다. 상기 소자분리막(118)은 상기 활성영역에 형성되는 플래쉬 기억 셀들을 서로 전기적으로 격리시킨다.
도 8을 참조하면, 상기 하드마스크막(104) 및 버퍼 산화막(102)을 제거하여 그루브(120)를 형성한다. 상기 그루브(120)는 상기 활성영역의 상부면을 노출시킨다. 상기 하드마스크막(104)은 실리콘 질화막으로 형성됨으로써, 인산을 포함하는 습식식각 공정으로 제거할 수 있다. 상기 버퍼 산화막(102)은 등방성 식각인 습식식각으로 제거하는 것이 바람직하다. 이때, 상기 절연 패턴(114a)은 상기 버퍼 산화막(102)에 비하여 빠른 식각율을 갖는다. 이에 따라, 상기 버퍼 산화막(102)이 얇은 두께를 가질지라도, 상기 충진 패턴(116a)의 측벽에 형성된 상기 절연 패턴(114a)의 대부분이 제거된다. 이에 따라, 상기 그루브(120)의 폭(W1)은 상기 활성영역의 폭(W2)에 비하여 넓어진다.
상기 보조 매립 패턴(112)의 상부면은 상기 활성영역의 표면에 비하여 낮게 형성되는 것이 바람직하다. 이에 따라, 상기 절연 패턴(114a)이 상기 트렌치(108) 내에 형성될 수 있다. 그 결과, 상기 버퍼 산화막(102)이 제거될때, 상기 충진 패턴(116a)의 하부면 아래에 위치한 상기 절연 패턴(114a)이 보호될 수 있다.
도시하지 않았지만, 실리콘 질화막으로 형성된 상기 라이너막이 형성될 경우, 상기 라이너막의 윗부분은 상기 하드마스크막(104)과 함께 제거될 수 있다. 이에 따라, 상기 하드마스크막(104)이 제거된 후에, 상기 버퍼 산화막(114a)과 상기 절연 패턴(114a)의 윗부분이 노출된다.
도 9를 참조하면, 상기 노출된 활성영역 상에 터널 절연막(122)을 형성한다. 상기 터널 절연막(122)은 열산화막으로 형성할 수 있다. 상기 터널 절연막(122) 상에 상기 그루브(120)를 채우는 예비 플로팅 게이트(124)를 형성한다. 상기 예비 플로팅 게이트(124)의 형성 방법을 간략히 설명한다. 상기 터널 절연막(122)을 갖는 기판(100) 전면에 상기 그루브(120)를 채우는 플로팅 게이트 도전막을 형성하고, 상기 플로팅 게이트 도전막을 상기 소자분리막(118)의 상부면, 즉, 상기 충진 패턴(116a)의 상부면이 노출될때까지 평탄화시키어 상기 예비 플로팅 게이트(124)를 형성한다. 상기 예비 플로팅 게이트(124)는 도핑된 폴리실리콘으로 형성할 수 있다.
상기 예비 플로팅 게이트(124)는 상기 그루브(120)에 의하여 상기 활성영역 과 자기정렬되도록 형성된다. 이때, 상술한 바와 같이, 상기 그루브(120)의 폭(W1)은 상기 활성영역의 폭(W2)에 비하여 넓다. 이에 따라, 상기 예비 플로팅 게이트(124)와 상기 소자분리막(118)의 중첩 면적이 종래에 비하여 크게 증가한다.
도 10을 참조하면, 상기 노출된 소자분리막(108)의 상부면을 식각 공정으로 저하시켜 상기 예비 플로팅 게이트(124)의 양측벽을 노출시킨다. 도면들에서는, 상기 충진 패턴(116a)이 모두 제거된 형태로 도시되어 있으나, 상기 충진 패턴(116a)의 일부가 잔존할 수 있다.
이어서, 상기 예비 플로팅 게이트(124)을 덮는 유전막(126)을 형성한다. 상기 유전막(126)은 실리콘 산화막 또는 ONO막등으로 형성할 수 있다. 이에 더하여, 상기 유전막(126)은 실리콘 질화막에 비하여 높은 유전상수를 갖는 고유전막으로 형성할 수도 있다.
상기 유전막(126) 상에 제어 게이트 도전막(128)을 형성한다. 상기 제어 게이트 도전막(128)은 도핑된 폴리실리콘 또는 폴리사이드막으로 형성할 수 있다. 이에 더하여, 상기 제어 게이트 도전막(128)은 텅스텐 또는 몰리브덴등과 같은 금속 또는/및 질화티타늄, 질화탄탈늄등과 같은 도전성 질화금속물등을 포함할 수도 있다.
도 11을 참조하면, 상기 제어 게이트 도전막(128), 유전막(126) 및 예비 플로팅 게이트(124)를 연속적으로 패터닝하여 차례로 적층된 플로팅 게이트(124a), 유전 패턴(126a) 및 제어 게이트 전극(128a)을 형성한다. 상기 제어 게이트 전극(128a)은 상기 활성영역을 가로지른다. 이로써, 상기 제어 게이트 전극(128a) 및 상기 플로팅 게이트(124a)는 서로 자기정렬적으로 형성된다.
이어서, 상기 제어 게이트 전극(128a)을 마스크로 사용하여 불순물 이온들을 주입하여 상기 제어 게이트 전극(128a) 양측의 상기 활성영역에 불순물 도핑층(130)을 형성한다.
상술한 플래쉬 기억 소자의 형성 방법에 있어서, 상기 절연 패턴(114a)은 상기 버퍼 산화막(102)에 비하여 식각율이 빠른 물질로 형성되어 상기 그루브(120)의 폭(W1)이 상기 활성영역의 폭(W2)에 비하여 넓어진다. 이에 따라, 상기 예비 플로팅 게이트(124)와 상기 소자분리막(118)의 중첩 면적이 증가된다.
그 결과, 도 11에 도시된 바와 같이, 전극 형성을 위한 식각 공정시, 상기 유전막(126)에 대한 과식각에 의하여 상기 소자분리막(118)이 리세스될지라도, 상기 활성영역의 측벽이 노출되지 않는다. 즉, 상기 증가된 중첩 면적에 의하여 상기 유전막(126)이 과식각되는 동안에 상기 활성영역의 측벽에 인접한 상기 소자분리막(118)은 상기 예비 플로팅 게이트(124)에 의하여 보호된다. 이로써, 종래의 활성영역의 측벽 또는/및 활성영역의 상부면 가장자리가 식각 손상되는 것을 방지하여 누설전류등의 플래쉬 기억 소자의 특성 열화를 방지할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 소자분리막의 상부 측벽을 버퍼 산화막에 비하여 식각율이 빠른 절연 패턴으로 형성함으로써, 상기 버퍼 산화막을 제거하는 동안에, 상기 소자분리막의 상부 측벽이 더 빨리 식각된다. 이에 따라, 하드마스크막 및 상기 버퍼 산화막을 제거하여 형성되는 그루브의 폭이 활성영역의 폭 이 비하여 넓어진다. 그 결과, 상기 그루브내에 형성된 예비 플로팅 게이트와 상기 활성영역간의 중첩 면적이 증가한다.
결과적으로, 유전막을 식각하는 동안에 소자분리막이 리세스될지라도, 상기 활성영역의 측벽에 인접한 상기 소자분리막은 상기 예비 플로팅 게이트에 의하여 보호된다. 이에 따라, 상기 활성영역의 측벽 또는/및 상부면의 가장자리의 식각 손상을 방지하여 플래쉬 기억 셀의 특성 열화를 방지할 수 있다.

Claims (5)

  1. 기판 상에 버퍼 산화막 및 하드마스크막을 차례로 형성하는 단계;
    상기 하드마스크막, 버퍼 산화막 및 기판을 연속적으로 패터닝하여 활성영역을 한정하는 빈 영역을 형성하는 단계;
    상기 빈 영역을 채우는 소자분리막을 형성하되, 상기 소자분리막은 차례로 적층된 콘포말한 절연 패턴, 및 충진 패턴을 포함하고, 상기 절연 패턴은 상기 충진 패턴의 하부면 및 양측벽을 둘러싸도록 형성하는 단계;
    상기 하드마스크막 및 버퍼 산화막을 제거하여 상기 활성영역을 노출시키는 그루브를 형성하되, 상기 버퍼 산화막은 등방성 식각으로 제거하는 단계;
    상기 노출된 활성영역 상에 터널 절연막을 형성하는 단계;
    상기 그루브내에 예비 플로팅 게이트를 형성하는 단계;
    상기 예비 플로팅 게이트의 측벽을 노출시키는 단계; 및
    상기 기판 상에 유전막 및 제어 게이트 도전막을 차례로 형성하는 단계; 및
    상기 제어 게이트 도전막, 유전막 및 예비 플로팅 게이트를 연속적으로 패터닝하여 차례로 적층된 플로팅 게이트, 유전 패턴 및 제어 게이트 전극을 형성하는 단계를 포함하되, 상기 절연 패턴은 상기 버퍼 산화막에 비하여 빠른 식각율을 갖는 물질로 형성하는 것을 특징으로 하는 플래쉬 기억 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 소자분리막은 상기 빈 영역의 아랫부분을 채우는 보조 매립 패턴을 더 포함하되, 상기 절연 패턴 및 상기 충진 패턴은 상기 보조 매립 패턴 상에 형성되는 것을 특징으로 하는 플래쉬 기억 소자의 형성 방법.
  3. 제 1 항에 있어서,
    상기 절연 패턴은 상기 충진 패턴에 비하여 빠른 식각율을 갖는 물질로 형성하는 것을 특징으로 하는 플래쉬 기억 소자의 형성 방법.
  4. 제 1 항에 있어서,
    상기 그루브의 폭은 상기 활성영역의 폭에 비하여 넓게 형성되는 것을 특징으로 하는 플래쉬 기억 소자의 형성 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 버퍼 산화막은 열산화막으로 형성하고, 상기 충진 패턴은 HDP 실리콘 산화막으로 형성하며, 상기 절연 패턴은 저온 실리콘 산화막 또는/및 중온 실리콘 산화막으로 형성하는 것을 특징으로 하는 플래쉬 기억 소자의 형성 방법.
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US8486546B2 (en) 2008-12-01 2013-07-16 Samsung Sdi Co., Ltd. Cap assembly and secondary battery using the same with notched vent member
US8962167B2 (en) 2007-08-27 2015-02-24 Samsung Sdi Co., Ltd. Secondary battery having an insulator with protrusions
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