CN103779402B - 半导体结构与其制造方法 - Google Patents

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Abstract

一半导体结构具有一第二部分,所述第二部分的一侧具有一附加物,且所述附加物沿着第二部分的纵向突出。所述的半导体结构进一步包含一闸极线与所述第二部分的纵向平行,其中闸极线的长度与第二部分的纵向长度等长。

Description

半导体结构与其制造方法
技术领域
本发明是有关于一半导体结构,特别是针对半导体内存结构。
背景技术
在半导体内存结构中,记忆包的区域一般具有两种图案特征。一个是面积较大且为矩形的闸极图案,此类图案一般是用来作为GSL(Ground Select Line)或是SSL(StringSelect Line)。另外一种图案特征包含有复数个数组分布的闸极线条,这些细小的闸极线条一般是介于大闸极图案间并且用来作为字符线(word line)。
大闸极图案主要是用来控制所选的闸极线条数组的开关,在制作内存的过程中,大闸极图案与闸极线条之间的距离极为重要。一般而言,大闸极图案与闸极线条是在不同的制程阶段完成的,因此两种特征图案的距离取决于不同阶段之间对准的精确度。很不幸地,在半导体制程中,不同层的对准偏差是无法避免的。因此,两种特征图案的相对距离将会依不同阶段对准偏差的位移方向改变而不对称,有些大闸极图案会较靠近闸极线条,而当距离小于所设计的预定值,则内存的功能会下降,如产生热载子现象,进而破坏内存。
因此,大闸极图案(如SSL或GSL)与其最接近的闸极线条的距离需要加以固定,且此距离不应受制程的变异而产生影响。
发明内容
本发明的目的是要提供数个实施例。
一实施例为一具有一闸极层的半导体结构,所述的闸极层包含一第二部份与一具有一闸极线的第一部份。第二部份包含至少一附加物在其一边上,此附加物沿第二部份的纵向突出,并且纵向平行于第二部份。闸极线与第二部份的轴向平行并且其长度与第二部份长度相等。
一实施例为一具有一闸极层的半导体结构,所述的闸极层包含至少两个第二部份。每一第二部份包含至少一附加物在一边上,而且附加物沿第二部份的纵向突出。闸极层也包含一第一部份介于第二部份之间,并且第一部份纵向平行于第二部份,第一部份包含复数个细小的闸极线且以数组方式排列,每一闸极线的长度与第二部份的纵向长度相等。
根据本发明的一些实施例,有一方法用来制造一半导体结构包含提供一闸极层,一第一披覆层与一第二披覆层,其中所述的第二披覆层在闸极层上,且第一披覆层在第二披覆层上。在第一披覆层形成一第一图案包含一大间距区与一小间距区,形成一间隔层用来填满小间距区中的沟渠。借着选择性蚀刻,将第一披覆层移除以形成复数个大间距间隔柱与复数个小间距间隔柱。所述方法进一步包含一步骤将间隔柱与一光阻合并的图案转移到闸极层上,将闸极层划为一大面积的第二部份闸极图案与一具有复数个闸极线的第一部份闸极图案。
附图说明
图1显示一实施例中一半导体结构的闸极层图案的俯视图;
图2显示一实施例中一半导体结构的闸极层图案的俯视图;
图3A-3I显示根据本发明所述制造一半导体结构闸极层的剖面图;
图4为图3G的俯视图;
图5为图3H的俯视图;
附图标记说明如下:
20 光阻 110 第一部份
21 大间距区 115 闸极线
22 小间距区 120 第二部份
30 间隔层 120′ 第二部份
32 大间距间隔柱 125 附加物
34 小间距间隔柱 200 闸极层
210 第一披覆层 211 大间距区
212 小间距区 215 凹陷区
220 第二披覆层 515 附加物
具体实施方式
以下所述的为本发明中所例述的实施例与所附图示,以各种例示的方式针对本发明做更充分的阐述。所提出的各种例示应整体观之而不应该断章取义或以此对本发明所欲保护的范围加以限缩,所揭露的内容是可供熟悉此领域的技艺人士完整了解。在说明书中所用的″或″字为一连接用语,可是为″和/或″。另外,冠词″一″可视为单数或复数。″上方″或″之上″一词可代表一组件直接或间接地位于其它组件的上方。
图1用来表示一位于一半导体内存组件中一部份的一半导体结构,所述的半导体结构的闸极层具有一第一部份110,此闸极层也有一第二部份120具有较大的尺寸且与第一部份110有一为d的距离。第一部份110可具有复数个闸极线115,所述的闸极线115可以数组分布并且彼此是以p为间距,每一闸极线115可用来提供一非挥发性内存晶胞中个别电极的控制。所述的半导体结构可用来代表一内存组件中的记忆区。第二部份120可选择性地作为GSL或SSL。在此也可有一个以上的第一部份110且每一第一部份110间被第二部份120所隔开。
第二部份120一般来说是不规则形的且具有两个彼此垂直的主轴a1与a2,较佳的情况为,a1短于a2。短轴a1的长度在本说明书中称为第二部份120的宽度,而长轴a2的长度在本说明书中称为第二部份120的长度。长轴a2的轴向在本说明书中称为第二部份120的纵向。第二部份120进一步在一短边(短轴平行方向)有一附加物125,在本实施例中,第二部份120有两个附加物125,彼此位于相对的短边上,每一个附加物125具有宽度W且沿着第二部份120的纵向突出。闸极线115与第二部份120的纵向平行,且每一闸极线115具有相同的宽度t。第二部份120的宽度Wa1大于闸极线115的宽度t,且闸极线115与第二部份120的宽度Wa1等长。第二部份120的宽度与附加物125的宽度的差值大于闸极线115的宽度t。在一实施例中,第二部份120的宽度Wa1与所述附加物的宽度W的差值为闸极线宽t的整数倍,也就是说Wa1-W=t,2t,3t…等。在另一实施例中,第二部份120的宽度Wa1与所述附加物的宽度W的差值为闸极线宽t的两倍,也就是说Wa1-W=2t。
图2描述的是本发明的另一实施例,与图1类似的是都是用来代表一半导体内存结构的闸极层的一部份,其差异在于有一复制的第二部份120’位于第一部份110的另一侧,数组形式排列的第一部份110介于第二部份120与120’之间。第二部份120’与另一第二部份120的形状及大小彼此相同,更特别的是,每一第二部份(120或120’)与其最接近的闸极线115间的距离d都是相同的。
图3A-3I是以剖面图来描述制作如图2所示的半导体结构的流程图。参考图3A,一闸极层200可形成于一基板,如硅基板上(图未示),闸极层200可以为如多晶硅,非晶硅或任一种的金属硅化物(如钨、钛、铬等)。在此是以单层来加以描述,但也可为一复合迭层。一第二披覆层220可形成在闸极层200上。第二披覆层220可为一二氧化硅。一第一披覆层210可形成在第二披覆层220上且第一披覆层210可为一多晶硅、一氮化硅或一二氧化硅。披覆层亦可称为硬屏蔽层,因为其可在蚀刻时用来遮蔽下方的层次。
图3B用来描述所述的半导体结构在一光阻图案20形成于第一披覆层210上方的情形。光阻图案20具有一大间距区21与一小间距区22。在大间距区21中,光阻的宽度较小间距区22中来得窄。在小间距区22中的沟渠宽度g2为被设定为比如图1与2中的闸极线宽t来得大。在图3B中所例示的实施例,g2大约为闸极线宽t的两倍。在大间距区21中的沟渠宽度g1比小间距区22中的沟渠宽度g2为大且较佳的情形为闸极线宽t的两倍以上。
参考图3C,借着非等向性蚀刻将光阻图案20的形状与特征转换到第一披覆层210上,再进行去光阻以得到图标的结构。第一披覆层210依照光阻图案20的分布包含了一大间距区211以及至少一小间距区212,每一间距区中的沟渠宽度与光阻图案20所定义的相同。
图3D所绘示的是在第一披覆层210上形成一具有厚度t(亦为闸极线宽)的间隔层30,所述厚度乃是根据所欲形成的闸极线115的宽度来加以决定,且较佳的情形是如图1与2中所示的闸极线115宽度相同。形成间隔层30的一个主要考虑的因素为沉积形状的一致性,间隔层30应该依照第一披覆层210的形状在不同方向进行等速率的成长,也就是说,在沟渠底部的间隔层30的生长速率应该与沟渠侧壁及顶部的生长速率相同。在此实施例中,小间距区212中的沟渠所具有的宽度g2需小于或等于两倍的闸极线宽度t,因此在沟渠中侧向生长的间隔层30可进一步将沟渠填满,而不会看到缝隙的存在。在大间距区211中,由于间距g1较间隔层30的厚度t的两倍为大,因此只会在侧壁、底部和顶部生成而不会填满沟渠,并进而形成复数个在大间距区211中的凹陷215。
在利用一全面非等向性蚀刻将部分的间隔层30去除后可得到如图3E中所示的结构,蚀刻欲移除的厚度较佳选择是在间隔层30的厚度t左右。在全面蚀刻时,位于沟渠顶端与底部(大间距区211的沟渠底部)的间隔层30由于会先暴露在电浆蚀刻下,所以当蚀刻移除厚度t的间隔层30后,只剩下侧壁生成的间隔层30会保留住,所以留下的间隔层30的分布情形会根据第一披覆层210的图案而做调整。
用来作为间隔层30的材料必须与第一披覆层210之间有高度的湿蚀刻选择性,也就是说对于一特定的湿蚀刻溶液而言,间隔层30与第一披覆层210之间的蚀刻速率需有显著的差异。例如,如果第一披覆层210为二氧化硅,则可以氮化硅作为间隔层30的材料,因此当选择氟化氢为蚀刻溶液时,将会有极大的速率差异。
图3F用来表示在选择性蚀刻后的半导体结构,第一披覆层210已完全被移除,复数个间隔柱形成在第二披覆层220上。所留下的间隔柱可依其尺寸大小分为两类(大间距间隔柱32与小间距间隔柱34),大间距间隔柱32的宽度是由图3B中的沟渠宽度g2来决定。在本实施例中,由于沟渠宽度g2是闸极线宽t的两倍,因此,大间距间隔柱32的宽度是2t。小间距间隔柱34的宽度是由间隔层30的厚度t来决定。
图3G至3H用来描述如何准备一蚀刻屏蔽,以用来制作如图2所示的半导体结构。首先将一图案化的光阻40形成于大间距间隔柱32上进而形成较大的遮蔽区。光阻40与大间距间隔柱32合并形成一个面积较大的覆盖区,提供下方第二披覆层220蚀刻时的保护。将光阻40的位置摆放在大间距间隔柱32的边界之内,进而精确地控制覆盖区的大小对于此步骤而言是极为关键的,如果光阻40的位置无法限定在大间距间隔柱32之内,则覆盖区的面积将会有所变动。
一般而言,上光阻40时所产生的对准位移会因为黄光机台的极限而无法避免的,因此要将光阻40摆放在大间距间隔柱32之间的中央位置并不容易达成。而在本实施例中,由于具有较宽的大间距间隔柱32,因此对于偏移的容忍度可以比传统的制程从t增加到2t。对于制造闸极线宽为t所需的制程技术而言,要将对准的误差控制在2t之内并不困难。因此,覆盖区的面积将可以精确地被控制,所以大间距间隔柱32与其最接近的小间距间隔柱34之间的距离d可固定不变。
间隔柱与光阻40整体合并观之的上视图如图4所示,较佳的设计为,光阻40的长度比大间距间隔柱32的长度来得长。整体所形成的形状与特征,透过非等向性蚀刻转移到第二披覆层220上,如图3H所示,。
一部分的第二披覆层220移除后形成了一个作为闸极层200蚀刻时的硬屏蔽,在此要提出来的是,藉由结合光阻40与大间距间隔柱32,一较大的宽度Wa1图案也转移到闸极层200上,而且进一步地,形成了至少一个如图5所示的附加物515,所述的附加物的宽度W正好是光阻40的宽度。
图3I表示的是藉由一非等向性蚀刻将第二披覆层220的图案转移到闸极层200上。图2是定义完成的闸极层图案的上视图,其中第一部份110具有复数个闸极线115且第二部份120与120′具有至少两个大的闸极图案。
综上所述,由于间隔柱宽度加倍后可容许更大的误差,因此,即使在图案转移的过程中产生了不可避免的对准偏移,从第二部份120到闸极线115之间的距离依然可保持固定不变。
本发明之技术内容及技术特点已揭示如上,然而熟悉本项技术之人士仍可能基于本发明之教示及揭示而作种种不背离本发明精神之替换及修饰。因此,本发明之保护范围应不限于实施例所揭示者,而应包括各种不背离本发明之替换及修饰,并为以下之申请专利范围所涵盖。

Claims (9)

1.一种具有一闸极层的半导体结构,其中所述闸极层包含:
一第二部份的一边上具有一附加物,其中所述附加物沿所述第二部份的纵向方向突出,且所述附加物在平行所述纵向方向上的顶表面与所述第二部分在平行所述纵向方向上的顶表面位于同一水平,所述附加物在平行所述纵向方向上的底表面与所述第二部分在平行所述纵向方向上的底表面位于同一水平;以及
一第一部份包含一闸极线纵向平行于所述第二部份,其中闸极线的长度与所述第二部份的纵向长度等长,且第二部分的宽度大于所述闸极线的宽度。
2.一种具有一闸极层的半导体结构,所述闸极层包含:
至少两个第二部份,每一第二部份至少有一边上包含一附加物,其中所述附加物沿所述第二部份的纵向方向突出,且所述附加物在平行所述纵向方向上的顶表面与其对应的所述第二部分在平行所述纵向方向上的顶表面位于同一水平,所述附加物在平行所述纵向方向上的底表面与其对应的所述第二部分在平行所述纵向方向上的底表面位于同一水平;以及
一第一部份位于所述些第二部份之间,且纵向平行于所述第二部份,其中所述第一部份包含复数个等间距且以数组排列的闸极线,每一闸极线的长度等于所述第二部份的纵向长度,且第二部分的宽度大于所述闸极线的宽度。
3.如权利要求2所述的具有一闸极层的半导体结构,其中每一所述第二部份具有相同的形状与尺寸。
4.如权利要求2所述的具有一闸极层的半导体结构,其中每一第二部份与其所对应最接近的闸极线的距离相同。
5.如权利要求2所述的具有一闸极层的半导体结构,其中每一第二部份包含两个附加物且所述些附加物分别位于所述第二部份的相对两侧,并沿所述第二部分的纵向方向突出。
6.如权利要求2所述的具有一闸极层的半导体结构,其中所述第二部份的宽度大于所述闸极线的宽度。
7.如权利要求2所述的具有一闸极层的半导体结构,其中所述第二部份的宽度与所述附加物的宽度的差为所述闸极线宽度的整数倍。
8.如权利要求2所述的具有一闸极层的半导体结构,其中所述第二部份为一GSL或一SSL。
9.一种制造一半导体结构闸极层的方法,所述方法包含:
提供一闸极层,一第一披覆层与一第二披覆层,其中所述第二披覆层在所述闸极层上,所述第一披覆层在所述第二披覆层上;
在第一披覆层上形成一第一图案,所述图案包含一大间距区与一小间距区;
形成一间隔层于所述第一披覆层上;
以选择性蚀刻移除第一披覆层以形成复数个大间隔柱与复数个小间隔柱;
提供一光阻于所述些大间隔柱上并填充所述复数个大间隔柱之间的间距;以及
将所述些间隔柱与所述光阻的特征与形状一并传递至所述闸极层以形成一具有细闸极线的第一部份与具有大闸极图案的第二部分,其中所述第二部分包含至少一附加物。
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WO2009110050A1 (ja) * 2008-02-15 2009-09-11 日本ユニサンティスエレクトロニクス株式会社 半導体装置の製造方法
KR101104515B1 (ko) * 2010-02-17 2012-01-12 주식회사 하이닉스반도체 불휘발성 메모리 소자의 패턴 및 그 형성방법

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