CN102194825A - 非易失性存储器件的图案及其形成方法 - Google Patents
非易失性存储器件的图案及其形成方法 Download PDFInfo
- Publication number
- CN102194825A CN102194825A CN2011100396560A CN201110039656A CN102194825A CN 102194825 A CN102194825 A CN 102194825A CN 2011100396560 A CN2011100396560 A CN 2011100396560A CN 201110039656 A CN201110039656 A CN 201110039656A CN 102194825 A CN102194825 A CN 102194825A
- Authority
- CN
- China
- Prior art keywords
- layer
- control grid
- charge trap
- dielectric
- dielectric layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 52
- 238000002955 isolation Methods 0.000 claims abstract description 57
- 239000004065 semiconductor Substances 0.000 claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 238000005530 etching Methods 0.000 claims description 79
- 238000009413 insulation Methods 0.000 claims description 49
- 239000002184 metal Substances 0.000 claims description 37
- 229910052751 metal Inorganic materials 0.000 claims description 37
- 229910021332 silicide Inorganic materials 0.000 claims description 19
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 19
- 150000004767 nitrides Chemical class 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 229910017052 cobalt Inorganic materials 0.000 claims description 8
- 239000010941 cobalt Substances 0.000 claims description 8
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 8
- 230000008878 coupling Effects 0.000 claims description 7
- 238000010168 coupling process Methods 0.000 claims description 7
- 238000005859 coupling reaction Methods 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 7
- 238000012797 qualification Methods 0.000 claims 1
- 238000005516 engineering process Methods 0.000 description 24
- 239000011248 coating agent Substances 0.000 description 14
- 238000000576 coating method Methods 0.000 description 14
- 230000015572 biosynthetic process Effects 0.000 description 9
- 230000000717 retained effect Effects 0.000 description 9
- 229910019001 CoSi Inorganic materials 0.000 description 8
- 238000000137 annealing Methods 0.000 description 7
- AIOWANYIHSOXQY-UHFFFAOYSA-N cobalt silicon Chemical compound [Si].[Co] AIOWANYIHSOXQY-UHFFFAOYSA-N 0.000 description 5
- 238000010276 construction Methods 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明涉及一种非易失性存储器件的图案及其形成方法，所述图案包括：限定沿着纵向方向延伸的有源区的半导体衬底；形成在所述有源区之间的隔离结构；形成在所述有源区上的隧道绝缘层；形成在所述隧道绝缘层上的电荷陷阱层；形成在所述电荷陷阱层和所述隔离结构上的第一电介质层，其中所述第一电介质层沿着横向方向延伸；形成在所述第一电介质层上的控制栅层，其中所述控制栅层沿着横向方向延伸；以及沿着横向方向形成在控制栅层的侧壁上并且与第一电介质层耦合的第二电介质层。
Description
相关申请的交叉引用
本申请要求2010年2月17日提交的申请号为10-2010-0014120的韩国专利申请的优先权，本文通过引用包括该申请的全部内容。
技术领域
本发明的示例性实施例总的来说涉及一种非易失性存储器件的图案及其制造方法，更具体而言，涉及能够改善器件故障率的非易失性存储器件的图案及其制造方法。
背景技术
随着非易失性存储器件集成度的提高和存储单元之间间距的降低，在形成构成非易失性存储器件的图案的工艺中制造的有缺陷的器件的比例升高。具体而言，具有有利于高集成度的结构的NAND快闪存储器件在形成栅图案的工艺中越来越易于具有故障。
图1和图2是示出一种形成非易失性存储器件的图案的现有方法的图。具体而言，图1和图2示出了一种形成NAND快闪存储器件的栅图案的方法。图2是沿着图1中的线I-I’、II-II’和III-III’截取的截面图。
参照图1，在半导体衬底1之上层叠隧道绝缘层3和电荷陷阱层5。刻蚀电荷陷阱层5和隧道绝缘层3以便沿着纵向方向暴露出半导体衬底1。然后，通过刻蚀暴露出的半导体衬底1，在半导体衬底1中沿着纵向方向形成沟槽7。虽然未示出，但是可以通过在形成电荷陷阱层5之前使用形成在电荷陷阱层5上的隔离硬掩模图案作为刻蚀掩模来执行刻蚀电荷陷阱层5和隧道绝缘层3的工艺以及刻蚀暴露出的半导体衬底1的工艺。在形成沟槽7之后可以去除隔离硬掩模图案。
在形成沟槽7之后，用隔离绝缘层9填充沟槽7。形成包括沟槽7和隔离绝缘层9以及电隔离的存储单元的隔离结构。在隔离结构之间沿着纵向方向限定有源区A。可以仅在有源区A之上保留隧道绝缘层3和电荷陷阱层5。
然后，通过刻蚀隔离绝缘层9来降低隔离绝缘层9的高度，以控制隔离结构的有效场氧化物高度(EFH)。隔离结构的EFH优选比电荷陷阱层5的高度更低，以使电荷陷阱层5与形成栅图案的控制栅层13彼此接触的区域增加，并据此可以提高电荷陷阱层5与形成栅图案的控制栅层13之间的耦合率。此外，隔离结构的EFH优选比隧道绝缘层3的高度更高，以防止由于暴露出半导体衬底1的有源区A的原因而出现泄漏电流。如果EFH被如上控制，则暴露出电荷陷阱层5的侧壁。
然后，在隔离绝缘层9和电荷陷阱层5的暴露出的表面上形成电介质层11。然后，在电介质层11上形成具有足以填充电荷陷阱层5之间的空间的厚度的控制栅层13。随后，在控制栅层13上形成栅硬掩模图案15。
栅硬掩模图案15包括多个平行分隔开的图案，栅硬掩模图案15被形成为与隔离结构和有源区A交叉。使用栅硬掩模图案15作为刻蚀掩模来刻蚀控制栅层13、电介质层11和电荷陷阱层5，以使控制栅层13、电介质层11和电荷陷阱层5图案化。因此，如图2所示，在栅硬掩模图案15与有源区A彼此交叉的相应区域中形成栅图案G，在每个栅图案G中层叠有控制栅层13、电介质层11和电荷陷阱层5。与此同时，沿着横向方向连接栅图案G的控制栅层13以与有源区A交叉，从而成为字线。
当在使用栅硬掩模图案15作为刻蚀掩模使控制栅层13、电介质层11和电荷陷阱层5图案化的工艺中完全去除未与栅硬掩模图案15交迭的控制栅层13、电介质层11和电荷陷阱层5时，器件能够被合适地驱动。然而，在电荷陷阱层5的侧壁上和在具有受控EFH的隔离结构之上形成的电介质层11没有完全被去除，从而形成电介质围栏(dielectric fence)11a。电介质围栏11a提供电荷传递通道，从而引起应当电绝缘的栅图案G之间的桥接。为了防止形成电介质围栏11a，可以通过使用栅硬掩模图案15作为刻蚀掩模过度刻蚀电介质层11。但是，在这种情况下，隔离绝缘层9被过度刻蚀，并因此可能损失隔离结构的EFH。
电介质围栏11a不仅引起栅图案G之间的桥接，还引起器件循环特性的恶化。此外，电介质围栏11a与栅硬掩模图案15一起用作刻蚀掩模，从而防止电介质围栏11a以下的电荷陷阱层5被去除，从而引起栅图案G的故障。
发明内容
本发明的示例性实施例涉及一种非易失性存储器件的图案及其形成方法，其通过在不损失隔离结构的EFH的情况下去除不必要的区域和防止在电荷陷阱层的侧壁上形成不必要的区域能够容易地去除电介质层的不必要的区域。
根据本说明书的一个方面，提供一种非易失性存储器件的图案，所述图案包括：限定沿着纵向方向延伸的有源区的半导体衬底；形成在有源区之间的隔离结构；形成在有源区上的隧道绝缘层；形成在隧道绝缘层上的电荷陷阱层；形成在电荷陷阱层和隔离结构上的第一电介质层，其中第一电介质层沿着横向方向延伸；形成在第一电介质层上的控制栅层，其中控制栅层沿着横向方向延伸；以及沿着横向方向在控制栅层的侧壁上形成并且与第一电介质层耦合的第二电介质层。
根据本说明书的另一方面，提供一种形成非易失性存储器件的图案的方法，所述方法包括：提供半导体衬底，其限定沿着纵向方向延伸的有源区、在有源区之间的隔离结构和层叠在有源区之上的隧道绝缘层和电荷陷阱层；在电荷陷阱层和隔离结构之上沿着纵向方向形成彼此间隔开的多个辅助图案，以便沿着横向方向暴露出电荷陷阱层和隔离结构；在被辅助图案暴露出的隔离结构和电荷陷阱层之上以及在辅助图案的表面上形成电介质层；在电介质层上形成第一控制栅层；将第一控制栅层和电介质层抛光以暴露出辅助图案；以及去除辅助图案以暴露出电荷陷阱层。
电介质层优选包括氮化物层。
在形成电介质层之前，所述方法优选还包括通过刻蚀被辅助图案暴露出的隔离结构来降低隔离结构的高度。
当降低隔离结构的高度时，隔离结构的高度优选比隧道绝缘层的高度更高并且比电荷陷阱层的上表面更低。
在去除辅助图案之后，所述方法优选还包括通过刻蚀电介质层被暴露出的部分使第一控制栅层的侧壁暴露出来。
当使第一控制栅层的侧壁暴露出来时，优选使第一控制栅层的侧壁从控制栅层的上表面暴露出电荷陷阱层的厚度或比电荷陷阱层的厚度更厚的厚度。
在暴露出第一控制栅层的侧壁之后，所述方法优选还包括通过使用第一控制栅层和电介质层作为刻蚀掩模刻蚀电荷陷阱层被暴露出的部分。
当刻蚀电荷陷阱层被暴露出的部分时，优选刻蚀第一控制栅层并且第一控制栅层优选具有减小的厚度。
在刻蚀电荷陷阱层被暴露出的部分之后，所述方法优选还包括：在半导体衬底之上形成电介质间层；通过刻蚀电介质间层暴露出第一控制栅层；在第一控制栅层被暴露出的部分上形成金属层；通过使金属层与第一控制栅层反应来形成包括金属硅化物层的第二控制栅层；以及在形成金属硅化物层之后去除剩余的金属层。
当通过刻蚀电介质间层使第一控制栅层暴露出来时，优选刻蚀电介质间层以暴露出第一控制栅层的侧壁。
第一控制栅层从第一控制栅层的顶部起暴露出的侧壁优选比电荷陷阱层更厚。
当暴露出电介质层时，优选由于电介质间层与电介质层之间刻蚀选择性不同的原因而停止电介质间层的刻蚀。
第一控制栅层优选包括多晶硅，而金属层优选包括钴(Co)。
附图说明
图1是示出形成非易失性存储器件的方法的图；
图2是沿着图1中的线I-I’、II-II’和III-III’截取的截面图；
图3A至图3J是示出根据发明第一示例性实施例的非易失性存储器件的图案及其形成方法的图；
图4是沿着图3I中的线IV-IV’、V-V’和VI-VI’截取的截面图；以及
图5A至图5F是示出根据本发明第二示例性实施例的非易失性存储器件的图案及其形成方法的图。
具体实施方式
以下将参照附图具体说明本发明的一些示例性的实施例。提供附图以使本领域的技术人员理解本发明的实施例的范围。
图3A至图3J是示出根据本发明的第一示例性实施例的非易失性存储器件的图案以及形成所述图案的方法的图。特别地，图3A至3J示出了NAND快闪存储器件的栅图案及其形成方法。
参见图3A，有源区A被限定为沿纵向方向延伸。提供半导体衬底101，在半导体衬底101中，在有源区A之间形成有隔离结构，并且隧道绝缘层103和电荷陷阱层105层叠在有源区A之上。
可以通过以下工艺来形成半导体衬底101。
首先，形成阱(未示出)。在已对其执行了用于控制阈值电压的离子注入工艺的半导体衬底101上层叠隧道绝缘层103、电荷陷阱层105和隔离硬掩模图案(未示出)。
隧道绝缘层103优选地包括氧化物层，并且可以利用氧化工艺或沉积工艺来形成隧道绝缘层103。电荷陷阱层105优选地包括多晶硅层。隔离硬掩模图案优选地包括氧化物层，或者可以具有例如氧化物层和氮化物层的层叠结构。
隔离硬掩模图案限定其中将形成隔离结构的沟槽107的区域。隔离硬掩模图案沿横向方向彼此隔开，并沿着纵向方向而形成。通过利用隔离硬掩模图案作为刻蚀掩模来刻蚀暴露的电荷陷阱层105而使隧道绝缘层103暴露。然后，通过利用隔离硬掩模图案作为刻蚀掩模来刻蚀暴露的隧道绝缘层103而使半导体衬底101暴露。然后，通过利用隔离硬掩模图案作为刻蚀掩模而将暴露的半导体衬底101刻蚀至期望的深度来形成沿横向方向彼此隔开的多个沟槽107。在形成沟槽107之后，可以去除隔离硬掩模图案。
在形成沟槽107之后，在整个表面上形成隔离绝缘层109，所述隔离绝缘层109具有足以填充沟槽107的内部的厚度。然后，执行抛光工艺以暴露电荷陷阱层105。优选地利用化学机械抛光(CMP)来执行抛光工艺。相应地，隔离绝缘层109沿横向方向被隔开，并具有与电荷陷阱层105相同的高度。隔离结构包括隔离绝缘层109和沟槽107。隔离结构沿横向方向彼此隔开。另外，沿着纵向方向在隔离结构之间限定了半导体衬底101的有源区A。隧道绝缘层103和电荷陷阱层105仅保留在有源区A上。
参见图3B，在电荷陷阱层105和隔离绝缘层109上形成辅助层111。辅助层111优选地包括可以易于被刻蚀的氧化物层。所述氧化物层优选地包括高密度等离子体(HDP)氧化物层、等离子体增强正硅酸四乙酯(PE-TEOS)氧化物层、高温氧化物(HTO)层或硼磷硅酸盐玻璃(BPSG)氧化物层中的至少一个。
辅助层111的厚度优选地与电荷陷阱层105的厚度、保留作为控制栅图案的控制栅层的厚度、要在后续的工艺中被刻蚀的隔离绝缘层109的厚度之和相等。
参见图3C，通过将辅助层111图案化来形成辅助图案111a。辅助图案111a形成在隔离绝缘层109和电荷陷阱层105上，并且沿纵向方向彼此隔开，使得隔离绝缘层109和电荷陷阱层105沿着横向方向暴露。为了便于说明，在相关附图中仅示出了一个辅助图案111a。
另外，辅助图案111a形成在要在随后的工艺中形成的控制栅层和电介质层不应保留的区域中，并且辅助图案111a由图案形成以限定其中保留控制栅层和电介质层的区域。由此，在最终形成栅图案之后，控制栅层和电介质层仅保留在与其中未形成辅助图案111a的区域相对应的半导体衬底101之上。
通过利用辅助图案111a作为刻蚀掩模而利用刻蚀工艺、例如回蚀(etch-back)工艺来降低隔离绝缘层109的高度，以控制隔离结构的有效场氧化物高度(EFH)。隔离结构的高度优选地比电荷陷阱层105的高度低，使得形成栅图案的电荷陷阱层105和控制栅层的彼此接触的面积增加，并且由此可以提高电荷陷阱层105与控制栅层之间的耦合率。另外，隔离结构的高度优选地比隧道绝缘层103的高度高，以防止由于暴露的有源区A而产生泄漏电流。
控制隔离结构的EFH的刻蚀工艺的结果是，电荷陷阱层105的侧壁仅在由辅助图案111a所暴露的部分中暴露，辅助图案111a中的一些被刻蚀，并且由此可以降低辅助图案111a的厚度。
参见图3D，在电荷陷阱层105的暴露的侧壁上、电荷陷阱层105的暴露的顶部、辅助图案111a的顶部以及辅助图案111a的侧壁上形成电介质层113。
电介质层113优选地具有第一氧化物层、氮化物层和第二氧化物层的层叠结构。如此处所示的，电介质层113包括第一电介质层113a、第二电介质层113b和第三电介质层113c。第一电介质层113a形成在隔离绝缘层109的暴露的表面上、电荷陷阱层105的突伸而高于具有降低的高度的隔离绝缘层109的侧壁上、电荷陷阱层105的暴露的顶部上。第二电介质层113b与第一电介质层113a耦合，并形成在沿横向方向延伸的辅助图案111a的侧壁上。第三电介质层113c与第二电介质层113b耦合，并形成在辅助图案111a的顶部。
参见图3E，在电介质层113上形成控制栅层115。
考虑到在随后的刻蚀电荷陷阱层105的工艺中控制栅层115的损失，控制栅层115形成为厚度足以填充电荷陷阱层105之间的空间，并比电荷陷阱层105厚。为此，控制栅层115优选地比电荷陷阱层105的厚度和应保留作为栅图案的控制栅层115的厚度之和更厚。
参见图3F，将控制栅层115和电介质层113进行抛光以暴露辅助图案111a。优选地利用化学机械抛光(CMP)来执行抛光。
当通过将控制栅层115和电介质层113进行抛光来暴露辅助图案111a时，去除第三电介质层113c并且仅保留第一电介质层113a和第二电介质层113b。另外，控制栅层115沿纵向方向彼此隔开，并且第二电介质层113b仅沿着横向方向而保留在控制栅层115的侧壁上。
另外，被去除的第三电介质层113c不是形成在电荷陷阱层105的侧壁上，而是形成在与半导体衬底101平行并且平坦的辅助图案111a的顶部。相应地，可以经由抛光工艺而容易地去除第三电介质层113c。由于如以上所述可以通过抛光工艺容易地去除第三电介质层113c，因此无需执行用于去除不需要的第三电介质层113c的额外的刻蚀工艺。另外，由于在去除第三电介质层113c的工艺中隔离绝缘层109不会损失隔离绝缘层109，因此在损失隔离绝缘层109的高度方面没有问题。相应地，可以防止隔离结构的EFH的移动。另外，可以防止由于隔离结构的不规则的EFH而因此由每个存储单元的栅图案的耦合率变化而产生的存储单元的编程速度的不规则性。
参见图3G，通过去除辅助图案111a来暴露电荷陷阱层105和隔离绝缘层109。在去除辅助图案111a之后，第二电介质层113b保留在控制栅层115的侧壁上。
参见图3H，刻蚀第二电介质层113b，使得控制栅层115的侧壁自控制栅层115的顶部起暴露出与电荷陷阱层105的厚度相同的厚度D。为此，优选地利用各向异性干法刻蚀法来刻蚀第二电介质层113b。尽管未示出，但是可以通过利用湿法刻蚀法刻蚀第二电介质层113b来完全地去除第二电介质层113b。
参见图3I，通过利用控制栅层115和第二电介质层113b作为刻蚀掩模的刻蚀工艺来去除电荷陷阱层105的暴露部分，由此形成不仅沿横向方向彼此隔开而且也沿纵向方向彼此隔开的多个电荷陷阱层图案105a。如上所述，电荷陷阱层105和控制栅层115优选地包括多晶硅。相应地，当执行形成电荷陷阱层图案105a的刻蚀工艺时，刻蚀控制栅层115，由此降低控制栅层115的厚度。结果是，最终形成了控制栅图案115a，所述控制栅图案115a形成相应的栅图案G。控制栅图案115a沿纵向方向彼此隔开。控制栅图案115a中的每个沿着横向方向延伸。
另外，执行利用对于电介质层113具有高刻蚀选择性的刻蚀材料(例如，多晶硅层)来形成电荷陷阱层图案105a的刻蚀工艺。相应地，第二电介质层113b自电荷陷阱层图案105a的顶部起的高度可以与控制栅图案115a自电荷陷阱层图案105a的顶部起的高度相等。
根据情况，可以通过结合图3H所描述的刻蚀工艺来去除第二电介质层113b。优选地包括氮化物层的第二电介质层113b保留在控制栅图案115a的侧壁上。相应地，当执行形成电荷陷阱层图案105a的刻蚀工艺时，可以通过第二电介质层113b而防止控制栅图案115a的侧壁损失，并且由此可以防止控制栅图案115a的关键尺寸(critical dimension)损失。
另外，在电介质层113具有第一氧化物层、氮化物层和第二氧化物层的层叠结构的情况下，优选地利用磷酸来刻蚀电介质层113。
通过以上参照图3A至3I来说明的工艺，NAND快闪存储器件的栅图案G包括：多个电荷陷阱层图案105a，其在有源区A之上的隧道绝缘层103上沿纵向方向彼此隔开；第一电介质层113a，其形成在电荷陷阱层图案105a和隔离结构上；控制栅图案115a，其形成在第一电介质层113a上，并沿纵向方向彼此隔开；以及第二电介质层113b，其沿横向方向形成在控制栅图案115a的侧壁上，并与第一电介质层113a耦合。
在形成栅结构G之后，优选地执行如图3J所示的用于消除在电荷陷阱层图案105a的侧壁上所产生的损伤的再次氧化(re-oxidization)工艺，以及随后的例如在整个表面上形成电介质间层119的工艺。
图4是沿图3I中的线IV-IV’、V-V’和VI-VI’截取的剖面图。
参见图4，在本发明的第一示例性的实施例中，在电荷陷阱层图案105a的侧壁上不形成不需要的电介质层113的区域。相应地，在去除不需要的电介质层的区域的过程中，在电荷陷阱层图案105a的侧壁上不形成电介质围栏。
在本发明的第一示例性的实施例中，由于在电荷陷阱层图案105a的侧壁上不形成电介质围栏，因此不需要过多地刻蚀电介质层113以去除电介质围栏。相应地，可以改善可能由对电介质层的过多的刻蚀工艺而导致的隔离结构的EFH的损失。
图5A至图5E示出根据本发明的第二示例性实施例的非易失性存储器件的图案以及形成所述非易失性存储器件的图案的方法。具体地，图5A至图5E示出NAND快闪存储器件的栅图案以及用于形成NAND快闪存储器件的栅图案的方法。
参见图5A，在本发明的第二示例性实施例中，利用与以上参照图3A所述的方法相同的方法，有源区A可以被限定并在沿横向方向彼此隔开的多个隔离结构之间沿纵向方向延伸，并且可以提供半导体衬底201，其中隧道绝缘层203和电荷陷阱层205层叠在有源区A之上。
然后，利用与以上参照图3B和图3C所述的方法相同的方法来控制构成隔离结构中的每个的隔离绝缘层209。
然后，利用与参照图3D至图3G所述的方法相同的方法形成沿纵向方向彼此隔开的第一控制栅层215。然后，仍然保留电介质层213中的第一电介质层213a以及第二电介质层213b，所述第一电介质层213a形成在隔离绝缘层209之上、在第一控制栅层215之下，以及在电荷陷阱层205的顶部和侧壁上、在第一控制栅层215之下，所述第二电介质层213b沿着横向方向形成在第一控制栅层215的侧壁上。第一控制栅层215与图3D至图3G的控制栅层115相对应。然后，去除辅助图案(未示出)。
在去除辅助图案之后，为了增加在随后的工艺中被沉积的金属层以及第一控制栅层215的彼此接触的面积，刻蚀第二电介质层213b，使得如图5A所示，第一控制栅层215的侧壁自第一控制栅层215的顶部起暴露出比电荷陷阱层205的第一厚度D1厚的第二厚度D2。在一个可替选的实施例中，可以刻蚀第二电介质层213b，使得第一控制栅层215的侧壁自第一控制栅层215的顶部起暴露出与电荷陷阱层205的第一厚度D1相同的厚度。为此，优选地可以利用各向异性干法刻蚀法来刻蚀第二电介质层213b。尽管未示出，但是可以通过利用湿法刻蚀法刻蚀第二电介质层213b而完全地去除第二电介质层213b。
参见图5B，通过利用第一控制栅层215和第二电介质层213b作为刻蚀掩模的刻蚀工艺来去除电荷陷阱层的暴露部分，形成多个电荷陷阱层图案205a。电荷陷阱层图案205a不仅沿横向方向彼此隔开，而且也沿纵向方向彼此隔开。如上所述，电荷陷阱层205和第一控制栅层215优选地包括多晶硅。相应地，当执行形成电荷陷阱层图案205a的刻蚀工艺时，刻蚀第一控制栅层215，使得第一控制栅层215的厚度去除与第一厚度D1相同的厚度。然后，形成第一控制栅图案215a。第一控制栅图案215a的作用是经由在随后的工艺中与金属层的反应而产生金属硅化物层。第一控制栅图案215a沿纵向方向彼此隔开。
另外，在电荷陷阱层205的刻蚀工艺之前，第一控制栅层215以比第一厚度D1厚的第二厚度D2暴露。虽然在电荷陷阱层205的刻蚀工艺之后第一控制栅层215的厚度仍然与第一厚度D1相同，但是第一控制栅图案215a仍然比第二电介质层213b高。结果是，可以暴露第一控制栅图案215a的一些侧壁。
如上所述，第二电介质层213b包括保留在第一控制栅图案205a的侧壁上的氮化物层。相应地，当执行形成电荷陷阱层图案205a的刻蚀工艺时，可以改善由于第二电介质层213b而导致的对第一控制栅图案215a的侧壁的损伤，并且可以改善第一控制栅图案215a的关键尺寸的损失。
参见图5C，在整个表面上形成具有足以填充电荷陷阱层图案205a之间的空间以及第一控制栅图案215a之间的空间的厚度的第一电介质间层219。第一电介质间层219优选地包括氧化物层。
参见图5D，刻蚀第一电介质间层219以暴露第一控制栅图案215a。此处，通过优选地利用化学机械抛光(CMP)直到暴露第一控制栅图案215a来对第一电介质间层219进行抛光，可以仅暴露第一控制栅图案215a的顶部。可替选地，在抛光工艺之后，可以进一步执行刻蚀工艺，例如回蚀工艺，由此降低第一电介质间层219的高度，并暴露第一控制栅图案215a的侧壁。
保留在第一控制栅图案215a的侧壁上的第二电介质层213b包括氮化物层。当执行第一电介质间层219的刻蚀工艺以暴露第一控制栅图案215a的侧壁时，由于第二电介质层213b与由氧化物层形成的第一电介质间层219之间的刻蚀选择性不同的缘故，第二电介质层213b可以作为用于停止刻蚀工艺的刻蚀停止层。相应地，可以通过第二电介质层213b而自第二电介质层213b起向上规则地控制第一控制栅图案215a的暴露区域，并且可以防止过多地暴露第一控制栅图案215a的侧壁。另外，可以防止在第一控制栅图案215a之间过多地去除第一电介质间层219。结果是，第一控制栅图案215a和随后的控制栅图案——每个都被配置为具有层叠结构并由要在随后的工艺中形成的硅化物层来形成——可以更有效地由第一电介质间层219和保留在后面的第二电介质层213b来支撑。
另外，在本发明中，第一控制栅图案215a保留得比第二电介质层213b高，并且当暴露第二电介质层213b时停止第一电介质间层219的刻蚀工艺。相应地，在第一电介质间层219的刻蚀工艺之后，可以暴露第一控制栅图案215a的一些侧壁。
参见图5E，在整个表面上形成金属层221，使得金属层221与第一控制栅图案215a的暴露的顶部和侧壁接触。
优选地沉积金属层221，用以在随后的工艺中通过与多晶硅所形成的第一控制栅图案215a的反应而形成具有比多晶硅的电阻低的金属硅化物层。金属层221优选包括钴(Co)。另外，优选还在金属层221之上沉积用于防止金属层221氧化的TiN层，以及用于防止在用于形成金属硅化物层的退火工艺中粘合的Ti层。
在本发明的第二示例性实施例中，由于暴露了第一控制栅图案215a的侧壁，因此可以增加第一控制栅图案215a与金属层221之间的接触面积。相应地，可以增加从栅图案的高度起由金属硅化物层占据的高度，并由此可以更有效地改善栅图案的电阻。
参见图5F，退火工艺优选地执行为使得金属层可以与第一控制栅图案215a反应。由此，在第一控制栅图案215a上形成金属硅化物层225(即，第二控制栅层)。在使用钴(Co)层作为金属层的情况下，所形成的金属硅化物层225为二硅化钴(CoSi2)层。
用于形成金属硅化物层225的退火工艺可以被分为第一退火工艺和第二退火工艺。例如，以下具体说明形成二硅化钴(CoSi2)的一种情况。优选地通过在第一温度执行第一退火工艺来形成具有CoSi相的硅化钴。然后，优选地通过在比第一温度高的第二温度执行第二退火工艺而将具有CoSi相的硅化钴层转换为具有CoSi2相的硅化钴层。具有CoSi2相的硅化钴层比具有CoSi的硅化钴层更稳定，并且其电阻比具有CoSi的硅化钴层的电阻低。
在形成金属硅化物层225之后，优选通过剥离工艺将未反应而保留的金属层、TiN层和Ti层去除。据此，形成包括用于低电阻布线的金属硅化物层225。
通过参照图5A至图5F描述的工艺，NAND快闪存储器件的栅图案G包括：在有源区A之上的隧道绝缘层203上彼此被纵向地间隔开的多个电荷陷阱层图案205a；形成在电荷陷阱层图案205a和隔离结构上的第一电介质层213a；形成在第一电介质层213a上并且彼此被纵向地间隔开的多个控制栅图案227；以及沿着横向方向形成在控制栅图案227的侧壁上并且与第一电介质层213a耦合的第二电介质层213b。此外，控制栅图案227包括层叠在第一电介质层213a之上的第一控制栅图案215a和金属硅化物层225。此外，第二电介质层213b从电荷陷阱层图案205a起的高度比控制栅图案227从电荷陷阱层图案205a的顶部起的高度更低。
在形成栅图案G之后，执行例如在整个表面上形成第二电介质间层(未示出)的后续工艺。
在本说明书的第二示例性实施例中，在电荷陷阱层的侧壁上不形成非必要的电介质层的区域。因此，在电荷陷阱层的侧壁上不形成电介质围栏。
在本说明书的第二示例性实施例中，如上所述由于在电荷陷阱层的侧壁上不形成电介质围栏，因此电介质层不需要被过度刻蚀以去除电介质围栏。因此，可以改善由于电介质层的过度刻蚀工艺的原因损失隔离结构的EFH的现象。
在本说明书的第二示例性实施例中，第二电介质层保留在第一控制栅图案的侧壁上。据此，能够防止金属硅化物层被过度地形成，并且能够保证防止控制栅图案倒塌的支撑力。
如上所述，根据本发明，在电荷陷阱层的侧壁上不形成电介质围栏，并且能够改善隔离结构的EFH的损失。因此，可以改善由电介质围栏引起的器件的故障和隔离结构的EFH损失。
Claims (19)
1.一种非易失性存储器件的图案，包括：
限定沿着纵向方向延伸的有源区的半导体衬底；
形成在所述有源区之间的隔离结构；
形成在所述有源区上的隧道绝缘层；
形成在所述隧道绝缘层上的电荷陷阱层；
形成在所述电荷陷阱层和所述隔离结构上的第一电介质层，其中所述第一电介质层沿着横向方向延伸；
形成在所述第一电介质层上的控制栅层，其中所述控制栅层沿着横向方向延伸；以及
沿着横向方向形成在所述控制栅层的侧壁上并且与所述第一电介质层耦合的第二电介质层。
2.如权利要求1所述的图案，其中与所述控制栅层交迭的隔离结构比所述隧道绝缘层更高，并且比所述电荷陷阱层的上表面更低。
3.如权利要求2所述的图案，其中所述第一电介质层在突出得比所述隔离结构更高的电荷陷阱层的侧壁上形成并延伸。
4.如权利要求1所述的图案，其中所述第一电介质层和第二电介质层包括氮化物层。
5.如权利要求1所述的图案，其中所述第二电介质层从电荷陷阱层起的高度小于或等于所述控制栅层的高度。
6.如权利要求1所述的图案，其中所述控制栅层包括层叠在所述第一电介质层之上的金属硅化物层和多晶硅层。
7.如权利要求6所述的图案，其中所述金属硅化物层包括二硅化钴层。
8.一种形成非易失性存储器件的图案的方法，包括：
提供限定沿着纵向方向延伸的有源区的半导体衬底、所述有源区之间的隔离结构以及层叠在所述有源区之上的隧道绝缘层和电荷陷阱层；
在所述电荷陷阱层和所述隔离结构之上形成沿着纵向方向彼此间隔开的多个辅助图案，以便沿着横向方向暴露出所述电荷陷阱层和所述隔离结构；
在被所述辅助图案暴露出的电荷陷阱层和隔离结构之上以及所述辅助图案的表面上形成电介质层；
在所述电介质层上形成第一控制栅层；
将所述第一控制栅层和所述电介质层抛光以暴露出所述辅助图案；以及
去除所述辅助图案以暴露出所述电荷陷阱层。
9.如权利要求8所述的方法，其中所述电介质层包括氮化物层。
10.如权利要求8所述的方法，在形成所述电介质层之前还包括通过刻蚀被所述辅助图案暴露出的隔离结构来降低所述隔离结构。
11.如权利要求10所述的方法，其中当降低所述隔离结构时，所述隔离结构比所述隧道绝缘层更高，但是比所述电荷陷阱层的上表面更低。
12.如权利要求8所述的方法，在去除所述辅助图案之后还包括通过刻蚀所述电介质层被暴露出的部分使所述第一控制栅层的侧壁暴露出来。
13.如权利要求12所述的方法，包括：当暴露出所述第一控制栅层的侧壁时，使所述第一控制栅层的侧壁从所述第一控制栅层的顶部起暴露出所述电荷陷阱层的厚度或比所述电荷陷阱层的厚度更大的厚度。
14.如权利要求12所述的方法，在暴露出所述第一控制栅层的侧壁之后，还包括通过使用所述第一控制栅层和所述电介质层作为刻蚀掩模来刻蚀所述电荷陷阱层被暴露出的部分。
15.如权利要求14所述的方法，包括：当刻蚀所述电荷陷阱层被暴露出的部分时，刻蚀所述第一控制栅层，其中所述第一控制栅层具有减小的厚度。
16.如权利要求14所述的方法，在刻蚀所述电荷陷阱层被暴露出的部分之后，还包括：
在所述半导体衬底之上形成电介质间层；
通过刻蚀所述电介质间层使所述第一控制栅层暴露出来；
在所述第一控制栅层被暴露出的部分上形成金属层；
通过使所述金属层与所述第一控制栅层反应来形成包括金属硅化物层的第二控制栅层；以及
在形成所述金属硅化物层之后去除剩余的金属层。
17.如权利要求16所述的方法，包括：当通过刻蚀电介质间层暴露出所述第一控制栅层时，刻蚀所述电介质间层以暴露出所述第一控制栅层的侧壁。
18.如权利要求16所述的方法，包括：当暴露出所述电介质层时，由于所述电介质间层与所述电介质层之间的刻蚀选择性不同的原因而停止电介质间层的刻蚀。
19.如权利要求16所述的方法，其中所述第一控制栅层包括多晶硅，而所述金属层包括钴。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100014120A KR101104515B1 (ko) | 2010-02-17 | 2010-02-17 | 불휘발성 메모리 소자의 패턴 및 그 형성방법 |
| KR10-2010-0014120 | 2010-02-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102194825A true CN102194825A (zh) | 2011-09-21 |
| CN102194825B CN102194825B (zh) | 2015-03-11 |
Family
ID=44369046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110039656.0A Expired - Fee Related CN102194825B (zh) | 2010-02-17 | 2011-02-17 | 非易失性存储器件的图案及其形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US8318591B2 (zh) |
| KR (1) | KR101104515B1 (zh) |
| CN (1) | CN102194825B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103779402A (zh) * | 2012-10-26 | 2014-05-07 | 旺宏电子股份有限公司 | 半导体结构与其制造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012019020A (ja) * | 2010-07-07 | 2012-01-26 | Toshiba Corp | 不揮発性記憶装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050002424A (ko) * | 2003-06-30 | 2005-01-07 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| KR20060133166A (ko) * | 2005-06-20 | 2006-12-26 | 삼성전자주식회사 | 불휘발성 메모리 장치의 게이트 형성 방법 |
| KR20070067456A (ko) * | 2005-12-23 | 2007-06-28 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 및 그의 제조방법 |
| CN101017799A (zh) * | 2006-02-07 | 2007-08-15 | 海力士半导体有限公司 | 快闪存储器件的制造方法 |
| JP2008192905A (ja) * | 2007-02-06 | 2008-08-21 | Toshiba Corp | スタックゲート型不揮発性半導体メモリ、及びその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4845917B2 (ja) * | 2008-03-28 | 2011-12-28 | 株式会社東芝 | 半導体装置の製造方法 |
-
2010
- 2010-02-17 KR KR1020100014120A patent/KR101104515B1/ko not_active IP Right Cessation
-
2011
- 2011-02-16 US US13/028,364 patent/US8318591B2/en not_active Expired - Fee Related
- 2011-02-17 CN CN201110039656.0A patent/CN102194825B/zh not_active Expired - Fee Related
-
2012
- 2012-10-19 US US13/656,120 patent/US8546788B2/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050002424A (ko) * | 2003-06-30 | 2005-01-07 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| KR20060133166A (ko) * | 2005-06-20 | 2006-12-26 | 삼성전자주식회사 | 불휘발성 메모리 장치의 게이트 형성 방법 |
| KR20070067456A (ko) * | 2005-12-23 | 2007-06-28 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 및 그의 제조방법 |
| CN101017799A (zh) * | 2006-02-07 | 2007-08-15 | 海力士半导体有限公司 | 快闪存储器件的制造方法 |
| JP2008192905A (ja) * | 2007-02-06 | 2008-08-21 | Toshiba Corp | スタックゲート型不揮発性半導体メモリ、及びその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103779402A (zh) * | 2012-10-26 | 2014-05-07 | 旺宏电子股份有限公司 | 半导体结构与其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US8546788B2 (en) | 2013-10-01 |
| US20110198683A1 (en) | 2011-08-18 |
| CN102194825B (zh) | 2015-03-11 |
| KR101104515B1 (ko) | 2012-01-12 |
| US20130087847A1 (en) | 2013-04-11 |
| KR20110094602A (ko) | 2011-08-24 |
| US8318591B2 (en) | 2012-11-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101996950B (zh) | 半导体器件及其制造方法 | |
| US7829931B2 (en) | Nonvolatile memory devices having control electrodes configured to inhibit parasitic coupling capacitance | |
| US7205602B2 (en) | Method to improve the coupling ratio of top gate to floating gate in flash | |
| CN101026129B (zh) | 非易失性存储器件及其制造方法 | |
| CN102800689A (zh) | 非易失性存储器件及其制造方法 | |
| JP2009267208A (ja) | 半導体装置及びその製造方法 | |
| CN101515585B (zh) | 快闪存储器件及其制造方法 | |
| CN103178019B (zh) | 嵌入式闪存的字线的制造方法 | |
| US6965144B2 (en) | Structure and fabricating method with self-aligned bit line contact to word line in split gate flash | |
| US20070023823A1 (en) | Nonvolatile semiconductor memory device and related method | |
| CN101630684A (zh) | 半导体存储器件及其制造方法 | |
| CN100477169C (zh) | 与非闪存装置的制造方法 | |
| CN102194825B (zh) | 非易失性存储器件的图案及其形成方法 | |
| CN101667559B (zh) | 制造非易失性存储器件的方法 | |
| US20100163953A1 (en) | Semiconductor device and method of manufacturing the same | |
| KR100914810B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| CN102768979A (zh) | 制造非易失性存储器件的方法 | |
| CN101656228A (zh) | 半导体结构与绝缘结构的形成方法 | |
| CN105304571B (zh) | 记忆元件的制造方法 | |
| CN100418209C (zh) | 非挥发性存储器的制造方法 | |
| JP4829144B2 (ja) | 半導体装置及びその製造方法 | |
| JP5691412B2 (ja) | 半導体装置及びその製造方法 | |
| CN113488478A (zh) | NORD Flash器件及其制作方法 | |
| CN100468700C (zh) | 非挥发性存储器的制造方法 | |
| CN101174560A (zh) | 自对准堆叠栅极及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20150311 Termination date: 20170217 |