KR101378011B1 - 비휘발성 메모리 소자, 이의 제조 방법 및 이를 포함하는반도체 소자 - Google Patents
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Abstract
비휘발성 메모리 소자, 그 제조 방법 및 이를 포함하는 반도체 소자에서, 상기 비휘발성 메모리 소자는 기판 상에 구비되고, 하부 폭에 비해 상부 폭이 넓은 구조의 플로팅 게이트 전극과, 상기 기판 표면으로부터 돌출되고, 상기 돌출되는 부위 사이에 상기 플로팅 게이트 전극이 놓여지고, 상기 플로팅 게이트 전극의 상부 표면보다 상기 돌출된 부분의 표면이 더 낮은 소자 분리막 패턴과, 상기 플로팅 게이트 전극 및 소자 분리막 패턴을 덮는 유전막 패턴 및 상기 유전막 패턴 상에 구비되는 콘트롤 게이트 전극을 포함한다. 상기 비휘발성 메모리 소자는 커플링율이 높고 이웃하는 셀 간의 간섭이 감소된다.
Description
본 발명은 비휘발성 메모리 소자, 이의 제조방법 및 이를 포함하는 반도체 소자에 관한 것으로, 보다 상세하게는 NAND형 플래시 메모리 소자 및 이의 제조방법에 관한 것이다.
반도체 메모리 소자는 일반적으로 DRAM(Dynamic Random Access Memory) 장치 및 SRAM(Static Random Access Memory) 장치와 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile) 메모리 소자와 시간이 지나도 그 데이터를 계속하여 유지할 수 있는 비휘발성(non-volatile) 메모리 소자로 크게 구분할 수 있다. 이러한 비휘발성 메모리 소자로서 전기적으로 데이터의 입·출력이 가능한 EEPROM(Electrically Erasable and Programmable ROM) 및 플래시(flash) 메모리 소자가 개발되어 있다. 상기 플래시 메모리 소자는 고속으로 전기적 소거가 가능한 EEPROM 장치의 진보된 형태로서, F-N 터널링(Fowler-Nordheim tunneling) 또는 열전자 주입(hot electron injection)에 의해 전기적으로 데이터의 입·출력을 제어 하는 장치이다.
상기 플래시 메모리 소자를 회로적 관점에서 살펴보면, N개의 셀 트랜지스터들이 직렬로 연결되어 단위 스트링(string)을 이루고 이러한 단위 스트링들이 비트 라인(bit line)과 접지 라인(ground line) 사이에 병렬로 연결되어 있는 구조를 갖는 NAND형 플래시 메모리 소자와 각각의 셀 트랜지스터들이 비트 라인과 접지 라인 사이에 병렬로 연결되어 있는 구조를 갖는 NOR형 플래시 메모리 소자로 구분할 수 있다. 상기 NOR형 플래시 메모리 소자는 고속 동작에 유리한 반면, 상기 NAND형 플래시 메모리 소자는 고집적화에 유리하다.
상기 NAND형 플래시 메모리 소자는 메모리 셀의 집적도가 증가함에 따라, 공정 불량이 빈번하게 발생되고 있으며, 상기 메모리 셀의 동작 특성이 나빠지는 등의 문제가 발생되고 있다.
구체적으로, 상기 액티브 영역들 간의 간격이 감소됨에 따라 상기 플로팅 게이트들 사이의 공간이 매우 감소된다. 때문에, 상기 플로팅 게이트들 사이에 형성되어 있는 유전막 상에 콘트롤 게이트 전극용 도전막을 보이드 없이 형성하는 것이 매우 어려워지고 있다.
이러한 문제를 해결하기 위하여, 상기 유전막의 상부면을 평탄하게 형성한 후 콘트롤 게이트용 도전막을 형성할 수도 있다. 그러나, 이 경우에는 상기 플로팅 게이트 전극의 측벽과 상기 콘트롤 게이트 전극 간의 측벽 커플링 커패시터가 생성되지 않으므로 커플링율이 감소되는 문제가 있다.
한편, 콘트롤 게이트 전극에 쓰기 전압 (Vcg)이 인가되었을 때의 플로팅 게 이트 전극의 전압(Vfg, potential)은 다음의 두 식에서 기술되는 커패시턴스 커플링에 의해 계산되어진다.
Vfg = Cr(Vcg - Vtb - Vbt0) -------(1)
Cr = Cip/(Cip + Ctun) ------------(2)
여기서 Vt는 셀 트랜지스터의 문턱전압이고, Vt0는 플로팅 게이트 전극에 전하들이 없을 때의 문턱전압이고, Cr은 메모리 셀에서 커패시턴스 커플링 율이다. 식 2를 살펴보면, 커패시턴스 커플링율은 콘트롤 게이트 전극과 플로팅 게이트 전극 사이의 커패시턴스(Cip)와 플로팅 게이트 전극과 기판 사이의 커패시턴스(Ctun)에 영향을 받는다.
상기 플로팅 게이트 전극(Vfg)의 전압이 상승됨에 따라, 터널 절연막에 의한 전계가 상승되고, 상기 플로팅 게이트 전극으로 전하의 주입이 용이하게 된다. 또한, 상기 식에도 개시되어 있는 것과 같이, 콘트롤 게이트 전압(Vfg)이 고정되어 있을 때, 상기 플로팅 게이트 전극의 전압(Vfg)은 커플링율에 비례하여 증가하게 된다. 즉, 상기 커패시턴스 커플링율(Cr)이 증가되면, 상기 콘트롤 게이트 전극의 쓰기 전압(potenteal)이 감소된다 하더라도 전하들이 이동할 수 있을 정도로 충분하게 플로팅 게이트 전극의 전압이 증가될 수 있다. 그러므로, 쓰기 전압을 감소시킬 수 있다.
설명한 것과 같이, 상기 커패시턴스 커플링율(Cr)을 증가시키기 위해서는 콘트롤 게이트 전극과 플로팅 게이트 전극 사이의 커패시턴스(Cip)를 증가시켜야 한다. 이를 위하여, 상기 콘트롤 게이트 전극과 대향하는 부위의 상기 플로팅 게이트 전극 의 표면적을 증가시켜야 한다. 그러나, 상기 플로팅 게이트 전극의 표면적을 증가시키기 위하여 상기 플로팅 게이트 전극의 선폭을 증가시키는 경우, 이웃하는 플로팅 게이트들 간의 간격이 매우 감소하게 된다. 때문에, 상기 이웃하는 플로팅 게이트 전극 간의 간섭(interference)이 발생되어 동작 특성이 나빠지게 된다.
따라서, 본 발명의 제1 목적은 높은 커플링율을 가지면서 이웃하는 셀들 간의 간섭이 감소되는 비휘발성 메모리 소자를 제공하는데 있다.
본 발명의 제2 목적은 상기 비휘발성 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명의 제3 목적은 상기 비휘발성 메모리 소자를 포함하는 반도체 소자를 제공하는데 있다.
상기한 제1 목적을 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는, 반도체 기판과, 상기 기판 상에 구비되고, 하부 폭에 비해 상부 폭이 넓은 구조의 플로팅 게이트 전극과, 상기 기판 표면으로부터 돌출되고, 상기 돌출되는 부위 사이에 상기 플로팅 게이트 전극이 놓여지고, 상기 플로팅 게이트 전극의 상부 표면보다 상기 돌출된 부분의 표면이 더 높은 소자 분리막 패턴과, 상기 플로팅 게이트 전극 및 소자 분리막 패턴을 덮는 유전막 패턴 및 상기 유전막 패턴 상에 구비되는 콘트롤 게이트 전극을 포함한다.
상기한 제1 목적을 달성하기 위하여 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자는, 반도체 기판과, 상기 기판 상에 구비되고, 하부 폭에 비해 상부 폭이 넓은 구조의 플로팅 게이트 전극과, 상기 기판 표면으로부터 돌출되고, 상기 돌출되는 부위 사이에 상기 플로팅 게이트 전극이 놓여지고, 상기 플로팅 게이트 전 극의 상부 표면보다 상기 돌출된 부분의 표면이 더 낮게 위치함으로써 상기 플로팅 게이트 전극 사이에 개구부를 생성시키는 소자 분리막 패턴과, 상기 플로팅 게이트 전극 및 소자 분리막 패턴을 덮고, 상기 개구부의 적어도 일부를 채우는 유전막 패턴 및 상기 유전막 패턴 상에 구비되는 콘트롤 게이트 전극을 포함한다.
상기한 제1 목적을 달성하기 위하여 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자는, 돌출 부위를 갖는 반도체 기판과, 상기 기판에서 적어도 하나의 돌출 부위를 덮도록 형성된 터널 절연막 패턴과, 상기 터널 절연막 패턴 상에 구비되고, 하부 폭에 비해 상부 폭이 더 넓은 형상을 갖고, 상기 하부 폭은 상기 터널 절연막 패턴의 폭보다 좁은 형상을 갖는 플로팅 게이트 전극과, 상기 기판으로부터 돌출되고 상기 돌출되는 부위의 사이에 상기 플로팅 게이트 전극이 놓여지도록 형성된 소자 분리막 패턴과, 상기 플로팅 게이트 전극 및 소자 분리막 패턴 상에 구비되는 유전막 패턴 및 상기 유전막 패턴 상에 구비되는 콘트롤 게이트 전극을 포함한다.
상기한 제2 목적을 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법으로, 먼저 마스크 패턴을 사용하여 기판 상에 도전막 패턴을 형성한다. 상기 도전막 패턴의 하부가 상기 도전막 패턴의 상부보다 넓은 폭을 갖도록 상기 도전막 패턴의 하부를 식각하여 예비 플로팅 게이트 패턴을 형성한다. 상기 기판을 덮는 절연막을 형성한다. 상기 마스크 패턴이 노출되도록 상기 절연막의 일부를 제거하여 소자 분리막 패턴을 형성한다. 상기 예비 플로팅 게이트 패턴이 노출되어 상기 소자 분리막 패턴에 의해 정의되는 개구부가 생성되도록 상기 마 스크 패턴을 식각한다. 상기 개구부의 적어도 일부를 채우면서 상기 소자 분리막 패턴 및 예비 플로팅 게이트 패턴 상에 유전막을 형성한다. 상기 유전막 상에 콘트롤 게이트 전극을 형성한다. 다음에, 상기 유전막 및 예비 플로팅 게이트 패턴의 일부를 식각하여 유전막 패턴 및 플로팅 게이트 전극을 형성한다.
상기한 제2 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법으로, 먼저 마스크 패턴을 사용하여 기판 상에 하부 도전막 패턴을 형성한다. 상기 기판을 덮는 절연막을 형성한다. 상기 마스크 패턴이 노출되도록 상기 절연막의 일부를 제거하여 소자 분리막 패턴을 형성한다. 상기 하부 도전막 패턴이 노출되고 상기 소자 분리막 패턴에 의해 정의되는 제1 개구부가 생성되도록 상기 마스크 패턴을 제거한다. 상기 개구부의 적어도 일부를 채우면서 상기 기판 및 하부 도전막 패턴 상에 상부 도전막을 형성한다. 상기 상부 도전막이 노출되고 상기 소자 분리막 패턴에 의해 정의되는 제2 개구부가 생성되도록 상부 도전막을 식각하여 상부 도전막 패턴을 형성한다. 상기 제2 개구부의 적어도 일부를 채우면서 상기 상부 도전막 패턴 및 소자 분리막 패턴 상에 유전막을 형성한다. 상기 유전막 상에 콘트롤 게이트 전극을 형성한다. 다음에, 상기 유전막, 상부 도전막 패턴 및 하부 도전막 패턴의 일부를 식각하여 유전막 패턴 및 플로팅 게이트 전극을 형성한다.
상기한 제3 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 소자는, 기판, 상기 기판 상에 구비되고, 하부의 폭에 비해 상부의 폭이 더 넓은 형상을 갖는 플로팅 게이트 전극, 상기 기판으로부터 돌출되고, 상기 돌출된 부분의 사 이에 상기 플로팅 게이트 전극이 놓여지도록 위치하고, 상기 플로팅 게이트 전극의 상부 표면보다 상기 돌출된 부분의 표면이 더 낮은 소자 분리막 패턴, 상기 소자 분리막 패턴과 상기 플로팅 게이트 전극을 덮는 유전막 및 상기 유전막 상에 형성된 콘트롤 게이트 전극을 포함하는 각 메모리 셀들을 포함한다.
상기한 제3 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자는, 기판, 상기 기판 상에 구비되고, 하부의 폭에 비해 상부의 폭이 더 넓은 형상을 갖는 플로팅 게이트 전극, 상기 기판 내에 형성되고, 기판으로부터 돌출되고, 상기 돌출부 사이에 상기 플로팅 게이트 전극이 놓여지도록 위치되고, 상기 플로팅 게이트 전극의 상부 표면보다 상기 돌출 부의 표면이 더 낮은 제1 절연막 패턴, 상기 제1 절연막 패턴과 상기 플로팅 게이트 전극을 덮는 유전막 및 상기 유전막 상에 형성된 콘트롤 게이트 전극을 포함하는 각 메모리 셀들로 구성된 메모리 어레이를 포함하는 메모리 소자와, 상기 메모리 어레이에 데이터를 쓰거나, 상기 메모리 어레이로부터 데이터를 읽기 위한 콘트롤 회로 및 상기 메모리 소자를 콘트롤하기 위한 메모리 콘트롤러를 포함한다.
상기한 제3 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자는, 중앙 처리 유닛 및 상기 중앙 처리 유닛에 연결되는 메모리 소자를 포함하고, 상기 메모리 소자는 기판, 상기 기판 상에 구비되고, 하부의 폭에 비해 상부의 폭이 더 넓은 형상을 갖는 플로팅 게이트 구조, 상기 기판 내에 형성되고, 기판으로부터 돌출되고, 상기 돌출되는 부분의 사이에 상기 플로팅 게이트 구조가 놓여지도록 위치되고, 상기 플로팅 게이트 구조의 상부 표면보다 상기 돌출된 부분의 표 면이 더 낮은 제1 절연막 패턴, 상기 제1 절연막 패턴과 상기 플로팅 게이트 구조를 덮는 유전막 및 상기 유전막 상에 형성된 콘트롤 게이트 전극을 포함하는 각 메모리 셀들로 구성된 메모리 어레이 및 상기 메모리 어레이에 데이터를 쓰거나, 상기 메모리 어레이로부터 데이터를 읽기 위한 콘트롤 회로를 포함한다.
상기 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는 하부 및 상부 플로팅 게이트의 폭이 서로 다르므로, 플로팅 게이트 전극들 사이에 발생되는 간섭 현상이 감소되고, 커플링율이 높아진다. 이로 인해, 상기 비휘발성 메모리 소자의 동작 특성이 양호해진다.
또한, 간단한 공정의 추가만으로 상기한 비휘발성 메모리 소자를 제조할 수 있다. 때문에 상기 비휘발성 메모리 소자를 제조하는데 소요되는 비용이 크게 증가되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 비휘발성 메모리 소자에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 패턴 또는 전극들의 치수는 본 발명의 명확성을 기 하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 패턴 또는 전극들이 기판, 각 층(막), 패턴 또는 전극들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 패턴 또는 전극들이 직접 기판, 각 층(막), 패턴 또는 전극들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 패턴, 다른 패드 또는 다른 전극들이 기판 상에 추가적으로 형성될 수 있다. 또한, 층(막)들이 "제1" 및/또는 "제2"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막)들을 구분하기 위한 것이다. 따라서 "제1" 및/또는 "제2"는 각 층(막)들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
실시예
1
도 1은 본 발명의 실시예 1에 따른 NAND형 플래시 메모리 소자의 사시도이다. 도 2는 본 발명의 실시예 1에 따른 NAND형 플래시 메모리 소자의 단면도이다.
도 1 및 2를 참조하면, 단결정 실리콘과 같은 반도체 물질로 이루어지는 기판(100)이 구비된다. 상기 반도체 기판(100)에서 소자 분리 영역에 해당되는 부위에는 트렌치들이 형성되어 있다. 상기 트렌치들은 나란하게 제1 방향으로 연장되는 형상을 갖는다.
상기 트렌치 내벽에는 내벽 산화막(112)이 형성되어 있다. 상기 내벽 산화막(112)은 열산화 공정에 의해 형성된 실리콘 산화물로 이루어질 수 있다. 상기 트렌치 내부에는 절연물질이 채워진 형태의 소자 분리막 패턴(114a)이 구비된다. 상 기 소자 분리막 패턴(114a)은 화학기상증착공정에 의해 형성된 실리콘 산화물로 이루어질 수 있다.
상기 소자 분리막 패턴(114a)에 의해 상기 반도체 기판(100)은 액티브 영역 및 소자 분리 영역으로 구분된다. 상기 액티브 영역 및 소자 분리 영역은 제1 방향으로 연장되는 라인 형상을 갖고 서로 번갈아가며 나란하게 배치된다.
또한, 상기 소자 분리막 패턴(114a)은 상기 반도체 기판(100) 표면으로부터 돌출된 상부면을 갖는다. 구체적으로, 상기 소자 분리막 패턴(114a)의 상부면은 플로팅 게이트 전극(107a)의 상부면보다 높게 위치하게 된다.
상기 액티브 영역 상에는 터널 절연막 패턴(102a)이 구비된다. 상기 터널 절연막 패턴(102a)은 열산화 공정에 의해 형성된 실리콘 산화물로 이루어질 수 있다.
상기 터널 절연막 패턴(102a) 상에는 제1 폭을 갖는 하부 플로팅 게이트(104c)와, 상기 제1 폭보다 넓은 제2 폭을 갖는 상부 플로팅 게이트(106b)가 적층된 형태를 갖는 플로팅 게이트 전극(107a)이 구비된다. 즉, 상기 플로팅 게이트 전극(107a)은 T자 형상을 갖게 된다.
상기 하부 플로팅 게이트(104c)는 상기 터널 절연막 패턴(102a)의 폭보다 좁은 제1 폭을 갖는다. 즉, 상기 하부 플로팅 게이트(104c)는 상기 액티브 영역의 폭보다 좁은 폭을 갖게 된다. 상기 하부 플로팅 게이트(104c)는 폴리실리콘으로 이루어질 수 있다.
상기 하부 플로팅 게이트(104c) 상에는 상기 제1 폭보다 넓은 제2 폭을 갖는 상부 플로팅 게이트(106b)가 구비된다. 이 때, 상기 제2 폭은 상기 액티브 영역의 폭과 동일한 폭을 갖거나 또는 상기 액티브 영역에 비해 좁은 폭을 가질 수 있다.
본 실시예에서, 상기 상부 플로팅 게이트(106b)는 하부 플로팅 게이트(104c)와 다른 물질로 이루어진다. 상기 상부 플로팅 게이트(106b)는 상기 하부 플로팅 게이트(104c)와의 식각 선택비가 높은 도전 물질로 이루어지는 것이 바람직하다. 구체적으로, 상기 하부 플로팅 게이트(104c)가 폴리실리콘으로 이루어지는 경우, 상기 상부 플로팅 게이트(106b)는 금속 물질로 이루어질 수 있다. 상기 상부 플로팅 게이트(106b)로 사용될 수 있는 금속 물질의 예로는 탄탈륨, 탄탈륨 질화물, 티타늄, 티타늄 질화물 등을 들 수 있다.
상기와 같이, 하부 플로팅 게이트(104c)의 제1 폭이 상기 액티브 영역의 폭보다 작기 때문에 터널 절연막 패턴(102a)과의 접촉 면적이 감소되어 터널 절연막패턴에서의 커패시턴스가 감소된다. 또한, 상기 상부 플로팅 게이트(106b)의 제2 폭이 상기 제1 폭에 비해 상대적으로 넓기 때문에 상기 상부 플로팅 게이트(106b)와 유전막 패턴(120a)이 접촉되는 면적이 증가된다. 이로 인해 유전막 패턴(120a)에서의 커패시턴스가 증가한다. 이로 인해, 비휘발성 메모리 소자의 커플링율이 높아지게 된다.
상기 플로팅 게이트 전극(107a) 상에는 유전막 패턴(120a)이 구비된다. 상기 유전막 패턴(120a)은 실리콘 산화물에 비해 높은 유전율을 갖는 고유전 산화물로 이루어질 수 있다. 또는, 상기 유전막 패턴(120a)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물이 적층된 형상을 가질 수 있다. 상기 고유전 산화물의 예로는 하프늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등을 등 수 있다.
도시된 것과 같이, 상기 유전막 패턴(120a)은 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 가질 수 있다. 그러나, 이와는 달리, 상기 유전막 패턴(120a)은 고립된 패턴 형태를 가지면서 상기 플로팅 게이트 전극(107a) 상에만 형성될 수도 있다.
상기 유전막 패턴(120a) 상에 구비되는 콘트롤 게이트 전극이 상기 플로팅 게이트 전극 사이 부위에 형성되지 않도록 하기 위하여, 상기 유전막 패턴(120a)의 상부면은 평탄하게 형성되는 것이 바람직하다.
그런데, 상기 유전막 패턴(120a)의 상부면이 평탄하고, 상기 소자 분리막 패턴(114a)의 상부면이 상기 플로팅 게이트 전극(107a)의 상부면보다 높게 위치하기 때문에, 상기 플로팅 게이트 전극(107a) 상에 위치하는 유전막 패턴(120a)과 상기 소자 분리막 패턴(114a) 상에 위치하는 유전막 패턴(120a)의 두께가 서로 달라지게 된다. 즉, 상기 플로팅 게이트 전극(107a) 상에 위치하는 유전막 패턴(120a)은 제1 두께를 갖고, 상기 소자 분리막 패턴(114a) 상에 위치하는 유전막 패턴(120a)은 상기 제1 두께보다 얇은 제2 두께를 갖는다.
이와 같이, 상기 소자 분리막 패턴(114a)의 상부면이 상기 플로팅 게이트 전극(107a)의 상부면보다 높게 형성되어 있으므로, 이웃하고 있는 상기 플로팅 게이트 전극(107a)들이 서로 대향하는 부위에는 고유전율을 갖는 유전막 패턴(120a)이 형성되어 있지 않게 된다. 때문에, 상기 플로팅 게이트 전극(107a)들이 사이에 고유전율을 갖는 막이 구비됨으로써 발생하는 간섭 현상을 감소시킬 수 있다.
상기 유전막 패턴(120a) 상에 콘트롤 게이트 전극(122a)이 구비된다. 상기 콘트롤 게이트 전극(122a)은 상기 제2 방향으로 연장되는 라인 형상을 갖는다.
상기 콘트롤 게이트 전극(122a)으로 사용될 수 있는 도전 물질은 폴리실리콘, 금속, 금속 질화물 등을 들 수 있다. 이들은 단독 또는 2 이상으로 적층된 구조를 가질 수 있다.
도 3 내지 도 12는 본 발명의 실시예 1에 따른 NAND형 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 반도체 기판(100) 상에 터널 절연막(102)을 형성한다. 상기 터널 절연막(102)은 산화물로 이루어질 수 있다. 구체적으로, 상기 터널 절연막(102)은 약 10Å 내지 100Å 정도의 두께를 갖는 실리콘 산화물로 이루어질 수 있다. 구체적으로, 상기 터널 절연막은 약 80Å 정도의 두께로 형성될 수 있다. 상기 실리콘 산화물은 열산화 공정을 통해 형성될 수 있다.
상기 터널 절연막(102) 상에 플로팅 게이트 전극의 하부 플로팅 게이트로 사용되기 위한 제1 도전막(104)을 형성한다. 상기 제1 도전막(104)은 불순물이 도핑된 폴리실리콘을 저압 화학 기상 증착 공정을 통해 증착시켜 형성할 수 있다.
상기 제1 도전막(104) 상에 상기 제1 도전막(104)과 다른 도전 물질을 증착시켜 제2 도전막(106)을 형성한다. 상기 제2 도전막(106)은 상기 제1 도전막(104)과의 식각 선택비가 높은 도전 물질로 형성되어야 한다. 상기 제2 도전막(106)은 플로팅 게이트 전극의 상부 플로팅 게이트로 사용된다.
상기 제1 도전막(104)이 폴리실리콘막으로 형성된 경우에, 상기 제2 도전 막(106)은 금속 물질로 형성될 수 있다. 상기 제2 도전막(106)으로 사용될 수 있는 금속 물질의 예로는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 들 수 있다. 상기 제2 도전막(106)은 저압 화학 기상 증착 공정을 통해 형성할 수 있다.
상기 제1 및 제2 도전막(104, 106)의 적층 두께가 두꺼우면 상기 플로팅 게이트 전극의 두께가 두꺼워져 이웃하는 플로팅 게이트 전극들 간의 간섭이 발생될 수 있다. 그러므로, 상기 제1 도전막(104) 및 제2 도전막(106)의 적층 두께는 300Å 또는 그 이하인 것이 바람직하다. 예를 들어, 상기 제1 도전막(104) 및 제2 도전막(106)은 각각 30Å 내지 200Å 정도의 두께를 갖도록 형성될 수 있다. 본 실시예에서는 상기 제1 및 제2 도전막을 각각 50Å 정도의 두께로 형성한다.
상기 제2 도전막(106) 상에 하드 마스크막(108)을 형성한다. 상기 하드 마스크막(108)은 실리콘 질화물을 증착시켜 형성할 수 있다. 상기 하드 마스크막은 이 후의 공정에서 소자 분리막 패턴을 형성하기 위한 연마 저지막으로써 사용된다. 그러므로, 상기 하드 마스크막(108)의 두께가 두꺼워질수록 상기 소자 분리막 패턴의 높이도 높아지게 된다.
도 4를 참조하면, 상기 하드 마스크막(108)을 사진 식각 공정을 통해 패터닝함으로써 제1 방향으로 연장되는 라인 형상의 하드 마스크 패턴(108a)을 형성한다. 상기 하드 마스크 패턴(108a)은 플로팅 게이트 전극을 패터닝하고, 액티브 영역 및 소자 분리 영역을 구분하는 역할을 한다.
상기 하드 마스크 패턴(108a)을 식각 마스크로 사용하여 상기 제2 도전막(106) 및 제1 도전막(104)을 순차적으로 식각한다. 상기 식각은 이방성 식각 공 정을 통해 수행되는 것이 바람직하다. 상기 식각 공정을 수행하면, 상기 제1 방향으로 연장되는 예비 하부 도전막 패턴(104a) 및 상부 도전막 패턴(106a)이 형성된다.
도 5를 참조하면, 상기 예비 하부 도전막 패턴(104a)의 측벽 일부가 제거되도록 상기 예비 하부 도전막 패턴(104a)을 등방성 식각한다. 상기 등방성 식각 공정은 습식 식각 공정 또는 케미컬 건식 식각 공정을 통해 수행될 수 있다. 그러나, 상기 예비 하부 도전막 패턴(104a)이 원하는 두께만큼 정확하게 식각되도록 하기 위하여, 식각량(etch rate)의 조절 특성이 우수한 케미컬 건식 식각 공정을 통해 상기 예비 하부 도전막 패턴(104a)을 식각하는 것이 더 바람직하다.
상기 공정을 수행하면, 제1 폭을 갖는 하부 도전막 패턴(104b)과, 상기 제1 폭보다 넓은 제2 폭을 갖는 상부 도전막 패턴(106a)을 포함하는 예비 플로팅 게이트 전극(107)이 형성된다. 상기 예비 플로팅 게이트 전극(107)은 T자 형상을 갖는다.
상기 제1 폭이 지나치게 감소되면 적층 구조가 불안정해질 뿐 아니라, 후속 공정에서 언더컷된 부위에 절연 물질을 채워넣는 것이 어려워진다. 때문에, 상기 제1 폭은 상기 제2 폭에 비해 약 10% 또는 그 이하만큼 감소된 폭을 갖는 것이 바람직하다. 즉, 상기 제1 폭은 상기 제2 폭의 90% 이상인 것이 바람직하다.
도 6을 참조하면, 상기 하드 마스크 패턴(108a)을 식각 마스크로 사용하여 상기 터널 절연막(102) 및 반도체 기판(100)을 식각함으로써, 상기 반도체 기판에 소자 분리용 트렌치(110)를 형성한다.
이 때, 상기 소자 분리용 트렌치(110) 사이에 식각되지 않고 남아있는 기판 부위가 액티브 영역이 되고, 상기 소자 분리용 트렌치(110) 부위는 소자 분리 영역이 된다.
상기 식각되지 않고 남아있는 액티브 영역에는 터널 절연막 패턴(102a) 및 플로팅 게이트 전극(107a)이 적층된다. 또한, 상기 공정을 수행하면, 도시된 것과 같이 상기, 하부 도전막 패턴(104b)은 상기 액티브 영역의 폭보다 좁은 폭을 갖게 된다. 또한, 상기 하부 도전막 패턴(104b)은 상기 터널 절연막 패턴(102a)의 폭보다 좁은 폭을 갖게된다.
도 7을 참조하면, 상기 소자 분리용 트렌치(110) 내벽을 산화시켜 내벽 산화막(112)을 형성한다. 상기 산화 공정을 수행하면, 폴리실리콘으로 형성되는 제1 하부 도전막 패턴(104b)의 측벽에도 실리콘 산화막이 형성된다. 또한, 라디컬 산화 공정을 수행하는 경우에는, 상기 실리콘 질화물로 형성되는 하드 마스크 패턴(108a)의 표면에도 실리콘 산화막이 형성된다.
도 8을 참조하면, 상기 소자 분리용 트렌치(110) 내부를 완전히 채우도록 실리콘 산화물을 증착한다.
상기 소자 분리용 트렌치(110)는 상기 하부 도전막 패턴(104b)이 형성되어 있는 부위가 언더컷(undercut)된 형상을 갖기 때문에, 상기 하부 도전막 패턴(104b)의 측벽과 인접한 부위에는 실리콘 산화물이 매립되기가 어렵다. 그러므로, 상기 실리콘 산화물을 보이드 없이 매립하기 위해서 상기 실리콘 산화물은 갭 필 특성이 우수하여야 한다. 상기 갭필 특성이 우수한 소자 분리용 실리콘 산화물 의 예로는 BPSG, 유동성 산화물(FOX) 및 SOG 물질 등을 들 수 있다. 특히, 상기 SOG 물질들 중에서 폴리실라잔 계열인 TOSZ는 다른 종류의 SOG 물질에 비하여 절연 특성 및 매립 특성이 매우 우수하므로, 소자 분리용 실리콘 산화물로 적합하다.
다른 형태로, 상기 소자 분리용 트렌치(110) 내부에 갭 필 특성이 우수한 BPSG, FOX 또는 SOG 물질을 이용하여 제1 소자 분리막을 형성하고, 이 후에 고밀도 플라즈마(HDP) 산화물을 이용하여 제2 소자 분리막을 형성할 수도 있다. 이 때, 상기 제1 소자 분리막은 적어도 상기 하부 도전막 패턴(104b)이 형성되어 언더컷된 형상을 갖는 부위를 채우도록 형성된다.
도 9를 참조하면, 상기 하드 마스크 패턴(108a)의 상부면이 노출되도록 상기 소자 분리막을 화학기계적 연마 공정을 통해 연마함으로써, 소자 분리막 패턴(114a)을 형성한다. 상기 화학 기계적 연마 공정 시에, 상기 하드 마스크 패턴은 연마 저지막으로 사용된다.
상기 공정을 통해 형성된 소자 분리막 패턴(114a)의 상부면은 상기 예비 플로팅 게이트 전극(107)의 상부면보다 높게 위치하게 된다. 즉, 상기 소자 분리막 패턴(114a)은 상기 예비 플로팅 게이트 전극(107)사이에서 돌출된 형상을 갖게 된다.
도 10을 참조하면, 상기 하드 마스크 패턴(108a)을 제거하여 개구부(116)를 형성한다. 상기 하드 마스크 패턴(108a)을 제거할 때 상기 소자 분리막 패턴(114a) 및 상부 도전막 패턴(106a)의 손상되는 것을 최소화시키기 위하여, 상기 하드 마스크 패턴(108a)은 습식 식각 공정을 통해 제거하는 것이 바람직하다. 또한, 상기 하 드 마스크 패턴(108a)을 제거할 때 상기 소자 분리막 패턴(114a)은 거의 제거되지 않도록 하는 것이 바람직하다.
도 11을 참조하면, 상기 식각 공정을 수행한 후 남아있는 파티클들을 제거하기 위한 세정 공정을 수행한다. 상기 세정 공정은 SC1과 같은 세정액을 이용하여 수행할 수 있다. 여기서, 상기 SC1은 수산화암모늄, 과산화수소 및 물을 포함하는 세정액이다.
한편, 도 10에서 보여지듯이, 상기 개구부의 측벽 부위에는 상기 소자 분리막 패턴(114a)이 배치된다. 그러므로, 상기 세정 공정을 수행하면, 상기 개구부(116)의 측벽 및 상기 소자 분리막 패턴(114a)의 상부면의 일부분이 제거될 수 있다. 그러나, 상기 세정 공정을 수행한 이 후에도, 상기 소자 분리막 패턴(114a)의 상부면이 상기 상부 도전막 패턴(106a)보다 높게 위치하도록 하여야 한다.
상기 세정 공정을 수행하면, 도시된 것과 같이, 상기 개구부(116)의 상부 모서리 부위가 라운드된 형상을 갖게 된다. 상기 개구부(116)의 모서리 부위가 라운드된 형상을 가짐으로써, 후속 공정에서 상기 개구부(116) 표면에 상기 유전막을 균일한 두께로 용이하게 형성할 수 있다.
즉, 상기 세정 공정을 수행한 이 후에도 소자 분리막 패턴(114a)은 상기 하부 도전막 패턴을 노출하는 개구부를 한정하고 있으며, 상기 소자 분리막 패턴의 돌출부 사이에는 예비 플로팅 게이트 전극이 남아있다.
도 12를 참조하면, 상기 개구부(116) 내부를 채우면서 상기 소자 분리막 패턴(114a) 및 상부 도전막 패턴(106a) 상에 유전막(120)을 형성한다. 상기 유전 막(120)은 고유전 물질을 원자층 적층법을 통해 증착시켜 형성할 수 있다. 일 예로, 상기 유전막(120)은 유전율이 7 이상인 물질로써 사용될 수 있다. 상기 유전막(120)으로 사용될 수 있는 고유전 물질의 예로는 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등을 들 수 있다. 이들은 단독 또는 혼합하여 형성될 수 있다.
그러나, 이와는 다르게, 상기 유전막(120)을 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물을 순차적으로 적층시켜 형성할 수도 있다.
도시된 것과 같이, 상기 유전막(120)은 상기 개구부(116)의 표면 프로파일을 따라 형성될 수 있다. 이 경우, 상기 유전막의 상부면은 굴곡을 갖게 된다.
그러나, 이와는 달리 상기 개구부를 충분하게 채우도록 유전막(120)을 형성한 후 상기 유전막의 상부를 연마시켜 평탄한 상부면을 갖도록 할 수 있다. 또한, 상기 소자 분리막 패턴(114a)의 상부면이 노출되도록 상기 유전막(120)을 평탄화함으로써, 상기 유전막(120)이 독립된 패턴 형태를 갖도록 할 수도 있다.
상기 유전막(120) 상에 콘트롤 게이트 전극용 제3 도전막(122)을 형성한다. 상기 제3 도전막(122)은 금속 물질 또는 폴리실리콘으로 형성될 수 있다. 그러나, 상기 제3 도전막(122)은 금속 물질로 형성되는 것이 더 바람직하다. 상기 제3 도전막(122)으로 사용될 수 있는 금속 물질의 예로는 탄탈륨, 탄탈륨 질화물, 티타늄, 티타늄 질화물 등을 들 수 있다. 이들은 단독 또는 혼합하여 형성할 수 있다. 또한, 상기 금속 물질 상에 폴리실리콘막(도시안됨)을 추가적으로 증착시킬 수 있다.
상기 제3 도전막(122)의 상부면이 평탄하지 않은 경우에는, 상기 제3 도전막 의 상부면을 연마하여 평탄화하는 과정을 더 수행할 수 있다.
상기 제3 도전막(122) 상에 상기 제1 방향과 수직한 제2 방향으로 연장되는 하드 마스크 패턴(도시안됨)을 형성한다.
이 후, 도 1에 도시된 것과 같이, 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 제3 도전막(122)을 식각하여 콘트롤 게이트 전극(122a)을 형성한다.
계속하여, 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 유전막(120), 상부 도전막 패턴(106a) 및 하부 도전막 패턴(104b)을 순차적으로 식각함으로써 유전막 패턴(120a), 상부 플로팅 게이트(106b) 및 하부 플로팅 게이트(104c)를 형성한다. 상기 공정을 통해, 고립된 섬 형상을 가지는 상기 하부 플로팅 게이트(104c) 및 상부 플로팅 게이트(106b)로 이루어진 플로팅 게이트 전극(107a)이 완성된다.
이 때, 상기 하부 플로팅 게이트(104c)는 상기 터널 절연막 패턴(102a)의 폭보다 좁은 제1 폭을 갖고, 상기 상부 플로팅 게이트(106b)는 상기 제1 폭보다 넓은 제2 폭을 갖게 된다. 또한, 상기 상부 플로팅 게이트(106b)는 상기 액티브 영역의 폭과 동일한 폭을 갖거나 또는 상기 액티브 영역보다 좁은 폭을 가질 수 있다.
실시예
2
도 13은 본 발명의 실시예 2에 따른 NAND형 플래시 메모리 소자의 단면도이다.
이하에서 설명하는 실시예 2에 따른 메모리 소자는 플로팅 게이트 전극을 이 루는 물질을 제외하고는 실시예 1과 동일하다.
도 13을 참조하면, 반도체 기판(200) 표면으로부터 돌출된 상부면을 갖고 기판을 액티브 영역 및 소자 분리 영역으로 구분하기 위한 소자 분리막 패턴(210)이 구비된다. 소자 분리막 패턴(210)은 기판(200)에 생성된 트렌치 내에 구비되고, 상기 트렌치의 내벽에는 내벽 산화막(208)이 형성되어 있다.
상기 액티브 영역 상에는 터널 절연막 패턴(202a)이 구비된다.
상기 터널 절연막 패턴(202a) 상에 구비되고, 상기 터널 절연막 패턴(202a)의 폭보다 좁은 제1 폭을 갖는 하부 플로팅 게이트(204c)와, 상기 제1 폭보다 넓은 제2 폭을 갖는 상부 플로팅 게이트(214b)를 포함하는 플로팅 게이트 전극(205)이 구비된다.
본 실시예에서는, 상기 하부 플로팅 게이트(204c)와 상부 플로팅 게이트(214b)가 동일한 물질로 이루어진다. 구체적으로, 상기 하부 플로팅 게이트(204c) 및 상부 플로팅 게이트(214b)는 불순물이 도핑된 폴리실리콘으로 형성된다.
상기 플로팅 게이트 전극(205) 상에는 유전막 패턴(220a)이 구비된다. 상기 유전막 패턴(220a)은 상기 소자 분리막 패턴(210) 상으로도 연장되어 있다. 그리고, 상기 유전막 패턴(220a)은 상기 플로팅 게이트 전극(205) 상에서는 제1 두께를 갖고, 상기 소자 분리막 패턴(210) 상에서는 상기 제1 두께보다 얇은 제2 두께를 갖는다.
상기 유전막 패턴(220a) 상에는 콘트롤 게이트 전극(222)이 구비된다.
도 14 내지 도 22는 본 발명의 실시예 2에 따른 NAND형 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 14를 참조하면, 반도체 기판(200) 상에 터널 절연막(202)을 형성한다. 상기 터널 절연막(202)은 약 10Å 내지 100Å 정도의 두께를 갖는 실리콘 산화물로 이루어질 수 있다. 구체적으로, 상기 터널 절연막은 약 80Å 정도의 두께로 형성될 수 있다. 상기 실리콘 산화물은 열산화 공정을 통해 형성될 수 있다.
상기 터널 절연막(202) 상에 하부 플로팅 게이트로 사용되기 위한 제1 도전막(204)을 형성한다. 상기 제1 도전막(204)은 불순물이 도핑된 폴리실리콘을 저압 화학 기상 증착 공정을 통해 증착시켜 형성할 수 있다. 상기 제1 도전막(204)은 30 내지 200Å 정도의 두께를 갖도록 형성될 수 있다. 본 실시예에서는 제1 도전막(204)을 50Å 정도의 두께를 갖도록 형성한다.
상기 제1 도전막(204) 상에 하드 마스크막(206)을 형성한다. 상기 하드 마스크막(206)은 실리콘 질화물을 증착시켜 형성할 수 있다. 상기 하드 마스크막(206)은 소자 분리막 패턴을 형성하기 위한 연마 저지막으로써 사용된다. 그러므로, 상기 하드 마스크막(206)의 두께가 두꺼워질수록 상기 소자 분리막 패턴의 높이도 높아지게 된다.
도 15를 참조하면, 상기 하드 마스크막(206)을 사진 식각 공정을 통해 패터닝함으로써 제1 방향으로 연장되는 라인 형상의 하드 마스크 패턴(206a)을 형성한다. 상기 하드 마스크 패턴(206a)은 플로팅 게이트 전극을 패터닝하고, 액티브 영역 및 소자 분리 영역을 구분하는 역할을 한다.
상기 하드 마스크 패턴(206a)을 식각 마스크로 사용하여 상기 제1 도전막(204)을 순차적으로 식각한다. 상기 공정은 이방성 식각 공정을 통해 수행되는 것이 바람직하다. 상기 식각 공정을 수행하면, 상기 제1 방향으로 연장되는 예비 하부 도전막 패턴(204a)이 형성된다.
도 16을 참조하면, 상기 예비 하부 도전막 패턴(204a)의 측벽 일부가 제거되도록 상기 예비 하부 도전막 패턴(204a)을 등방성 식각한다. 상기 등방성 식각 공정은 습식 식각 공정 또는 케미컬 건식 식각 공정을 통해 수행될 수 있다. 그러나, 상기 예비 하부 도전막 패턴(204a)이 원하는 두께만큼 정확하게 식각되도록 하기 위하여, 식각량(etch rate)의 조절 특성이 우수한 케미컬 건식 식각 공정을 통해 상기 예비 하부 도전막 패턴(204a)을 식각하는 것이 더 바람직하다.
상기 공정을 수행하면, 상기 하드 마스크 패턴(206a)의 선폭보다 좁은 제1 폭을 갖는 하부 도전막 패턴(204b)이 형성된다.
다음에, 상기 하드 마스크 패턴(206a)을 식각 마스크로 사용하여 상기 터널 절연막(202) 및 반도체 기판(100)을 식각함으로써, 터널 절연막 패턴(202a) 및 소자 분리용 트렌치(207)를 형성한다.
이 때, 상기 소자 분리용 트렌치(207) 사이에 식각되지 않고 남아있는 기판 부위가 액티브 영역이 되고, 상기 소자 분리용 트렌치(207) 부위는 소자 분리 영역이 된다.
상기 공정을 수행하면, 도시된 것과 같이 상기 하부 도전막 패턴(204b)은 상기 액티브 영역의 폭보다 좁은 폭을 갖게 된다. 또한, 상기 하부 도전막 패 턴(204b)은 상기 터널 절연막의 폭보다 좁은 폭을 갖게된다.
도 17을 참조하면, 상기 소자 분리용 트렌치(207) 내벽을 열산화시켜 내벽 산화막(208)을 형성한다. 상기 산화 공정을 수행하면, 폴리실리콘으로 형성되는 제1 하부 도전막 패턴(204b)의 측벽에도 실리콘 산화막이 형성된다. 또한, 라디컬 산화 공정을 수행하는 경우에는, 상기 실리콘 질화물로 형성되는 하드 마스크 패턴(206a)의 표면에도 실리콘 산화막이 형성된다.
다음에, 상기 소자 분리용 트렌치(207) 내부를 완전히 채우도록 실리콘 산화물을 증착한다. 상기 소자 분리용 트렌치(207) 내에 상기 실리콘 산화물을 보이드 없이 매립하기 위해서 갭 필 특성이 우수한 산화물이 증착되어야 한다. 상기 갭필 특성이 우수한 소자 분리용 실리콘 산화물의 예로는 BPSG, FOX 및 SOG 물질 등을 들 수 있다. 구체적으로, 폴리실라잔 계열의 SOG 물질인 TOSZ를 소자 분리용 실리콘 산화막으로 사용할 수 있다.
이 후, 상기 하드 마스크 패턴(206a)의 상부면이 노출되도록 상기 소자 분리막을 화학기계적 연마 공정을 통해 연마함으로써, 소자 분리막 패턴(210)을 형성한다. 상기 화학 기계적 연마 공정 시에, 상기 하드 마스크 패턴(206a)은 연마 저지막으로 사용된다. 따라서, 상기 소자 분리막 패턴은 상기 제1 하부 도전막 패턴(204b) 사이에서 상기 제1 하부 도전막 패턴보다 돌출되도록 형성된다.
도 18을 참조하면, 상기 하드 마스크 패턴(206a)을 제거하여 제1 개구부(212)를 형성한다. 상기 하드 마스크 패턴(206a)을 제거할 때 소자 분리막 패턴(210) 및 하부 도전막 패턴(204b)의 손상을 최소화시키기 위하여, 상기 하드 마 스크 패턴(206a)은 습식 식각 공정을 통해 제거하는 것이 바람직하다. 또한, 상기 하드 마스크 패턴(206a)을 제거할 때 상기 소자 분리막 패턴(210)은 거의 제거되지 않도록 하는 것이 바람직하다. 도시된 것과 같이, 상기 소자 분리막 패턴(210)은 상기 제1 개구부(212)의 측벽에 위치하게 된다.
도 19를 참조하면, 상기 제1 개구부(212) 내부를 완전히 매립하면서 상기 소자 분리막 패턴(210) 상에 상기 제1 도전막과 동일한 물질을 증착시켜 제2 도전막(도시안됨)을 형성한다. 상기 제2 도전막은 상부 플로팅 게이트로 사용되기 위한 제1 도전막과 동일한 도전 물질로 형성된다. 본 실시예에서, 상기 제2 도전막은 불순물이 도핑된 폴리실리콘을 저압 화학 기상 증착 공정을 통해 증착시켜 형성할 수 있다.
이 후, 상기 소자 분리막 패턴(210)의 상부면이 노출되도록 상기 제2 도전막을 화학기계적 연마 공정을 통해 연마함으로써, 예비 상부 도전막 패턴(214)을 형성한다. 그 결과, 상기 제1 개구부(212) 내부에는 상기 예비 상부 도전막 패턴(214)만 남게된다.
도 20을 참조하면, 상기 예비 상부 도전막 패턴(214)의 상부면을 일부 제거하여 상기 예비 상부 도전막 패턴(214)보다 얇은 두께를 갖는 상부 도전막 패턴(214a)을 형성한다.
구체적으로, 상기 예비 상부 도전막 패턴(214)을 이방성으로 식각함으로써, 상기 제1 개구부(212)의 일부를 매립하는 상부 도전막 패턴(214a)을 형성할 수 있다. 상기 상부 도전막 패턴(214a)을 형성하면, 상기 소자 분리막 패턴(210) 사이에 제2 개구부(216)가 생성된다.
상기 상부 도전막 패턴(214a)은 30 내지 200Å 정도의 두께를 갖도록 형성될 수 있으며, 본 실시예에서는 약 50Å의 두께를 갖도록 형성된다. 그러나, 상기 하부 도전막 패턴(204b) 및 상부 도전막 패턴(214a)의 두께는 서로 다를 수 있다. 또한, 상기 하부 도전막 패턴(204b) 및 상부 도전막 패턴(214a)이 적층된 전체 두께는 300Å 또는 그 이하인 것이 바람직하다.
한편, 도 18 내지 20의 공정을 수행한 결과 형성된 상기 상부 도전막 패턴(214a)은 상기 하부 도전막 패턴(204a)의 제1 폭보다 더 넓은 제2 폭을 갖는다. 그러므로, 상기 하부 및 상부 도전막 패턴(204a, 214a)을 포함하는 플로팅 게이트 전극은 T자 형상을 갖게된다. 상기 제1 폭은 상기 제2 폭에 비해 약 10% 또는 그 이하만큼 감소된 폭을 갖는 것이 바람직하다. 즉, 상기 제1 폭은 상기 제2 폭의 90% 이상인 것이 바람직하다. 그리고, 상기 상부 도전막 패턴(214a)의 상부면은 상기 소자 분리막 패턴(210)의 돌출된 부위의 상부 표면보다 낮게 위치하게 된다.
도 21을 참조하면, 상기 식각 공정을 수행한 후 남아있는 파티클들을 제거하기 위하여 상기 제2 개구부(216) 내부를 세정한다. 상기 세정 공정은 SC1과 같은 세정액을 이용하여 수행할 수 있다.
상기 세정 공정을 수행하면, 상기 제2 개구부(216)의 측벽 및 상기 소자 분리막 패턴(210)의 상부면의 일부분이 제거될 수 있다. 그러나, 상기 세정 공정을 수행한 이 후에도, 상기 소자 분리막 패턴(210)의 상부면이 상기 상부 도전막 패턴(214a)보다 높게 위치하도록 하여야 한다. 상기 세정 공정을 수행하면, 도시된 것과 같이, 상기 제2 개구부(216)의 상부 모서리 부위가 라운드된 형상을 갖게 된다. 상기 개구부(216)의 모서리 부위가 라운드된 형상을 가짐으로써, 후속 공정에서 상기 제2 개구부(216) 표면에 상기 유전막을 균일한 두께로 용이하게 형성할 수 있다.
즉, 상기 세정 공정을 수행한 이 후에도 소자 분리막 패턴(210)은 상기 하부 도전막 패턴(204a)을 노출하는 제2 개구부(216)를 한정하고 있으며, 상기 소자 분리막 패턴(210)의 돌출부 사이에는 플로팅 게이트 전극이 남아있다.
도 22를 참조하면, 상기 제2 개구부(216) 내부를 채우면서 상기 소자 분리막 패턴(210) 및 상부 도전막 패턴(214a) 상에 유전막(220)을 형성한다.
도시된 것과 같이, 상기 유전막(220)은 상기 제2 개구부(216)의 표면 프로파일을 따라 형성될 수 있다. 이 경우, 상기 유전막(220)의 상부면은 굴곡을 갖게 된다.
그러나, 이와는 달리 상기 제2 개구부(216)를 충분하게 채우도록 유전막(220)을 형성한 후 상기 유전막(220)의 상부를 연마시켜 평탄한 상부면을 갖도록 할 수 있다. 또한, 상기 소자 분리막 패턴(210)의 상부면이 노출되도록 상기 유전막(220)을 평탄화함으로써, 상기 유전막(220)이 독립된 패턴 형태를 갖도록 할 수도 있다.
상기 유전막(220)은 고유전 물질을 원자층 적층법을 통해 증착시켜 형성할 수 있다. 일 예로, 상기 유전막(220)은 유전율이 7 이상인 물질로써 사용될 수 있다. 상기 유전막(220)으로 사용될 수 있는 고유전 물질의 예로는 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등을 들 수 있다. 이들은 단독 또는 혼합하여 형성될 수 있다.
상기 유전막(220) 상에 콘트롤 게이트 전극용 제3 도전막(도시안됨)을 형성한다. 상기 제3 도전막은 폴리실리콘 또는 금속 물질로 형성될 수 있으며, 금속 물질로 형성되는 것이 더 바람직하다. 또한, 상기 금속 물질 상에 폴리실리콘막을 추가적으로 증착시킬 수 있다.
상기 제3 도전막의 상부면이 평탄하지 않은 경우에는, 상기 제3 도전막의 상부면을 연마하여 평탄화하는 과정을 더 수행할 수 있다.
상기 제3 도전막 상에 상기 제1 방향과 수직한 제2 방향으로 연장되는 하드 마스크 패턴(도시안됨)을 형성한다.
이 후, 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 제3 도전막을 식각하여 콘트롤 게이트 전극(222)을 형성한다.
계속하여, 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 유전막(220), 상부 도전막 패턴(214a) 및 하부 도전막 패턴(204b)을 순차적으로 식각함으로써 유전막 패턴, 상부 플로팅 게이트 및 하부 플로팅 게이트를 형성한다.
상기 공정을 통해, 동일한 물질로 이루어지고 T자 형상을 갖는 상부 플로팅 게이트 및 하부 플로팅 게이트를 포함하는 비휘발성 메모리 소자가 완성된다.
도 23은 본 발명의 일실시예에 따른 NAND 플래시 메모리 소자를 도시한 것이다. 도시된 것과 같이, 상기 낸드 플래시 메모리 소자는 데이터를 저장하기 위한 메모리 셀들로 이루어지는 메모리 어레이(310)와, 상기 메모리 어레이(310)의 동작 을 콘트롤하기 위한 페이지 버퍼 블록(320), Y-게이팅 회로(330), 및/또는 상기 메모리 어레이(310), 페이지 버퍼 블록(320) 및 Y 게이팅 회로(330)의 동작을 제어하기 위한 콘트롤 /디코더 회로(340)들을 포함한다. 상기 콘트롤/디코더 회로(340)들은 커멘드 신호들 및 어드레스 신호들을 입력받고, 상기 메모리 어레이(340), 페이지 버퍼 블록(320) 및 Y-게이팅 회로(330)를 콘트롤하기 위한 콘트롤 신호들을 발생시킨다.
도 24는 상기 메모리 어레이 부분의 일 예를 도시한 것이다. 도시된 것과 같이, 상기 메모리 어레이(310)는 복수의 비트 라인들 B/Le, B/Lo을 포함한다. 여기서 "e" 및 "o"는 각각 짝수 및 홀수를 의미한다. 상기 메모리 셀 어레이(310)는 상기 B/Le 및 B/Lo 중 하나와 각각 연결되는 복수의 셀 스트링을 포함한다. 도시되어 있는 각각의 셀 스트링은 상기 비트 라인과 연결되는 스트링 선택 트랜지스터(SST), 공통 소오스 라인과 연결되는 그라운드 선택 트랜지스터(GST) 및 상기 스트링 선택 트랜지스터와 그라운드 선택 트랜지스터들 사이에 직렬 연결되어 있는 복수개의 메모리 셀들(M1-Mm)로 이루어진다. 각각의 메모리 셀(M1-Mm)은 상기에 기술된 실시예들중 어느 하나로 형성될 수 있다. 도 24에는 도시되지 않았지만, 하나 이상의 스트링이 하나의 비트 라인에 연결될 수도 있다. 각각의 비트 라인은 페이지 버퍼 블록(320) 내에 있는 각각의 페이지 버퍼와 연결될 수 있다.
상기 페이지 버퍼 블록(320)은 상기 콘트롤/디코더 회로(340)로부터 제공되는 콘트롤 신호에 기초하여 상기 메모리 어레이(310) 내에 데이터를 읽거나 쓰기 위한 복수의 페이지 버퍼들을 포함한다. 상기 Y-게이팅 회로(330)는 상기 콘트롤/ 디코더 회로(340)들로부터 제공되는 콘트롤 신호에 기초한 데이터를 입력 또는 출력하기 위하여, 페이지 버퍼 블록(320)내의 페이지 버퍼들을 선택한다. 상기 페이지 버퍼 블록(320)의 구조 및 동작, 상기 Y 게이팅 회로(330)와 콘트롤/디코더 회로(340)들은 이미 널리 알려져 있으므로, 상기 요소들에 대한 구조 및 동작에 대해 더 상세하게 기술하지는 않는다. 그 대신, 미국 특허 7,042,770호는 낸드 플레시 메모리 소자의 일 예가 개시되어 있으며, 상기 참조 특허에 본 발명의 실시예들을 채용할 수 있다.
이에 더하여, 본 발명의 실시예들은 상기 도 23-24에 개시하고 있는 구조를 갖는 낸드 플래시 메모리 소자에 적용되는 것에만 한정되지는 않는다. 본 발명의 실시예들은 다른 낸드 플래시 메모리 설계(architecture)의 셀 어레이에도 적용할 수 있다.
도 25는 본 발명의 일실시예에 따른 NOR 플래시 메모리 소자를 도시한 것이다. 도시된 것과 같이, 상기 노아 플래시 메모리 소자(400)는 셀 어레이(410), 로우 셀렉터(440), 및/또는 컬럼 셀렉터(450)를 포함한다.
상기 셀 어레이(410)는 복수의 뱅크들(BK1-BKn)로 구성된다. 각각의 뱅크는 복수의 섹터(SC1-SCm)을 포함하고, 이는 하나의 소거 단위가 된다. 상기 각각의 섹터는 복수의 워드 라인들과 비트 라인들과 연결되어 있는 복수의 메모리 셀로 구성된다. 상기 노아 플래시 메모리 소자(400)의 전체를 간략하고 명료하게 도시하기 위하여, 출력 라인들 및 회로 출력단은 도 25에 도시하지 않았다.
상기 로우 셀렉터(440)는 로우 어드레스(XA)에 대응하는 하나의 워드 라인을 선택한다. 상기 컬럼 셀렉터(450)는 컬럼 어드레스(YA)에 대응하는 모든 뱅크의 16개의 비트 라인들을 선택한다. 상기 셀 어레이에 대한 구조 및 방법, 로우 셀렉터 및 컬럼 셀렉터에 대해서는 도 26을 참조로 보다 상세하게 설명한다.
상기 노아 플래시 장치(400)는 또한 데이터 입력 버퍼(420), 프로그램 드라이버(430), 및/또는 콘트롤러(470)를 포함한다. 상기 데이터 입력 버퍼(420)는 상기 뱅크의 개수와 동일한 16 비트의 프로그램 데이터를 동시에 입력받는다. 상기 프로그램 데이터는 16 비트 단위로 상기 입력 버퍼의 단위 버퍼들 IB1-IBn 내에 저장된다. 다른 방법으로, 상기 단위 버퍼들 IB1-IBn은 데이터 래치 신호들 DLj(J는 1~n) 의 콘트롤에 의해 동작될 수 있다. 이를테면, 상기 DL1이 하이 신호이면, 제1 단위 버퍼 IB1에는 16 비트의 데이터가 동시에 입력된다. 이 후, 상기 입력된 데이터는 제1 단위 버퍼(IB1)에 임시로 저장된다. 상기 프로그램 선택 신호(PSEL)가 하이 신호가 되었을 때, 상기 데이터 입력 버퍼(420)는 상기 단위 버퍼들(IB1-IBn)에 저장된 데이터를 상기 프로그램 드라이버(430)로 내보낸다.
상기 콘트롤러(470)는 상기 데이터 입력 버퍼(420)까지 프로그램 선택 신호(PSEL) 및 데이터 레치 신호(DLj)를 공급한다. 상기 데이터 입력 버퍼(420)는 상기 뱅크의 수 또는 그보다 적은 수 만큼인 16 비트 단위로, 선택적으로 또는 연속적으로 상기 콘트롤러(47)에 의해 조절됨으로써 상기 프로그램 데이터를 입력받을 수 있다.
상기 프로그램 드라이버(430)는 데이터 입력 버퍼(420) 내에 저장된 프로그램 데이터 패킷(DL1i~DLni, 1=1~16)에 응답하여 비트 라인 패킷(BL1i~BLni, 1=1~16)들 중에서 선택된 비트 라인에 동시에 프로그램 전압을 인가한다. 상기 프로그램 드라이버(430)는 상기 단위 버퍼(PB1~PBn)들에 대응하는 단위 드라이버(PD1~PDn)들을 포함한다. 상기 프로그램 드라이버(430)에는 외부의 파워 소스로부터 높은 전압(Vpp)이 인가되며, 상기 인가 전압은 내부 파워 소스 전압보다 높다. 외부 파워 소스로부터의 상기 높은 전압(Vpp)은 드레인 전압의 인가 및 프로그래밍 동작에서 선택된 트랜지스터의 셀 전류로 사용된다. 이와는 달리, 노아 플래시 메모리 소자에 전하 펌프 회로가 실장되도록 함으로써, 내부에서 높은 전압(Vpp)이 인가되도록 할 수도 있다.
상기 노아 플래시 메모리 소자(400)는 또는 불량 디텍터(460)를 포함한다. 상기 불량 디텍터(460)는 셀 어레이(410) 내에 저장된 데이터를 감지하고, 상기 데이터 입력 버퍼(420) 내에 저장된 프로그램 데이터와 상기 감지 데이터를 비교함으로써 프로그래밍 불량을 센싱한다. 상기 불량 디텍터(460)는 상기 셀 어레이(410)의 모든 뱅크들과 공유된다.
도 25에 도시된 것과 같이, 상기 노아 플래시 장치(400)는 코멘드 신호(CMD), 어드레스 신호(ADD), 입출력 데이터 신호(DQi) 및 높은 전압 신호(Vpp)를 입력받는다. 예를들어, 상기 신호들은 호스트 장치 또는 메모리 콘트롤러로부터 공급될 수 있다.
도 26은 도 25에 도시되어 있는 로우 및 컬럼 셀렉터들과 페리 회로들이 결합된 제1 뱅크(BK1)의 회로 패턴의 일 예를 도시한 것이다. 상기 로우 셀렉터(440)는 복수의 로우 디코더들(RD1-RDm)을 포함하고, 상기 컬럼 셀렉터(450)는 복수의 컬럼 디코더들(CD1-CDm)을 포함한다. 로우 및 컬럼 디코더 한쌍은 각 섹터(SC1-SCm)들과 대응한다. 상기 컬럼 셀렉터(450)는 또한 제1 뱅크(BK1)와 대응하도록 정해지는 글로벌 컬럼 디텍터(GCD1)를 포함한다.
도 26을 참조하면, 상기 복수의 섹터들(SC1-SCm)로 구성된 제1 뱅크(BK1)에서, 각각의 섹터들은 소거 단위가 되고, 상기 제1 섹터(SC1)는 상기 선택된 메모리 셀에 해당하는 워드 라인의 구동을 위하여 로우 디코더(RD1)와 연결되고, 상기 글로벌 비트 라인(예, GBL1)으로 지정되어 있는 비트 라인들(BL1~BLk)을 선택하기 위한 컬럼 디코더와 연결된다. 상기 메모리 셀들(MC)은 본 발명의 일 실시예에 따라 형성될 수 있다. 상기 글로벌 비트 라인들은 예를 들어 16개로 이루어질 수 있으며, 16개의 상기 글로벌 비트 라인(GBL1~GBL16) 각각은 모든 섹터에서 컬럼 게이트 트랜지스터들을 통하여 상기 비트 라인들과 연결된다. 상기 컬럼 게이트 트랜지스터들은 그들과 연결되어 있는 컬럼 디코더들에 의하여 제어된다. 다른 섹터들은 상기 제1 섹터(SC1)와 동일한 방식으로 연결되고 배치된다.
상기 글로벌 비트 라인들(GBL1~GBL16)은 프로그램 드라이버에 의해 제공되는 비트 라인 패킷들(BL1i~BLni) 중의 하나의 비트라인(예, BL1i)으로부터 인도된다. 각 선택 트랜지스터(G1~G16)들은 상기 글로벌 컬럼 디코더 (GCD1)에 의해 콘트롤된다. 그 결과, 상기 메모리 셀 어레이는 컬럼을 따라 형성된 메모리 셀들을 연결시키는 로컬 비트 라인과, 로컬 비트 라인들 군을 각각 연결시키는 글로벌 비트 라인을 갖는 구조를 갖는다.
도 25 및 26에 도시되어 있는 노아 플래시 메모리 소자의 동작 및 방법은 널 리 알려져 있으므로, 더 이상의 상세한 설명은 생략한다. 그 대신에, 미국 특허 공보 7,072,214호에 개시되어 있는 노아형 플래시 메모리 소자에서, 본 발명의 실시예들을 채용할 수 있다.
또한, 본 발명의 일 실시예는 상기 도 25-26에 도시된 구조의 노아 플레시 메모리 소자에 한정되지 않는다. 본 발명의 일실시예는 다양한 노아 플래시 메모리 소자의 구조의 셀 어레이에 적용될 수 있다.
도 27은 다른 실시예를 도시한 것이다. 도시된 것과 같이, 본 실시예는 메모리 콘트롤러(510)와 연결된 메모리(520)를 포함한다. 상기 메모리(520)는 상기에서 설명한 것과 같은 낸드 플래시 또는 노아 플래시일 수 있다. 그러나, 상기 메모리(520)는 상기한 메모리 구조에만 한정되지 않으며, 본 발명의 일 실시예에 따라 형성된 메모리 셀을 갖는 메모리 구조이면 가능하다. 상기 메모리 콘트롤러(520)는 상기 메모리의 동작을 콘트롤하기 위한 입력 신호를 제공한다. 예를 들어, 상기 도 23-24에 도시된 낸드 플래시 메모리 소자의 경우에, 상기 메모리 콘트롤러(520)는 커맨드(CMD) 및 어드레스(ADD) 신호들을 제공한다. 예를 들어, 도 25-26에 도시된 노아 플래시 메모리 소자의 경우에는 상기 메모리 콘트롤러는 커맨드(CMD), 어드레스(ADD), 입출력 데이터(DQ) 및 높은 전압(VPP) 신호를 제공한다. 상기 메모리 콘트롤러는 인가받은 콘트롤 신호를 기초로 상기 메모리를 콘트롤할 수 있다.
도 28은 또 다른 실시예를 도시한 것이다.
본 실시예는 상기 메모리(510)와 메모리 콘트롤러(520)가 카드(530) 내에 실장되는 것을 제외하고는 도 27의 실시예와 동일하다. 예를들어, 상기 카드(530)는 플래시 메모리 카드와 같은 메모리 카드일 수 있다. 즉, 상기 카드(530)는 디지털 카메라, 퍼스널 컴퓨터 등과 같은 전자제품과 함께 사용되기 위한 산업적 표준에 맞는 카드일 수 있다. 메모리 콘트롤러(520)는 상기 다른 외부 장치로부터 카드에 의해 입력받은 콘트롤 신호에 기초하여 상기 메모리(520)를 콘트롤 할 수 있다.
도 29는 또 다른 실시예를 도시한 것이다. 본 실시예는 휴대용 장치(600)를 나타낸다. 휴대용 장치(600)는 MP3 플레이어, 비디오 플레이어, 비디오와 오디어 플레이어의 복합기 등일 수 있다. 도시된 것과 같이, 휴대용 장치(600)는 메모리(510) 및 메모리 콘트롤러(520)를 포함한다. 상기 휴대용 장치(600)는 또한 인코더/디코더(610), 표시 부재(620) 및 인터페이스(630)를 포함할 수 있다.
데이터(오디오, 비디오 등)는 인코더/디코더(610)에 의해 상기 메모리 콘트롤러(520)를 경유하여 상기 메모리(510)로부터 입 출력된다. 도 29의 점선으로 도시된 것과 같이, 상기 데이터는 상기 EDC(610)로부터 상기 메모리(510)로 직접 입력될 수 있고, 상기 메모리(510)로부터 EDC(610)까지 직접 출력될 수도 있다.
상기 EDC(610)는 상기 메모리(510) 내에 저장하기 위한 데이터를 인코딩한다. 예를 들어, 상기 EDC(610)는 상기 메모리(510) 내에 오디오 데이터를 저장하기 위한 MP3 인코딩을 실행시킬 수 있다. 이와는 달리, 상기 EDC(610)는 상기 메모리(510) 내에 비디오 데이터를 저장하기 위한 MPEG 인코딩을 실행시킬 수 있다. 또한, 상기 EDC(610)는 서로 다른 포맷들에 따른 서로 다른 타입의 데이터들을 인코딩하기 위한 복합 인코더를 포함한다. 예를 들어, 상기 EDC(610)는 오디오 데이터를 위한 MP3 인코더와 비디오 데이터를 위한 MPEG 인코더를 포함할 수 있다.
상기 EDC(610)는 상기 메모리(510)로부터 출력을 디코드할 수 있다. 예를 들어, 상기 EDC(610)는 상기 메모리(510)로부터 출력된 오디어 데이터에 따라 MP3 디코딩을 수행할 수 있다. 이와는 달리, 상기 EDC(610)는 상기 메모리로부터 출력된 비디오 데이터에 따라 MPEG 디코딩을 수행할 수 있다. 예를들어, 상기 EDC(610)는 오디오 데이터를 위한 MP3 디코더와 비디오 데이터를 위한 MPEG 디코더를 포함할 수 있다.
상기 EDC(610)는 단지 디코더만을 포함할 수도 있다. 예를들어, 엔코더 데이터를 이미 상기 EDC(610)로 입력받고, 메모리 콘트롤러(520) 및 또는 상기 메모리(510)로 전달될 수 있다.
상기 EDC(610)는 상기 인터페이스(630)를 경유하여 인코딩을 위한 데이터 또는 이미 인코딩된 데이터를 받을 수 있다. 상기 인터페이스(630)는 알려진 표준(예를들어, 파이어와이어, USB 등)에 따를 수 있다. 예를 들어, 상기 인터페이스(630)는 파이어와이어 인터페이스, USB 인터페이스 등을 포함한다. 데이터가 상기 메모리(510)로부터 상기 인터페이스(630)를 경유하여 출력될 수 있다.
상기 표시 장치(620)는 상기 메모리(510)에서 출력되거나, 및/ 또는 EDC(610)에 의하여 디코딩된 데이터를 사용자에게 표시할 수 있다. 예를들어, 상기 표시 장치(620)는 오디오 데이터를 출력하는 스피커 잭, 비디오 데이터를 출력하는 디스플레이 스크린 등을 포함한다.
도 30은 본 발명의 또 다른 실시예를 도시한 것이다. 도시된 것과 같이, 메모리(510)는 호스트 시스템(700)에 연결될 수 있다. 상기 호스트 시스템(700)은 퍼 스널 컴퓨터, 디지털 카메라 등과 같은 처리 시스템일 수 있다. 상기 호스트 시스템(700)은 상기 메모리(510)의 조절하고 작동시키기 위한 입력 신호를 인가한다. 예를 들어, 도 23 및 24의 낸드 플래시 메모리의 경우에서, 상기 호스트 시스템(700)은 커맨드(CMD) 및 어드레스 신호(ADD)를 인가한다. 예를들어, 도 25 및 26의 노아 플래시 메모리의 경우, 상기 호스트 시스템은 커맨드(CMD), 어드레스(ADD), 입출력 데이터(DQ) 및 높은 전압(VPP) 신호를 인가한다.
도 31은 본 발명의 또 다른 실시예를 도시한 것이며, 상기 호스트 시스템(700)은 도 30의 카드(530)와 연결된다. 본 실시예에서, 상기 호스트 시스템(700)은 상기 카드(530)의 콘트롤 신호를 제공하고, 상기 메모리 콘트롤러(520)는 상기 메모리(510)의 동작을 콘드롤한다.
도 32는 본 발명의 또 다른 실시예를 도시한 것이다. 도시된 것과 같이, 상기 메모리(510)는 컴퓨터 시스템(800) 내에 있는 CPU(central processing unit, 810)과 연결되어 있다. 예를들어, 상기 컴퓨터 시스템(800)은 퍼스널 컴퓨터, 퍼스널 데이터 어시스턴트 등일 수 있다. 상기 메모리(510)는 상기 CPU에 바로 연결되거나 또는 버스(BUS) 등을 통해 연결될 수 있다. 도 32에서는 각 요소들이 충분하게 도시되어 있지는 않지만, 상기 각 요소들은 상기 컴퓨터 시스템(800) 내에 포함될 수 있다.
상술한 바와 같이 본 발명에 따른 비휘발성 메모리 소자는 플로팅 게이트 전극들 사이에 고유전율을 갖는 유전막이 개재되지 않으므로, 상기 플로팅 게이트 전 극들 사이에 발생되는 간섭 현상이 감소된다. 이로 인해, 상기 비휘발성 메모리 소자의 동작 특성이 양호해진다.
또한, 상기 하부 플로팅 게이트의 선폭은 상기 액티브 영역의 선폭보다 작기 때문에 터널 절연막의 커패시턴스를 최소화시킬 수 있으며, 이웃하는 플로팅 게이트들 사이에 발생되는 간섭 현상도 감소된다. 이에 반해, 상기 상부 플로팅 게이트 선폭은 액티브 영역의 선폭과 거의 동일하므로, 상기 유전막의 증착 면적이 감소하지 않게된다. 때문에, 상기 비휘발성 메모리 소자는 커플링율이 높아지게 되어, 동작 특성이 양호해진다.
더구나, 간단한 공정의 추가만으로 상기 비휘발성 메모리 소자를 제조할 수 있다. 때문에, 상기 비휘발성 메모리 소자를 제조하는데 소요되는 비용이 크게 증가되지 않는다.
도 1은 본 발명의 실시예 1에 따른 NAND형 플래시 메모리 소자의 사시도이다.
도 2는 본 발명의 실시예 1에 따른 NAND형 플래시 메모리 소자의 단면도이다.
도 3 내지 도 12는 본 발명의 실시예 1에 따른 NAND형 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 13은 본 발명의 실시예 2에 따른 NAND형 플래시 메모리 소자의 단면도이다.
도 14 내지 도 22는 본 발명의 실시예 2에 따른 NAND형 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 23은 본 발명의 일실시예에 따른 NAND 플래시 메모리 소자를 도시한 것이다.
도 24는 도 23에 도시된 메모리 어레이 부분의 일 예를 도시한 것이다.
도 25는 본 발명의 일실시예에 따른 NOR 플래시 메모리 소자를 도시한 것이다.
도 26은 도 25에 도시되어 있는 로우 및 컬럼 셀렉터들과 페리 회로들이 결합된 제1 뱅크(BK1)의 회로 패턴의 일 예를 도시한 것이다.
도 27은 본 발명의 다른 실시예를 도시한 것이다.
도 28은 본 발명의 또 다른 실시예를 도시한 것이다.
도 29는 본 발명의 또 다른 실시예를 도시한 것이다.
도 30은 본 발명의 또 다른 실시예를 도시한 것이다.
도 31은 본 발명의 또 다른 실시예를 도시한 것이다.
도 32는 본 발명의 또 다른 실시예를 도시한 것이다.
Claims (71)
- 반도체 기판;상기 기판 상에 구비되는 터널 절연막 패턴;상기 터널 절연막이 형성된 기판 상에 구비되고, 하부 폭에 비해 상부 폭이 넓은 구조를 갖고, 300Å보다 얇은 두께를 갖는 플로팅 게이트 전극;상기 기판 표면으로부터 돌출되고, 상기 돌출되는 부위 사이에 상기 플로팅 게이트 전극이 놓여지고, 상기 플로팅 게이트 전극의 상부 표면보다 상기 돌출된 부분의 표면이 더 높은 소자 분리막 패턴;상기 플로팅 게이트 전극 및 소자 분리막 패턴을 덮는 유전막 패턴; 및상기 유전막 패턴 상에 구비되는 콘트롤 게이트 전극을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제1항에 있어서, 상기 소자 분리막 패턴의 돌출부는 상기 플로팅 게이트 전극의 상부면을 노출하는 개구부를 정의하고, 상기 유전막은 상기 소자 분리막 패턴을 덮으면서 상기 개구부의 적어도 일부를 채우는 형상을 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
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- 제1항에 있어서, 상기 플로팅 게이트 전극의 상부와 하부는 서로 다른 도전 물질로 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제4항에 있어서, 상기 플로팅 게이트 전극의 상부는 금속 물질을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제4항에 있어서, 상기 플로팅 게이트 전극의 하부는 폴리실리콘을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제6항에 있어서, 상기 플로팅 게이트 전극의 하부의 측벽에 선택적으로 측벽 실리콘 산화막이 구비되는 것을 특징으로 하는 비휘발성 메모리 소자.
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- 제1항에 있어서, 상기 플로팅 게이트 전극의 하부 폭은 상기 플로팅 게이트 전극의 상부 폭의 90%이상인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제1항에 있어서, 상기 유전막의 유전율은 7보다 크거나 같은 것을 특징으로 하는 비휘발성 메모리 소자.
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- 제1항에 있어서, 상기 터널 절연막 패턴은 상기 플로팅 게이트 전극의 하부 폭보다 넓은 폭을 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
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- 기판 상에 터널 절연막을 형성하는 단계;상기 터널 절연막 상에 하부 도전막을 형성하는 단계;상기 하부 도전막 상에 상부 도전막을 형성하는 단계;상기 상부 도전막 상에 마스크 패턴을 형성하는 단계;상기 마스크 패턴을 사용하여 상기 상부 도전막, 하부 도전막 및 터널 절연막을 식각하여 상기 기판 상에 도전막 패턴을 형성하는 단계;상기 도전막 패턴의 하부가 상기 도전막 패턴의 상부보다 넓은 폭을 갖도록 상기 도전막 패턴의 하부를 식각하여 예비 플로팅 게이트 패턴을 형성하는 단계;상기 기판을 덮는 절연막을 형성하는 단계;상기 마스크 패턴이 노출되도록 상기 절연막의 일부를 제거하여 소자 분리막 패턴을 형성하는 단계;상기 예비 플로팅 게이트 패턴이 노출되어 상기 소자 분리막 패턴에 의해 정의되는 개구부가 생성되도록 상기 마스크 패턴을 식각하는 단계;상기 개구부의 적어도 일부를 채우면서 상기 소자 분리막 패턴 및 예비 플로팅 게이트 패턴 상에 유전막을 형성하는 단계;상기 유전막 상에 콘트롤 게이트 전극을 형성하는 단계; 및상기 유전막 및 예비 플로팅 게이트 패턴의 일부를 식각하여 유전막 패턴 및 플로팅 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
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- 제20항에 있어서, 상기 하부 도전막은 30 내지 200Å인 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
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- 제20항에 있어서, 상기 상부 도전막은 하부 도전막과 다른 물질로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
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- 제20항에 있어서, 상기 예비 플로팅 게이트 전극을 형성하는 단계에서, 상기 패터닝된 하부 도전막 패턴의 측벽 일부를 식각하는 것을 특징으로 하는 비휘발성 비휘발성 메모리 소자의 제조 방법.
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- 제20항에 있어서, 상기 예비 플로팅 게이트 전극의 하부는 습식 식각 공정에 의해 식각되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제20항에 있어서, 상기 예비 플로팅 게이트 전극의 하부는 케미컬 건식 식각 공정에 의해 식각되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
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- 제20항에 있어서, 상기 소자 분리막 패턴을 형성하는 단계는,기판을 식각하여 소자 분리용 트렌치를 형성하는 단계; 및상기 소자 분리용 트렌치를 채우면서 상기 기판으로부터 돌출되고, 상기 돌출되는 부위가 상기 플로팅 게이트 전극 사이에 위치하도록 소자 분리막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제33항에 있어서, 상기 소자 분리용 트렌치를 형성하기 이 전에,상기 예비 플로팅 게이트 전극과 소자 분리용 트렌치 표면 상에 측벽 실리콘 산화막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
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- 반도체 기판;상기 기판 상에 구비되는 터널 절연막 패턴;상기 터널 절연막이 형성된 기판 상에 구비되고, 하부 폭에 비해 상부 폭이 넓은 구조를 갖고, 상기 하부 폭이 상기 상부 폭의 90%이상인 플로팅 게이트 전극;상기 기판 표면으로부터 돌출되고, 상기 돌출되는 부위 사이에 상기 플로팅 게이트 전극이 놓여지고, 상기 플로팅 게이트 전극의 상부 표면보다 상기 돌출된 부분의 표면이 더 높은 소자 분리막 패턴;상기 플로팅 게이트 전극 및 소자 분리막 패턴을 덮는 유전막 패턴; 및상기 유전막 패턴 상에 구비되는 콘트롤 게이트 전극을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
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