TW201929199A - 製造半導體裝置之方法與半導體記憶體裝置 - Google Patents

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李智雄
韓宗廷
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Abstract

本發明提供管理例如非揮發性記憶體裝置的半導體裝置之閘極耦合之方法。所述方法包含：在半導體基底上提供導電層，導電層包含下部導電層及上部導電層，下部導電層包含第一材料且上部導電層包含具有不同於第一材料的至少一個特性之第二材料，在導電層上形成保護圖案，以及藉由控制蝕刻製程蝕刻穿過導電層以獲得單獨的分離的閘極，以使得第一材料在蝕刻製程期間具有高於第二材料的蝕刻速率，閘極中之每一者包含上部閘極及下部閘極，下部閘極在蝕刻製程之後具有小於上部閘極之寬度。

Description

製造半導體裝置之方法與半導體記憶體裝置
本發明是有關於一種製造半導體裝置之方法與半導體記憶體裝置。
在製造例如非揮發性記憶體裝置之記憶體裝置期間，蝕刻製程可能在不同記憶體電晶體中引起有效場高度（effective field height；EFH）之變化，其會影響記憶體裝置之一或多個特性，諸如閘極耦合率（gate coupling ratio；GCR），且更影響記憶體裝置之效能。
本發明描述管理記憶體裝置或系統（例如非揮發性記憶體裝置）之閘極耦合（例如電晶體中的浮置閘極與控制閘極之間的耦合）之方法，以及描述由此類方法所提供的記憶體裝置或系統。
本發明之一個態樣之特徵在於一種製造半導體裝置的方法，所述方法包含：在半導體基底上提供導電層，所述導電層包含下部導電層及上部導電層，所述下部導電層包含第一材料，且所述上部導電層包含具有不同於所述第一材料的至少一個特性之第二材料；在所述導電層上形成保護圖案；以及藉由控制蝕刻製程來蝕刻穿過所述導電層以獲得單獨的分離的閘極，以使得第一材料在蝕刻製程期間具有高於第二材料之蝕刻速率，閘極中之每一者包含上部閘極及下部閘極，所述下部閘極在蝕刻製程之後具有小於上部閘極之寬度。
下部閘極及上部閘極可具有相同的中心線。第一材料可具有小於第二材料之晶粒尺寸。在一些實例中，第一材料包含具有小於10 nm之晶粒尺寸的多晶矽，且第二材料包含具有在10 nm與50 nm之間的範圍內之晶粒尺寸的多晶矽。
在一些情況下，在半導體基底上提供導電層可包含在所述半導體基底上形成穿隧絕緣層。在一些情況下，在導電層上形成保護圖案包含使用自對準雙重圖案化（self-aligned double patterning；SADP）。在一些情況下，在導電層上形成保護圖案包含：在導電層上形成一或多個層作為硬遮罩；在所述一或多個層上形成第二保護圖案；以及蝕刻穿過所述一或多個層以獲得硬遮罩圖案作為導電層的保護圖案。
蝕刻製程可為製造半導體裝置的淺溝槽隔離（shallow trench isolation；STI）蝕刻製程之一部分。在一些情況下，控制蝕刻製程可包含控制蝕刻氣體之流動速率。在一些情況下，控制蝕刻導電層的蝕刻製程包含蝕刻穿過所述導電層至半導體基底中以在相鄰閘極之間形成溝槽。
所述方法可更包含在保護圖案上以及在溝槽中形成隔離層。隔離層之材料可包含旋塗式介電（spin-on dielectric；SOD）材料。所述方法可更包含蝕刻隔離層以在單獨閘極之相鄰閘極之間獲得間隙，其中所述間隙中之至少一者具有在上部閘極之下部表面與單獨閘極中之一者之下部閘極之間的底部表面。
所述方法可更包含在間隙中之單獨的閘極及隔離層上形成介電層，其中單獨的閘極中之一者之下部閘極的側壁與所述介電層之間的空隙填充有隔離層。所述方法可更包含在所述介電層上形成第二導電層作為第二閘電極。
本發明之另一態樣之特徵在於一種半導體記憶體裝置，所述半導體記憶體裝置包含：半導體基底，包含自其凸起之主動區域、定義其間溝槽之相鄰主動區域；隔離層，形成於所述半導體基底上以及所述溝槽中；浮置閘極，形成於相應主動區域上，每一浮置閘極具有經依序堆疊之下部浮置閘極及上部浮置閘極，所述下部浮置閘極具有小於所述上部浮置閘極之寬度以及與所述上部浮置閘極實質上相同之中心線；閘極間介電層，在浮置閘極之頂部表面上且在隔離層上，所述閘極間介電層定義相鄰浮置閘極之間的間隙；以及控制閘電極，在所述浮置閘極之頂部上以及在所述介電層之間隙中。所述間隙中之至少一者具有在浮置閘極中之一者的下部浮置閘極之頂部表面與底部表面之間的底部表面，且下部浮置閘極之側壁與所述間隙中之閘極間介電層填充有隔離層之材料。
浮置閘極中之每一者的下部浮置閘極及上部浮置閘極可與相應的主動區域自對準。浮置閘極中之一者與控制閘電極之間的閘極耦合率可部分地基於空隙中之隔離層中的填充材料之寬度。半導體記憶體裝置可更包含定位於浮置閘極中之每一者與相應主動區域之間的穿隧絕緣層。
本發明之第三態樣之特徵在於一種製造半導體裝置之方法，所述方法包含：在半導體基底上提供實體層，所述層具有經依序堆疊之下層及上層，所述下層包含第一材料且所述上層包含具有不同於所述第一材料之至少一個特性之第二材料；在所述層上形成保護圖案；以及控制蝕刻所述層之蝕刻製程，以使得第一材料在蝕刻製程期間具有不同於所述第二材料之蝕刻速率且所述下層在蝕刻製程之後具有不同於所述上層之維度，所述下層與所述上層具有相同的中心線。
本發明之第四態樣之特徵在於一種製造半導體記憶體裝置之方法，所述方法包含：在半導體基底上形成穿隧絕緣層；在所述穿隧絕緣層上形成浮置閘極層，所述浮置閘極層包含下部閘極層及上部閘極層；在所述浮置閘極層上形成硬遮罩圖案；藉由控制蝕刻製程來蝕刻穿過所述浮置閘極層及所述穿隧絕緣層至所述半導體基底中以形成分離的浮置閘極，以使得所述下部閘極層在蝕刻製程期間具有高於所述上部閘極層之蝕刻速率，浮置閘極中之每一者包含來自上部閘極層之上部浮置閘極及來自下部閘極層之下部浮置閘極，所述下部浮置閘極在蝕刻製程之後具有小於所述上部浮置閘極之寬度；在所述浮置閘極上及限定於相鄰浮置閘極之間的溝槽中形成隔離層；蝕刻所述隔離層以在相鄰的浮置閘極之間形成間隙；在所述浮置閘極上形成閘極間介電層；以及在跨越所述浮置閘極之閘極間介電層上形成控制閘電極。所述間隙中之至少一者具有在浮置閘極中之一者的下部浮置閘極之頂部表面與底部表面之間的底部表面，且浮置閘極中之一者之下部浮置閘極之側壁與閘極間介電層之間的空隙填充有隔離層材料。
在以下隨附圖式及描述中闡述一或多個所揭露實施之細節。其他特徵、態樣及優點將自本說明書、附圖及申請專利範圍變得顯而易見。
本發明之實施提供管理記憶體裝置中的閘極耦合之方法，所述方法藉由對浮置閘極之不同部分使用不同材料以在蝕刻期間為所述不同部分產生不同的臨界尺寸（critical dimensions；CD）。蝕刻之後，例如旋塗式介電（SOD）絕緣材料的絕緣材料可填充由浮置閘極之不同部分之不同CD造成的空間。這些空間中填充的絕緣材料可引起控制閘極與浮置閘極之間的較少閘極耦合，藉此更好地控制記憶體裝置中的不同電晶體之間的閘極耦合率（GCR）。此技術可減小電晶體之間的較大有效場高度（EFH）變化之影響，藉此改良GCR之均一性且由此改良記憶體裝置之效能。
此技術可出於任何所要之目的使用具有不同蝕刻特性之不同薄膜以獲得具有不同尺寸之不同層。舉例而言，所述技術適用於任何耦合問題或邊界電荷補獲問題的記憶體陣列及/或周邊。此技術亦適用於製造任何合適的非揮發性記憶體系統，例如NAND快閃記憶體、NOR快閃記憶體、AND快閃記憶體、相變記憶體（phase-change memory；PCM）或其他記憶體；或任何其他半導體裝置或系統，例如邏輯裝置。僅出於說明之目的，以下描述是針對管理非揮發性記憶體裝置之閘極耦合。
圖1A說明系統100之實例。系統100包含裝置110及主機裝置120。裝置110包含裝置控制器112及記憶體116。裝置控制器112包含處理器113及內部記憶體114。
在一些實施中，裝置110為儲存裝置。舉例而言，裝置110可為嵌入式多媒體卡（embedded multimedia card；eMMC）、安全數位（secure digital；SD）卡、固態磁碟機（solid-state drive；SSD）或一些其他合適的儲存器。在一些實施中，裝置110為智慧型腕錶、數位攝影機或媒體播放器。在一些實施中，裝置110為耦合至主機裝置120的客戶端裝置。舉例而言，裝置110為數位攝影機或媒體播放器中的SD卡，所述數位攝影機或媒體播放器為主機裝置120。
裝置控制器112為通用微處理器或特殊應用微控制器。在一些實施中，裝置控制器112為裝置110之記憶體控制器。以下部分描述基於裝置控制器112為記憶體控制器的實施之各種技術。然而，以下部分中所描述之技術亦適用於裝置控制器112為不同於記憶體控制器的另一類型的控制器之實施中。
處理器113經設置以執行指令且處理資料。指令包含分別作為韌體代碼及/或其他程式碼儲存於輔助記憶體中之指令及/或其他程式指令。資料包含對應於由處理器執行之韌體及/或其他程式的程式資料以及其他合適的資料。在一些實施中，處理器113為通用微處理器或特殊應用微控制器。處理器113亦稱作中央處理單元（central processing unit；CPU）。
處理器113存取來自內部記憶體114的指令及資料。在一些實施中，內部記憶體114為靜態隨機存取記憶體（Static Random Access Memory；SRAM）或動態隨機存取記憶體（Dynamic Random Access Memory；DRAM）。舉例而言，在一些實施中，當裝置110為eMMC、SD卡或智慧型腕錶時，內部記憶體114為SRAM。在一些實施中，當裝置110為數位攝影機或媒體播放器時，內部記憶體114為DRAM。
在一些實施中，如圖1A中所示，內部記憶體為包含於裝置控制器112中的快取記憶體。內部記憶體114儲存對應於由處理器113執行之指令的指令代碼及/或在運行時間期間由處理器113請求的資料。
裝置控制器112將來自記憶體116的指令代碼及/或資料傳遞至內部記憶體114。在一些實施中，記憶體116為經設置為長期儲存指令及/或資料之非揮發性記憶體，例如NAND快閃記憶體裝置或一些其他合適的非揮發性記憶體裝置。在記憶體116為NAND快閃記憶體之實施中，裝置110為例如快閃記憶體卡之快閃記憶體裝置，且裝置控制器112為NAND快閃控制器。舉例而言，在一些實施中，當裝置110為eMMC或SD卡時，記憶體116為NAND快閃；在一些實施中，當裝置110為數位攝影機時，記憶體116為SD卡；以及在一些實施中，當裝置110為媒體播放器時，記憶體116為硬碟。僅出於說明之目的，以下描述使用NAND快閃記憶體作為記憶體116之實例。
圖1B說明記憶體116之區塊118之實例設置。區塊118包含多個記憶體單元122，所述多個記憶體單元122以串聯方式耦接至行位元線BL0 、BL1 、…、BLn-1 及BLn 以形成多個單元串121，且耦接至列字元線WL0 、WL1 、…、WLn-1 及WLn 以形成多個單元頁（page）130。
在一些實施中，單元串121包含汲極選擇電晶體（drain select transistor；DST）124、多個記憶體單元122以及源極選擇電晶體（source select transistor；SST）126，其全部以串聯方式連接。DST 124之汲極連接至位元線BL，且其源極連接至記憶體單元122之汲極。DST 124之閘極連接至汲極選擇線（drain select line；DSL）。不同串中DST之閘極亦連接至同一DSL。記憶體單元122之閘極分別連接至字元線WL0 、WL1 、…、WLn-1 、WLn 。SST 126之汲極連接至記憶體單元122之源極，且其汲極連接至共同源極線（common source line；CSL）。SST 126之閘極連接至源極選擇線（source select line；SSL）。不同串中SST之閘極亦連接至同一SSL。DST 124及SST 126可為金屬氧化物半導體（metal-oxide-semiconductor；MOS）電晶體，且記憶體單元122可為浮置閘極電晶體（floating gate transistors；FGT）。
圖1C繪示記憶體116中實例記憶體單元122之橫截面視圖150，其中記憶體單元122為浮置閘極電晶體。記憶體單元122形成於半導體基底152上。基底152包含自其凸起之多個主動區域154。相鄰主動區域154之側壁定義其間之溝槽。隔離層156填充溝槽且沿主動區域154之側壁延伸。
每一浮置閘極160定位於相應的主動區域154之頂部上且藉由穿隧絕緣層158（例如穿隧氧化物層）與主動區域154隔絕。浮置閘極160可與主動區域154自對準。舉例而言，可在同一製程中製造浮置閘極160及主動區域154且不需要額外步驟來對準浮置閘極160及主動區域154。製造之後，浮置閘極160之中心線可自動與主動區域154之中心線對準，例如所述兩個中心線相同。如下文進一步詳細論述，浮置閘極160可包含多個部件，諸如依序堆疊在一起的下部浮置閘極及上部浮置閘極。下部浮置閘極可由具有不同於上部浮置閘極材料之特性的材料製成，以使得下部浮置閘極可具有不同於上部浮置閘極之蝕刻特性。舉例而言，下部浮置閘極及上部浮置閘極可由多晶矽製成，且所述下部浮置閘極可包含具有小於所述上部浮置閘極之晶粒尺寸的多晶矽。
控制閘極164定位於浮置閘極160之頂部上，且充當每一記憶體單元122之控制閘極。浮置閘極160藉由閘極間介電層162與控制閘極164隔絕。閘極間介電層162之底部表面（或隔離層156之頂部表面）低於浮置閘極160之頂部表面且高於穿隧絕緣層158之頂部表面。在一特定實例中，隔離層156之頂部表面形成為與浮置閘極160之下部浮置閘極之頂部表面實質上相似之高度處。閘極間介電層162定義相鄰浮置閘極160之間的間隙，其中控制閘極164填充所述間隙。
浮置閘極160可沿著閘極間介電層162之輪廓分佈與控制閘極164電耦合。間隙之高度H可定義為浮置閘極160之頂部表面與間隙之底部處的閘極間介電層162之底部表面之間的垂直距離。在一些情況下，浮置閘極160與控制閘極164之間的耦合沿高度H發生，且高度H可被稱作有效場高度（EFH）。
雜質區域（例如源極/汲極區域）可形成於主動區域154中。如圖1C中所說明，記憶體單元122（例如浮置閘極電晶體）可提供在控制閘極164與相應的主動區域154之間的交叉點處。舉例而言，記憶體單元122經提供在控制閘極164與相應的主動區域154之間的重疊處，且包含控制閘極164、閘極間介電層162、相應的浮置閘極160、穿隧絕緣層158以及相應的主動區域154。
電子是例如藉由富雷-諾特海姆（Fowler-Nordheim；F-N）穿隧電流（tunneling current）自通道注入至浮置閘極160中以及自浮置閘極160注入至通道中，藉此在非揮發性記憶體116之記憶體單元122中將資料程式化以及抹除。當電子注入至浮置閘極160中時，浮置閘極160之位能改變，且由此根據位能的變化而改變電晶體之臨界電壓。因此，資料經程式化至非揮發性記憶體116之記憶體單元122。當F-N穿隧電流流過穿隧絕緣層158時，浮置閘極160中的電子經擷取至通道中，藉此抹除非揮發性記憶體116之記憶體單元122中的資料。
可在控制閘極電壓經施加至浮置閘極160時操作非揮發性記憶體116，所述控制閘極電壓為自電源施加至控制閘極164之電壓。浮置閘極上之電壓可被稱作浮置閘極電壓。因此，浮置閘極電壓相對於控制閘極電壓之比率對非揮發性記憶體116之操作特性有影響。所述比率可涉及定義為控制閘極與浮置閘極之間的電容與浮置閘極之電容之比率的閘極耦合率（GCR），如相對於圖2進一步詳細地論述。
在一些情況下，間隙高度H可例如由於製造不穩定性或材料缺陷在由閘極間介電層定義的間隙之間變化。間隙高度H之變化引起EFH之變化，其會影響浮置閘極160與控制閘極164之間的耦合，從而引起GCR之不均一性。因此，程式化電壓（例如控制閘極電壓）可能難以控制。
圖2為說明浮置閘極與控制閘極之間的耦合的非揮發性記憶體裝置之橫截面視圖200。非揮發性記憶體裝置可類似於圖1C之非揮發性記憶體116。非揮發性記憶體裝置之記憶體單元包含控制閘極202、閘極間介電層204、浮置閘極206、穿隧絕緣層208、隔離層210以及主動區域212。如上文所提及，浮置閘極206可包含依序堆疊在一起的上部浮置閘極206a及下部浮置閘極206b。
浮置閘極206可沿著閘極間介電層204之輪廓分佈與控制閘極202電耦合。如上文所提及，由閘極間介電層204定義且在相鄰浮置閘極之間的間隙可具有變化的高度，其可影響浮置閘極與控制閘極之間的耦合。
在一些情況下，如圖2中所說明，在記憶體單元240中，閘極間介電層204之底部表面不低於（高於或等同於）下部浮置閘極206b之頂部表面，耦合發生在上部浮置閘極206a與控制閘極202之間，且閘極耦合率可由上部浮置閘極206a與控制閘極202之間的耦合區域A判定。
在一些情況下，如圖2中所說明，在記憶體單元230或記憶體單元250中，閘極間介電層204之底部表面低於下部浮置閘極206b之頂部表面，且高於穿隧絕緣層208之頂部表面。耦合發生在上部浮置閘極206a與控制閘極202之間以及在下部浮置閘極206b與耦合閘極202之間。因此，閘極耦合率可由上部浮置閘極206a與控制閘極202之間的耦合區域A，以及下部浮置閘極206b與控制閘極202之間的耦合區域B判定。在一些情況下，非揮發性記憶體中的不同記憶體單元（例如記憶體單元230及記憶體單元250）可具有取決於與記憶體單元相鄰的間隙之高度的不同耦合區域B。
在一些實施中，閘極耦合率（GCR）可按以下定義為控制閘極與浮置閘極之間的電容與浮置閘極之電容之比率： GCR= C(CG比FG)/ C(FG) （1）。 非揮發性記憶體裝置之浮置閘極可具有實質上相同的尺寸，且C(FG)針對浮置閘極可為常量。C(CG比FG)為控制閘極與浮置閘極之間的電容且可定義為： C(CG比FG) = C(區域A) + C(區域B) = ԑA A(A) / d (DA ) + ԑB A(B) / d (DB ) （2）， 其中ԑA 為上部浮置閘極206a與控制閘極202之間的材料之介電常數，ԑB 為下部浮置閘極206b與控制閘極202之間的材料之介電常數，A(A)為上部浮置閘極206a與控制閘極202之間的重疊面積，A(B)為下部浮置閘極206b與控制閘極202之間的重疊面積，d(DA )為上部浮置閘極206a與控制閘極202之間的間距，以及d(DB )為下部浮置閘極206b與控制閘極202之間的間距。
當上部浮置閘極206a及下部浮置閘極206b具有相同寬度時，上部浮置閘極206a及下部浮置閘極206b均藉由閘極間介電層204與控制閘極202分離開，由此ԑA = ԑB = ԑ，其中ԑ為閘極間介電層204之介電常數，且DA = DB = D，其中D為閘極間介電層204之寬度。
GCR之變化百分比可被稱作GCR偏差，其可表達為： GCR偏差 = ∆G/ G （3）， 其中∆G為兩個記憶體單元之GCR之間的差，且G為記憶體單元中之一者之GCR的值。
舉例而言，對於記憶體單元230及記憶體單元240，GCR偏差可表達為： GCR偏差 = C(區域B)/C(區域A) = [A(A240)+A(B240)-A(A230)]/A(A230) （4）， 其中A(A230)為記憶體單元230中的上部浮置閘極與控制閘極之間的耦合面積，且A(A240)、A(B240)分別為記憶體單元240中的上部浮置閘極、下部浮置閘極與控制閘極之間的耦合面積。若耦合面積A(A230)及耦合面積A(A240)分別覆蓋記憶體單元230及記憶體單元240之全部上部浮置閘極，且記憶體單元230及記憶體單元240之上部浮置閘極具有實質上相同的尺寸，則A(A230) = A(A240) = A，且等式（4）變成： GCR偏差 = A(B240)/A(A230) = A(B)/A(A) （5）。
類似地，記憶體單元240與記憶體單元250之間的GCR偏差可表達為： GCR偏差 = [(A(A250)+A(B250)) - (A(A240)+A(B240))]/ (A(A240)+A(B240)) (6)， 其中A(A250)、A(B250)分別為記憶體單元250中的上部浮置閘極、下部浮置閘極與控制閘極之間的耦合面積。若耦合面積A(A240)及耦合面積A(A250)分別覆蓋記憶體單元240及記憶體單元250之全部上部浮置閘極，且記憶體單元240及記憶體單元250之上部浮置閘極具有實質上相同的尺寸，則A(A240) = A(A250)，且GCR偏差 = (A(B250)-A(B240))/(A(A240)+A(B240))。
在一些實施中，降低非揮發性記憶體裝置中的記憶體單元之間的間隙高度（例如EFH）之變化可降低耦合面積之間的差，從而降低GCR偏差。在一些實施中，如下文進一步詳細論述，降低記憶體單元之間的因子ԑ/d(D)亦可降低GCR偏差，例如藉由增加下部浮置閘極與控制閘極之間的間距d(D)。
圖3A至圖3G是說明製造非揮發性記憶體裝置之實例方法之製程步驟的橫截面視圖。非揮發性記憶體裝置可為圖1A至圖1C之非揮發性記憶體116。
參見圖3A，浮置閘極層306提供於例如矽基底的半導體基底302上。浮置閘極層306充當電荷儲存層。浮置閘極層306可具有約400埃至700埃（Å）的厚度。
浮置閘極層306可包含多個部分，諸如堆疊在一起的上部浮置閘極層306a及下部浮置閘極層306b。下部浮置閘極層306b可充當緩解對形成於浮置閘極層306與基底302之間的穿隧絕緣層304的實體應力及/或重力壓（gravity pressure）之緩衝層。在一些實例中，上部浮置閘極層306a具有約50 Å至300 Å之厚度，且下部浮置閘極層306b具有約300 Å至800 Å之厚度。在一特定實例中，上部浮置閘極層306a具有約200 Å之厚度，且下部浮置閘極層306b具有約600 Å之厚度。
在一些實施中，如圖3A中所說明，上部浮置閘極層306a及下部浮置閘極層306b兩者均由多晶矽製成，但下部浮置閘極層306b之多晶矽具有小於上部浮置閘極層306a之多晶矽的晶粒尺寸。下部浮置閘極層306b及上部浮置閘極層306a可藉由化學純化製程由冶金級別矽形成。藉由控制化學純化製程之一或多個條件，作為下部浮置閘極層306b之所形成的多晶矽層可具有小於作為上部浮置閘極層306a之所形成的多晶矽層之晶粒尺寸的晶粒尺寸。
在一特定實例中，下部浮置閘極層306b由具有小於10 nm（例如介於2 nm與10 nm之間的範圍內）之晶粒尺寸的多晶矽製成。上部浮置閘極層306a由大於或等於10 nm（例如介於10 nm與50 nm之間）的範圍內之晶粒尺寸的多晶矽製成。如下文所論述，具有較小晶粒尺寸之多晶矽在特定蝕刻條件下可具有較高蝕刻速率。
穿隧絕緣層304可為穿隧氧化層且使用熱氧化技術形成。穿隧絕緣層304之材料可包含SiO2 或SiON。穿隧絕緣層304可具有約50 Å至70 Å之厚度。
遮罩層形成於上部浮置閘極層306a上。遮罩層用於形成蝕刻浮置閘極層306之保護圖案，例如蝕刻遮罩。在一些實施中，如圖3A中所說明，遮罩層可包含氧化物（oxide；OX）硬遮罩（hard mask；HM）層308、多晶矽（polysilicon；PL）硬遮罩層310（或非晶矽HM層）以及進階圖案化薄膜（advanced patterning film；APF）312。在一特定實例中，OX HM層308、PL HM層310以及APF 312可分別具有800 Å至1500 Å、300 Å至700 Å以及800 Å至1200 Å之厚度。在一些實例中，遮罩層可更包含例如在PL HM層310與APF 312之間作為化學機械研磨（chemical-mechanical polishing）阻擋層的氮化矽（silicon nitride；SiN）HM層。
參見圖3B，浮置閘極層306之硬遮罩圖案320藉由蝕刻穿過遮罩層（例如APF 312、PL HM層310以及OX HM層308）且移除APF 312而形成。硬遮罩圖案320是蝕刻期間浮置閘極層306的保護圖案。各單獨的硬遮罩圖案320之寬度可涉及待製造之記憶體單元之寬度。
參見圖3C，蝕刻穿過浮置閘極層306（包含上部浮置閘極層306a及下部浮置閘極層306b）及穿隧絕緣層304至基底302中，以在蝕刻製程期間形成淺溝槽隔離（STI）圖案。STI圖案包含各者待經製造作為諸如浮置閘極電晶體之記憶體單元的多個單獨的區域330。蝕刻製程可包含諸如反應性離子蝕刻（reactive ion etching；RIE）之乾式蝕刻。
圖4為圖3C中在蝕刻製程之後之區域330的橫截面視圖。區域330包含形成於基底302中之主動區域332及主動區域332之頂部上的浮置閘極336、由穿隧絕緣層304形成之穿隧絕緣層334以及由氧化物HM層308形成之殘餘氧化物HM層338。
浮置閘極336包含由上部浮置閘極層306a形成之上部浮置閘極336a以及由下部浮置閘極層306b形成之下部浮置閘極336b。如上文所提及，下部浮置閘極層306b之材料可具有不同於上部浮置閘極層306a之材料的特性，例如下部浮置閘極層306b由具有小於上部浮置閘極層306a之晶粒尺寸的多晶矽製成。藉由控制蝕刻製程之一或多個蝕刻條件，下部浮置閘極層306b可具有高於上部浮置閘極層306a之蝕刻速率。舉例而言，可藉由調整蝕刻氣體（例如H-Br或CF4 ）之流動速率來控制蝕刻製程。
由此，蝕刻製程之後，所形成之下部浮置閘極336b可具有小於所形成之上部浮置閘極336a的臨界尺寸（CD）。舉例而言，下部浮置閘極之寬度W1小於上部浮置閘極336a之寬度W2，亦即W1 ＜ W2。由於下部浮置閘極336b之相對壁是在同一蝕刻製程中的同一蝕刻條件下蝕刻，因此下部浮置閘極336b之左側的收縮S1可實質上等同於下部浮置閘極336b之右側的收縮S2，例如S1 = S2。收縮S1定義為左側的上部浮置閘極336a與下部浮置閘極336b之相鄰側壁之間的水平距離。收縮S2定義為右側的上部浮置閘極336a與下部浮置閘極336b之相鄰側壁之間的水平距離。
此外，由於上部浮置閘極336a、下部浮置閘極336b以及主動區域332形成於同一蝕刻製程中，因此下部浮置閘極336b及上部浮置閘極336a均與主動區域332自對準。下部浮置閘極336b及上部浮置閘極336a可具有相同的中心線。
返回參見圖3C，相鄰主動區域332定義其間的溝槽339。溝槽339可具有矩形形狀、「V」形狀、「U」形狀或任何合適的形狀。僅出於圖解說明，在圖3C中，溝槽339具有梯形形狀，其中寬度沿主動區域332之側壁自底部表面至頂部表面增加。溝槽連接至相鄰浮置閘極之側壁之間的間隙。
參見圖3D，隔離層340形成於區域330之頂部上以及間隙及溝槽339中。特定言之，如圖3D中所說明，隔離層340之材料填充於相鄰下部浮置閘極336b之間的間隙中。由於下部浮置閘極336b相對於上部浮置閘極336a之收縮，隔離層340之材料填充下部浮置閘極336b之相鄰側壁及上部浮置閘極336a之下方。如下文所論述，隔離層340之材料可影響GCR偏差。在一些實例中，隔離層340可包含具有高填充能力及高介電特性之旋塗式介電質（SOD）或任何其他材料。
參見圖3E，隔離層340例如藉由SiCoNi蝕刻或其他高選擇性非等向性蝕刻工具來蝕刻，以在相鄰浮置閘極之間形成間隙350。在一些情況下，剩餘隔離層340之頂部表面（或間隙350之底部表面）可在與上部浮置閘極336a之底部表面（或下部浮置閘極336b之頂部表面）實質上相同之高度處。在一些情況下，剩餘隔離層340之頂部表面可在下部浮置閘極336b之頂部表面與底部表面之間。間隙350之底部表面可變動，且例如由於蝕刻製程，間隙350之EFH可變動。
參見圖3F及圖3G，閘極間介電層360及控制閘極層370依序形成於浮置閘極336上以及間隙350中。閘極間介電層360經設置以分離浮置閘極336及控制閘極層370。閘極間介電層360可為多晶間介電（inter poly dielectric；IPD）層，且可藉由沈積OX/SiN/OX（ONO）薄膜、SiN/OX/SiN/OX/SiN（NONON）薄膜或任何其他高k（或高介電常數）介電薄膜來形成。舉例而言，為更好地填充至間隙中，控制閘極層370可藉由利用爐管沈積小晶粒尺寸的多晶矽來形成。在一些情況下，控制閘極層370包含摻雜多晶矽（doped polysilicon）層及/或多晶金屬矽化物（polycide）層。
如圖3G中所展示，當閘極間介電層360之底部表面在下部浮置閘極336b之上表面下方時，在下部浮置閘極336b與閘極間介電層360之相鄰側壁之間存在隔離層340之材料。亦即，下部浮置閘極336b及控制閘極層370藉由隔離層340與閘極間介電層360之材料分離開，其可用於降低浮置閘極336與控制閘極層370之間的耦合，如下文所論述。
圖5A至圖5B為說明浮置閘極與控制閘極之間的實例耦合的實例非揮發性記憶體裝置之橫截面視圖。記憶體裝置可為圖3G中所示之記憶體裝置。記憶體裝置可包含多個單獨的記憶體單元，所述記憶體單元包含記憶體單元520及記憶體單元530。每一記憶體單元可包含主動區域502、隔離層504、穿隧絕緣層506、浮置閘極508、閘極間介電層510以及控制閘極512，所述浮置閘極508包含下部浮置閘極508b及上部浮置閘極508a。
例如在記憶體單元520中，當閘極間介電層510之底部表面高於或處於與上部浮置閘極508a之底部表面相同的高度時，浮置閘極508與控制閘極之間的耦合發生在上部浮置閘極508a與控制閘極512之間的重疊區域A處，所述耦合類似於圖2中之記憶體單元240中的耦合。
例如在記憶體單元530中，當閘極間介電層510之底部表面低於上部浮置閘極508a之底部表面（或下部浮置閘極508b之頂部表面）時，浮置閘極508與控制閘極512之間的耦合發生在上部浮置閘極508a與控制閘極512之間的重疊區域A處以及下部浮置閘極508b與控制閘極512之間的重疊區域B處。然而，圖5A至圖5B中之下部浮置閘極508b與控制閘極512之間的耦合不同於圖2中之下部浮置閘極206b與控制閘極202之間的耦合。
根據以上等式（2），記憶體單元530中的浮置閘極508與控制閘極512之間的電容可表達為： C(CG比FG) = C(區域A)+ C(區域B) = ԑA A(A) / D + ԑB A(B) / (D+C) （7）， 其中ԑA 為閘極間介電層510之介電常數，ԑB 為下部浮置閘極508b與控制閘極512之間的材料之有效介電常數，A(A)為上部浮置閘極508a與控制閘極512之間的重疊面積，A(B)為下部浮置閘極508b與控制閘極512之間的重疊面積，D為閘極間介電層510之寬度，以及C為下部浮置閘極508b與閘極間介電層510之側壁之間的隔離層504之寬度。
因此，記憶體單元520與記憶體單元530之間的GCR偏差可表達為： GCR偏差 = (ԑB / ԑA ) * (D/(D+C)) * (A(B)/A(A)) （8）。 若閘極間介電層510及隔離層504具有實質上相同的介電常數，則ԑB / ԑA ≈ 1。與記憶體單元230與記憶體單元240之間的GCR偏置相比，如等式（4）中所示，記憶體單元520與記憶體單元530之間的GCR偏置較小。且由於下部浮置閘極508b與閘極間介電層510之間的寬度增加，記憶體單元530中的閘極耦合比記憶體單元240少。
根據等式8，顯示GCR偏差可藉由降低ԑB / ԑA 來降低。在一些情況下，閘極間介電層510可包含具有較高介電常數之材料，且隔離層可包含具有較低介電常數之材料。此外，GCR偏差可藉由降低D / (D+C)來降低。在一些情況下，可增加下部浮置閘極508b相對於上部浮置閘極508a之收縮，以使得可增加寬度C。在一些情況下，可降低閘極間介電層D之寬度來降低GCR偏差。上述情況中之方法亦可以任何合適的組合以降低GCR偏差。
圖6繪示根據一或多個實施的製造半導體裝置之實例製程600。半導體裝置可為圖1A至圖1C之非揮發性記憶體116。製程可包含圖3A至圖3G中所示之方法的一或多個製程步驟。
導電層提供在半導體基底上（步驟602）。導電層包含依序堆疊之下部導電層及上部導電層。特定言之，下部導電層包含第一材料，且上部導電層包含具有不同於第一材料的至少一個特性之第二材料。下部導電層及上部導電層可由多晶矽製成，且下部導電層可具有小於上部導電層之晶粒尺寸，以使得下部導電層在蝕刻製程期間可具有高於上部導電層之蝕刻速率。在一特定實例中，第一材料包含具有小於10 nm之晶粒尺寸的多晶矽，且第二材料包含具有在10 nm與50 nm之間的範圍內之晶粒尺寸的多晶矽。
在一些實例中，在半導體基底上提供導電層包含在所述半導體基底上形成穿隧絕緣層。穿隧絕緣層可為穿隧氧化物層。
保護圖案形成於導電層上（步驟604）。在一些實例中，在導電層上形成保護圖案包含在導電層上形成一或多個層（例如OX HM、PL HM以及APF）作為硬遮罩，如圖3A中所說明。接著例如藉由光微影且例如藉由乾式蝕刻及/或濕式蝕刻進行蝕刻來對硬遮罩層進行圖案化，以獲得作為用於導電層之保護圖案的硬遮罩圖案，例如，如圖3B所說明。在一些實例中，在導電層上形成保護圖案可使用自對準雙重圖案化（SADP）技術。
導電層經蝕刻穿過以獲得單獨的分離的閘極（步驟606），例如，如圖3C中所說明。閘極可用作浮置閘極。每一閘極可包含由上部導電層形成的上部閘極及由下部導電層形成的下部閘極。蝕刻可藉由控制蝕刻製程來實施，以使得第一材料在蝕刻製程期間具有高於第二材料的蝕刻速率。以此方式，下部導電層可被蝕刻多於上部導電層，且下部閘極在蝕刻製程之後可具有小於上部閘極之寬度。下部閘極及上部閘極可具有相同的中心線。在一些情況下，左側的下部閘極與上部閘極之側壁之間的距離可以實質上等同於右側的下部閘極與上部閘極之側壁之間的距離。
在一些情況下，控制蝕刻製程包含在蝕刻製程期間控制蝕刻氣體之流動速率。在一些情況下，蝕刻製程為用於導電層的淺溝槽隔離（STI）蝕刻製程之一部分。
在一些情況下，控制蝕刻導電層之蝕刻製程包含蝕刻導電層進入半導體基底以在相鄰閘極之間形成溝槽。接著製程可更包含在保護圖案上及溝槽中形成隔離層，隔離層之材料填充於溝槽中，例如，如圖3D中所說明。隔離層之材料可包含旋塗式介電（SOD）材料。接著蝕刻隔離層以在相鄰閘極之間獲得間隙，如圖3E中所說明。間隙中之至少一者在單獨的閘極中之一者的上部閘極與下部閘極之下部表面之間具有底部表面。
當介電層形成於間隙中之閘極與隔離層上時，單獨的閘極中之一者之下部閘極之側壁與介電層之間的空隙填充有隔離層之材料，例如，如圖3F中所說明。接著在介電層上可形成第二導電層作為第二閘電極，如圖3H中所說明。
由於第二閘電極與下部閘極之間的間距藉由下部閘極與介電層之側壁之間的隔離層的填充材料增大，因此單獨的閘極與第二閘電極之間的耦合可降低。此降低可由於相鄰閘極之間的間隙中之EFH的變化而減少GCR之不均勻性。
在一些實施中，單獨的閘極可用作浮置閘極，且第二閘電極可用作控制閘電極。源極/汲極區域可形成於半導體基底中之浮置閘極下方的主動區域中。由此，可形成浮置閘極電晶體。浮置閘極電晶體可用作非揮發性記憶體裝置之記憶體單元。其他組件及周邊亦可形成於半導體基底上以形成非揮發性記憶體裝置。
儘管此文獻可描述多個特性，但這些特性不應解釋為對本發明所主張或可主張之範疇的限制，而是解釋為描述特定針對具體實施例之特徵。在獨立實施例之上下文中，描述於此文獻中之某些特徵亦可在單個實施例中以組合方式實施。相反，描述於單個實施例之上下文中的各種特徵亦可分別在多個實施例中或在任何合適的子組合中實施。此外，儘管上文可將特徵描述為以某些組合起作用且甚至最初按此來主張，但來自所主張之組合的一或多個特徵在一些情況下可自所述組合刪除，且所主張之組合可針對子組合或子組合的變化。類似地，儘管在附圖中以特定次序來描繪操作，但不應將此理解為需要以所展示之特定次序或以順序次序執行此類操作，或執行所有所說明操作以達成合乎需要之結果。
僅揭露少許實例及實施。對所描述實例及實施以及其他實施的變化、修改及增強可基於所揭露之內容進行。
100‧‧‧系統
110‧‧‧裝置
112‧‧‧裝置控制器
113‧‧‧處理器
114‧‧‧內部記憶體
116‧‧‧記憶體
118‧‧‧區塊
120‧‧‧主機裝置
121‧‧‧單元串
122‧‧‧記憶體單元
130‧‧‧單元頁
124‧‧‧汲極選擇電晶體
126‧‧‧源極選擇電晶體
150‧‧‧橫截面視圖
152‧‧‧半導體基底
154‧‧‧主動區域
156‧‧‧隔離層
158‧‧‧穿隧絕緣層
160‧‧‧浮置閘極
162‧‧‧閘極間介電層
164‧‧‧控制閘極
200‧‧‧橫截面視圖
202‧‧‧控制閘極
204‧‧‧閘極間介電層
206‧‧‧浮置閘極
206a‧‧‧上部浮置閘極
206b‧‧‧下部浮置閘極
208‧‧‧穿隧絕緣層
210‧‧‧隔離層
212‧‧‧主動區域
230‧‧‧記憶體單元
240‧‧‧記憶體單元
250‧‧‧記憶體單元
302‧‧‧基底
304‧‧‧穿隧絕緣層
306‧‧‧浮置閘極層
306a‧‧‧上部浮置閘極層
306b‧‧‧下部浮置閘極層
308‧‧‧氧化物硬遮罩層
310‧‧‧多晶矽硬遮罩層
312‧‧‧進階圖案化薄膜
320‧‧‧硬遮罩圖案
330‧‧‧區域
332‧‧‧主動區域
334‧‧‧穿隧絕緣層
336‧‧‧浮置閘極
336a‧‧‧上部浮置閘極
336b‧‧‧下部浮置閘極
338‧‧‧殘餘氧化物HM層
339‧‧‧溝槽
340‧‧‧隔離層
350‧‧‧間隙
360‧‧‧閘極間介電層
370‧‧‧控制閘極層
502‧‧‧主動區域
504‧‧‧隔離層
506‧‧‧穿隧絕緣層
508‧‧‧浮置閘極
508a‧‧‧上部浮置閘極
508b‧‧‧下部浮置閘極
510‧‧‧閘極間介電層
512‧‧‧控制閘極
520‧‧‧記憶體單元
530‧‧‧記憶體單元
600‧‧‧製程
602‧‧‧步驟
604‧‧‧步驟
606‧‧‧步驟
A‧‧‧耦合區域
B‧‧‧耦合區域
BL、BL0、BL1、…、BLn - 1、BLn‧‧‧位元線
C‧‧‧寬度
D‧‧‧寬度
H‧‧‧高度
S1‧‧‧收縮
S2‧‧‧收縮
W1‧‧‧寬度
W2‧‧‧寬度
WL0、WL1、…、WLn-1、WLn‧‧‧字元線
圖1A說明根據一或多個實施的包含記憶體的系統之實例。 圖1B說明根據一或多個實施的圖1A之記憶體中之實例記憶體區塊。 圖1C說明根據一或多個實施的圖1A之記憶體中之實例記憶體單元。 圖2為說明浮置閘極與控制閘極之間的示例性耦合的實例非揮發性記憶體裝置之橫截面視圖。 圖3A至圖3G為根據一或多個實施的說明製造非揮發性記憶體裝置之方法的製程步驟之橫截面視圖。 圖4為根據一或多個實施的圖3C中之單獨的區域在蝕刻穿過浮置閘極之後的橫截面視圖。 圖5A至圖5B為根據一或多個實施的說明浮置閘極與控制閘極之間的示例性耦合的實例非揮發性記憶體裝置之橫截面視圖。 圖6繪示根據一或多個實施的製造半導體裝置之實例製程。

Claims (10)

  1. 一種製造半導體裝置之方法，包括： 在半導體基底上提供導電層，所述導電層包括下部導電層及上部導電層，所述下部導電層包含第一材料，且所述上部導電層包含具有不同於所述第一材料的至少一個特性之第二材料； 在所述導電層上形成保護圖案；以及 藉由控制蝕刻製程來蝕刻穿過所述導電層以獲得單獨的分離的閘極，以使得所述第一材料在所述蝕刻製程的期間具有高於所述第二材料之蝕刻速率，所述閘極中之每一者包含上部閘極及下部閘極，在所述蝕刻製程之後所述下部閘極具有小於所述上部閘極之寬度。
  2. 如申請專利範圍第1項所述之製造半導體裝置之方法，其中所述第一材料包括具有小於10 nm之晶粒尺寸的多晶矽，且所述第二材料包括具有在10 nm與50 nm之間的範圍內之晶粒尺寸的多晶矽。
  3. 如申請專利範圍第1項所述之製造半導體裝置之方法，其中控制蝕刻所述導電層之所述蝕刻製程包括蝕刻穿過所述導電層至所述半導體基底中以在相鄰閘極之間形成溝槽以及在所述保護圖案上及所述溝槽中形成隔離層，所述隔離層之材料包括旋塗式介電材料。
  4. 如申請專利範圍第1項所述之製造半導體裝置之方法，其中控制蝕刻所述導電層之所述蝕刻製程包括蝕刻穿過所述導電層至所述半導體基底中以在相鄰閘極之間形成溝槽、在所述保護圖案上及所述溝槽中形成隔離層以及蝕刻所述隔離層以在所述單獨的閘極之相鄰閘極之間獲得間隙， 其中所述間隙中之至少一者在單獨的閘極中之一者的上部閘極與下部閘極之下部表面之間具有底部表面。
  5. 如申請專利範圍第4項所述之製造半導體裝置之方法，更包括： 在所述間隙中之所述單獨的閘極及所述隔離層上形成介電層，其中所述單獨的閘極中之所述一者之所述下部閘極的側壁與所述介電層之間的空隙填充有所述隔離層。
  6. 一種半導體記憶體裝置，包括： 半導體基底，包含自其凸起之主動區域，相鄰的所述主動區域定義其間之溝槽； 隔離層，形成於所述半導體基底上及所述溝槽中； 浮置閘極，形成於相應的所述主動區域上，每一所述浮置閘極具有依序堆疊的下部浮置閘極及上部浮置閘極，所述下部浮置閘極具有小於所述上部浮置閘極之寬度及實質上與所述上部浮置閘極相同的中心線； 閘極間介電層，在所述浮置閘極之頂部表面上及在所述隔離層上，所述閘極間介電層定義相鄰的所述浮置閘極之間的間隙；以及 控制閘電極，在所述浮置閘極之頂部上及所述閘極間介電層之所述間隙中， 其中所述間隙中之至少一者具有底部表面，所述底部表面在所述浮置閘極中之一者之所述下部浮置閘極的頂部表面與底部表面之間，且所述下部浮置閘極之側壁與所述間隙中之所述閘極間介電層之間的空隙填充有所述隔離層之材料。
  7. 如申請專利範圍第6項所述之半導體記憶體裝置，其中所述浮置閘極中之每一者之所述下部浮置閘極及所述上部浮置閘極與相應的所述主動區域自對準。
  8. 如申請專利範圍第6項所述之半導體記憶體裝置，其中所述浮置閘極中之所述一者與所述控制閘電極之間的閘極耦合率部分地基於所述空隙中之所述隔離層的所述填充材料之寬度。
  9. 如申請專利範圍第6項所述之半導體記憶體裝置，更包括定位於所述浮置閘極中之每一者與相應的所述主動區域之間的穿隧絕緣層。
  10. 一種製造半導體裝置之方法，包括： 在半導體基底上提供實體層，所述實體層具有依序堆疊的下層及上層，所述下層包含第一材料，且所述上層包含具有不同於所述第一材料之至少一個特性的第二材料； 在所述實體層上形成保護圖案；以及 控制蝕刻所述實體層的蝕刻製程，以使得所述第一材料在所述蝕刻製程的期間具有不同於所述第二材料之蝕刻速率，且在所述蝕刻製程之後所述下層具有不同於所述上層之維度，所述下層及所述上層具有相同的中心線。
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