KR100689203B1 - 플래시 메모리 소자 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자에 관한 것으로서, 특히 극소(또는 나노) 크기의 게이트 길이를 갖는 플래시 메모리 소자의 문턱전압 산포 및 내구성 개선을 위한 새로운 형태의 플로팅 게이트 구조를 갖는 플래시 메모리 소자에 관한 것이다.
본 발명에 의하면, 반도체 기판 위에 터널링 절연막이 형성되고, 상기 결과물 위에 얇은 층의 제1 저장전극과 두꺼운 층의 제2 저장전극, 얇은 층의 제3 저장전극이 순차적으로 적층되어 다층구조의 플로팅 게이트가 정의되며, 상기 결과물 위에 전극간 절연막과 제어전극이 순차적으로 형성되고, 상기 결과물 양측벽 하부의 반도체 기판에 소스/드레인이 형성된 것을 특징으로 하는 플래시 메모리 소자를 제시한다. 따라서, 본 발명은 기존의 공정과 양립성을 갖도록 하며, 쉽게 구현이 가능하도록 함으로써 미래의 고집적 플래시 메모리에서 문턱전압의 산포 감소, 내구성의 증가 및 수율을 개선할 수 있다.
플래시 메모리, 비정질 실리콘, 다결정 실리콘, 결정방향, 다층 플로팅 전극, 문턱전압 산포, 내구성, 식각비, 커플링 비, 크로스 토크(cross-talk)

Description

플래시 메모리 소자{Flash memory device}
도 1은 종래의 기술로서 채널의 길이가 긴 플래시 메모리 소자의 단면(a)과 채널의 길이가 짧은 소자의 단면(b)을 나타낸 도면이다.
도 2는 기존 폴리실리콘 플로팅 게이트의 평면도로써 플로팅 게이트가 넓은 경우(a)와, 플로팅 게이트 면적을 1/4 또는 그 이하로 줄일 경우(b)의 플로팅 게이트 결정립을 나타낸 것이다.
도 3은 본 발명의 실시 예에 따른 플래시 메모리 소자의 단면도이다.
도 4는 본 발명의 다른 실시 예에 따른 플래시 메모리 소자의 구조를 변형한 단면도이다.
도 5는 본 발명의 또 다른 실시 예에 따른 플래시 메모리 소자의 구조를 변형한 단면도이다.
도 6은 본 발명의 또 다른 실시 예에 따른 플래시 메모리 소자의 구조를 변형한 단면도이다.
도 7은 본 발명의 실시 예에 따라 플래시 메모리 소자의 구조에서 전극간 절연막의 내구성을 개선하기 위해 다층으로 구현한 소자의 단면도이다.
도 8은 도 3에 도시된 플래시 메모리 소자를 셀 어레이 형태로 나타낸 도면으로써 (a)는 평면도이고, (b)는 세로방향(채널 폭 방향) 단면도이며, (c)는 가로 방향(채널 길이 방향) 단면도이다.
도 9는 도 3의 구조에서 셀 사이의 누화(cross-talk)를 줄이기 위해 셀 어레이 형태로 나타낸 도면으로써 (a)는 평면도이고, (b)는 세로방향(채널 폭 방향) 단면도이며, (c)는 가로방향(채널 길이 방향) 단면도이다.
도 10a 내지 도 10d는 도 9의 구조를 구현하기 위한 제조공정의 일례를 나타낸 도면이다.
도 11은 도 3에 도시된 플래시 메모리 소자의 구조를 변형하여 플로팅 게이트를 구현한 단면도이다.
< 도면의 주요부분에 대한 부호의 설명 >
1: 실리콘 기판 2: 소스/드레인
3: 터널링 절연막 4: 다결정 플로팅 게이트
5: 전극간 절연막 6: 제1 제어전극
7: 제1 저장전극 8: 제2 저장전극
9: 제3 저장전극 10: 제4 저장전극
11: 제5 저장전극 12: 제6 저장전극
13: 제7 저장전극 14: 제2 제어전극
15: 제8 저장전극 16: 제1 절연막
17: 제2 절연막 18: 제3 절연막
19: 제4 절연막 20: 제9 저장전극
21: 격리 절연막 22: 나노 크기의 도트(dot) 저장전극
본 발명은 플래시 메모리 소자에 관한 것으로서, 보다 상세하게는 극소(또는 나노) 크기의 게이트 길이를 갖는 플래시 메모리 소자의 문턱전압 산포 및 내구성 개선을 위한 새로운 형태의 플로팅 게이트 구조를 갖는 플래시 메모리 소자에 관한 것이다.
기존의 플래시 메모리 구조로 일본 도시바의 구조나 미국 인텔의 ETOX 플래시 메모리 소자는 도 1에 도시된 바와 같이 평탄한 채널에 터널링 절연막(3), 플로팅 게이트(또는 저장전극)(4), 전극간 절연막(5), 제어전극(6)이 순차적으로 적층되어 있다. 최근 각종 가전이나 휴대용 전자기기가 발전함에 따라 더욱 높은 집적도를 요구하게 되었으며, MLC(Multi Level Cell)와 같은 방법을 적용하여 주어진 기술 노드에서 메모리 용량을 높일 수 있으나, 필연적으로는 내구성 있는 플래시 메모리소자의 크기가 줄어들어야 한다. 이와 같이 플래시 메모리 소자의 크기가 줄어듬에 따라 리소그라피 과정에서 발생하는 문제에 의해 CD(Critical Dimension)의 크기가 정확히 제어되지 않아 발생하는 CDE(CD Error)가 문제되고 있다.
그와 더불어 셀 소자와 셀 소자 사이의 거리가 가까워짐에 따라 소자사이의 크로스 토크(cross-talk)가 발생하여 메모리 소자의 동작 에러 및 문턱전압 산포 증가를 초래하고 있다. 셀 소자의 쓰기/지우기 동작에 따른 문턱전압의 산포는 가 능한 한 작을수록 좋지만 소자의 크기가 줄어듬에 따라 앞서 언급한 문제에 의해 증가하고 있어 수율을 저하시키는 요인이 되고 있다. 특히, 도 2에 도시된 바와 같이 플로팅 전극(4)은 폴리실리콘으로 구성되어 있고, 폴리실리콘은 다수의 결정립으로 구성되어 있으며, 이들 결정립의 방향을 제각기 다르다. 게이트 면적이 큰 경우, 즉 집적도가 낮은 경우 하나의 셀 저장전극에 많은 수의 다양한 결정방향을 가진 결정립이 존재하여 이들 결정립의 특성이 각 셀 소자에서 평균화된다. 즉, 특정 결정방향을 가진 결정립의 수가 우세하게 많지 않다는 것이고, 이는 결국 셀 소자 사이의 특성 균일도를 향상시키게 된다.
최근 집적도의 증가 요구에 따라 이들 셀 소자에서 플로팅 게이트의 두께는 줄어들지 않는 경향을 보이고 있다. 그 이유는 제어전극과 플로팅 전극(또는 게이트) 사이의 커플링 비(coupling ratio)를 약 0.6 이상 유지하기 위함이다. 소자 축소화에 따라 플로팅 게이트의 높이가 줄지 않은 까닭에 셀 소자 사이의 기생 커패시턴스에 의한 크로스 토크(cross-talk)가 증가하고, 결정립의 크기도 줄어들지 않고 있다. 셀 소자의 크기가 줄어들면서 작은 소자의 구조물은 각종 증착되는 박막에 의해 기계적인 스트레스 더 쉽게 받을 수 있는 가능성은 점차 높아지고 있다.
본 발명에서는 문턱전압 산포의 감소, 크로스 토크(cross-talk)의 감소, 기계적 스트레스 완화 등을 해결할 수 있으면서, 공정이 기존의 것과 양립성이 간단한 소자 구조를 제안하고자 한다. 셀 소자 축소화에 따라 플로팅 게이트의 두께를 줄이면 언급한 커플링 비(coupling ratio)가 감소하는데, 플로팅 게이트의 두께를 줄이면서 커플링 비(coupling ratio)를 유지하고자 하는 시도가 있었다. 미국 특허 US6,765,258B1(발명의 명칭: Stack-gate flash memory cell structure and its contactless flash memory arrays)에서는 플로팅 게이트의 중심 부분은 두께가 얇고 가장자리 부분은 두께가 두껍도록 스페이서 기술을 적용하여 구현하고 있다. 이 구조는 스페이서 형성 공정이 추가되는 단점이 있고, 비록 커플링 비(coupling ratio)를 개선하고 있지만, 플로팅 게이트의 가장자리 두께는 두껍기 때문에 이웃 셀과의 크로스 토크(cross-talk)에는 여전히 취약한 면이 있다. 본 발명과는 플로팅 게이트의 구조가 다르고, 또한 효과나 공정에 있어서 우수하지 못한 단점이 있다.
또한, 본 발명의 목적과는 다르지만 구조적으로 이웃하는 셀과 크로스 토크(cross-talk)를 줄일 수 있는 특허가 제시되어 있다. 미국 특허 US6,693,009B1 (발명의 명칭: Flash memory cell with minimized floating gate to drain/source overlap for minimizing charge leakage)에서는 주어진 기술노드에서 형성된 제어전극과 플로팅 전극의 스택(stack)에서 플로팅 전극만 측면으로 식각하여 언더컷(undercut)이 생기게 해서 소스/드레인 영역과 오버랩(overlap)을 줄이는 구조를 제시하고 있다. 이 구조에 의해 플래시 메모리 셀의 쓰기/지우기 동안 플로팅 게이트로부터 전하누설을 최소화하는데 있다. 이러한 구조는 측면으로의 언더컷(undercut)이 자칫 소스/드레인과 플로팅 게이트와의 오버랩(overlap)이 사라져 소자로서의 동작에 문제가 있다. 단지, 소스/드레인 영역과 플로팅 게이트 사이의 오버랩(overlap)만을 줄일 목적이라면 플로팅 게이트의 측면 식각보다는 차라리 더미(dummy) 스페이서를 형성하여 소스/드레인 이온주입을 형성하면 오버랩(overlap) 길이를 보다 정확하게 조절할 수 있다.
본 발명에서 추구하는 다층 플로팅 게이트의 장점 중 하나는 다층 구조를 형성함으로써 폴리실리콘의 결정입계(grain boundary)의 면적이 늘어나고, 이것에 의해 발생할 수 있는 기계적인 스트레스를 보다 효과적으로 흡수하여 문제 발생이나 내구성을 개선할 수 있는 여지를 제공하고 있다. 이러한 맥락의 다층구조 폴리실리콘의 장점은 이미 발표된 논문에서도 찾을 수 있다. 1998년 10월에 IEEE Trans. on Electron Devices 발표된 논문(명칭: Effects of buffer layer structure on polysilicon buffer LOCOS for the isolation of submicron silicon devices)에서는 기존의 소자 격리기술로서 polysilicon buffered LOCOS 기술에 대한 내용을 소개하고 있다. 여기서, 버퍼층 역할을 하는 것은 폴리층으로 기존의 단층 대신 다층으로 함으로써 기계적인 스트레스를 줄여 핀홀(pin hole)과 같은 문제를 해결하고 있다.
한편, 가전 및 휴대용 전자기기의 발달과 더불어 플래시 메모리의 수요가 급격하게 늘어나고 있다. 100 nm 이하의 게이트 길이를 갖는 소자의 플래시 메모리 소자가 이미 개발되어 양산에 적용되고 있으며, 70 nm를 기술을 추월하여 60 nm 급에서 향후 양산이 예상되고 있다. 특히, NAND 형 플래시 메모리 기술에서는 45 nm 게이트 길이를 갖는 플래시 메모리 소자가 개발될 것으로 예상되고 있다. 플래시 메모리 소자의 게이트 길이 감소에 따라 크게 문제가 되는 것은 쓰기/지우기를 수행한 소자의 문턱전압의 산포와 셀 소자 사이의 크로스 토크(cross-talk) 등이다. 게이트 길이 감소는 리소그래피를 통한 패턴 크기의 감소를 의미하고, 패턴의 크기 감소에 따른 포토공정에서의 문제와 식각에서의 문제가 임계크기(critical dimension: CD)의 에러를 가져와 웨이퍼 내에서, 그리고 웨이퍼 사이 및 롯트(lot)과 롯트(lot) 사이에서 소자의 특성에 대한 산포가 크게 발생하고 있다.
특히, 쓰기/지우기 동작 후의 문턱전압은 균일하게 나와야 하는데, 범위가 넓은 산포를 보이고 있어 수율의 저하를 가져온다. 문턱전압의 산포는 플래시 소자기술에 매우 중요하게 제어되어야 하는 변수이다. 이와 같은 문턱전압의 산포는 일반적으로 소자의 크기가 감소함에 따라 앞서 언급한 것과 같이 증가한다. 이러한 증가를 가속시키는 요인 중의 하나가 폴리실리콘 저장전극의 결정립(grain) 크기이다. 저장전극의 면적은 소자의 크기 축소화에 따라 감소하는데 비하여, 저장전극을 구성하는 폴리실리콘의 결정립의 크기는 줄어들지 않고 있다. 따라서 폴리실리콘 저장전극에서 결정립의 수는 셀 소자 축소화에 따라 감소하는 추세이다. 이러한 결정립은 70 nm 기술 노드에서는 1개에서 수개 정도로 하나의 셀에서 형성된다. 폴리실리콘 저장전극은 여러 개의 결정립으로 구성이 되는데, 각 결정립의 결정방향은 무작위로 형성된다. 결정방향이 다른 결정립은 아래의 터널링 절연막과의 계면에서 다른 계면전하를 형성하게 된다. 저장전극의 면적이 넓은 경우에는 다양한 결정방향을 갖는 결정립이 다수 존재하게 되고, 결국 각 셀 소자는 다양한 결정립으로부터 다양한 계면전하가 평균된 저장전극을 갖고, 계면전하 측면에서 볼 때 셀 사이의 특성은 균일하다고 할 수 있다.
그러나 언급한 것과 같이 셀의 크기가 작아짐에 따라 저장전극의 결정립의 수는 감소하고, 특정한 결정방향의 결정립이 상대적으로 많이 존재할 확률이 높아 지면서, 셀 사이 문턱전압의 균일도는 감소하게 된다. 즉, 문턱전압의 산포가 증가하는 것이다. 이와 같이 기존의 플래시 셀 소자는 크기가 감소하면서 증가하는 문턱전압의 산포를 갖게 된다.
또한, 기존의 플래시 소자구조에서 폴리실리콘 플로팅 게이트의 두께는 소자의 게이트 면적 감소에 따라 감소하지 않는다. 왜냐하면 제어전극과 플로팅 저장전극 사이의 커플링 비(coupling ratio)를 약 0.6 이상 유지해야 하기 때문이다. 이와 같이, 플로팅 게이트의 두께가 두꺼우면 셀과 셀 사이의 크로스 토크(cross-talk)가 증가하여 셀의 오동작이나 문턱전압의 산포를 증가시켜, 결국 수율을 떨어뜨리게 된다.
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로서 본 발명은 고집적 플래시 메모리를 구현하는데 있어서, 적용되는 플래시 메모리 소자의 문턱전압의 산포를 줄여 메모리 성능과 수율을 향상시키는 데 그 목적이 있다.
또한, 본 발명은 플로팅 게이트의 구조를 좀 더 변형시켜 소자의 내구성을 개선하고 셀을 구성하는 소자 사이의 크로스 토크(cross-talk)를 개선하는 플래시 메모리 소자 구조를 제공하는 데 그 목적이 있다.
상기한 본 발명의 목적을 달성하기 위한 기술적 사상으로서 본 발명은
반도체 기판 위에 터널링 절연막이 형성되고, 상기 결과물 위에 얇은 층의 제1 저장전극과 두꺼운 층의 제2 저장전극, 얇은 층의 제3 저장전극이 순차적으로 적층되어 다층구조의 플로팅 게이트가 정의되며, 상기 결과물 위에 전극간 절연막과 제어전극이 순차적으로 형성되고, 상기 결과물 양측벽 하부의 반도체 기판에 소스/드레인이 형성된 것을 특징으로 하는 플래시 메모리 소자를 제공한다.
또한, 본 발명에 의하면, 반도체 기판 위에 터널링 절연막이 형성되고, 상기 결과물 위에 얇은 층의 제1 저장전극과 두꺼운 층의 제2 저장전극이 순차적으로 적층되어 플로팅 게이트가 정의되며, 상기 결과물 위에 전극간 절연막과 제어전극이 순차적으로 형성되고, 상기 결과물 양측벽 하부의 반도체 기판에 소스/드레인 영역이 형성된 것을 특징으로 하는 플래시 메모리 소자를 제공한다.
또한, 본 발명에 의하면, 반도체 기판 위에 터널링 절연막이 형성되고, 상기 결과물 위에 나노 크기의 도트(dot)로 구성된 제1 저장전극과, 두꺼운 층의 제2 저장전극 및 얇은 층의 제3 저장전극이 순차적으로 적층되어 플로팅 게이트가 정의되며, 상기 결과물 위에 전극간 절연막과 제어전극이 순차적으로 형성되고, 상기 결과물 양측벽 하부의 반도체 기판에 소스/드레인 영역이 형성된 것을 특징으로 하는 플래시 메모리 소자를 제공한다.
이하, 본 발명의 실시 예에 대한 구성 및 그 작용을 첨부한 도면을 참조하면서 상세히 설명하기로 한다. 이에 앞서 도 1 및 도 2의 구조에 대하여 좀 더 구체적으로 살펴보기로 한다.
도 1은 기존의 채널 길이가 긴 플래시 메모리 소자와 짧은 채널 길이를 갖는 플래시 메모리 소자의 단면을 도 1(a)와 도 1(b)에 각각 나타낸 것이다. 영역 1은 반도체 기판(실리콘 기판), 영역 2는 소스/드레인, 영역 3은 터널링 절연막, 영역 4는 플로팅 게이트(또는 저장전극)를 각각 나타낸다. 그리고, 영역 5는 제어전극과 플로팅 전극 사이에 존재하는 전극간 절연막을 나타내고, 영역 6은 제어전극을 나타낸다. 이 때, 상기 플로팅 게이트(4)는 폴리실리콘으로 구성되며, 폴리실리콘의 각 결정립이 표시되어 있다. 앞서 언급한 것과 같이 소자의 크기가 줄어듬에 따라 결정립의 수는 줄어든다.
도 2는 도 1에 도시된 플로팅 폴리실리콘 저장전극을 위에서 본 모양(평면도)을 나타낸 것이다. 도 2(a)와 같이 게이트 면적이 큰 경우에서는 다양한 결정방향의 결정립이 무작위로 형성되어 있음을 볼 수 있다. 도 2에서는 결정립의 여러 가지의 결정방향을 대표적으로 4가지로 표시하였다. 면적이 큰 도 2(a)의 경우, 서로 다른 결정방향이 갖는 다른 계면전하는 하나의 플로팅 게이트에서 평균 될 수 있고, 각 셀의 플로팅 게이트에서 얻어진 계면전하의 평균값 사이는 상대적으로 산포가 적게 된다. 그러나, 도 2(b)의 경우 게이트 면적이 1/4 또는 그 이하로 줄어들면서 특정 결정면이 지배적으로 나타날 확률이 높아진다. 그렇게 되면 각 셀에서 얻어진 계면전하는 서로 큰 차이를 보이게 된다. 셀 사이에서 계면전하의 차이는 바로 문턱전압의 차이로 이어진다. 또한, 플로팅 게이트의 전극에서 계면전하의 차이는 셀의 쓰기/지우기 특성에 영향을 줄 수 있기 때문에 쓰기/지우기 동작후의 문턱전압의 산포를 크게 할 수 있다. 따라서, 플로팅 게이트의 결정립을 줄이는 것이 결국 문턱전압의 산포를 줄이는 결과를 가져온다.
도 3은 본 발명의 실시 예로서 도 1 및 도 2에서 언급한 기존의 문턱전압 산포를 줄이기 위해 영역 7의 얇은 두께의 다결정 플로팅 전극을 추가하였다. 영역 7의 적절한 두께 범위는 0.5 ~ 30 nm 사이이다. 영역 8은 상대적으로 두꺼운 폴리층으로 구성되어 있다. 영역 8 위에 형성된 영역 9는 얇은 폴리층으로 최종 소자의 구조 측면에서 볼 때, 다양한 필름의 적층에 의한 기계적 스트레스나 열처리 공정에서 발생할 수 있는 스트레스 등을 완화할 수 있는 역할을 하도록 형성하였으며, 그 두께 범위는 0.5 ~ 30 nm 사이이다. 영역 7과 영역 9는 영역 8에 비해 식각비가 적은(식각 속도가 느린) 폴리층으로 형성될 수 있다. 이러한 경우 영역 8은 플로팅 전극의 정의 후 측면에서 식각되어 언더컷(undercut) 형태의 구조로 형성되어 셀 사이의 크로스 토크(cross-talk)를 줄이는데 기여할 수 있다. 즉, 플로팅 게이트 정의 후 식각 과정을 통해 영역 8을 선택적으로 측면의 양쪽 방향에서 각각 주어진 플로팅 게이트의 폭 보다 짧게 식각하여 언더컷(undercut)이 형성되도록 함으로써 셀 사이의 크로스 토크(cross-talk)를 줄일 수 있다. 영역 7과 8, 그리고 9를 합한 두께는 커플링 비를 약 0.5 정도 또는 그 이상을 유지하는 범위에서 조절된다. 결국, 3층 구조의 플로팅 게이트가 구성된다. 영역 7을 형성하는 물질로는 비정질 실리콘, 비정질 SiGe, 폴리실리콘, 폴리 SiGe 중에서 선택되는 임의의 어느 하나로 구성된다. 바람직하게, 상기 다층구조의 전체 층 두께는 20 nm ~ 200 nm 사이의 범위에서 형성된다.
이어서, 영역 7의 저장전극을 형성하는 방법의 예를 살펴본다. 제 1방법으로서, 터널링 절연막(3)을 형성한 상태에서 비정질 실리콘(또는 비정질 SiGe)을 낮은 압력에서 얇게 먼저 형성하고, 압력을 대기압으로 높인 다음 다시 저압으로 낮추고 폴리실리콘(또는 폴리 SiGe)을 형성하면 영역 7과 8 사이에는 계면이 생기게 된다. 이후 공정단계에 있는 불순물 어닐닝 과정에서 얇은 비정질 물질은 폴리층으로 바뀌는데, 이때 필름의 두께가 얇으면 영역 7의 폴리층은 작은 다수의 결정립으로 구성되어 앞서 언급한 문제를 해결하게 된다. 제 1방법에서 영역 7을 위한 필름을 형성한 후, 압력을 대기압으로 올린 다음 샘플을 잠시 챔버 밖으로 꺼냈다가 다시 집어넣어 영역 7과 영역 8 사이에 계면(결정입계)이 생기게 할 수 있다. 제 1방법에서 영역 7을 위한 필름을 형성한 후, 압력을 높이지 않은 상태에서 폴리층 증착온도로 바꾼 다음 영역 8의 폴리층을 형성할 수도 있다.
제 2방법은 영역 7을 형성하기 위해 폴리실리콘(또는 폴리 SiGe)을 얇게 형성하고, 일단 저기압 상태에서 필름 형성을 위한 가스 공급을 중단했다가 다시 공정을 재개하여 두꺼운 영역 8을 형성하는 방법이다. 제 2방법에서 영역 7의 얇은 필름을 형성한 다음 기압을 대기압으로 높이거나 샘플을 챔버에서 잠시 꺼내고 다시 집어 넣은 다음 저기압으로 형성하고 영역 8의 폴리층을 형성하는 방법도 가능하다. 영역 8이 형성된 다음 영역 9를 형성하기 위해서는 영역 8을 형성한 후 저압상태에서 공정가스의 흐름을 중지하였다가 다시 재개하여 영역 8과 영역 9 사이에 계면이 생기게 할 수 있다. 또한 영역 8을 형성하고 바로 챔버 바깥으로 잠시 꺼냈다가 다시 집어 넣어 영역 9를 형성하여 계면을 생기게 할 수 있다. 영역 9를 위에서 언급한 범위의 두께로 형성하기 위해서는 영역 7의 형성 때와 같은 비정절 실리콘 형성을 먼저 수행하고 이후의 열처리를 통해 폴리층으로 변화시켜 가능한 한 작 은 결정립이 다수로 생기게 할 수 있다. 이와 같이 영역 9는 그 위에 형성되는 절연층과 제어전극에 의해 형성될 수 있는 가능한 스트레스를 흡수하는 역할을 할 수 있고, 내구성을 개선할 수 있다. 결정립이 작은 결정은 주어진 체적에서 많은 결정입계를 갖고 있기 때문에 기계적인 스트레스를 잘 흡수하는 특징을 가지고 있다. 또한, 플로팅 게이트 상단의 모서리에 형성되는 코너를 좀 더 부드럽게 형성할 수 있는 기회를 제공하기 때문에 전극간 절연막 5의 내구성을 좀 더 개선할 여지가 있다.
도 4는 도 3에 도시된 본 발명의 실시 예를 변형한 소자구조의 단면을 나타낸 것이다. 플로팅 게이트가 2층의 폴리층(7,10)으로 구성되어 있다. 아래층은 영역 7의 얇은 폴리층이고, 그 두께는 0.5 nm ~ 30 nm 사이의 값에서 결정된다. 영역 10은 상대적으로 두꺼운 폴리층으로 그 두께는 20 nm ~ 150 nm 사이의 값에서 결정된다. 영역 10의 역할이나 형성방법은 도 3에서 언급한 것과 유사하게 형성된다. 바람직하게, 상기 전체 층 두께는 20 nm ~ 200 nm 사이의 범위에서 형성된다.
도 5의 (a)와 (b)는 도 3과 도 4에 언급된 구조에 영역 6의 제어전극 아래 영역 14의 제어전극 물질이 형성되어 있는 소자의 단면을 각각 나타낸 것이다. 영역 14는 영역 7과 같은 방법으로 형성되며, 역할은 공정상에서 발생할 수 있는 기계적인 스트레스를 흡수하는 역할을 하도록 다수의 작은 결정립으로 구성되어 있다. 이로 인해 전극간 절연막의 내구성이 개선될 수 있다.
도 6의 (a)와 (b)는 도 5의 (a)와 (b)에 있는 구조에서 플로팅 전극을 다층으로 구현한 소자의 단면을 각각 나타낸 것이다. 플로팅 게이트가 일례로 5층의 얇 은 폴리층으로 구성되어 있다. 이들 폴리층의 두께는 서로 같거나 다를 수 있으며, 물질 또한 Si이나 SiGe으로 구성될 수 있다. 각 층의 두께는 얇기 때문에 결정립 크기는 작으며, 각 층의 두께는 1 nm ~ 30 nm 사이에서 결정된다. 영역 7과 영역 9는 도 3과 도 4에서 각각 표시한 두께 범위에서 결정되고, 그 역할도 언급된 것과 같다.
도 7은 도 4에 보인 구조와 사실상 동일한 구조이다. 다만 도 7에서는 도 4의 영역 5인 전극간 절연막이 적절하게는 3층의 절연막으로 구성됨을 보이고 있다. 대개 기존의 소자구조에서 적용되는 것과 같이 SiO2/Si3N4/SiO2로 구성되며, 기존의 두께 범위를 따른다. 도 4의 영역 5는 도 7에서와 같이 3층으로 구성될 수 있으며, 2 ~ 6 층의 다층으로 구현될 수 있다. 밴드 갭이나 유전율이 다른 절연물질로 구성될 수 있다.
도 8은 도 3에서 언급된 소자를 2×2 어레이 형태로 나타낸 것으로서, 도 8(b)는 채널의 폭 방향으로의 단면도(도 8a의 A-A'이고, 도 8(c)는 채널 길이 방향으로의 단면도(도 8a의 B-B')이다. 셀 사이의 크로스 토크(cross-talk)는 도 8(c)에서와 같이 채널 길이 방향에서 지배적으로 나타나고 있다. 영역 21은 소자 사이의 격리를 위한 STI(Shallow Trench Isolation)을 나타낸다. STI 영역에는 스트레스 문제를 해결하기 위해 얇은 질화막이 실리콘 기판과 접촉하는 부근에만 질화막과 기판 사이에 얇은 절연막을 두고 형성될 수 있다. 영역 5는 도 7에서 언급한 것과 같이 유전율이 다른 다층의 절연층으로 구성될 수 있다.
도 9는 도 3의 구조에서 셀 사이의 크로스 토크를 줄이기 위해 영역 20의 물질을 추가하여 구성한 셀 어레이를 약식으로 표현한 도면으로서 도 9(b)는 채널의 폭 방향으로의 단면도(도 9(a)의 A-A'이고, 도 9(c)는 채널 길이 방향으로의 단면도(도 9a의 B-B')이다.
도 9를 살펴보면, 본 발명의 구조에서 변형된 구조로서 문턱전압의 산포 개선을 위해 도 3에서 언급한 영역 7을 포함하고 있으며, 동시에 셀과 셀 사이의 크로스 토크(cross-talk)을 줄이기 위해 플로팅 게이트의 채널 폭 방향으로의 면적을 효과적으로 줄이고 있다. 도 3에서 언급한 영역 7의 폴리층 위에 영역 7이나 15에 비해 습식 식각이나 건식 식각에서 식각 비가 큰 물질을 형성하고, 그 위에 도 3에서 언급한 영역 9와 유사한 역할을 하는 영역 15를 형성한다. 도 9(b)에 도시된 바와 같이, 영역 20만을 선택적으로 식각하여 마치 언더컷(undercut)이 형성된 것과 유사한 플로팅 게이트 구조를 형성하여, 제어전극과 플로팅 전극 사이에 커플링 비를 적절하게 유지하면서 셀과 셀 사이의 크로스 토크(cross-talk)를 줄일 수 있도록 하였다.
영역 20의 적절한 물질은 SiGe으로 Ge 조성비를 조절하면 폴리실리콘에 비해 습식이나 건식식각에서 식각비를 훨씬 크게 할 수 있기 때문에 제조 공정이 간단하다. 영역 15의 적절한 물질로는 얇은 두께의 폴리실리콘이 사용된다. 형성방법도 도 3에서 언급한 것과 매우 유사하다. 영역 7은 도 3에서 언급한 것과 동일한 방법으로 형성되고 그 위에 영역 20의 SiGe 층이 비정질이나 다결정 형태로 형성된다. 영역 7과 영역 20 사이의 경계면은 도 3에서 언급한 제 1방법과 제 2방법을 적용하 여 구현할 수 있다. 영역 20이 형성되면, 영역 15를 형성하기 위해 폴리실리콘이나 비정질 실리콘이 형성되도록 한다. 비정질 실리콘이 증착된 경우는 후속 열처리에서 결정립이 작은 다결정 실리콘이 된다. 영역 20을 형성하고 영역 15을 형성하는 단계에서 두 층 사이의 경계를 유지하기 위해 먼저 샘플을 챔버에 유지하면서 가스의 흐름을 일시 중단하거나, 압력을 대기압으로 올렸다가 다시 저기압으로 내린 다음 공정을 하는 방법이 있고, 샘플을 잠시 동안 챔버 밖으로 꺼냈다가 다시 집어 넣은 다음 영역 15를 형성할 수 있다.
도 10은 도 9의 구조를 구현하기 위한 제조공정의 일례를 나타낸 것으로서, 주요 공정단계만 보이고 있다. 도 10(a)에서는 STI 공정 형성 후 영역 3의 터널링절연막을 형성하고, 그 위에 도 10(b)에서와 같이 영역 7과 20, 그리고 영역 15를 형성한 다음, 포토 리소그라피 공정을 통해 플로팅 게이트를 격리시킨다. 물론 영역 15의 상부에는 보호를 위한 절연막이 위치할 수 있다. 도 10(c)에서는 영역 7과 15의 비정질실리콘이나 폴리실리콘에 비해 주어진 조건에서 습식이나 건식 식각비가 큰 폴리 SiGe을 선택적으로 식각하여 형성한 단면도를 나타내고 있다. 적절한 세정 공정과 표면처리 공정을 거쳐 전극간 절연막인 영역 5를 형성하고, 그 위에 제어전극을 형성한 것이 도 10(d)에 나타내었다. 도 11(d)에서와 같이 언더컷(undercut) 영역의 제어전극은 제어전극 사이에서 쇼트(short)를 일으킬 수도 있기 때문에, 제어전극 형성은 다마씬(damascene) 형태의 제어전극 형성방법을 적용하거나 기존의 방법 등을 적용할 수 있다.
도 11(a) 및 도 11(b)는 도 3과 도 4에 제시된 구조와 유사한 본 발명의 실 시 예를 변형된 형태의 단면구조로 나타낸 것이다. 도 3에서 작은 크기의 결정립이 영역 7과 같이 형성되는데, 도 11에서는 작은 결정립은 나노 크기의 도트(dot)와 그 위에 형성되는 폴리층의 조합에 의해 형성된다. 여기서, 도트(dot)의 크기는 2nm ~ 20 nm 사이이고 도트(dot) 사이의 간격은 30 nm 이하이다. 작은 도트(dot)를 형성한 후 도트(dot)와 그 위에 형성되는 비정질 층이나 폴리층과 경계면이 생기도록 하는 도 3의 방법을 적용하여 도트(dot) 위에 폴리층이나 비정질층을 형성한다. 바람직하게, 플로팅 게이트를 구성하는 영역 22와 9 위에 형성되는 영역 9의 두께의 범위가 0.5 nm ~ 30nm 크기를 갖는 결정립의 폴리 층으로 구성될 수 있다. 또한, 상기 전체 층의 두께는 20 nm ~ 200 nm 사이의 범위에서 형성된다.
이상에서와 같이 본 발명에 의하면, 플래시 메모리 소자의 문턱전압 산포개선과 내구성 개선을 위한 새로운 소자구조를 구현할 수 있다. 이러한 소자구조는 플래시 메모리 소자의 쓰기 및 지우기 동작에서 발생하는 문턱전압 산포를 줄이며, 소자의 내구성을 개선할 수 있다.
특히, 본 발명에서는 플로팅 게이트를 다층으로 하고, 터널링 절연막과 접촉하는 플로팅 게이트의 결정립(grain) 크기를 작게 하여, 주어진 게이트 면적에서 많은 결정립을 생기게 하면, 결정립의 결정방향에 따른 특성이 셀 사이에서 평균화되도록 하여 문턱전압의 산포를 줄일 수 있게 된다.
따라서, 본 발명은 기존의 공정과 양립성을 갖도록 하며, 쉽게 구현이 가능 하도록 함으로써 미래의 고집적 플래시 메모리에서 문턱전압의 산포 감소, 내구성의 증가 및 수율을 개선할 수 있다.

Claims (20)

  1. 반도체 기판 위에 터널링 절연막이 형성되고, 상기 결과물 위에 얇은 층의 제1 저장전극과 두꺼운 층의 제2 저장전극, 및 작은 크기의 결정립으로 구성되는 얇은 층의 제3 저장전극이 순차적으로 적층되어 다층구조의 플로팅 게이트가 정의되며, 상기 결과물 위에 전극간 절연막과 제어전극이 순차적으로 형성되고, 상기 결과물 양측벽 하부의 반도체 기판에 소스/드레인이 형성되고,
    상기 제2 저장전극은 상기 제1 저장전극 및 상기 제3 저장전극보다 식각비가 큰 물질로 형성되는 것을 특징으로 하는 플래시 메모리 소자.
  2. 청구항 1에 있어서, 상기 플로팅 게이트를 정의하는 다층구조에 형성된 각각의 제1,2,3 저장전극은 비정질 실리콘, 비정질 SiGe, 폴리실리콘, 폴리 SiGe 중 선택되는 어느 하나의 물질로 구성되며, 상기 다층구조의 전체 층 두께는 20 nm ~ 200 nm 사이의 범위에서 형성된 것을 특징으로 하는 플래시 메모리 소자.
  3. 청구항 1에 있어서, 상기 제1 및 제3 저장전극의 두께는 0.5 nm ~ 30 nm 사이의 범위에서 선택되는 임의의 두께로 서로 독립적으로 형성되는 것을 특징으로 하는 플래시 메모리 소자.
  4. 청구항 1에 있어서, 상기 제1,2,3 저장전극은 계면(결정입계)으로 분리되며, 상기 각 저장전극은 전기적으로 연결되어 있는 것을 특징으로 하는 플래시 메모리 소자.
  5. 청구항 1에 있어서,
    상기 제2 저장전극은 측면 양쪽 방향에서 제1 및 제3 저장전극의 폭보다 작은 폭을 갖도록 식각되어 언더컷(undercut)이 형성된 것을 특징으로 하는 플래시 메모리 소자.
  6. ( 삭 제 )
  7. ( 삭 제 )
  8. ( 삭 제 )
  9. ( 삭 제 )
  10. 반도체 기판 위에 터널링 절연막이 형성되고, 상기 결과물 위에 나노 크기의 도트(dot)로 구성된 제1 저장전극과, 두꺼운 층의 제2 저장전극 및 작은 크기의 결정립으로 구성되는 얇은 층의 제3 저장전극이 순차적으로 적층되어 플로팅 게이트가 정의되며, 상기 결과물 위에 전극간 절연막과 제어전극이 순차적으로 형성되고, 상기 결과물 양측벽 하부의 반도체 기판에 소스/드레인 영역이 형성되고,
    상기 제2 저장전극은 상기 제1 저장전극의 각 도트 사이를 통해 상기 터널링 절연막과 접촉되는 것을 특징으로 하는 플래시 메모리 소자.
  11. ( 삭 제 )
  12. 청구항 10에 있어서, 상기 플로팅 게이트를 정의하는 도트(dot)로 구성된 제1 저장전극과 제2 저장전극은 비정질 실리콘, 비정질 SiGe, 폴리실리콘, 폴리 SiGe 중에서 선택된 어느 하나로 구성되거나, 이들의 조합으로 구성된 것을 특징으로 하는 플래시 메모리 소자.
  13. 청구항 10에 있어서, 상기 도트(dot)로 구성된 제1 저장전극의 크기는 0.5 nm ~ 30 nm 사이의 범위에서 선택되는 임의의 크기로 형성하는 것을 특징으로 하는 플래시 메모리 소자.
  14. 청구항 10에 있어서, 상기 도트(dot)로 구성된 제1 저장전극과 제2 저장전극은 계면(결정입계)으로 분리되며, 전기적으로 연결되어 있는 것을 특징으로 하는 플래시 메모리 소자.
  15. 청구항 10에 있어서, 상기 플로팅 게이트를 구성하는 도트(dot)로 구성된 제1 저장전극과 제2 저장전극 위에 형성되는 제3 저장전극의 두께는 0.5 nm ~ 30nm 크기를 갖는 결정립의 폴리 층으로 구성된 것을 특징으로 하는 플로팅 게이트 구조.
  16. 청구항 1 또는 10에 있어서, 상기 두꺼운 층의 제2 저장전극은 계면(결정입계)으로 분리되며, 전기적으로 연결된 다층의 폴리층으로 구성된 것을 특징으로 하는 플래시 메모리 소자.
  17. 청구항 1 또는 10에 있어서, 상기 터널링 절연막은 실리콘 산화막 혹은 유전율이 서로 다른 다층의 절연물질로 구성되며, 최종 물리적인 두께가 2nm ~ 20 nm 사이인 것을 특징으로 하는 플래시 메모리 소자.
  18. 청구항 1 또는 10에 있어서, 상기 전극간 절연막은 전체 물리적 두께가 3 nm ~ 30 nm 사이의 범위에서 결정되고, 단층 또는 다층의 절연막으로 구성되며, 다층의 절연막으로 구성된 경우 유전율이 다른 절연물질로 구성되는 것을 특징으로 하는 플래시 메모리 소자.
  19. 청구항 1 또는 10에 있어서, 상기 제어전극은 단층이나 다층으로 구성되며, 다층인 경우 제일 아래층의 제어전극의 두께가 0.5 nm ~ 30 nm 사이인 폴리나 금속 또는 실리사이드 물질로 구성된 것을 특징으로 하는 플래시 메모리 소자.
  20. 청구항 1 또는 10에 있어서, 소자 사이의 절연을 위해 STI(Shallow Trench Isolation)를 적용하고 STI 영역에서 스트레스 문제를 해결하기 위해 격리용 산화막이 반도체 기판과 접촉하는 부근에만 질화막을 형성하되, 상기 질화막과 반도체 기판의 영역 사이에 얇은 절연막을 두고 형성되는 것을 특징으로 하는 플래시 메모리 소자.
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