JP4608232B2 - 逆自己整合方式を利用したツインono形態のsonosメモリ素子製造方法 - Google Patents
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Description
図1を参照すれば、SONOS(または、MONOS)セルは半導体基板10、例えば、p−Si基板にソース及びドレインジャンクション15を形成し、半導体基板10上にONO(Oxide−Nitride−Oxide)誘電層20を形成した後でその上にゲート30を形成して構成される。このようなSONOSセルはトランジスタのゲート酸化膜の代りにONO誘電層20を使用する構造を有する。同時に、SONOSセルは電荷を蓄積するフローティングゲートの代りにONO誘電層20を使用することによって、ONO誘電層20の薄いシリコン酸化物層21、25間のシリコン窒化物層23に電子を注入したり、またはホールを注入させる。
図2を参照すれば、2ビットメモリ技術はスタックゲート形態のフラッシュ素子に対比して同一面積当り2倍の集積度を具現する長所がある。このような2ビットメモリ動作はトランジスタのコントロールゲート(図1の30)と両側のソース及びドレインジャンクション15のうち片方のジャンクションに高い電圧を印加して(すなわち、チャンネルホット電子注入(CHEI:Channel Hot Electron Injection)方式で)電子をゲート30の一方の縁の下端のシリコン窒化物層23に注入し(順方向に注入)、以後、反対側ソース及びドレインジャンクション15とゲート30に電圧を印加して逆方向に読み出す方式を採択している。
図4(A)は、典型的なSONOSセルの基板バルクとソースとを接地した後、ゲートに11V、ドレインに6Vを100μsの間印加してプログラムし、ゲートに0V、ドレインに10V、ソースに10V、バルクに0Vを100μsの間印加して消去する条件で、書き込みと消去とを繰り返した時の耐久特性曲線である。セルがオンの状態である時が41の曲線であり、セルがオフの状態である時が45の曲線である。
Eli Lusky, Yosi Shiacham−Diamand, Ilan Bloom, and Boaz Etan著、"Characterization of channel hot electron injection by the subthreshold slope of NROM Device", IEEE Electron Device Lett., vol.22, No.11,Nov.2001 Eli Lusky,Yosi Shiacham−Diamand, Ilan Bloom,and Boaz Etan著、"Electron retention model for localized charge in Oxide−Nitride−Oxide(ONO)dielectric", IEEE Electron Device Lett., vol.23、No.9, Sept.2002
<単一ゲート構造のツインSONOS>
図5(A)ないし図5(K)は、本発明の第1実施形態によるツインONO形態のSONOSメモリ素子製造方法を説明するために概略的に示す断面図である。
図5(A)を参照すれば、SONOSメモリ素子を製造する出発物質としてp型基板を用意する。例えば、図5(A)に提示されたようにSOI(Silicon120−On−Insulator 110)基板を用意する。この時、SOI基板のシリコン層120はp導電型を有して実質的にp型基板として作用する。勿論、このようなSOI基板の他に一般的なシリコン基板も利用できる。まず、このようなシリコン層120に活性領域を設定するフィールド領域を素子分離工程を通じて形成する。このような素子分離工程は素子分離のための色々な方法、例えば、浅いトレンチ素子分離、自己整合による浅いトレンチ素子分離、LOCOSなどを遂行できる。
<三重ゲート構造のツインSONOS>
第2実施形態では、第1実施形態とは異なり、三重ゲート構造が形成される。第2実施形態で第1実施形態と同じ符号が付される部材は実質的に同じ部材と解釈できる。
図6(A)を参照すれば、SONOSメモリ素子を製造する出発物質として図5(A)を参照して説明したようにSOI基板を用意する。その後、図5(B)を参照して説明したように、シリコン層120のSiチャンネル領域上に素子のメモリとして使われるONO誘電層500を形成する。
<第1変形された単一ゲート構造のツインSONOS>
第3実施形態では第1実施形態とは異なり、変形された単一ゲート構造が形成される。第3実施形態で第1実施形態と同じ符号が付される部材は実質的に同じ部材と解釈できる。
図7(A)を参照すれば、SONOSメモリ素子を製造する出発物質として図5(A)を参照して説明したようにSOI基板を用意する。その後、第1バッファ層630及び第2バッファ層600を形成する。第2バッファ層600は図5(B)を参照して説明したように後続するONO誘電層500をパターニングする目的で犠牲層として形成される。第1バッファ層630は第2バッファ層600のパターニングまたは除去時に下部のシリコン層120に侵害が生じることを防止する役割をするように形成される。このような第1バッファ層630はパッド層またはエッチング終了層の役割を果たせる。したがって、第1バッファ層630は第2バッファ層600とエッチング選択比を有するように第2バッファ層600と異なる絶縁物質で形成される。
<第2変形された単一ゲート構造のツインSONOS>
第4実施形態では第1及び第3実施形態とは異なり、変形された単一ゲート構造が形成される。第4実施形態で第1実施形態と同じ符号が付される部材は実質的に同じ部材と解釈できる。
図8(A)を参照すれば、SONOSメモリ素子を製造する出発物質として図5(A)を参照して説明したようにSOI基板を用意する。その後、図5(B)を参照して説明したようにONO誘電層500を形成し、その上にトレンチ601を有するバッファ層600を形成する。続いて、トレンチ601の内側壁に第1絶縁スペーサ770を形成する。この時、第1絶縁スペーサ770は図5(C)の第1導電性スペーサ700とは異なり、絶縁物質またはフォトレジスト物質で形成できる。このような第1絶縁スペーサ770は第2実施形態の第1絶縁スペーサ710とは異なり、犠牲層として形成される。
図9(A)及び図9(B)は何れも0.12μmゲート長構造でそれぞれゲートに5V、ドレインに3Vを印加した後(残りの電圧条件はいずれも接地条件である)、1μsストレスを印加した後、すなわち、プログラムを遂行した後、捕獲された電荷の分布をシミュレーションを通じて測定した結果を示したものである。
121、125 第1、第2拡散層
500 ONO誘電層
500a、500c シリコン酸化物層
500b シリコン窒化物層
600 バッファ層
601 トレンチ
700 第1導電性スペーサ
800 ゲート誘電層
801 凹部
900 第2導電性層
910、920 第1、第2シリサイド層
Claims (10)
- 基板上にONOの誘電層を形成する段階と、
前記誘電層上に第1導電性層を形成する段階と、
前記第1導電性層上に前記第1導電性層の表面一部を露出させるトレンチを有するバッファ層を形成する段階と、
前記トレンチの内側壁に第1絶縁スペーサを形成する段階と、
前記第1絶縁スペーサをエッチングマスクとして前記第1導電性層の露出された部分及び下部の前記誘電層部分を選択的に順次に除去して前記第1導電性層及び前記誘電層を2つの部分に分離する段階と、
前記誘電層の分離によって露出された前記基板上にゲート誘電層を形成する段階と、
前記ゲート誘電層上に前記トレンチの両側壁間のギャップを埋め込む第2導電性層を形成する段階と、
前記第1絶縁スペーサをエッチングマスクとして前記バッファ層を除去する段階と、
前記第1導電性層の前記バッファ層の除去によって露出された部分及び下部の前記誘電層部分を前記第1絶縁スペーサをエッチングマスクとして選択的に順次に除去して2つの部分に分離された前記誘電層及び前記第1導電性層を最終パターンとする段階と、を含むことを特徴とするSONOSメモリ素子製造方法。 - 前記第1絶縁スペーサ下部の分離された2つの前記第1導電性層がそれぞれ独立的なゲートとして作用することを許容するように前記ゲート誘電層は2つの前記第1導電性層間を絶縁させるように前記第1絶縁スペーサ上に延びることを特徴とする請求項1に記載のSONOSメモリ素子製造方法。
- 前記第2導電性層を形成する段階は、
前記第2導電性層を前記ゲート誘電層上に前記トレンチの両側壁間のギャップを埋め込むように蒸着する段階と、
前記第2導電性層をエッチバッグまたは化学機械的に研磨して前記バッファ層上に延びた前記ゲート誘電層部分を露出させる段階と、を含むことを特徴とする請求項1に記載のSONOSメモリ素子製造方法。 - 前記ゲート誘電層部分を露出させる段階以後に、
前記第2導電性層上を覆い包むキャッピング絶縁層を形成する段階をさらに含むことを特徴とする請求項3に記載のSONOSメモリ素子製造方法。 - 前記最終パターンと誘電層外側の露出した前記基板に第1拡散層をイオン注入で形成する段階と、
前記最終パターンとされた誘電層及び前記第1導電性層側壁に第2絶縁スペーサを形成する段階と、
前記第2絶縁スペーサをマスクとして前記基板に第2拡散層をイオン注入で形成する段階と、をさらに含むことを特徴とする請求項1に記載のSONOSメモリ素子製造方法。 - シリサイド化工程で、前記第2拡散層上に選択的に第2シリサイド層を形成し、かつ前記第2導電性層上に第3シリサイド層を形成する段階をさらに含むことを特徴とする請求項5に記載のSONOSメモリ素子製造方法。
- 前記第1導電性層及び前記第2導電性層は導電性シリコン層を含んで形成されることを特徴とする請求項6に記載のSONOSメモリ素子製造方法。
- 基板上に第1バッファ層を形成する段階と、
前記第1バッファ層上に前記第1バッファ層とエッチング選択比を有し、前記第1バッファ層の表面一部を露出させるトレンチを有する第2バッファ層を形成する段階と、
前記トレンチ部分に露出された前記第1バッファ層を除去した後、前記トレンチ部分に露出した前記基板上及び前記トレンチ側壁上にONOの誘電層を形成する段階と、
前記トレンチの内側壁の前記誘電層上に第1導電性スペーサを形成する段階と、
前記第1導電性スペーサをエッチングマスクとして前記誘電層部分を選択的に除去して前記誘電層を2つの部分に分離し、かつ分離部分の前記基板を露出させる段階と、
前記露出された基板、前記ONO側面、及び前記第1導電性スペーサ上にゲート誘電層を形成する段階と、
前記ゲート誘電層上に前記トレンチの両側壁間のギャップを埋め込む第2導電性層を形成する段階と、
前記第1導電性スペーサをエッチングマスクとして前記第2バッファ層を除去する段階と、
前記誘電層の前記第2バッファ層の除去によって露出された部分を、前記第1導電性スペーサをエッチングマスクとして選択的に除去して2つの部分に分離された前記誘電層を最終パターンとする段階と、を含み、
前記第1導電性スペーサは前記ゲート誘電層によって前記第2導電性層から分離されることを特徴とするSONOSメモリ素子製造方法。 - 前記最終パターンとされた誘電層外側の露出した前記基板に第1拡散層をイオン注入で形成する段階と、
前記最終パターンとされた誘電層及び前記第1導電性スペーサ側壁に第2絶縁スペーサを形成する段階と、
前記第2絶縁スペーサをマスクとして前記基板に第2拡散層をイオン注入で形成する段階と、をさらに含むことを特徴とする請求項8に記載のSONOSメモリ素子製造方法。 - シリサイド化工程で、前記第1導電性スペーサ及び前記第2導電性層上に第1シリサイド層を選択的に形成し、かつ前記第2拡散層上に選択的に第2シリサイド層を形成する段階をさらに含むことを特徴とする請求項8に記載のSONOSメモリ素子製造方法。
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