JP2004505460A - マルチビットメモリセルを作製する方法 - Google Patents
マルチビットメモリセルを作製する方法 Download PDFInfo
- Publication number
- JP2004505460A JP2004505460A JP2002516782A JP2002516782A JP2004505460A JP 2004505460 A JP2004505460 A JP 2004505460A JP 2002516782 A JP2002516782 A JP 2002516782A JP 2002516782 A JP2002516782 A JP 2002516782A JP 2004505460 A JP2004505460 A JP 2004505460A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- region
- memory
- boundary
- memory layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims abstract description 93
- 238000000034 method Methods 0.000 title claims description 21
- 239000000463 material Substances 0.000 claims abstract description 53
- 239000004065 semiconductor Substances 0.000 claims abstract description 33
- 239000002800 charge carrier Substances 0.000 claims abstract description 15
- 125000006850 spacer group Chemical group 0.000 claims description 25
- 238000004519 manufacturing process Methods 0.000 claims description 18
- 239000004020 conductor Substances 0.000 claims description 11
- 238000002513 implantation Methods 0.000 claims description 4
- 238000002347 injection Methods 0.000 claims 2
- 239000007924 injection Substances 0.000 claims 2
- 238000010586 diagram Methods 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 abstract 1
- 239000013067 intermediate product Substances 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 238000005530 etching Methods 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- -1 for example Chemical compound 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 238000003631 wet chemical etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7923—Programmable transistors with more than two possible different levels of programmation
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/954—Making oxide-nitride-oxide device
Abstract
ソース領域（６ａ）およびドレイン領域（６ｂ）の上部にて、界層（２）と境界層（４）との間に電荷キャリアを捕獲するために提供されたメモリ層（３）は、チャンネル領域の上部で中断され、ゲート電極は、誘電層によって該半導体材料から分離されて付与され、メモリ層の露出した周縁部は、境界層の材料と同様の材料の中に埋め込まれるので、ソース領域の上部およびドレイン領域の上部にて捕獲される電荷の拡散が回避される。メモリ層は、ソース領域およびドレイン領域のチャンネルに面した部分の上部の領域に制限され、環状に酸化物の中に埋め込まれる。
【選択図】図６
【選択図】図６
Description
【０００１】
本発明は、自己調整ＯＮＯ領域を有するマルチビットメモリセルを作製する方法に関する。
【０００２】
ＵＳ５，７６８，１９２号において、メモリ層におけるソースまたはドレインそれぞれにおいて電子が捕獲される不揮発性メモリが記載される。これらの捕獲された（トラップされた）電子は、ＳＯＮＯＳトランジスタ（半導体−酸化物−窒化物−酸化物−半導体）として形成されるトランジスタの閾値電圧を決定する。ソースまたはドレインそれぞれにおける電荷の存在は、格納されたビットと解釈され得るので、このようなセルにおいて、二つのビットが格納され得る。プログラミングするために、チャンネルにおいて熱い電荷キャリアが生成される。これらの電子は、ドレイン領域の近傍にて半導体材料からメモリ層に注入される。さらに、通常、５Ｖの電位差がゲートを介してソースからドレインの方向へと延びるワード線に印加される。ソース領域自体は０Ｖに接続され、ビット線としてのドレイン領域は５Ｖに接続される。印加された電圧を逆向きにすることによって、電荷は、ソース領域においても捕獲され得る。ソースとドレインとの間の、通常、１．２Ｖの電位差、およびプログラミングされない状態での閾値電圧とプログラミングされた状態での閾値電圧との間のゲート電圧は、ソース側に格納されたビットを読み出すことを可能にする。ゲートにおける明確な負の電位、およびドレインにおける、例えば、５Ｖ（ワード線はほぼ無電流）は、捕獲された電荷キャリアが、グラウンドに対して正のソース領域またはドレイン領域に押し戻されることによって（ＧＩＤＬ、ゲート誘導されたドレインリーク（ｇａｔｅ−ｉｎｄｕｃｅｄ ｄｒａｉｎ ｌｅａｋａｇｅ））消去を可能にする。
【０００３】
今日、高集積メモリにおいて、ソースからドレインへの距離は１５０ｎｍにすぎない。捕獲された電荷キャリアが誘電性窒化物内で、もはや十分に局所的に残存しない場合、不利な条件下（特に、例えば、自動車内で到達する、通常、８５℃の高温）にてメモリチップを収容する際に、問題なく実行できる充電／放電サイクル（耐久性）の数が低減され得る。従って、ソースおよびドレインに格納されたビットを個別に読み出すことがより困難になる。
【０００４】
ＵＳ５，８７７，５２３号において、多層スプリットゲートフラッシュメモリセルが記載される。このセルにおいて、酸化物層、およびメモリ層として提供されるポリシリコン層が付与され、浮動ゲート電極を形成するために、二つの部分に構造化される。残存した部分は、誘電層によって覆われる。その上に、導電層が付与され、この層がゲート電極に構造化される。続いて、ソースおよびドレインを形成するためにドーピング材料の注入が行なわれる。
【０００５】
ＵＳ５，９６９，３８３号において、スプリットゲートメモリ構成要素が記載される。この構成要素において、チャンネル領域部分の上部、およびドレイン領域部分の上部に、二酸化ケイ素、窒化ケイ素および二酸化ケイ素を含む層シーケンスが一つづつ存在する。これらの層シーケンスのうち、チャンネル上の層シーケンスにコントロールゲート電極が提供される。ここで、窒化ケイ素層において電荷キャリアを捕獲することによって、メモリセルのプログラミングが行なわれる。チャンネル領域の残りの部分の上部にて選択ゲート電極が設けられる。
【０００６】
ＵＳ５，７９６，１４０号において、メモリセルを作製する方法が記載される。この方法の場合、ソースおよびドレインが、ドーピングされた領域としてチャンネル領域によって互いに分離されて形成され、これらの領域の上に、電荷キャリアを格納するために予定されたメモリ層が境界層間に設けられ、この中に埋め込まれ、ゲート電極は、誘電層によって半導体材料から分離されて付与される。この際、チャンネル領域と、ソース領域またはドレイン領域との間の境界に位置する領域を除く、メモリ層が除去される。
【０００７】
ＪＰ２０００−５８６８０号において、半導体メモリ構成要素が記載される。ここでは、酸化物−窒化物−酸化物層がゲート電極のエッジにも付与される。
【０００８】
本発明の課題は、不利な条件下であっても、より多い数の充電サイクルおよび放電サイクルが保証されるマルチビットメモリセルを作製する方法を提示することである。
【０００９】
本課題は、請求項１または４の特徴を有する方法を用いて解決される。実施形態は、従属請求項から明らかである。
【００１０】
本発明により作製されたマルチビットメモリセルの場合、ソースおよびドレインにおける電荷キャリアを捕獲するために提供されたメモリ層が、ソース領域またはドレイン領域の、チャンネル領域と境界を接する周縁領域に制限される。メモリ層は境界層間に設けられ、メモリ層において、ソース領域の上部およびドレイン領域の上部それぞれにおいて捕獲される電荷キャリアが局所化されて保持されるように、より高いエネルギーバンドギャップの材料に埋め込まれる。
【００１１】
メモリ層用の材料として、好適には、窒化物が考えられる。包囲する材料として、特に、酸化物が適切である。シリコンの材料系のメモリセルの場合、このメモリセルは、本例示の実施形態において、約５ｅＶのエネルギーバンドギャップを有する窒化ケイ素である。包囲する境界層は、約９ｅＶのエネルギーバンドギャップを有するシリコン酸化物である。メモリ層は、境界層のエネルギーバンドギャップよりも小さいエネルギーバンドギャップを有する異なる材料であり得、電荷キャリアの良好な電気的閉じ込めのエネルギーバンドギャップの差は、可能な限り大きい必要がある。従って、シリコン酸化物との関連で、例えば、タンタル酸化物、ハフニウムシリケートまたは固有の導電性の（ドーピングされない）シリコンがメモリ層の材料として用いられ得る。窒化ケイ素は、約７．９の比誘電率を有する。より高い誘電率（例えば＝１５．．．１８）を有する代替的材料の使用は、メモリ用に提供された層のスタックの全厚さを低減することを可能にし、従って、有利である。
【００１２】
本方法の場合、チャンネル領域にそれぞれ面するソース領域とドレイン領域との境界の上部における領域の外側の電荷キャリアの捕獲用に提供されたメモリ層は、完全に除去される。その後、ゲート酸化物ならびにゲート電極またはワード線として提供された導体トラックが作製および構造化され、メモリ層のまだ露出した周縁部が境界層の材料、好適には酸化物の中に埋め込まれる。チャンネル領域の上部のメモリ層が除去されることによって、このように作製されたＳＯＮＯＳトランジスタセルは、互いに分離されたメモリ領域をソースおよびドレイン上に有する。
【００１３】
特に好適な例示の実施形態の場合、ゲート酸化物は、基板におけるチャンネル領域の半導体材料上に作製されるだけでなく、ゲート電極のエッジにおいて垂直方向にも作製されるので、これと境界を接するメモリ層が、さらに、電気的に絶縁される。ゲート電極のエッジにおいて垂直の酸化物層を作製することは、さらに、電界の分布を変更し、従って、熱い電子は、メモリ層の方向に集中して加速され、ここで捕獲される。特に、プログラミングの際のメモリセルの動作特性（性能）は、これによって明らかに改善される。
【００１４】
次に、本発明によるメモリセルの例示の実施形態が、特に適切な作製方法に基づいて、より詳細に説明される。この作製方法の中間生成物が図１〜図６および図７〜図１０に断面図で示される。チップ上に多数のこのような個々のメモリセルを含む構成が作製され得る。
【００１５】
本発明による作製方法の第１の例示の実施形態が図１〜図６に図示される。図１において、半導体本体１、または基板上で成長させられた層または半導体材料を含む層構造が断面で示される。半導体材料が所望の基本ドーピングを有しない場合、それ自体公知の方法で、必要とされる濃度のドーピング材料が注入されることによって、所与の導電性のいわゆるウェル（例えば、ｐウェル）が作製される。さらに、図１は、半導体本体上に付与された、下部境界層としての下部酸化物層２（下部酸化物）、この酸化物層上に、電荷キャリアを捕獲するために提供されたメモリ層３（この例示の実施例においては窒化ケイ素）、このメモリ層上に、上部境界層としてのさらなる酸化物層４（上部酸化物）、および最上部に、上述の層よりも実質的に厚く、好適には、同様に窒化物である補助層５を示す。第１のフォトグラフィック技術により、例えば、フォトレジストを含むマスクを用いて、メモリ層３、上部酸化物層４および補助層５が図１に示される態様で構造化されるので、これらの層は、横方向の広がりがメモリセル用に提供された領域に制限される。図１の図示において、マスクはすでに除去されている。
【００１６】
ドーピング材料を半導体材料に注入することによって、ソース６ａおよびドレイン６ｂの領域を作製するために、補助層５は、その後、マスクとして用いられる。シリコンを含むｐ型ドーピングされた基板を半導体本体として用いる場合、このためのドーピング材料として、例えば、ヒ素が適切である。さらに、図２によると、長手方向の酸化物層７が作製される。これは、基板のシリコンが酸化されることにより、最も容易に作製される。この場合、材料の量が増大するので、長手方向の酸化物層７の面はメモリ層３の上部に位置する。
【００１７】
その後、例えば、同様に酸化物であり得る、さらなる補助層８が、必要に応じて、第１の補助層５の側方に堆積され得る。このさらなる補助層８の平坦な面は、例えば、ＣＭＰ（化学機械的研磨）を用いて作製され得、その際、全面が平坦化される。第１の補助層５は、その後、除去される。これは、好適には、湿式化学処理によって行なわれる。ここで、上部酸化物層４はエッチングストップ層として利用される。こうして、図３に示される中間生成物の構造が取得される。
【００１８】
その後、図４に示されるスペーサが公知の方法で作製される。この目的のために、好適には、極めて均一な厚さを有する、スペーサ用に提供された材料を含む層が全面に堆積され、次に、図示されたスペーサ９が補助層８の内側のエッジにて残存するように、異方性でエッチングバックが行なわれる。スペーサ９は、後に作製されるゲート電極の構成部分として用いられ得るので、このスペーサ用の材料としてインサイチュでドーピングされたポリシリコンを堆積させることが望ましい。その後、スペーサ間の領域における上部酸化物層４、メモリ層３および下部酸化物層２をエッチングにより除去し、スペーサの下の領域に残存させるためにスペーサが用いられる。従って、メモリ層３は、ゲートに面したソースおよびドレインの周縁部における領域にすでに制限される。
【００１９】
基板の半導体材料上、およびスペーサによって形成された側方の内側のエッジにおいて、図５に図示された誘電層１０が作製される。これは、特に、シリコンを用いる場合に、半導体材料の表面を酸化することによって、最も容易に作製される。その後、ゲート電極用に提供された材料をスペーサ間の凹部に堆積させることによって、ゲート電極１１が作製および完成される。このために、好適には、同様にインサイチュでドーピングされたポリシリコンが用いられる。さらなるＣＭＰ工程が用いられ、図５の図示に対応して表面を平坦化する。
【００２０】
図６において、例えば、ワード線として、メモリセル構成用に提供されるゲート電極用の接続フィード（Ａｎｓｃｈｌｕｓｓｚｕｌｅｉｔｕｎｇ）１２として、導体トラックが堆積された後の状態に関するメモリセルの断面が図示される。この導体トラックは、好適には、同様に、ドーピングされたポリシリコンである。その後、図６に示された構造が図の紙面に対して垂直の方向に制限されることによって、セルの構造化が完成される。これは、さらなるフォトグラフィック技術を用いて行なわれる。この技術を用いて、ゲート電極の側方において、材料が上部酸化物層４にまで下方へとエッチングされて除去される。次に、メモリ層３は、好適には、湿式化学処理のエッチングによって除去される。ここで、メモリ層３の露出された周縁部を酸化物に埋め込むために、さらなる酸化物が利用される。従って、本発明による方法の結果として、メモリ層３は、酸化物層により図６の紙面に対して垂直の両方向にも制限される。従って、メモリ層のすべての周縁部は、酸化物の中に埋め込まれ、従って、メモリ層の両方の部分の中で捕獲された電荷キャリアが共に流れることが持続的に回避される。従って、この方法を用いて、マルチビットメモリセルが作製され得、このセルは、この種類の従来のメモリセルよりも極めて長い寿命を有する。
【００２１】
わずかに改変された構造を有する、本発明によるメモリセルを提供する代替的方法が図７〜図１０に示される。この方法は、同様に、半導体本体１（図７）、または半導体材料を含む、基板上に成長させられた層または層構造を出発点とする。半導体材料に所望の基本ドーピングがなされるように、場合によっては、ドーピング材料が必要とされる濃度で注入されることによってｐウェルまたはｎウェルが作製される。この上に、下部境界層としての下部酸化物層２（下部酸化物）、電荷キャリアを捕獲するために提供されたメモリ層３、および上部境界層としてのさらなる酸化物層４（上部酸化物）が全面に付与される。
【００２２】
例えば、ポリシリコンであり得る補助層８０が、作成されるべきチャンネル領域６の上部の残り部分の図示された輪郭に対応して構造化される。この補助層８０を用いて、好適には、まず、ドーピング材料の注入が行なわれ、ＬＤＤ領域６１（低濃度にドーピングされたドレイン）が、ソース領域およびドレイン領域のチャンネル領域に面した周縁部に作製される。これによって、基本ドーピングとは逆の符号の弱い導電性を有するドーピング領域が作製される。この注入は、ｎ−ドービングされたｐウェルの場合にも行なわれる。それ自体公知の方法で、好適には、さらに、基本ドーピングの導電性タイプ（例示の実施形態においてはｐ）であるが、幾分高いドーピング濃度の、いわゆるポケット注入６２が行なわれ、ソース領域またはドレイン領域が、より明確に限定されるようにする。補助層８０が、この注入のためのマスクとして利用される場合、この補助層は、次に、等方性でエッチングバックされて、図７に点線で示された寸法にされる。この場合、層厚さが幾分損失されるので、正確な層厚さを残すために、元の層厚さに、適切な予備の厚さ（Ｖｏｒｈａｌｔ）が計算に入れられなければならない。ＬＤＤおよびポケット注入が行なわれない場合、補助層は、すぐに、点線で示された輪郭の寸法に構造化される。
【００２３】
図８において、ソースおよびドレインを作製すべき領域の境界において、互いに向かい合って位置する補助層８０の末端にてスペーサ９０が作製されることが図示される。このスペーサは、それ自体公知の方法で作製される。これは、まず、当該の材料（例えば、窒化物）を含む層が、スペーサの幅に対して提供された層厚さで、等方的に全面に付与され、この層が、その後、水平の層部分が無くなり、実質的に元の層厚さを有する垂直の層部分のみが残存するまで異方性でエッチングバックされることによって行なわれる。このスペーサ９０を用いて、ソース領域６ａおよびドレイン領域６ｂに、その後、ドーピング材料の本来の注入が導入される。このドーピングの導電性の符号は、基本ドーピングの符号（例示の実施形態において、ｎ＋）とは逆にされる。
【００２４】
補助層８０は、その後、除去されるので、スペーサ９０のみが残存する。スペーサによって覆われた領域の外側の上部酸化物層４とメモリ層３が除去されることによって、スペーサをマスクとして用いて、図９に示される構造が作製される。スペーサ９０が除去された後、下部酸化物層２の上面上に、酸化物で覆われたメモリ層の残りの部分のみが残存する。これらの部分は、チャンネル領域と、ソース領域またはドレイン領域との間の境界にそれぞれ位置するが、これは、ソース領域またはドレイン領域、ならびにチャンネル領域の終端部がそれぞれ重なる作製方法の結果である。
【００２５】
酸化物層１３が作成される。この酸化物層は、少なくとも、チャンネル領域の上部およびメモリ層３の上部に形成されるので、メモリ層は、酸化物によって完全に包囲される。この酸化物層１３は、一部は、窒化物の再酸化によって（特に、半導体材料としてシリコンを用いた場合：２Ｓｉ３Ｎ４＋１２Ｈ２Ｏは６ＳｉＯ２を生成する）、一部は、酸化物（ＣＶＤ酸化物、化学気相成長、特に、半導体材料としてシリコンを用いる場合：ＴＥＯＳを含む熱酸化、テトラエチルオルトシリケート、Ｓｉ（ＯＣ２Ｈ５）４＋１２Ｏ２はＳｉＯ２を生成する）の堆積によって作製され得る。シリコンの熱酸化は、さらに、ソースおよびドレインのチャンネル領域に面していない部分の上のシリコンが厚い酸化物層７０を形成するように、さらに酸化され得るという利点を有する。図１０に図示される構造は、ワード線およびそれぞれのゲート電極として提供される導体トラック１２を付与することによって完成される。この導体トラックは、チャンネル領域を介してソースからドレインへと延びる帯状に構造化されるので、この導体トラックは、図の紙面の前および背後にあると考えられ得る周縁面によって側方が制限される。これによって露出されたメモリ層の部分が除去される。好適には、次に、これによって露出されたメモリ層の周縁部が酸化物の中に埋め込まれる。これは、再酸化によって適切に行なわれる。
【図面の簡単な説明】
【図１】
図１は、本発明の例示の実施形態によるメモリセルの適切な作製方法による中間生成物の断面図を示す。
【図２】
図２は、本発明の例示の実施形態によるメモリセルの適切な作製方法による中間生成物の断面図を示す。
【図３】
図３は、本発明の例示の実施形態によるメモリセルの適切な作製方法による中間生成物の断面図を示す。
【図４】
図４は、本発明の例示の実施形態によるメモリセルの適切な作製方法による中間生成物の断面図を示す。
【図５】
図５は、本発明の例示の実施形態によるメモリセルの適切な作製方法による中間生成物の断面図を示す。
【図６】
図６は、本発明の例示の実施形態によるメモリセルの適切な作製方法による中間生成物の断面図を示す。
【図７】
図７は、本発明によるメモリセルの代替の作製方法による中間生成物の断面図を示す。
【図８】
図８は、本発明によるメモリセルの代替の作製方法による中間生成物の断面図を示す。
【図９】
図９は、本発明によるメモリセルの代替の作製方法による中間生成物の断面図を示す。
【図１０】
図１０は、本発明によるメモリセルの代替の作製方法による中間生成物の断面図を示す。
本発明は、自己調整ＯＮＯ領域を有するマルチビットメモリセルを作製する方法に関する。
【０００２】
ＵＳ５，７６８，１９２号において、メモリ層におけるソースまたはドレインそれぞれにおいて電子が捕獲される不揮発性メモリが記載される。これらの捕獲された（トラップされた）電子は、ＳＯＮＯＳトランジスタ（半導体−酸化物−窒化物−酸化物−半導体）として形成されるトランジスタの閾値電圧を決定する。ソースまたはドレインそれぞれにおける電荷の存在は、格納されたビットと解釈され得るので、このようなセルにおいて、二つのビットが格納され得る。プログラミングするために、チャンネルにおいて熱い電荷キャリアが生成される。これらの電子は、ドレイン領域の近傍にて半導体材料からメモリ層に注入される。さらに、通常、５Ｖの電位差がゲートを介してソースからドレインの方向へと延びるワード線に印加される。ソース領域自体は０Ｖに接続され、ビット線としてのドレイン領域は５Ｖに接続される。印加された電圧を逆向きにすることによって、電荷は、ソース領域においても捕獲され得る。ソースとドレインとの間の、通常、１．２Ｖの電位差、およびプログラミングされない状態での閾値電圧とプログラミングされた状態での閾値電圧との間のゲート電圧は、ソース側に格納されたビットを読み出すことを可能にする。ゲートにおける明確な負の電位、およびドレインにおける、例えば、５Ｖ（ワード線はほぼ無電流）は、捕獲された電荷キャリアが、グラウンドに対して正のソース領域またはドレイン領域に押し戻されることによって（ＧＩＤＬ、ゲート誘導されたドレインリーク（ｇａｔｅ−ｉｎｄｕｃｅｄ ｄｒａｉｎ ｌｅａｋａｇｅ））消去を可能にする。
【０００３】
今日、高集積メモリにおいて、ソースからドレインへの距離は１５０ｎｍにすぎない。捕獲された電荷キャリアが誘電性窒化物内で、もはや十分に局所的に残存しない場合、不利な条件下（特に、例えば、自動車内で到達する、通常、８５℃の高温）にてメモリチップを収容する際に、問題なく実行できる充電／放電サイクル（耐久性）の数が低減され得る。従って、ソースおよびドレインに格納されたビットを個別に読み出すことがより困難になる。
【０００４】
ＵＳ５，８７７，５２３号において、多層スプリットゲートフラッシュメモリセルが記載される。このセルにおいて、酸化物層、およびメモリ層として提供されるポリシリコン層が付与され、浮動ゲート電極を形成するために、二つの部分に構造化される。残存した部分は、誘電層によって覆われる。その上に、導電層が付与され、この層がゲート電極に構造化される。続いて、ソースおよびドレインを形成するためにドーピング材料の注入が行なわれる。
【０００５】
ＵＳ５，９６９，３８３号において、スプリットゲートメモリ構成要素が記載される。この構成要素において、チャンネル領域部分の上部、およびドレイン領域部分の上部に、二酸化ケイ素、窒化ケイ素および二酸化ケイ素を含む層シーケンスが一つづつ存在する。これらの層シーケンスのうち、チャンネル上の層シーケンスにコントロールゲート電極が提供される。ここで、窒化ケイ素層において電荷キャリアを捕獲することによって、メモリセルのプログラミングが行なわれる。チャンネル領域の残りの部分の上部にて選択ゲート電極が設けられる。
【０００６】
ＵＳ５，７９６，１４０号において、メモリセルを作製する方法が記載される。この方法の場合、ソースおよびドレインが、ドーピングされた領域としてチャンネル領域によって互いに分離されて形成され、これらの領域の上に、電荷キャリアを格納するために予定されたメモリ層が境界層間に設けられ、この中に埋め込まれ、ゲート電極は、誘電層によって半導体材料から分離されて付与される。この際、チャンネル領域と、ソース領域またはドレイン領域との間の境界に位置する領域を除く、メモリ層が除去される。
【０００７】
ＪＰ２０００−５８６８０号において、半導体メモリ構成要素が記載される。ここでは、酸化物−窒化物−酸化物層がゲート電極のエッジにも付与される。
【０００８】
本発明の課題は、不利な条件下であっても、より多い数の充電サイクルおよび放電サイクルが保証されるマルチビットメモリセルを作製する方法を提示することである。
【０００９】
本課題は、請求項１または４の特徴を有する方法を用いて解決される。実施形態は、従属請求項から明らかである。
【００１０】
本発明により作製されたマルチビットメモリセルの場合、ソースおよびドレインにおける電荷キャリアを捕獲するために提供されたメモリ層が、ソース領域またはドレイン領域の、チャンネル領域と境界を接する周縁領域に制限される。メモリ層は境界層間に設けられ、メモリ層において、ソース領域の上部およびドレイン領域の上部それぞれにおいて捕獲される電荷キャリアが局所化されて保持されるように、より高いエネルギーバンドギャップの材料に埋め込まれる。
【００１１】
メモリ層用の材料として、好適には、窒化物が考えられる。包囲する材料として、特に、酸化物が適切である。シリコンの材料系のメモリセルの場合、このメモリセルは、本例示の実施形態において、約５ｅＶのエネルギーバンドギャップを有する窒化ケイ素である。包囲する境界層は、約９ｅＶのエネルギーバンドギャップを有するシリコン酸化物である。メモリ層は、境界層のエネルギーバンドギャップよりも小さいエネルギーバンドギャップを有する異なる材料であり得、電荷キャリアの良好な電気的閉じ込めのエネルギーバンドギャップの差は、可能な限り大きい必要がある。従って、シリコン酸化物との関連で、例えば、タンタル酸化物、ハフニウムシリケートまたは固有の導電性の（ドーピングされない）シリコンがメモリ層の材料として用いられ得る。窒化ケイ素は、約７．９の比誘電率を有する。より高い誘電率（例えば＝１５．．．１８）を有する代替的材料の使用は、メモリ用に提供された層のスタックの全厚さを低減することを可能にし、従って、有利である。
【００１２】
本方法の場合、チャンネル領域にそれぞれ面するソース領域とドレイン領域との境界の上部における領域の外側の電荷キャリアの捕獲用に提供されたメモリ層は、完全に除去される。その後、ゲート酸化物ならびにゲート電極またはワード線として提供された導体トラックが作製および構造化され、メモリ層のまだ露出した周縁部が境界層の材料、好適には酸化物の中に埋め込まれる。チャンネル領域の上部のメモリ層が除去されることによって、このように作製されたＳＯＮＯＳトランジスタセルは、互いに分離されたメモリ領域をソースおよびドレイン上に有する。
【００１３】
特に好適な例示の実施形態の場合、ゲート酸化物は、基板におけるチャンネル領域の半導体材料上に作製されるだけでなく、ゲート電極のエッジにおいて垂直方向にも作製されるので、これと境界を接するメモリ層が、さらに、電気的に絶縁される。ゲート電極のエッジにおいて垂直の酸化物層を作製することは、さらに、電界の分布を変更し、従って、熱い電子は、メモリ層の方向に集中して加速され、ここで捕獲される。特に、プログラミングの際のメモリセルの動作特性（性能）は、これによって明らかに改善される。
【００１４】
次に、本発明によるメモリセルの例示の実施形態が、特に適切な作製方法に基づいて、より詳細に説明される。この作製方法の中間生成物が図１〜図６および図７〜図１０に断面図で示される。チップ上に多数のこのような個々のメモリセルを含む構成が作製され得る。
【００１５】
本発明による作製方法の第１の例示の実施形態が図１〜図６に図示される。図１において、半導体本体１、または基板上で成長させられた層または半導体材料を含む層構造が断面で示される。半導体材料が所望の基本ドーピングを有しない場合、それ自体公知の方法で、必要とされる濃度のドーピング材料が注入されることによって、所与の導電性のいわゆるウェル（例えば、ｐウェル）が作製される。さらに、図１は、半導体本体上に付与された、下部境界層としての下部酸化物層２（下部酸化物）、この酸化物層上に、電荷キャリアを捕獲するために提供されたメモリ層３（この例示の実施例においては窒化ケイ素）、このメモリ層上に、上部境界層としてのさらなる酸化物層４（上部酸化物）、および最上部に、上述の層よりも実質的に厚く、好適には、同様に窒化物である補助層５を示す。第１のフォトグラフィック技術により、例えば、フォトレジストを含むマスクを用いて、メモリ層３、上部酸化物層４および補助層５が図１に示される態様で構造化されるので、これらの層は、横方向の広がりがメモリセル用に提供された領域に制限される。図１の図示において、マスクはすでに除去されている。
【００１６】
ドーピング材料を半導体材料に注入することによって、ソース６ａおよびドレイン６ｂの領域を作製するために、補助層５は、その後、マスクとして用いられる。シリコンを含むｐ型ドーピングされた基板を半導体本体として用いる場合、このためのドーピング材料として、例えば、ヒ素が適切である。さらに、図２によると、長手方向の酸化物層７が作製される。これは、基板のシリコンが酸化されることにより、最も容易に作製される。この場合、材料の量が増大するので、長手方向の酸化物層７の面はメモリ層３の上部に位置する。
【００１７】
その後、例えば、同様に酸化物であり得る、さらなる補助層８が、必要に応じて、第１の補助層５の側方に堆積され得る。このさらなる補助層８の平坦な面は、例えば、ＣＭＰ（化学機械的研磨）を用いて作製され得、その際、全面が平坦化される。第１の補助層５は、その後、除去される。これは、好適には、湿式化学処理によって行なわれる。ここで、上部酸化物層４はエッチングストップ層として利用される。こうして、図３に示される中間生成物の構造が取得される。
【００１８】
その後、図４に示されるスペーサが公知の方法で作製される。この目的のために、好適には、極めて均一な厚さを有する、スペーサ用に提供された材料を含む層が全面に堆積され、次に、図示されたスペーサ９が補助層８の内側のエッジにて残存するように、異方性でエッチングバックが行なわれる。スペーサ９は、後に作製されるゲート電極の構成部分として用いられ得るので、このスペーサ用の材料としてインサイチュでドーピングされたポリシリコンを堆積させることが望ましい。その後、スペーサ間の領域における上部酸化物層４、メモリ層３および下部酸化物層２をエッチングにより除去し、スペーサの下の領域に残存させるためにスペーサが用いられる。従って、メモリ層３は、ゲートに面したソースおよびドレインの周縁部における領域にすでに制限される。
【００１９】
基板の半導体材料上、およびスペーサによって形成された側方の内側のエッジにおいて、図５に図示された誘電層１０が作製される。これは、特に、シリコンを用いる場合に、半導体材料の表面を酸化することによって、最も容易に作製される。その後、ゲート電極用に提供された材料をスペーサ間の凹部に堆積させることによって、ゲート電極１１が作製および完成される。このために、好適には、同様にインサイチュでドーピングされたポリシリコンが用いられる。さらなるＣＭＰ工程が用いられ、図５の図示に対応して表面を平坦化する。
【００２０】
図６において、例えば、ワード線として、メモリセル構成用に提供されるゲート電極用の接続フィード（Ａｎｓｃｈｌｕｓｓｚｕｌｅｉｔｕｎｇ）１２として、導体トラックが堆積された後の状態に関するメモリセルの断面が図示される。この導体トラックは、好適には、同様に、ドーピングされたポリシリコンである。その後、図６に示された構造が図の紙面に対して垂直の方向に制限されることによって、セルの構造化が完成される。これは、さらなるフォトグラフィック技術を用いて行なわれる。この技術を用いて、ゲート電極の側方において、材料が上部酸化物層４にまで下方へとエッチングされて除去される。次に、メモリ層３は、好適には、湿式化学処理のエッチングによって除去される。ここで、メモリ層３の露出された周縁部を酸化物に埋め込むために、さらなる酸化物が利用される。従って、本発明による方法の結果として、メモリ層３は、酸化物層により図６の紙面に対して垂直の両方向にも制限される。従って、メモリ層のすべての周縁部は、酸化物の中に埋め込まれ、従って、メモリ層の両方の部分の中で捕獲された電荷キャリアが共に流れることが持続的に回避される。従って、この方法を用いて、マルチビットメモリセルが作製され得、このセルは、この種類の従来のメモリセルよりも極めて長い寿命を有する。
【００２１】
わずかに改変された構造を有する、本発明によるメモリセルを提供する代替的方法が図７〜図１０に示される。この方法は、同様に、半導体本体１（図７）、または半導体材料を含む、基板上に成長させられた層または層構造を出発点とする。半導体材料に所望の基本ドーピングがなされるように、場合によっては、ドーピング材料が必要とされる濃度で注入されることによってｐウェルまたはｎウェルが作製される。この上に、下部境界層としての下部酸化物層２（下部酸化物）、電荷キャリアを捕獲するために提供されたメモリ層３、および上部境界層としてのさらなる酸化物層４（上部酸化物）が全面に付与される。
【００２２】
例えば、ポリシリコンであり得る補助層８０が、作成されるべきチャンネル領域６の上部の残り部分の図示された輪郭に対応して構造化される。この補助層８０を用いて、好適には、まず、ドーピング材料の注入が行なわれ、ＬＤＤ領域６１（低濃度にドーピングされたドレイン）が、ソース領域およびドレイン領域のチャンネル領域に面した周縁部に作製される。これによって、基本ドーピングとは逆の符号の弱い導電性を有するドーピング領域が作製される。この注入は、ｎ−ドービングされたｐウェルの場合にも行なわれる。それ自体公知の方法で、好適には、さらに、基本ドーピングの導電性タイプ（例示の実施形態においてはｐ）であるが、幾分高いドーピング濃度の、いわゆるポケット注入６２が行なわれ、ソース領域またはドレイン領域が、より明確に限定されるようにする。補助層８０が、この注入のためのマスクとして利用される場合、この補助層は、次に、等方性でエッチングバックされて、図７に点線で示された寸法にされる。この場合、層厚さが幾分損失されるので、正確な層厚さを残すために、元の層厚さに、適切な予備の厚さ（Ｖｏｒｈａｌｔ）が計算に入れられなければならない。ＬＤＤおよびポケット注入が行なわれない場合、補助層は、すぐに、点線で示された輪郭の寸法に構造化される。
【００２３】
図８において、ソースおよびドレインを作製すべき領域の境界において、互いに向かい合って位置する補助層８０の末端にてスペーサ９０が作製されることが図示される。このスペーサは、それ自体公知の方法で作製される。これは、まず、当該の材料（例えば、窒化物）を含む層が、スペーサの幅に対して提供された層厚さで、等方的に全面に付与され、この層が、その後、水平の層部分が無くなり、実質的に元の層厚さを有する垂直の層部分のみが残存するまで異方性でエッチングバックされることによって行なわれる。このスペーサ９０を用いて、ソース領域６ａおよびドレイン領域６ｂに、その後、ドーピング材料の本来の注入が導入される。このドーピングの導電性の符号は、基本ドーピングの符号（例示の実施形態において、ｎ＋）とは逆にされる。
【００２４】
補助層８０は、その後、除去されるので、スペーサ９０のみが残存する。スペーサによって覆われた領域の外側の上部酸化物層４とメモリ層３が除去されることによって、スペーサをマスクとして用いて、図９に示される構造が作製される。スペーサ９０が除去された後、下部酸化物層２の上面上に、酸化物で覆われたメモリ層の残りの部分のみが残存する。これらの部分は、チャンネル領域と、ソース領域またはドレイン領域との間の境界にそれぞれ位置するが、これは、ソース領域またはドレイン領域、ならびにチャンネル領域の終端部がそれぞれ重なる作製方法の結果である。
【００２５】
酸化物層１３が作成される。この酸化物層は、少なくとも、チャンネル領域の上部およびメモリ層３の上部に形成されるので、メモリ層は、酸化物によって完全に包囲される。この酸化物層１３は、一部は、窒化物の再酸化によって（特に、半導体材料としてシリコンを用いた場合：２Ｓｉ３Ｎ４＋１２Ｈ２Ｏは６ＳｉＯ２を生成する）、一部は、酸化物（ＣＶＤ酸化物、化学気相成長、特に、半導体材料としてシリコンを用いる場合：ＴＥＯＳを含む熱酸化、テトラエチルオルトシリケート、Ｓｉ（ＯＣ２Ｈ５）４＋１２Ｏ２はＳｉＯ２を生成する）の堆積によって作製され得る。シリコンの熱酸化は、さらに、ソースおよびドレインのチャンネル領域に面していない部分の上のシリコンが厚い酸化物層７０を形成するように、さらに酸化され得るという利点を有する。図１０に図示される構造は、ワード線およびそれぞれのゲート電極として提供される導体トラック１２を付与することによって完成される。この導体トラックは、チャンネル領域を介してソースからドレインへと延びる帯状に構造化されるので、この導体トラックは、図の紙面の前および背後にあると考えられ得る周縁面によって側方が制限される。これによって露出されたメモリ層の部分が除去される。好適には、次に、これによって露出されたメモリ層の周縁部が酸化物の中に埋め込まれる。これは、再酸化によって適切に行なわれる。
【図面の簡単な説明】
【図１】
図１は、本発明の例示の実施形態によるメモリセルの適切な作製方法による中間生成物の断面図を示す。
【図２】
図２は、本発明の例示の実施形態によるメモリセルの適切な作製方法による中間生成物の断面図を示す。
【図３】
図３は、本発明の例示の実施形態によるメモリセルの適切な作製方法による中間生成物の断面図を示す。
【図４】
図４は、本発明の例示の実施形態によるメモリセルの適切な作製方法による中間生成物の断面図を示す。
【図５】
図５は、本発明の例示の実施形態によるメモリセルの適切な作製方法による中間生成物の断面図を示す。
【図６】
図６は、本発明の例示の実施形態によるメモリセルの適切な作製方法による中間生成物の断面図を示す。
【図７】
図７は、本発明によるメモリセルの代替の作製方法による中間生成物の断面図を示す。
【図８】
図８は、本発明によるメモリセルの代替の作製方法による中間生成物の断面図を示す。
【図９】
図９は、本発明によるメモリセルの代替の作製方法による中間生成物の断面図を示す。
【図１０】
図１０は、本発明によるメモリセルの代替の作製方法による中間生成物の断面図を示す。
Claims (6)
- メモリセルを作製する方法であって、ソース領域（６ａ）とドレイン領域（６ｂ）が、ドーピング領域として、半導体本体（１）または半導体材料を含む層において、チャンネル領域（６）によって互いに分離されて形成され、
該領域上にて、境界層（２）と境界層（４）との間に、電荷キャリアを格納するために提供されたメモリ層（３）が設けられ、
該チャンネル領域と該ソース領域との境界、または該チャンネル領域と該ドレイン領域との間の境界に位置する領域を除いて、該メモリ層（３）が除去されるので、該メモリ層は、該ソース領域および該ドレイン領域の部分の上に位置し、該チャンネル領域（６）の上で中断され、
ゲート電極（１１）は、誘電層（１０）によって該半導体材料から分離されて付与され、該メモリ層の露出した周縁部は、該境界層の材料と同様の材料の中に埋め込まれる、方法であって、
第１の工程において、半導体材料（１）上、または半導体材料を含む層上に、酸化物層（２）、メモリ層（３）および酸化物層（４）を含む層シーケンスが作成され、
第２の工程において、メモリセル用に予定された領域の外側の該メモリ層が除去され、
第３の工程において、該ソース領域（６ａ）および該ドレイン領域（６ｂ）のために予定された、該半導体材料へのドーピング材料の注入が行なわれ、
第４の工程において、該メモリ層によって占められた領域の外側に、補助層（８）が作製され、該補助層（８）は、該メモリ層の該領域において、次の第５の工程のために十分に急峻なエッジを有する凹部を備え、
第５の工程において、該補助層の該エッジにおける凹部内にスペーサ（９）が作製され、
第６の工程において、該スペーサ間の該メモリ層が除去され、該誘電層（１０）および該ゲート電極（１１）が作製および構造化され、
第７の工程において、該ゲート電極と導電性接続された導体トラック（１２）が付与されることを特徴とする、方法。 - 前記第６の工程において、前記半導体本体（１）または半導体材料を含む層、ならびに前記スペーサ（９）の側面に、前記誘電層（１０）が作製される、請求項１に記載の方法。
- 前記第６の工程と前記第７の工程との間で、前記メモリ層（３）の露出した周縁部が酸化物の中に埋め込まれる、請求項１または２に記載の方法。
- メモリセルを作製する方法であって、ソース領域（６ａ）とドレイン領域（６ｂ）が、ドーピング領域として、半導体本体（１）または半導体材料を含む層において、チャンネル領域（６）によって互いに分離されて形成され、
該領域上にて、境界層（２）と境界層（４）との間に、電荷キャリアを格納するために提供されたメモリ層（３）が設けられ、
該チャンネル領域と該ソース領域との境界、または該チャンネル領域と該ドレイン領域との間の境界、ならびに該チャンネル領域と該ドレイン領域との間の境界に位置する領域を除いて、該メモリ層（３）が除去されるので、該メモリ層は、該ソース領域および該ドレイン領域の部分の上に位置し、該チャンネル領域（６）の上で中断され、
ゲート電極（１１）は、誘電層（１０）によって該半導体材料から分離されて付与され、該メモリ層の露出した周縁部は、該境界層の材料と同様の材料の中に埋め込まれる、方法であって、
第１の工程において、半導体材料（１）上、または半導体材料を含む層上に、酸化物層（２）、メモリ層（３）および酸化物層（４）を含む層シーケンスが作成され、
第２の工程において、該層シーケンス上に補助層（８０）が作製され、該提供されたチャンネル領域（６）の領域の上の部分を除いて除去されるので、該補助層の残存部分は、次の工程のために十分に垂直なエッジを有し、
第３の工程において、該補助層の、互いに向かい合って位置するエッジにてスペーサ（９０）が作製され、
第４の工程において、該スペーサをマスクとして用いて、ソース領域（６ａ）およびドレイン領域（６ｂ）を形成するために、ドーピング材料が該半導体材料に導入され、
第５の工程において、該補助層が除去され、
第６の工程において、該メモリ層上に付与された該酸化物層（４）および該メモリ層（３）の該スペーサによって露出させられた部分が除去され、
第６の工程において、該スペーサが除去され、
第７の工程において、誘電層（１０）が作製され、該誘電層は、少なくとも該チャンネル領域、および該メモリ層の周縁部を覆い、
第８の工程において、該チャンネル領域の上部に延びる導体トラック（１２）が付与されることを特徴とする、方法。 - 前記第２の工程において、前記補助層（８０）の前記残存部分を用いて、ＬＤＤ領域（６１）を形成するためのドーピング材料の注入およびポケット注入（６２）が行なわれ、次に、該補助層が等方性でエッチングバックされる、請求項４に記載の方法。
- 第９の工程において、前記導体トラック（１２）が構造化され、該導体トラックは、前記ソース領域（６ａ）、前記チャンネル領域（６）および前記ドレイン領域（６ｂ）の上部に帯状の形態に延び、前記メモリ層の該導体トラックの側方に位置する部分は、ここで除去され、
第１０の工程において、該メモリ層（３）の露出した周縁部が酸化物の中に埋め込まれる、請求項４または５に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10036911A DE10036911C2 (de) | 2000-07-28 | 2000-07-28 | Verfahren zur Herstellung einer Multi-Bit-Speicherzelle |
| PCT/DE2001/002811 WO2002011145A2 (de) | 2000-07-28 | 2001-07-25 | Verfahren zur herstellung einer multi-bit-speicherzelle |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004505460A true JP2004505460A (ja) | 2004-02-19 |
| JP4116428B2 JP4116428B2 (ja) | 2008-07-09 |
Family
ID=7650599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002516782A Expired - Fee Related JP4116428B2 (ja) | 2000-07-28 | 2001-07-25 | マルチビットメモリセルを作製する方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (2) | US6673677B2 (ja) |
| EP (1) | EP1305825A2 (ja) |
| JP (1) | JP4116428B2 (ja) |
| KR (1) | KR100474176B1 (ja) |
| CN (1) | CN100352021C (ja) |
| DE (1) | DE10036911C2 (ja) |
| TW (1) | TW499738B (ja) |
| WO (1) | WO2002011145A2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004247714A (ja) * | 2003-02-12 | 2004-09-02 | Samsung Electronics Co Ltd | Ｓｏｎｏｓ記憶セル及びその製造方法 |
| JP2004312009A (ja) * | 2003-04-01 | 2004-11-04 | Samsung Electronics Co Ltd | 逆自己整合方式を利用したツインｏｎｏ形態のｓｏｎｏｓメモリ素子製造方法 |
| JP2007103764A (ja) * | 2005-10-06 | 2007-04-19 | Sharp Corp | 半導体記憶装置およびその製造方法 |
| JP2007288060A (ja) * | 2006-04-19 | 2007-11-01 | Sharp Corp | 半導体記憶装置及びその製造方法、並びに携帯電子機器 |
| JP2010034242A (ja) * | 2008-07-28 | 2010-02-12 | Spansion Llc | 半導体装置の製造方法 |
| JP2010153479A (ja) * | 2008-12-24 | 2010-07-08 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
Families Citing this family (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7280014B2 (en) * | 2001-03-13 | 2007-10-09 | Rochester Institute Of Technology | Micro-electro-mechanical switch and a method of using and making thereof |
| US7195393B2 (en) * | 2001-05-31 | 2007-03-27 | Rochester Institute Of Technology | Micro fluidic valves, agitators, and pumps and methods thereof |
| DE10130765A1 (de) * | 2001-06-26 | 2003-01-09 | Infineon Technologies Ag | Transistor-Anordnung, Verfahren zum Betreiben einer Transistor-Anordnung als Datenspeicher und Verfahren zum Herstellen einer Transistor-Anordnung |
| DE10138585A1 (de) | 2001-08-06 | 2003-03-06 | Infineon Technologies Ag | Speicherzelle |
| US7132711B2 (en) * | 2001-08-30 | 2006-11-07 | Micron Technology, Inc. | Programmable array logic or memory with p-channel devices and asymmetrical tunnel barriers |
| US6963103B2 (en) * | 2001-08-30 | 2005-11-08 | Micron Technology, Inc. | SRAM cells with repressed floating gate memory, low tunnel barrier interpoly insulators |
| US6778441B2 (en) * | 2001-08-30 | 2004-08-17 | Micron Technology, Inc. | Integrated circuit memory device and method |
| US7087954B2 (en) * | 2001-08-30 | 2006-08-08 | Micron Technology, Inc. | In service programmable logic arrays with low tunnel barrier interpoly insulators |
| US7476925B2 (en) * | 2001-08-30 | 2009-01-13 | Micron Technology, Inc. | Atomic layer deposition of metal oxide and/or low asymmetrical tunnel barrier interploy insulators |
| US7378775B2 (en) * | 2001-10-26 | 2008-05-27 | Nth Tech Corporation | Motion based, electrostatic power source and methods thereof |
| US7211923B2 (en) * | 2001-10-26 | 2007-05-01 | Nth Tech Corporation | Rotational motion based, electrostatic power source and methods thereof |
| JP3784715B2 (ja) * | 2001-12-26 | 2006-06-14 | シャープ株式会社 | フィードホーン構造、その製造方法、コンバータおよび衛星通信受信用アンテナ |
| DE10201304A1 (de) * | 2002-01-15 | 2003-07-31 | Infineon Technologies Ag | Nichtflüchtige Halbleiter -Speicherzelle sowie zugehöriges Herstellungsverfahren |
| EP1341239B1 (de) * | 2002-02-27 | 2015-04-01 | Infineon Technologies AG | Ladungsabfangtransistor |
| US7042045B2 (en) * | 2002-06-04 | 2006-05-09 | Samsung Electronics Co., Ltd. | Non-volatile memory cell having a silicon-oxide nitride-oxide-silicon gate structure |
| KR100493022B1 (ko) * | 2002-07-10 | 2005-06-07 | 삼성전자주식회사 | Ｓｏｎｏｓ 구조를 갖는 불휘발성 메모리 소자의 제조 방법 |
| DE10239491A1 (de) * | 2002-08-28 | 2004-03-18 | Infineon Technologies Ag | Verfahren zur Herstellung vergrabener Bitleitungen in einem Halbleiterspeicher |
| US6706599B1 (en) * | 2003-03-20 | 2004-03-16 | Motorola, Inc. | Multi-bit non-volatile memory device and method therefor |
| DE10326805B4 (de) | 2003-06-13 | 2007-02-15 | Infineon Technologies Ag | Herstellungsverfahren für nichtflüchtige Speicherzellen |
| DE10336876B4 (de) | 2003-08-11 | 2006-08-24 | Infineon Technologies Ag | Speicherzelle mit Nanokristallen oder Nanodots und Verfahren zu deren Herstellung |
| US7217582B2 (en) * | 2003-08-29 | 2007-05-15 | Rochester Institute Of Technology | Method for non-damaging charge injection and a system thereof |
| US7287328B2 (en) * | 2003-08-29 | 2007-10-30 | Rochester Institute Of Technology | Methods for distributed electrode injection |
| US7049651B2 (en) * | 2003-11-17 | 2006-05-23 | Infineon Technologies Ag | Charge-trapping memory device including high permittivity strips |
| KR100546401B1 (ko) * | 2003-12-17 | 2006-01-26 | 삼성전자주식회사 | 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자 및그 제조방법 |
| US8581308B2 (en) * | 2004-02-19 | 2013-11-12 | Rochester Institute Of Technology | High temperature embedded charge devices and methods thereof |
| KR100525448B1 (ko) * | 2004-04-30 | 2005-11-02 | 동부아남반도체 주식회사 | 플래시 메모리 소자의 제조 방법 |
| KR100546409B1 (ko) | 2004-05-11 | 2006-01-26 | 삼성전자주식회사 | 리세스 채널을 구비한 2-비트 소노스형 메모리 셀 및 그제조방법 |
| KR100577311B1 (ko) * | 2004-06-09 | 2006-05-10 | 동부일렉트로닉스 주식회사 | 비휘발성 메모리 소자 및 그 구동방법 |
| US7157335B1 (en) * | 2004-08-13 | 2007-01-02 | Spansion Llc | Using thin undoped TEOS with BPTEOS ILD or BPTEOS ILD alone to improve charge loss and contact resistance in multi bit memory devices |
| US7132337B2 (en) | 2004-12-20 | 2006-11-07 | Infineon Technologies Ag | Charge-trapping memory device and method of production |
| US7927948B2 (en) | 2005-07-20 | 2011-04-19 | Micron Technology, Inc. | Devices with nanocrystals and methods of formation |
| US20070074731A1 (en) * | 2005-10-05 | 2007-04-05 | Nth Tech Corporation | Bio-implantable energy harvester systems and methods thereof |
| US20070096198A1 (en) * | 2005-10-28 | 2007-05-03 | Franz Hofmann | Non-volatile memory cells and method for fabricating non-volatile memory cells |
| KR100669345B1 (ko) * | 2005-10-28 | 2007-01-16 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 형성 방법 |
| US7687360B2 (en) * | 2006-12-22 | 2010-03-30 | Spansion Llc | Method of forming spaced-apart charge trapping stacks |
| US7479429B2 (en) * | 2007-01-31 | 2009-01-20 | Freescale Semiconductor, Inc. | Split game memory cell method |
| US7981745B2 (en) * | 2007-08-30 | 2011-07-19 | Spansion Llc | Sacrificial nitride and gate replacement |
| JP5308024B2 (ja) * | 2007-12-28 | 2013-10-09 | スパンション エルエルシー | 半導体装置およびその製造方法 |
| US8404549B2 (en) * | 2008-11-06 | 2013-03-26 | Spansion Llc | Fabricating method of mirror bit memory device having split ONO film with top oxide film formed by oxidation process |
| US9607695B1 (en) | 2015-11-13 | 2017-03-28 | Cypress Semiconductor Corporation | Multi-bit non-volatile random-access memory cells |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5408115A (en) * | 1994-04-04 | 1995-04-18 | Motorola Inc. | Self-aligned, split-gate EEPROM device |
| JP3397903B2 (ja) * | 1994-08-23 | 2003-04-21 | 新日本製鐵株式会社 | 不揮発性半導体記憶装置の製造方法 |
| US5768192A (en) | 1996-07-23 | 1998-06-16 | Saifun Semiconductors, Ltd. | Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping |
| US5714412A (en) * | 1996-12-02 | 1998-02-03 | Taiwan Semiconductor Manufacturing Company, Ltd | Multi-level, split-gate, flash memory cell and method of manufacture thereof |
| US5969383A (en) * | 1997-06-16 | 1999-10-19 | Motorola, Inc. | Split-gate memory device and method for accessing the same |
| EP1068645B1 (de) * | 1998-03-24 | 2014-05-07 | Infineon Technologies AG | Speicherzellenanordnung und verfahren zu ihrer herstellung |
| JP3240999B2 (ja) * | 1998-08-04 | 2001-12-25 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| DE69936654T2 (de) * | 1999-12-09 | 2007-11-22 | Hitachi Europe Ltd., Maidenhead | Speicheranordnung |
| US6348380B1 (en) * | 2000-08-25 | 2002-02-19 | Micron Technology, Inc. | Use of dilute steam ambient for improvement of flash devices |
-
2000
- 2000-07-28 DE DE10036911A patent/DE10036911C2/de not_active Expired - Fee Related
-
2001
- 2001-07-25 KR KR10-2003-7000706A patent/KR100474176B1/ko not_active IP Right Cessation
- 2001-07-25 WO PCT/DE2001/002811 patent/WO2002011145A2/de active IP Right Grant
- 2001-07-25 EP EP01964854A patent/EP1305825A2/de not_active Withdrawn
- 2001-07-25 CN CNB018134459A patent/CN100352021C/zh not_active Expired - Fee Related
- 2001-07-25 JP JP2002516782A patent/JP4116428B2/ja not_active Expired - Fee Related
- 2001-07-27 TW TW090118284A patent/TW499738B/zh not_active IP Right Cessation
-
2003
- 2003-01-28 US US10/352,826 patent/US6673677B2/en not_active Expired - Lifetime
- 2003-11-12 US US10/706,841 patent/US6960505B2/en not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004247714A (ja) * | 2003-02-12 | 2004-09-02 | Samsung Electronics Co Ltd | Ｓｏｎｏｓ記憶セル及びその製造方法 |
| JP4550433B2 (ja) * | 2003-02-12 | 2010-09-22 | 三星電子株式会社 | Ｓｏｎｏｓ記憶セルの形成方法 |
| JP2004312009A (ja) * | 2003-04-01 | 2004-11-04 | Samsung Electronics Co Ltd | 逆自己整合方式を利用したツインｏｎｏ形態のｓｏｎｏｓメモリ素子製造方法 |
| JP4608232B2 (ja) * | 2003-04-01 | 2011-01-12 | 三星電子株式会社 | 逆自己整合方式を利用したツインｏｎｏ形態のｓｏｎｏｓメモリ素子製造方法 |
| JP2007103764A (ja) * | 2005-10-06 | 2007-04-19 | Sharp Corp | 半導体記憶装置およびその製造方法 |
| JP2007288060A (ja) * | 2006-04-19 | 2007-11-01 | Sharp Corp | 半導体記憶装置及びその製造方法、並びに携帯電子機器 |
| JP2010034242A (ja) * | 2008-07-28 | 2010-02-12 | Spansion Llc | 半導体装置の製造方法 |
| JP2010153479A (ja) * | 2008-12-24 | 2010-07-08 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100474176B1 (ko) | 2005-03-14 |
| EP1305825A2 (de) | 2003-05-02 |
| TW499738B (en) | 2002-08-21 |
| CN100352021C (zh) | 2007-11-28 |
| KR20030019585A (ko) | 2003-03-06 |
| US6960505B2 (en) | 2005-11-01 |
| CN1444774A (zh) | 2003-09-24 |
| US6673677B2 (en) | 2004-01-06 |
| WO2002011145A3 (de) | 2002-04-25 |
| US20030134475A1 (en) | 2003-07-17 |
| US20040097037A1 (en) | 2004-05-20 |
| DE10036911A1 (de) | 2002-02-14 |
| WO2002011145A2 (de) | 2002-02-07 |
| JP4116428B2 (ja) | 2008-07-09 |
| DE10036911C2 (de) | 2002-06-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4116428B2 (ja) | マルチビットメモリセルを作製する方法 | |
| JP4482704B2 (ja) | Ｓｏｎｏｓフラッシュメモリにおける倍密度コアゲート | |
| US8068370B2 (en) | Floating gate memory device with interpoly charge trapping structure | |
| US6436768B1 (en) | Source drain implant during ONO formation for improved isolation of SONOS devices | |
| EP1338034B1 (en) | Simultaneous formation of charge storage and bitline for wordline isolation | |
| US6468865B1 (en) | Method of simultaneous formation of bitline isolation and periphery oxide | |
| KR100634266B1 (ko) | 불휘발성 메모리 장치, 이를 제조하는 방법 및 이를동작시키는 방법 | |
| US20020024092A1 (en) | Memory cell, memory cell arrangement and fabrication method | |
| US7192830B2 (en) | Method for fabricating a memory cell | |
| US20050189582A1 (en) | Charge trapping memory cell and fabrication method | |
| JP2004517464A (ja) | メモリセル、メモリセルの構成および作製方法 | |
| US20040183118A1 (en) | Semiconductor memory array of floating gate memory cells with burried floating gate and pointed channel region | |
| JP2008530771A (ja) | 多重データを保存するための電気的に書換え可能な非揮発性メモリセル及びその製造方法 | |
| KR100480619B1 (ko) | 프로그램 및 소거 특성이 개선된 ｓｏｎｏｓ ｅｅｐｒｏｍ및 그 제조방법 | |
| US7601594B2 (en) | Method for fabricating semiconductor memory | |
| JP4093965B2 (ja) | メモリセルを製作する方法 | |
| US7462529B2 (en) | Nonvolatile memory device for storing multi-bit data | |
| US7091550B2 (en) | Non-volatile memory device and method of manufacturing the same | |
| JP4969748B2 (ja) | 不揮発性半導体記憶装置デバイス及び不揮発性記憶装置セルの製造方法 | |
| JP2004056071A (ja) | 半導体素子の製造方法及びその素子 | |
| US7579239B2 (en) | Method for the manufacture of a non-volatile memory device and memory device thus obtained | |
| US6858501B2 (en) | Self-aligned dual-floating gate memory cell and method for manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061010 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061116 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070216 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070309 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070608 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080324 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080417 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110425 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110425 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |