JP2006237423A - 半導体記憶装置および半導体記憶装置の製造方法 - Google Patents

半導体記憶装置および半導体記憶装置の製造方法 Download PDF

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Abstract

【課題】 電荷保持特性を向上することで高温放置時などでも書き込み状態を十分に維持できる半導体記憶装置および半導体記憶装置の製造方法を提供する。
【解決手段】 半導体記憶装置１００は、半導体基板（１０１）と、半導体基板（１０１）上に形成されたゲート絶縁膜（１０４）と、ゲート絶縁膜（１０４）上に形成されたゲート電極（１０８）と、半導体基板（１０１）の少なくとも一部上からゲート電極（１０８）の側壁にかけてそれぞれ形成され、電荷蓄積用の絶縁層（１１１）と帯電した絶縁層（１１０）とを含む多層構造のサイドウォール（１１３）とを有する。
【選択図】 図１

Description

本発明は、半導体記憶装置および半導体記憶装置の製造方法に関し、特に１セル２ビット方式のＭＯＮＯＳ構造を有する半導体記憶装置およびその製造方法に関する。
従来、浮遊ゲート電極と制御ゲート電極とを有し、浮遊ゲート電極に電荷を蓄積することでデータを記憶する、いわゆるスタック型の不揮発性半導体記憶装置が存在する（例えば以下に示す特許文献１参照）。
このようなスタック型の不揮発性半導体記憶装置では、半導体基板とこれに形成されたソース・ドレインと上記の制御ゲート電極とにそれぞれ電圧を印加することで半導体基板から浮遊ゲート電極へファウラ・ノードハイム（Fowler-Nordheim）電流を流し、これを利用して浮遊ゲート電極にデータを書き込む。
一方、上記のような不揮発性半導体記憶装置の小型化を目的として、電荷蓄積部を浮遊ゲート（Floating Gate）電極から窒化膜に変更した、いわゆるＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）構造の不揮発性半導体記憶装置が存在する。
従来技術によるＭＯＮＯＳ構造の不揮発性半導体記憶装置は、例えばチャネルが形成される半導体層（例えばシリコン基板）と浮遊ゲート電極との間に、シリコン窒化膜が２つのシリコン酸化膜（これを第１および第２シリコン酸化膜という）でサンドイッチされた多層構造の誘電体膜が形成された構造を有する（例えば以下に示す特許文献１参照）。
誘電体膜におけるシリコン窒化膜は電荷蓄積部として機能する。また、半導体層とシリコン窒化膜との間に形成された第１シリコン酸化膜は、半導体層とシリコン窒化膜との間における電位障壁として機能する。さらに、シリコン窒化膜と浮遊ゲート電極との間に形成された第２シリコン酸化膜は、シリコン窒化膜に蓄積された電荷が浮遊ゲート電極側へ抜けたり、浮遊ゲート電極から不要な電荷がシリコン窒化膜へ流れ込んだりすることを防止するための膜として機能する。
上記のようなシリコン窒化膜に対する書き込みは、例えば、浮遊ゲート電極と、浮遊ゲート電極下に隣接するように半導体層に形成されたドレイン領域とに書き込み用の電圧を印加することで行うことができる。この際、ソース領域には基準電圧などが印加される。以上のようにそれぞれ電圧を印加することで、浮遊ゲート電極下の半導体層にチャネルが形成され、このチャネルにドレイン領域から飛び出したキャリアが流れる。このキャリアは、ソース領域側で加速されてホットキャリアとなる。このように発生したホットキャリアは、電位障壁として機能する第１シリコン酸化膜を突き抜ける。第１シリコン酸化膜を突き抜けたホットキャリアは、電荷蓄積部として機能するシリコン窒化膜にトラップされ、これに蓄積される。これにより、シリコン窒化膜に書き込みが行われる。
特開平１０−２２３７８３号公報 特開２００３−７８０４５号公報
ところで、上述したようなＭＯＮＯＳ構造を利用することで、１つのメモリセルに２ビットを記憶する、いわゆる１セル２ビット方式の不揮発性半導体記憶装置を構成することができる。
このような１セル２ビット方式のＭＯＮＯＳ構造を有する不揮発性半導体記憶装置は、例えば、シリコン窒化膜が第１および第２シリコン酸化膜でサンドイッチされた多層構造の誘電体膜が、半導体層上から浮遊ゲート電極の２つの側壁にかけてそれぞれ形成された構造を有する。
しかしながら、ＭＯＮＯＳ構造の不揮発性半導体記憶装置に対する従来の書き込み方法では、その構成上の理由から、浮遊ゲート電極両脇の誘電体膜それぞれに縦方向の電界が印加されない。このため、特に半導体層上に形成された誘電体膜に印加される縦方向の電界、すなわち、電位障壁として機能する第１シリコン酸化膜を飛び越えるための電界は、浮遊ゲート電極から漏れる電界における縦方向の成分しか存在しない。
誘電体膜に印加される電界が浮遊ゲート電極から漏れる電界における縦方向の成分しかない場合、たとえ半導体層と第１シリコン酸化膜との界面が形成する電位障壁の電位を超えるエネルギーを持つホットキャリアが第１シリコン酸化膜に注入されたとしても、このホットキャリアがシリコン窒化膜あるいは第１シリコン酸化膜とシリコン窒化膜との界面にまで到達することができず、シリコン窒化膜ではなく第１シリコン酸化膜にトラップされてしまう可能性が存在する。なお、例えば半導体層をシリコン基板とした場合、シリコンと酸化シリコンとの界面には約３．２ｅＶ（エレクトロンボルト）の電位障壁が形成される。
このようにして第１シリコン酸化膜にトラップされたキャリアは、例えば高温放置で容易に第１シリコン酸化膜から抜けてしまう可能性がある。すなわち、従来の構成では、高温放置時などにおける電荷保持特性を十分に有してない可能性がある。
上述した特許文献１および２はいずれも、１セル２ビット方式の不揮発性半導体記憶装置でない、すなわち浮遊ゲート電極の側面それぞれに電荷蓄積を目的としたサイドウォールを有していない構造であるため、上記のような問題が生じることはなかった。
そこで本発明は、上記の問題に鑑みてなされたものであり、電荷保持特性を向上することで高温放置時などでも書き込み状態を十分に維持できる半導体記憶装置および半導体記憶装置の製造方法を提供することを目的とする。
かかる目的を達成するために、本発明による半導体記憶装置は、半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、半導体基板の少なくとも一部上からゲート電極の両側壁にかけてそれぞれ形成され、電荷蓄積用の絶縁層と帯電した絶縁層とを含む多層構造のサイドウォールとを有する。
半導体基板からゲート電極両側壁にかけてそれぞれ形成された多層構造のサイドウォールのうち、電荷蓄積用の絶縁層以外のいずれかの一層を帯電させておくことで、半導体基板に対して垂直方向、すなわち半導体基板側から電荷蓄積用の絶縁層側へキャリアを引き込む方向の電界をゲート電極両脇に形成することができる。これにより、例えば半導体基板に形成されたチャネルに発生したホットキャリアをより確実に電荷蓄積用の絶縁層またはこれと他の層との界面付近へ引き込むことが可能となる。結果、データ保持部として機能するサイドウォールにおける電荷保持特性を向上させることが可能となる。なお、例えば電荷蓄積用の絶縁層はシリコン窒化膜とすることができる。また、帯電した絶縁層はシリコン酸化膜とすることができる。すなわち、本発明は、ゲート電極の両脇にそれぞれ電荷蓄積能力を有するサイドウォールが形成された、いわゆる１セル２ビット方式のＭＯＮＯＳ構造を有する不揮発性半導体記憶装置に適用することができる。
また、本発明による半導体記憶装置の製造方法は、所定のアクティブ領域に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを有する半導体基板を準備する工程と、半導体基板の少なくとも一部およびゲート電極を覆う第１絶縁膜を形成する工程と、第１絶縁膜を帯電させる工程と、第１絶縁膜上に電荷蓄積用の第２絶縁膜を形成する工程とを有する。
また、本発明による半導体記憶装置の他の製造方法は、所定のアクティブ領域に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを有する半導体基板を準備する工程と、半導体基板の少なくとも一部およびゲート電極を覆う第１絶縁膜を形成する工程と、第１絶縁膜上に電荷蓄積用の第２絶縁膜を形成する工程と、第２絶縁膜上に第３絶縁膜を形成する工程と、第３絶縁膜を帯電させる工程とを有する。
半導体基板からゲート電極両側壁にかけてそれぞれ形成する多層構造のサイドウォールにおいて、半導体基板と電荷蓄積用の絶縁層との間に形成された第１絶縁膜、もしくは電荷蓄積用の絶縁層上に形成された第３絶縁膜を帯電させることで、半導体基板に対して垂直方向、すなわち半導体基板側から電荷蓄積用の絶縁層側へキャリアを引き込む方向の電界をゲート電極両脇に形成することができる。これにより、例えば半導体基板に形成されたチャネルに発生したホットキャリアをより確実に電荷蓄積用の絶縁層またはこれと他の層との界面付近へ引き込むことが可能となる。結果、データ保持部として機能するサイドウォールにおける電荷保持特性が向上された半導体記憶装置を製造することが可能となる。なお、例えば第２絶縁膜は電荷蓄積用のシリコン窒化膜とすることができる。また、帯電した第１または第３絶縁層はシリコン酸化膜とすることができる。すなわち、本発明は、ゲート電極の両脇にそれぞれ電荷蓄積能力を有するサイドウォールが形成された、いわゆる１セル２ビット方式のＭＯＮＯＳ構造を有する不揮発性半導体記憶装置に適用することができる。
本発明によれば、電荷保持特性を向上することで高温放置時などでも書き込み状態を十分に維持できる半導体記憶装置およびその製造方法を実現することが可能となる。
以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。
まず、本発明による実施例１について図面を用いて詳細に説明する。本実施例では、１セル２ビット方式のＭＯＮＯＳ構造を有する不揮発性半導体記憶装置（以下、単に半導体記憶装置という）１００を例に挙げて説明する。
〔構成〕
図１は、本実施例による半導体記憶装置１００を基板に対して垂直に切断した際の断面図である。図１に示すように、半導体記憶装置１００は、半導体基板であるシリコン基板１０１におけるアクティブ領域１０３に低濃度拡散領域（Lightly DopedDrain：以下、ＬＤＤという）１０９と高濃度拡散領域１１４とが形成され、また、アクティブ領域１０３上にゲート酸化膜１０４とゲート電極１０８とサイドウォール１１３とが形成された構造を有する。
上記構造において、シリコン基板１０１において、半導体素子が形成されるアクティブ領域１０３は、これ以外の領域、すなわち半導体素子が形成されないフィールド領域に素子分離絶縁膜１０２を形成することで定義される。このシリコン基板１０１における少なくともアクティブ領域１０３には、しきい値調整などを目的としてポジティブイオンもしくはネガティブイオンが注入されていてもよい。
素子分離絶縁膜１０２は、例えばＳＴＩ（Shallow Trench Isolation）法を用いて形成することができる。ただし、これに限らず、例えばＬＯＣＯＳ（Local Oxidation of Silicon）法やその他の形成方法を用いることも可能である。
また、アクティブ領域１０３上のゲート酸化膜１０４は例えば二酸化シリコン（ＳｉＯ2）の膜で形成される。その膜厚は例えば８０Å（オングストローム）とすることができる。
ゲート酸化膜１０４上に形成されたゲート電極１０８は、電気的に浮遊された、いわゆる浮遊ゲートである。本実施例において、ゲート電極１０８は３層構造を有する。ゲート酸化膜１０４の直上には、リンがドープされたポリシリコン（Poly-Silicon）膜１０５が形成される。その膜厚は例えば１０００Åとすることができる。ポリシリコン膜１０５上には、シリコン（Ｓｉ）がタングステン（Ｗ）などでシリサイド化されたシリサイド膜（ＷＳｉｘ）１０６が形成される。その膜厚は例えば７００Åとすることができる。ＷＳｉｘ層１０６上には、シリコン酸化膜であるＮＳＧ（Non-doped Silicate Glass）膜１０７が形成される。その膜厚は例えば７００Åとすることができる。また、これらから、ゲート電極１０８の合計の厚さは例えば２４００Åとなる。
アクティブ領域１０３において、ゲート電極１０８下の領域と隣り合う領域には、この領域を挟む一対のＬＤＤ１０９が形成される。また、アクティブ領域１０３において、対をなす２つのＬＤＤ１０９を挟む領域には、ソースまたはドレインとして機能する高濃度拡散領域１１４が形成される。ＬＤＤ１０９は、ソースまたはドレインなどのコンタクトとして機能する高濃度拡散領域１１４とチャネルが形成される領域（すなわち、アクティブ領域１０３におけるゲート電極１０８下の領域）との接合部分を分離するためのスペーサであり、例えばポジティブイオンであるヒ素イオン（Ａｓ+）が例えば高濃度拡散領域１１４と比較して低濃度にドープされた領域である。一方、高濃度拡散領域１１４は、上記したように、ソースまたはドレインなどのコンタクトとして機能する領域であり、例えばポジティブイオンであるヒ素イオン（Ａｓ+）が比較的高濃度にドープされた領域である。
ゲート電極１０８の両サイドに形成されたサイドウォール１１３は、それぞれＬＤＤ１０９からゲート電極１０８の側壁にかけて延在している。本実施例において、サイドウォール１１３は３層構造を有する。ゲート電極１０８側壁およびＬＤＤ１０９の直上には、酸化シリコン（ＳｉＯ2）を用いてマスク酸化膜１１０が形成される。その膜厚は例えば１００Åとすることができる。マスク酸化膜１１０上には、電荷蓄積用の膜であるシリコン窒化膜（ＳｉＮ）１１１が形成される。これを以下、電荷蓄積用シリコン窒化膜という。また、その膜厚は例えば１００Åとすることができる。電荷蓄積用シリコン窒化膜１１１上にはＮＳＧ膜１１２が形成される。その膜厚は例えば４００Åとすることができる。なお、サイドウォール１１３を形成する各膜の厚さは、ゲート電極１０８側面からの厚さである。
また、上記したサイドウォール１１３のうち、マスク酸化膜１１０には、表面もしくは表面から内部（マスク酸化膜１１０の下面、すなわちマスク酸化膜１１０とＬＤＤ１０９との界面にまで達していてもよい）にかけて窒素がドープされている。このようにマスク酸化膜１１０にドープされた窒素原子は、プラスの固定電荷として機能する。このため、マスク酸化膜１１０内には、マイナスの電荷を持つホットキャリア（ｅ-）を電荷蓄積用シリコン窒化膜１１１側へ引き込む方向（図面中縦方向）の電界が窒素原子により形成される。
ここで、例えば図２に示すように、マスク酸化膜１１０中に均一に窒素原子が拡散されている場合、すなわちマスク酸化膜１１０内の電荷密度が一定に分布している場合、マスク酸化膜１１０内に発生する電界Ｅ(x)は、以下の式１で表すことができる。なお、式１において、ｘは電荷蓄積用シリコン窒化膜１１１とマスク酸化膜１１０との界面からの距離を示し、ρはマスク酸化膜１１０中の電荷密度（窒素原子密度に比例）を示し、εsはマスク酸化膜１１０の比誘電率を示し、ε0は真空の誘電率を示す。
Figure 2006237423
このように、マスク酸化膜１１０内に窒素原子を拡散することで、マスク酸化膜１１０内にホットキャリア（ｅ-）を電荷蓄積用シリコン窒化膜１１１側へ引き込む方向の電界が形成される。すなわち、書き込み時にマスク酸化膜１１０に飛び込んだホットキャリアをマスク酸化膜１１０内で電荷蓄積用シリコン窒化膜１１１方向へ加速させることが可能となる。これにより、マスク酸化膜１１０に飛び込んだホットキャリアを電荷蓄積用シリコン窒化膜１１１もしくは電荷蓄積用シリコン窒化膜１１１とマスク酸化膜１１０との界面にまで確実に到達させることが可能となり、結果、ホットキャリアにより注入された電荷の保持特性が改善される。
〔製造方法〕
次に、本実施例による半導体記憶装置１００の製造方法を図３、図４および図１と共に詳細に説明する。図３および図４は、本実施例による半導体記憶装置１００の製造方法を示すプロセス図である。
本製造方法では、まず、例えばしきい値調整などを目的として所定のイオンが注入されたシリコン基板１０１に、例えばＳＴＩ（Shallow Trench Isolation）法を用いて素子分離絶縁膜１０２を形成する。これにより、シリコン基板１０１の一方の主面にフィールド領域とアクティブ領域１０３とが規定される。
次に、素子分離絶縁膜１０２が形成されたシリコン基板１０１のアクティブ領域１０３表面にウェット酸化にて例えば８０Å程度のゲート酸化膜１０４を形成する。
次に、素子分離絶縁膜１０２およびゲート酸化膜１０４が形成されたシリコン基板１０１表面全体に、例えばＣＶＤ（Chemical Vapor Deposition）法にて、リンがドープされたポリシリコン膜１０５を例えば１０００Å程度堆積させる。
次に、例えばＣＶＤ法またはスパッタリング法を用いて、ポリシリコン膜１０５上にタングステンシリサイド膜であるＷＳｉｘ膜１０６を例えば７００Å程度の膜厚に成膜する。
次に、ＷＳｉｘ膜１０６上に、例えばＣＶＤ法にてＮＳＧ膜１０７を７００Å程度堆積する。以上の工程を経ることで、図３（ａ）に示すような構造を得ることができる。
次に、通常のホトリソグラフィ技術およびドライエッチング技術を用いてポリシリコン膜１０５とＷＳｉｘ膜１０６とＮＳＧ膜１０７とからなる多層膜をパターニングすることで、図３（ｂ）に示すように、ゲート電極１０８を形成する。なお、以上のような構造を有するゲート電極１０８は、いわゆるＷＳｉｘポリサイド電極と呼ぶこともできる。また、ゲート電極１０８をパターニングする際のドライエッチングは、ゲート酸化膜１０４を完全に除去しない程度に行われる。これにより、図３（ｂ）に示すように、アクティブ領域１０３におけるゲート電極１０８下以外の領域には、薄いゲート酸化膜１０４が残る。
次に、ゲート電極１０８および素子分離絶縁膜１０２をマスクとしてヒ素イオン（Ａｓ＋）を注入することで、図３（ｃ）に示すように、アクティブ領域１０３におけるゲート電極１０８下以外の領域に、低濃度拡散領域であるＬＤＤ１０９を形成する。この際、ヒ素イオン（Ａｓ＋）は例えば３０ＫｅＶ（キロエレクトロンボルト）程度に加速される。また、そのドーズ量が例えば１．０×１０14／ｃｍ2程度となる程度に注入される。
その後、図３（ｄ）に示すように、ゲート電極１０８をパターニングした際に残したゲート電極１０８下以外の薄いゲート酸化膜１０４を、フッ酸（ＨＦ）などを用いて除去する。
次に、図４（ａ）に示すように、例えば１０００℃下の希釈ドライ酸化にて、ＬＤＤ１０９表面およびゲート電極１０８表面に、シリコン酸化膜を例えば１００Å程度成長することで、マスク酸化膜１１０を形成する。
次に、例えばＳＰＡ（Slot Plane Antenna）技術やＤＰＮ（Decoupled PlasmaNitridation）技術などを用いてマスク酸化膜１１０をプラズマ窒化するか、酸化窒素（Ｎ2Ｏ）雰囲気中でマスク酸化膜１１０をアニールする。これにより、図４（ｂ）に示すように、マスク酸化膜１１０の表面もしくは表面から内部（マスク酸化膜１１０の下面、すなわちマスク酸化膜１１０とＬＤＤ１０９との界面にまで達していてもよい）にかけて窒素がドープされる。なお、プラズマ窒化を行った場合、マスク酸化膜１１０の表面近傍に窒素原子が多く分布した状態となる。また、酸化窒素（Ｎ2Ｏ）雰囲気中でアニールした場合、マスク酸化膜１１０とシリコン基板１０１との界面近傍におけるマスク酸化膜１１０内に窒素原子が多く分布した状態となる。このため、例えばプラズマ窒化と酸化窒素（Ｎ2Ｏ）雰囲気中でのアニールとを組み合わせることで、窒素原子をマスク酸化膜１１０中にある程度均一に分布させることが可能である。
次に、図４（ｃ）に示すように、窒素が拡散されたマスク酸化膜１１０上に、例えばＬＰ（LowPressure）−ＣＶＤ法にて、電荷蓄積用のＳｉＮ膜（電荷蓄積用シリコン窒化膜）１１１とサイドウォール形成用のＮＳＧ膜１１２とをそれぞれ例えば１００Å、４００Å程度に順次堆積する。
次に、例えば異方性ドライエッチングにてマスク酸化膜１１０と電荷蓄積用シリコン窒化膜１１１とＮＳＧ膜１１２とからなる多層膜をエッチングすることで、これらからなるサイドウォール１１３をゲート電極１０８の側壁に形成すると共に、ゲート電極１０８およびサイドウォール１１３下以外のＬＤＤ１０９を露出させる。その後、ＬＤＤ１０９の露出した領域に、ヒ素イオン（Ａｓ+）またはリンイオン（Ｐ+）などの所定のイオンを注入することで、これにソースまたはドレインとして機能する高濃度拡散領域１１４を形成する。
以上のような工程を経ることで、図１に示すような、ＷＳｉｘポリサイド電極であるゲート電極１０８の両サイドにそれぞれ形成されたサイドウォール１１３を構成する電荷蓄積用シリコン窒化膜１１１に電荷を蓄積することが可能な、１セル２ビット方式のＭＯＮＯＳ構造を有する不揮発性の半導体記憶装置２００が形成される。
〔作用効果〕
以上のように、本実施例による半導体記憶装置１００は、半導体基板（１０１）と、半導体基板（１０１）上に形成されたゲート絶縁膜（１０４）と、ゲート絶縁膜（１０４）上に形成されたゲート電極（１０８）と、半導体基板（１０１）の少なくとも一部上からゲート電極（１０８）の側壁にかけてそれぞれ形成され、電荷蓄積用の絶縁層（１１１）と帯電した絶縁層（１１０）とを含む多層構造のサイドウォール（１１３）とを有する。
このように、半導体基板（１０１）からゲート電極（１０８）側壁にかけてそれぞれ形成された多層構造のサイドウォール（１１３）のうち、電荷蓄積用の絶縁層（１１１）以外のいずれかの一層（本実施例ではシリコン酸化膜であるマスク酸化膜１１０）を帯電させておくことで、半導体基板（１０１）に対して垂直方向、すなわち半導体基板（１０１）側から電荷蓄積用の絶縁層（１１１）側へキャリアを引き込む方向の電界をゲート電極（１０８）両脇に形成することができる。これにより、例えば半導体基板（１０１）に形成されたチャネルに発生したホットキャリアをより確実に電荷蓄積用の絶縁層（１１１）またはこれと他の層（本実施例ではマスク酸化膜１１０）との界面付近へ引き込むことが可能となる。結果、データ保持部として機能するサイドウォール（１１３）における電荷保持特性を向上させることが可能となる。
また、本実施例による半導体記憶装置１００の製造方法では、所定のアクティブ領域１０３に形成されたゲート絶縁膜（１０４）と、ゲート絶縁膜（１０４）上に形成されたゲート電極（１０８）とを有する半導体基板（１０１）を準備し、半導体基板（１０１）の少なくとも一部およびゲート電極（１０８）を覆う第１絶縁膜（１１０）を形成し、第１絶縁膜（１１０）を帯電させ、第１絶縁膜（１１０）上に電荷蓄積用の第２絶縁膜（１１１）を形成する。
半導体基板（１０１）からゲート電極（１０８）側壁にかけてそれぞれ形成する多層構造のサイドウォール（１１３）において、半導体基板（１０１）と電荷蓄積用の絶縁層（１１１）との間に形成された第１絶縁膜（１１０）を帯電させることで、半導体基板（１０１）に対して垂直方向、すなわち半導体基板（１０１）側から電荷蓄積用の絶縁層（１１１）側へキャリアを引き込む方向の電界をゲート電極（１０８）両脇に形成することができる。これにより、例えば半導体基板（１０１）に形成されたチャネルに発生したホットキャリアをより確実に電荷蓄積用の絶縁層またはこれと他の層との界面付近へ引き込むことが可能となる。結果、データ保持部として機能するサイドウォールにおける電荷保持特性が向上された半導体記憶装置を製造することが可能となる。
また、本実施例では、プラズマ窒化または酸化窒素雰囲気中でのアニール若しくはこれらの両方を用いて絶縁膜（１１０）に固定電荷となる窒素をドープし、これにより絶縁膜（１１０）を帯電させている。ただし、これに限らず、絶縁膜（１１０）に帯電させた電荷が例えば半導体基板（１０１）やゲート電極（１０８）側へ流れ出すことを防止できるのであれば、イオン注入やこの他如何なる方法を用いてもよい。
次に、本発明の実施例２について図面を用いて詳細に説明する。尚、以下の説明において、実施例１と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１と同様である。
本実施例では、実施例１と同様に、１セル２ビット方式のＭＯＮＯＳ構造を有する不揮発性半導体記憶装置（以下、単に半導体記憶装置という）２００を例に挙げて説明する。
〔構成〕
図５は、本実施例による半導体記憶装置２００を基板に対して垂直に切断した際の断面図である。図５に示すように、半導体記憶装置２００は、実施例１による半導体記憶装置１００と同様の構成において、ゲート電極１０８およびサイドウォール１１３が形成されたシリコン基板１０１全面が例えば１００Å程度のＬＰ−ＴＥＯＳ酸化膜２１５にて覆われている。また、本実施例による半導体記憶装置２００は、マスク酸化膜１１０に窒素原子が注入される代わりに、ＬＰ−ＴＥＯＳ酸化膜２１５を介してアルゴンイオン（Ａｒ+）がシリコン酸化膜であるＮＳＧ膜１１２に注入されている。
ＬＰ−ＴＥＯＳ酸化膜２１５は、ＬＰ−ＣＶＤ装置においてテトラエチルオルソシリケイト（Ｓｉ(ＯＣ2Ｈ5)4）を分解することで形成することができるシリコン酸化膜（ＳｉＯ2膜）である。このＬＰ−ＴＥＯＳ酸化膜２１５は、後述する工程を経てＮＳＧ膜１１２に蓄積した電荷が流れ出すことを防止するためのカバー膜として機能する。
ＬＰ−ＴＥＯＳ酸化膜２１５に表面が覆われたＮＳＧ膜１１２には、上述したように、アルゴンイオン（Ａｒ+）がＬＰ−ＴＥＯＳ酸化膜２１５を介して注入される。この際、ＮＳＧ膜１１２から二次電子が放出されることで、ＮＳＧ膜１１２がプラスに帯電する。このようにしてＮＳＧ膜１１２に生成されたプラスの電荷により、電荷蓄積用シリコン窒化膜１１１とマスク酸化膜１１０とに、マイナスの電荷を持つホットキャリア（ｅ-）を電荷蓄積用シリコン窒化膜１１１側へ引き込む方向（図面中縦方向）の電界が形成される。すなわち、実施例１と同様に、書き込み時にマスク酸化膜１１０に飛び込んだホットキャリアをマスク酸化膜１１０内で電荷蓄積用シリコン窒化膜１１１方向へ加速させることが可能となる。これにより、マスク酸化膜１１０に飛び込んだホットキャリアを電荷蓄積用シリコン窒化膜１１１もしくは電荷蓄積用シリコン窒化膜１１１とマスク酸化膜１１０との界面にまで確実に到達させることが可能となり、結果、ホットキャリアにより注入された電荷の保持特性が改善される。
〔製造方法〕
次に、本実施例による半導体記憶装置２００の製造方法を図６および図５と共に詳細に説明する。図６は、本実施例による半導体記憶装置２００の製造方法を示すプロセス図である。なお、実施例１において例示した製造方法と同様の工程は、これらを引用することで詳細な説明を省略する。
本製造方法では、まず、実施例１において例示した図３（ａ）から図３（ｄ）および図４（ａ）までの工程を用いることで、素子分離絶縁膜１０２により規定されたアクティブ領域１０３上にマスク酸化膜１１０により覆われたゲート酸化膜１０４およびゲート電極１０８が形成され、また、このアクティブ領域１０３にＬＤＤ１０９が形成されたシリコン基板１０１を作製する。
次に、図６（ａ）に示すように、ゲート電極１０８およびサイドウォールが形成されたシリコン基板１０１全面に、例えばＬＰ（Low Pressure）−ＣＶＤ法にて、電荷蓄積用のＳｉＮ膜（電荷蓄積用シリコン窒化膜）１１１とサイドウォール形成用のＮＳＧ膜１１２とをそれぞれ例えば１００Å、４００Å程度に順次堆積する。
次に、図６（ｂ）に示すように、例えば異方性ドライエッチングにてマスク酸化膜１１０と電荷蓄積用シリコン窒化膜１１１とＮＳＧ膜１１２とからなる多層膜をエッチングすることで、これらからなるサイドウォール１１３をゲート電極１０８の側壁に形成すると共に、ゲート電極１０８およびサイドウォール１１３下以外のＬＤＤ１０９を露出させる。
次に、図６（ｃ）に示すように、サイドウォール１１３が形成されると共にＬＤＤ１０９の一部が露出されたシリコン基板１０１全面に、例えばＬＰ−ＣＶＤ法にて、ＬＰ−ＴＥＯＳ酸化膜２１５を例えば１００Å程度堆積する。その後、ＬＰ−ＴＥＯＳ酸化膜２１５で覆われたシリコン基板１０１全面に、例えばイオン注入装置を用いてアルゴンイオン（Ａｒ+）を５０ＫｅＶ（キロエレクトロンボルト）程度に加速して打ち込むことで、ＮＳＧ膜１１２をプラスに帯電する。この際、ドーズ量が例えば１．０×１０14／ｃｍ2程度となるようにアルゴンイオン（Ａｒ+）を注入する。
その後、ＬＤＤ１０９におけるサイドウォール１１４が形成されていない領域、すなわちＬＤＤ１０９における図６（ｂ）において露出された領域に、ＬＰ−ＴＥＯＳ酸化膜２１５を介してヒ素イオン（Ａｓ+）またはリンイオン（Ｐ+）などの所定のイオンを注入することで、これにソースまたはドレインとして機能する高濃度拡散領域１１４を形成する。
以上のような工程を経ることで、図５に示すような、ＷＳｉｘポリサイド電極であるゲート電極１０８の両サイドにそれぞれ形成されたサイドウォール１１３を構成する電荷蓄積用シリコン窒化膜１１１に電荷を蓄積することが可能な、１セル２ビット方式のＭＯＮＯＳ構造を有する不揮発性の半導体記憶装置２００が形成される。なお、ゲート電極１０８上に形成されたＬＰ−ＴＥＯＳ酸化膜２１５は、ゲート電極１０８と他の金属パターンとを電気的に接続する際に必要に応じて除去される。
〔作用効果〕
以上のように、本実施例による半導体記憶装置２００は、実施例１と同様に、半導体基板（１０１）と、半導体基板（１０１）上に形成されたゲート絶縁膜（１０４）と、ゲート絶縁膜（１０４）上に形成されたゲート電極（１０８）と、半導体基板（１０１）の少なくとも一部上からゲート電極（１０８）の側壁にかけてそれぞれ形成され、電荷蓄積用の絶縁層（１１１）と帯電した絶縁層（１１２）とを含む多層構造のサイドウォール（１１３）とを有する。
このように、半導体基板（１０１）からゲート電極（１０８）側壁にかけてそれぞれ形成された多層構造のサイドウォール（１１３）のうち、電荷蓄積用の絶縁層（１１１）以外のいずれかの一層（本実施例ではシリコン酸化膜であるＮＳＧ膜１１２）を帯電させておくことで、半導体基板（１０１）に対して垂直方向、すなわち半導体基板（１０１）側から電荷蓄積用の絶縁層（１１１）側へキャリアを引き込む方向の電界をゲート電極（１０８）両脇に形成することができる。これにより、例えば半導体基板（１０１）に形成されたチャネルに発生したホットキャリアをより確実に電荷蓄積用の絶縁層（１１１）またはこれと他の層（本実施例ではマスク酸化膜１１０）との界面付近へ引き込むことが可能となる。結果、データ保持部として機能するサイドウォール（１１３）における電荷保持特性を向上させることが可能となる。
また、本実施例による半導体記憶装置２００の製造方法では、所定のアクティブ領域（１０３）に形成されたゲート絶縁膜（１０４）と、ゲート絶縁膜（１０４）上に形成されたゲート電極（１０８）とを有する半導体基板（１０１）を準備し、半導体基板（１０１）の少なくとも一部およびゲート電極（１０８）を覆う第１絶縁膜（１１０）を形成し、第１絶縁膜（１１０）上に電荷蓄積用の第２絶縁膜（１１１）を形成し、第２絶縁膜（１１１）上に第３絶縁膜（１１２）を形成し、第３絶縁膜（１１２）を帯電させる
半導体基板（１０１）からゲート電極（１０８）側壁にかけてそれぞれ形成する多層構造のサイドウォール（１１３）において、電荷蓄積用の絶縁層（１１１）上に形成された第３絶縁膜（１１２）を帯電させることで、半導体基板（１０１）に対して垂直方向、すなわち半導体基板（１０１）側から電荷蓄積用の絶縁層（１１１）側へキャリアを引き込む方向の電界をゲート電極（１０８）両脇に形成することができる。これにより、例えば半導体基板（１０１）に形成されたチャネルに発生したホットキャリアをより確実に電荷蓄積用の絶縁層またはこれと他の層との界面付近へ引き込むことが可能となる。結果、データ保持部として機能するサイドウォールにおける電荷保持特性が向上された半導体記憶装置を製造することが可能となる。
また、本実施例では、絶縁膜（本実施例ではシリコン酸化膜であるＮＳＧ膜１１２）にアルゴンイオンを注入することで、これを帯電させている。ただし、これに限らず、絶縁膜（１１２）に帯電させた電荷が例えば半導体基板（１０１）やゲート電極（１０８）側へ流れ出すことを防止できるのであれば、プラズマ窒化やこの他如何なる方法を用いてもよい。なお、本実施例では、帯電された絶縁膜（１１２）を絶縁膜（本実施例ではＬＰ−ＴＥＯＳ酸化膜２１５）で覆うことで、帯電された絶縁膜（１１２）からの電荷放出を防止している。
次に、本発明の実施例３について図面を用いて詳細に説明する。尚、以下の説明において、実施例１または実施例２と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１または実施例２と同様である。
本実施例では、実施例１と同様に、１セル２ビット方式のＭＯＮＯＳ構造を有する不揮発性半導体記憶装置（以下、単に半導体記憶装置という）３００を例に挙げて説明する。
〔構成〕
図７は、本実施例による半導体記憶装置３００を基板に対して垂直に切断した際の断面図である。図７に示すように、半導体記憶装置３００は、実施例１による半導体記憶装置１００と同様の構成において、サイドウォール１１３がサイドウォール３１３に置き換えられている。サイドウォール３１３は、実施例１におけるサイドウォール１１３と同様の構成において、ＮＳＧ膜１１２がＨＤＰ（High-Density Plasma）酸化膜３１６と、ＬＰ−ＴＥＯＳ酸化膜またはＰＳＧ（Phospho-Silicate Glass）膜（以下、ＬＰ−ＴＥＯＳ酸化膜３１７を採用して説明する）とに置き換えられている。また、本実施例による半導体記憶装置３００は、マスク酸化膜１１０に窒素原子が注入される代わりに、アルゴンイオン（Ａｒ+）がシリコン酸化膜であるＨＤＰ酸化膜３１６に注入されている。
ＬＰ−ＴＥＯＳ酸化膜３１７は、上述した実施例２におけるＬＰ−ＴＥＯＳ酸化膜２１５と同様に、ＬＰ−ＣＶＤ装置においてテトラエチルオルソシリケイト（Ｓｉ(ＯＣ2Ｈ5)4）を分解することで形成することができるシリコン酸化膜（ＳｉＯ2膜）である。
また、ＨＤＰ酸化膜３１６は、高濃度プラズマ（ＨＤＰ）ＣＶＤ法を用いて形成されたシリコン酸化膜である。ＨＤＰ−ＣＶＤ法ではプラズマ活性なイオンが用いられているため、溝の上部にオーバハングして堆積された膜を削りながら成膜を進めることが可能である。このため、形成するＨＤＰ酸化膜３１６の段差被覆性が高まると共に、これの埋込み性能を改善することが可能となる。
ＨＤＰ酸化膜３１６は、サイドウォール３１３の下側、具体的には電荷蓄積用シリコン窒化膜１１１の直上に例えば５００Åの膜厚で形成される。また、このＨＤＰ酸化膜３１６には、上述したように、アルゴンイオン（Ａｒ+）が注入される。この際、ＨＤＰ酸化膜３１６から二次電子が放出されることで、ＨＤＰ酸化膜３１６がプラスに帯電する。このようにしてＨＤＰ酸化膜３１６に生成されたプラスの電荷により、電荷蓄積用シリコン窒化膜１１１とマスク酸化膜１１０とに、マイナスの電荷を持つホットキャリア（ｅ-）を電荷蓄積用シリコン窒化膜１１１側へ引き込む方向（図面中縦方向）の電界が形成される。すなわち、実施例１および実施例２と同様に、書き込み時にマスク酸化膜１１０に飛び込んだホットキャリアをマスク酸化膜１１０内で電荷蓄積用シリコン窒化膜１１１方向へ加速させることが可能となる。これにより、マスク酸化膜１１０に飛び込んだホットキャリアを電荷蓄積用シリコン窒化膜１１１もしくは電荷蓄積用シリコン窒化膜１１１とマスク酸化膜１１０との界面にまで確実に到達させることが可能となり、結果、ホットキャリアにより注入された電荷の保持特性が改善される。また、本実施例のように、電荷蓄積用シリコン窒化膜１１１の直上に配置されたＨＤＰ酸化膜３１６にのみプラスの固定電荷を植えつけることで、固定電荷の分布範囲を限定することが可能となるため、これが例えばトランジスタなどの他の半導体素子に作用してその特性が劣化することを防止できる。
〔製造方法〕
次に、本実施例による半導体記憶装置３００の製造方法を図８および図７と共に詳細に説明する。図８は、本実施例による半導体記憶装置３００の製造方法を示すプロセス図である。なお、実施例１において例示した製造方法と同様の工程は、これらを引用することで詳細な説明を省略する。
本製造方法では、まず、実施例１において例示した図３（ａ）から図３（ｄ）および図４（ａ）までの工程を用いることで、素子分離絶縁膜１０２により規定されたアクティブ領域１０３上にマスク酸化膜１１０により覆われたゲート酸化膜１０４およびゲート電極１０８が形成され、また、このアクティブ領域１０３にＬＤＤ１０９が形成されたシリコン基板１０１を作製する。
次に、図８（ａ）に示すように、ゲート電極１０８およびサイドウォールが形成されたシリコン基板１０１全面に、例えばＬＰ−ＣＶＤ法にて電荷蓄積用のＳｉＮ膜（電荷蓄積用シリコン窒化膜）１１１を例えば１００Å程度に堆積する。
次に、図８（ｂ）に示すように、電荷蓄積用シリコン窒化膜１１１の平坦部に、例えばＨＤＰ−ＣＶＤ法にてＨＤＰ酸化膜３１６を例えば５００Å程度に堆積し、これに、例えばイオン注入装置を用いてアルゴンイオン（Ａｒ+）を５０ＫｅＶ（キロエレクトロンボルト）程度に加速して打ち込むことで、ＨＤＰ酸化膜３１６をプラスに帯電する。この際、ドーズ量が例えば１．０×１０14／ｃｍ2程度となるようにアルゴンイオン（Ａｒ+）を注入する。
次に、図８（ｃ）に示すように、電荷蓄積用シリコン窒化膜１１１およびＨＤＰ酸化膜３１６上に、例えばＬＰ−ＣＶＤ法にてＬＰ−ＴＥＯＳ酸化膜３１７を例えば４００Å程度に堆積する。
次に、例えば異方性ドライエッチングにてマスク酸化膜１１０と電荷蓄積用シリコン窒化膜１１１とＨＤＰ酸化膜３１６とＬＰ−ＴＥＯＳ酸化膜３１７とからなる多層膜をエッチングすることで、これらなるサイドウォール３１３をゲート電極１０８の側壁に形成すると共に、ゲート電極１０８およびサイドウォール３１３下以外のＬＤＤ１０９を露出させる。
その後、ＬＤＤ１０９における露出された領域にヒ素イオン（Ａｓ+）またはリンイオン（Ｐ+）などの所定のイオンを注入することで、これにソースまたはドレインとして機能する高濃度拡散領域１１４を形成する。
以上のような工程を経ることで、図７に示すような、ＷＳｉｘポリサイド電極であるゲート電極１０８の両サイドにそれぞれ形成されたサイドウォール３１３を構成する電荷蓄積用シリコン窒化膜１１１に電荷を蓄積することが可能な、１セル２ビット方式のＭＯＮＯＳ構造を有する不揮発性の半導体記憶装置３００が形成される。
〔作用効果〕
以上のように、本実施例による半導体記憶装置３００は、実施例１および実施例２と同様に、半導体基板（１０１）と、半導体基板（１０１）上に形成されたゲート絶縁膜（１０４）と、ゲート絶縁膜（１０４）上に形成されたゲート電極（１０８）と、半導体基板（１０１）の少なくとも一部上からゲート電極（１０８）の側壁にかけてそれぞれ形成され、電荷蓄積用の絶縁層（１１１）と帯電した絶縁層（３１６）とを含む多層構造のサイドウォール（３１３）とを有する。
このように、半導体基板（１０１）からゲート電極（１０８）側壁にかけてそれぞれ形成された多層構造のサイドウォール（３１３）のうち、電荷蓄積用の絶縁層（１１１）以外のいずれかの一層（本実施例ではシリコン酸化膜であるＨＤＰ酸化膜３１６）を帯電させておくことで、半導体基板（１０１）に対して垂直方向、すなわち半導体基板（１０１）側から電荷蓄積用の絶縁層（１１１）側へキャリアを引き込む方向の電界をゲート電極（１０８）両脇に形成することができる。これにより、例えば半導体基板（１０１）に形成されたチャネルに発生したホットキャリアをより確実に電荷蓄積用の絶縁層（１１１）またはこれと他の層（本実施例ではマスク酸化膜１１０）との界面付近へ引き込むことが可能となる。結果、データ保持部として機能するサイドウォール（３１３）における電荷保持特性を向上させることが可能となる。
また、本実施例による半導体記憶装置３００の製造方法では、実施例２と同様に、所定のアクティブ領域（１０３）に形成されたゲート絶縁膜（１０４）と、ゲート絶縁膜（１０４）上に形成されたゲート電極（１０８）とを有する半導体基板（１０１）を準備し、半導体基板（１０１）の少なくとも一部およびゲート電極（１０８）を覆う第１絶縁膜（１１０）を形成し、第１絶縁膜（１１０）上に電荷蓄積用の第２絶縁膜（１１１）を形成し、第２絶縁膜（１１１）上に第３絶縁膜（３１６）を形成し、第３絶縁膜（３１６）を帯電させる。
半導体基板（１０１）からゲート電極（１０８）側壁にかけてそれぞれ形成する多層構造のサイドウォール（３１３）において、電荷蓄積用の絶縁層（１１１）上に形成された第３絶縁膜（３１６）を帯電させることで、半導体基板（１０１）に対して垂直方向、すなわち半導体基板（１０１）側から電荷蓄積用の絶縁層（１１１）側へキャリアを引き込む方向の電界をゲート電極（１０８）両脇に形成することができる。これにより、例えば半導体基板（１０１）に形成されたチャネルに発生したホットキャリアをより確実に電荷蓄積用の絶縁層またはこれと他の層との界面付近へ引き込むことが可能となる。結果、データ保持部として機能するサイドウォールにおける電荷保持特性が向上された半導体記憶装置を製造することが可能となる。
また、本実施例では、絶縁膜（本実施例ではシリコン酸化膜であるＨＤＰ酸化膜３１６）にアルゴンイオンを注入することで、これを帯電させている。ただし、これに限らず、絶縁膜（３１６）に帯電させた電荷が例えば半導体基板（１０１）やゲート電極（１０８）側へ流れ出すことを防止できるのであれば、プラズマ窒化やこの他如何なる方法を用いてもよい。
さらに、本実施例では、帯電した絶縁膜（３１６）を電荷蓄積用の絶縁層（１１１）における半導体基板（１０１）と平行な部分上にのみ形成している。このため、例えば周辺にトランジスタなどの半導体素子を形成した場合でも、絶縁膜（３１６）における電荷がこの半導体素子に作用することを防止できる。これにより、周辺回路の半導体素子の特性劣化を回避することができる。
また、上記実施例１から実施例３は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、これらの実施例を種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施例が可能であることは上記記載から自明である。
本発明の実施例１による１セル２ビット方式のＭＯＮＯＳ構造を有する不揮発性の半導体記憶装置１００の構成を示す断面図である。 本発明の実施例１による１セル２ビット方式のＭＯＮＯＳ構造を有する不揮発性の半導体記憶装置１００におけるマスク酸化膜１１０中に均一に窒素原子が拡散されている場合にマスク酸化膜１１０内に発生する電界Ｅ(x)を示す図である。 本発明の実施例１による１セル２ビット方式のＭＯＮＯＳ構造を有する不揮発性の半導体記憶装置１００の製造方法を示すプロセス図である（１）。 本発明の実施例１による１セル２ビット方式のＭＯＮＯＳ構造を有する不揮発性の半導体記憶装置１００の製造方法を示すプロセス図である（２）。 本発明の実施例２による１セル２ビット方式のＭＯＮＯＳ構造を有する不揮発性の半導体記憶装置２００の構成を示す断面図である。 本発明の実施例２による１セル２ビット方式のＭＯＮＯＳ構造を有する不揮発性の半導体記憶装置２００の製造方法を示すプロセス図である。 本発明の実施例３による１セル２ビット方式のＭＯＮＯＳ構造を有する不揮発性の半導体記憶装置３００の構成を示す断面図である。 本発明の実施例３による１セル２ビット方式のＭＯＮＯＳ構造を有する不揮発性の半導体記憶装置３００の製造方法を示すプロセス図である。
符号の説明
１００、２００、３００ 半導体記憶装置
１０１ シリコン基板
１０２ 素子分離絶縁膜
１０３ アクティブ領域
１０４ ゲート酸化膜
１０５ ポリシリコン膜
１０６ ＷＳｉｘ膜
１０７、１１２ ＮＳＧ膜
１０８ ゲート電極
１０９ ＬＤＤ
１１０ マスク酸化膜
１１１ 電荷蓄積用シリコン窒化膜
１１３ サイドウォール
１１４ 高濃度拡散領域
２１５、３１７ ＬＰ−ＴＥＯＳ酸化膜
３１６ ＨＤＰ酸化膜

Claims (18)

  1. 半導体基板と、
    前記半導体基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記半導体基板の少なくとも一部上から前記ゲート電極の両側壁にかけてそれぞれ形成され、電荷蓄積用の絶縁層と帯電した絶縁層とを含む多層構造のサイドウォールと
    を有することを特徴とする半導体記憶装置。
  2. 前記帯電した絶縁層は、窒素がドープされることで帯電した酸化膜であることを特徴とする請求項１記載の半導体記憶装置。
  3. 前記帯電した絶縁層は、所定のイオンが入射されることで帯電した酸化膜であることを特徴とする請求項１記載の半導体記憶装置。
  4. 前記帯電した絶縁層は、前記半導体基板と前記電荷蓄積用の絶縁層とを電気的に分離するための酸化膜であることを特徴とする請求項１記載の半導体記憶装置。
  5. 前記帯電した絶縁層は、前記半導体基板と前記電荷蓄積用の絶縁層との間に形成された酸化膜であることを特徴とする請求項１記載の半導体記憶装置。
  6. 前記帯電した絶縁層は、前記電荷蓄積用の絶縁層上に形成された酸化膜であることを特徴とする請求項１記載の半導体記憶装置。
  7. 前記ゲート電極および前記サイドウォールが形成された前記半導体基板の表面を覆う第２絶縁膜をさらに有することを特徴とする請求項６記載の半導体記憶装置。
  8. 前記帯電した絶縁層は、前記電荷蓄積用の絶縁層における前記半導体基板と平行な部分上にのみ形成されていることを特徴とする請求項６記載の半導体記憶装置。
  9. 所定のアクティブ領域に形成されたゲート絶縁膜と、当該ゲート絶縁膜上に形成されたゲート電極とを有する半導体基板を準備する工程と、
    前記半導体基板の少なくとも一部および前記ゲート電極を覆う第１絶縁膜を形成する工程と、
    前記第１絶縁膜を帯電させる工程と、
    前記第１絶縁膜上に電荷蓄積用の第２絶縁膜を形成する工程と
    を有することを特徴とする半導体記憶装置の製造方法。
  10. 前記第１絶縁膜を帯電させる工程は、前記第１絶縁膜に窒素をドープすることを特徴とする請求項９記載の半導体記憶装置の製造方法。
  11. 前記第１絶縁膜を帯電させる工程は、プラズマ窒化または酸化窒素雰囲気中でのアニールを用いて前記第１絶縁膜に窒素をドープすることで当該第１絶縁膜を帯電させることを特徴とする請求項９記載の半導体記憶装置の製造方法。
  12. 前記第２絶縁膜上に第３絶縁膜を形成する工程と、
    前記第１から第３絶縁膜をエッチングすることで前記半導体基板の少なくとも一部上から前記ゲート電極の両側壁にかけてそれぞれサイドウォールを形成する工程とをさらに有することを特徴とする請求項９から１１のいずれか１項に記載の半導体記憶装置の製造方法。
  13. 所定のアクティブ領域に形成されたゲート絶縁膜と、当該ゲート絶縁膜上に形成されたゲート電極とを有する半導体基板を準備する工程と、
    前記半導体基板の少なくとも一部および前記ゲート電極を覆う第１絶縁膜を形成する工程と、
    前記第１絶縁膜上に電荷蓄積用の第２絶縁膜を形成する工程と、
    前記第２絶縁膜上に第３絶縁膜を形成する工程と、
    前記第３絶縁膜を帯電させる工程と
    を有することを特徴とする半導体記憶装置の製造方法。
  14. 前記第３絶縁膜を帯電させる工程は、前記第３絶縁膜に所定のイオンを入射することで当該第３絶縁膜を帯電させることを特徴とする請求項１３記載の半導体記憶装置の製造方法。
  15. 前記所定のイオンはアルゴンイオンであることを特徴とする請求項１４記載の半導体記憶装置の製造方法。
  16. 前記第１から第３絶縁膜をエッチングすることで前記半導体基板の少なくとも一部上から前記ゲート電極の両側壁にかけてそれぞれサイドウォールを形成する工程と、
    前記半導体基板の少なくとも一部と前記ゲート電極と前記サイドウォールとを覆う第４絶縁膜を形成する工程とをさらに有することを特徴とする請求項１３から１５のいずれか１項に記載の半導体記憶装置の製造方法。
  17. 前記第２絶縁膜上に第３絶縁膜を形成する工程は、前記第２絶縁膜における前記半導体基板と平行な部分上にのみ前記第３絶縁膜を形成することを特徴とする請求項１３から１５のいずれか１項に記載の半導体記憶装置の製造方法。
  18. 前記第１から第３絶縁膜を覆う第４絶縁膜を形成する工程と、
    前記第１から第４絶縁膜をエッチングすることで前記半導体基板の少なくとも一部上から前記ゲート電極の両側壁にかけてそれぞれサイドウォールを形成する工程とをさらに有することを特徴とする請求項１７記載の半導体記憶装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7602012B2 (en) 2006-09-21 2009-10-13 Oki Semiconductor Co., Ltd. Semiconductor memory devices with charge traps
US11089440B1 (en) 2020-03-02 2021-08-10 International Business Machines Corporation Management of geographically and temporarily distributed services

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080142874A1 (en) * 2006-12-16 2008-06-19 Spansion Llc Integrated circuit system with implant oxide
US7732275B2 (en) * 2007-03-29 2010-06-08 Sandisk Corporation Methods of forming NAND flash memory with fixed charge
WO2008088654A1 (en) * 2007-01-12 2008-07-24 Sandisk Corporation Nand memory with dual control gates having fixed charge layer below control gates
US7495282B2 (en) * 2007-01-12 2009-02-24 Sandisk Corporation NAND memory with virtual channel
US7619926B2 (en) * 2007-03-29 2009-11-17 Sandisk Corporation NAND flash memory with fixed charge
JP5696543B2 (ja) * 2011-03-17 2015-04-08 セイコーエプソン株式会社 半導体基板の製造方法
CN109698117A (zh) * 2018-12-27 2019-04-30 上海华力微电子有限公司 Ono薄膜的工艺方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06318695A (ja) * 1993-01-08 1994-11-15 Texas Instr Inc <Ti> 半導体装置の製造方法
JP2000049241A (ja) * 1998-07-28 2000-02-18 Matsushita Electron Corp 半導体メモリ装置およびその製造方法
JP2001223281A (ja) * 1999-12-09 2001-08-17 Hitachi Ltd メモリ装置
JP2004040064A (ja) * 2002-07-01 2004-02-05 Yutaka Hayashi 不揮発性メモリとその製造方法
JP2004080022A (ja) * 2002-08-19 2004-03-11 Samsung Electronics Co Ltd 局部的ｓｏｎｏｓ構造を有する不揮発性メモリの製造方法
JP2004247633A (ja) * 2003-02-17 2004-09-02 Renesas Technology Corp 半導体装置
JP2004342852A (ja) * 2003-05-15 2004-12-02 Sharp Corp 半導体記憶装置及びその製造方法、半導体装置、携帯電子機器、並びにｉｃカード

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10223783A (ja) 1997-02-10 1998-08-21 Hitachi Ltd 半導体装置及びその製造方法
JP2003078045A (ja) 2001-09-03 2003-03-14 Sony Corp 不揮発性半導体記憶装置およびその製造方法
US7074677B1 (en) * 2002-11-29 2006-07-11 Fasl Llc Memory with improved charge-trapping dielectric layer
KR100480645B1 (ko) * 2003-04-01 2005-03-31 삼성전자주식회사 역자기 정합 방식을 이용한 트윈―ｏｎｏ 형태의ｓｏｎｏｓ 메모리 소자 제조 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06318695A (ja) * 1993-01-08 1994-11-15 Texas Instr Inc <Ti> 半導体装置の製造方法
JP2000049241A (ja) * 1998-07-28 2000-02-18 Matsushita Electron Corp 半導体メモリ装置およびその製造方法
JP2001223281A (ja) * 1999-12-09 2001-08-17 Hitachi Ltd メモリ装置
JP2004040064A (ja) * 2002-07-01 2004-02-05 Yutaka Hayashi 不揮発性メモリとその製造方法
JP2004080022A (ja) * 2002-08-19 2004-03-11 Samsung Electronics Co Ltd 局部的ｓｏｎｏｓ構造を有する不揮発性メモリの製造方法
JP2004247633A (ja) * 2003-02-17 2004-09-02 Renesas Technology Corp 半導体装置
JP2004342852A (ja) * 2003-05-15 2004-12-02 Sharp Corp 半導体記憶装置及びその製造方法、半導体装置、携帯電子機器、並びにｉｃカード

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7602012B2 (en) 2006-09-21 2009-10-13 Oki Semiconductor Co., Ltd. Semiconductor memory devices with charge traps
US11089440B1 (en) 2020-03-02 2021-08-10 International Business Machines Corporation Management of geographically and temporarily distributed services

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