JP4445273B2 - ２つに分離されたゲート及び整列されたオキサイド−ナイトライド−オキサイド（ｏｎｏ）を有する局部的シリコン−オキサイド−ナイトライド−オキサイド−シリコン（ｓｏｎｏｓ）型構造体及びその製造方法 - Google Patents
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Description
本発明は不揮発性メモリ素子及びその製造方法に係り、さらに詳細には２つに分離されたゲート及び自己整列されたＯＮＯを有する局部的ＳＯＮＯＳ型構造体及びその製造方法に関する。
一般的に、データ貯蔵のための半導体メモリ素子は、電源供給が中断されればデータが消失される揮発性メモリ素子と、電源供給が中断されてもデータが保持されうる不揮発性メモリ素子とに分けられる。ハードドライブのような他の不揮発性メモリ技術と比較して不揮発性半導体メモリは比較的小型である。これにより、不揮発性メモリ素子は移動通信システム、メモリカードなどに幅広く採用されている。
最近にはＳＯＮＯＳ構造を有する不揮発性メモリ素子が提案された。このＳＯＮＯＳ型不揮発性メモリ素子は、製造しやすく、かつ例えば集積回路の周辺領域及び／またはロジック領域に一体化しやすい薄いセルを有する。
従来の技術によるＳＯＮＯＳ型不揮発性半導体メモリ素子を図１を参照して説明すれば、ＳＯＮＯＳ型不揮発性半導体メモリ素子１０は、ドーピングされたソース及びドレイン領域５を有するシリコン基板６と、トンネルオキサイド膜１と、トンネルオキサイド膜１上のナイトライド膜２と、ナイトライド膜２上のトップオキサイド膜３と、トップオキサイド膜３上のポリシリコンゲート膜４とを含んで構成される。膜１，２及び３はＯＮＯ構造体１／２／３を構成する。
従来の技術によるＳＯＮＯＳ型不揮発性半導体メモリ素子を図１を参照して説明すれば、ＳＯＮＯＳ型不揮発性半導体メモリ素子１０は、ドーピングされたソース及びドレイン領域５を有するシリコン基板６と、トンネルオキサイド膜１と、トンネルオキサイド膜１上のナイトライド膜２と、ナイトライド膜２上のトップオキサイド膜３と、トップオキサイド膜３上のポリシリコンゲート膜４とを含んで構成される。膜１，２及び３はＯＮＯ構造体１／２／３を構成する。
動作を説明すれば、電子はさらにホールがソース５及びドレイン５間に設けられる反転領域からトンネルオキサイド膜１中に注入される。ナイトライド膜２はトンネルオキサイド膜１を貫通する電子またはホールをトラップする電荷トラップ層である。トップオキサイド膜３は、記録または消去動作を行う間にナイトライド膜２を外れる電子またはホールがポリシリコン層４に達することを防止するために提供される。このような構造は積層されたＳＯＮＯＳ型セルで描写されうる。
ゲート電極であるポリシリコンゲート層４が正に帯電されれば、半導体基板６からの電子はナイトライド膜２の第１領域７にトラップされる。逆に、ポリシリコンゲート層４が負に帯電されれば、半導体基板６からのホールが第１領域７にトラップされる。第１領域７のデプレションは、ＳＯＮＯＳ型半導体メモリ素子１０の垂直中心ライン（図示せず）を基準とする時に非対称的である。図１は、ドレインが図１の右側領域５であり、一方ソースは図１の左側領域５の状況を示し、またドレインはソースより高い電圧にバイアスされることを示す。従って、電子／ホールはさらに高くバイアスされたドレイン近くで蓄積される。
第１領域７にトラップされた電子またはホールは不揮発性半導体メモリ素子のスレショルド電圧を変化させうる。ゲートスレショルド電圧が所定レベルに達した時、すなわちチャンネル電流が十分に低いレベルまで減少した時、プログラミング過程は終わる。このスレショルド電圧Ｖｔｈは、データが一定時間保持されうるように、ビット「０」とビット「１」とを持続的に区別できる値に設定される。換言すれば、スレショルド電圧Ｖｔｈは一定のデータ保有時間が持続的に得られる値に設定される。
ＯＮＯ構造１／２／３が全てのチャンネル領域上に存在するので、積層されたＳＯＮＯＳ型セル１０は高い初期スレショルド電圧Ｖｔｈ（及びそれに相応する高い電力消耗）と高いプログラム電流とを有する。このような高いスレショルド電圧Ｖｔｈ及び高いプログラム電流により低い電力消耗を要求するシステム−オン−チップに前記積層されたＳＯＮＯＳ型セルを内在させ難い。
この他にも積層されたＳＯＮＯＳ型セル１０では、ナイトライド膜２にトラップされた電子がナイトライド膜２の水平方向に沿って移動でき、それにより消去動作が完全に行われないこともある。もしプログラミング動作及び消去動作が反復的に行われるならば、オン−セル（消去されたセル）のスレショルド電圧Ｖｔｈは高まり、それによりオン−セル電流及び再生速度は遅くもなりうる。
このような問題点を説明するために、多様な構造を有するＳＯＮＯＳ型素子を図２ないし図５に示したが、そのうち図２の局部的ＳＯＮＯＳ型セル２０は、ドーピングされたソース領域及びドレイン領域２５を有するシリコン基板２６と、シリコン基板２６上のトンネルオキサイド膜２１と、トンネルオキサイド膜２１上のナイトライド膜片２８及び２９と、トンネルオキサイド膜２１上の誘電体膜２７と、ナイトライド膜片２８及び２９及び誘電体膜２７上のトップオキサイド膜２３と、トップオキサイド膜２３上のポリシリコンゲート膜４とを含んで構成される。
図２の局部的ＳＯＮＯＳ型セル２０は、トンネルオキサイド膜（図１の１）がソース領域及びドレイン領域（図１の５）間のチャンネル領域を完全に覆う図１のＳＯＮＯＳ型不揮発性半導体メモリ素子１０とは異なる構造を有するが、特にナイトライド膜（図示せず）の中央部分が除去されてナイトライド膜片２８及び２９を有するという点が異なる。図１のＳＯＮＯＳ型不揮発性半導体メモリ素子１０の場合、ナイトライド膜２に沿って水平方向に移動できた電子は、ナイトライド膜片２８及び２９に分離してその間の空間を誘電体膜２７で満たすことにより、ナイトライド膜片２８からナイトライド膜片２９に、またはその反対に移動できなくなる。これはオン−セル電流と再生速度特性とを向上させる。分離されたＯＮＯ構造体２１／２８／２３または２１／２９／２３を有するために、前記ＳＯＮＯＳ型セル２０を局部的ＳＯＮＯＳ型セルと呼ぶ。しかし、トンネルオキサイド膜２１、誘電体膜２７及びトップオキサイド膜２３の厚い誘電体構造が全てのチャンネル領域上に存在するために、前記局部的ＳＯＮＯＳ型セル２０は相変らず高い初期スレショルド電圧Ｖｔｈを有する。
図３は従来の他の局部的ＳＯＮＯＳ型セル３０を示すが、この局部的ＳＯＮＯＳ型セル３０は、ドーピングされたソース領域及びドレイン領域２５を有するシリコン基板２６と、シリコン基板２６上にてオキサイド膜ブランチ３４及び３８を含むオキサイド膜３２と、オキサイド膜ブランチ３４及び３８間にそれぞれ形成されたナイトライド膜片３６と、ポリシリコンゲート膜４０とを含んで構成される。オキサイド膜ブランチ３４及び３８間に挟まれているそれぞれのナイトライド膜片３６によりＯＮＯ構造体３４／３６／３８が画定される。ＯＮＯ構造体３４／３６／３８間のオキサイド膜３２の一部は図２の局部的ＳＯＮＯＳ型セル２０での誘電体構造２１／２７／２３よりかなり薄く、これによりスレショルド電圧Ｖｔｈを向上させる（すなわち、下げる）。
局部的ＳＯＮＯＳ型セル３０の動作特性はＯＮＯ構造体３４／３６／３８とポリシリコンゲート膜４０間の重畳長さＬに左右されて変化しうるが、ここで重畳長さＬはナイトライド膜片３６の長さと実質的に同一である。従って、ＯＮＯ構造体３４／３６／３８とポリシリコンゲート膜４０間の重畳長さの変化を最小化することが重要である。
図３のＯＮＯ構造体３４／３６／３８の長さを画定するのにフォトリソグラフィが利用される。ところで、フォトリソグラフィ工程のフォトグラフィ過程にて誤整列が発生し、その結果重畳長さの意味ある変化が発生する。
図４Ａ及び図４Ｂを参照し、誤整列問題をさらに詳細に説明する。図４Ａは実際整列を示す断面図であり、具体的には図３のＳＯＮＯＳ型セル３０製造における一段階にて設けられる中間構造体の断面図である。図４Ｂは意味ある誤整列を示す断面図である。図３と図４Ａ及び図４Ｂ間の関係を説明すれば、図３のブラケット４２下で整列される図３の膜に相応する図４の膜が図４Ａ及び図４Ｂのブラケット４４２下で整列されて位置する。
図４Ａの中間構造体４００は、シリコン基板４０２と、シリコン基板４０２上のＯＮＯ構造体４０４と、ＯＮＯ構造体４０４及びシリコン基板４０２上のポリシリコンゲート膜４０６と、ポリシリコンゲート膜４０６上のフォトレジスト（ＰＲ）膜４０７とを含む。ＰＲ膜４０７はギャップ４０８を有する。このギャップ４０８は、まず下のハッチされた部分４１０を除去し、その結果残るＯＮＯ構造体４０４及びポリシリコンゲート膜４０６間の重畳部分が実質的に同一になるように整列されるが、それぞれの重畳部分は所定長さＬ１を有する。
これとは対照的に、図４Ｂは中間構造体（図４Ａの４００）に対応する中間構造体４２０であるが、意味ある誤整列が発生した中間構造体４２０の断面図である。この中間構造体４２０は、シリコン基板４２２と、シリコン基板４２２上のＯＮＯ構造体４２４と、ＯＮＯ構造体４２４及びシリコン基板４２２上のポリシリコンゲート膜４２６と、内部にギャップ４２８を有するＰＲ膜４２７とを含む。ギャップ４２８下のハッチされた部分４３０をエッチングを介して除去することにより設けられるＯＮＯ構造体４２４は同じ長さを有せず、相異なる長さＬ２及びＬ３（ここでＬ２＜Ｌ１＜Ｌ３）を有しうる。一例として、Ｌ１が１５０ｎｍである場合、意味ある誤整列はほぼ１００ｎｍのＬ２と２００ｎｍのＬ３とを発生させうる。局部的ＳＯＮＯＳ型セルがいずれの重畳長さＬ２またはＬ３を有するかによりスレショルド電圧の変化が左右され、従って前記のような重畳長さの変化はスレショルド電圧の変化を引き起こす。
一方、重畳される形態であるが電気的には分離されるゲート電極技術は公知であるが、一例として特許文献１によく示されている。この特許の図１１に相応する図５に示された重畳されるが電気的には分離された構造体５００は、ドーピングされたソース領域／ドレイン領域５２１及び５２２を有する半導体基板５１０と、半導体基板５１０上に形成された３層ゲート絶縁体５３２と、ゲート絶縁体５３２上に形成された下部ゲート電極５４２と、半導体基板５１０、ゲート絶縁体５３２の側面及び下部ゲート電極５４２の側面と一部上部面上に形成されたさらに他のゲート絶縁体５３１と、このゲート絶縁体５３１上に形成された上部ゲート電極５４１とを含む。３層ゲート絶縁体５３２はＯＮＯ構造体、すなわちオキサイド膜５３２ａ／ナイトライド膜５３２ｂ／オキサイド膜５３２ｃ構造であるが、他の組み合わせの３層物質でもありうる。３層ゲート絶縁体５３２は下部ゲート電極５４２に自己整列される。下部ゲート電極５４２及び上部ゲート電極５４１は電気的に分離される。換言すれば、下部ゲート電極５４２及び上部ゲート電極５４１は電気的に共に連結されない。また、下部ゲート電極５４２に供給される電気的ポテンシャルは高くなければならない一方、上部ゲート電極５４１に供給される電気的ポテンシャルはゲートスレショルド電圧ほど低くなければならない。
米国特許第６，３８８，２９３号公報（Ｏｇｕｒａ ｅｔ ａｌ．）
本発明がなそうとする技術的課題は、誤整列によるＯＮＯ構造体の長さ変化を発生させずに素子の電気的特性を向上させうる局部的ＳＯＮＯＳ型構造体を提供することである。
本発明がなそうとする他の技術的課題は、前記局部的ＳＯＮＯＳ型構造体を製造する方法を提供することである。
前記技術的課題を達成するために、本発明の一実施例による局部的ＳＯＮＯＳ型構造体は、基板と、前記基板上のＯＮＯ構造体と、前記ＯＮＯ構造体上にて前記ＯＮＯ構造体に整列される第１ゲート膜と、前記基板上にて前記ＯＮＯ構造体の横に配されるゲート絶縁膜と、前記第１ゲート膜及びゲート絶縁膜上に形成されて前記第１ゲート膜とは電気的に連結される第２ゲート膜とを備え、前記ＯＮＯ構造体、第１ゲート膜及び第２ゲート膜が少なくとも１ビットの局部的ＳＯＮＯＳ型構造体を画定することを特徴とする。
前記他の技術的課題を達成するために、本発明の一実施例による局部的ＳＯＮＯＳ型構造体の製造方法は、基板を提供する段階と、前記基板上にＯＮＯ構造体を形成する段階と、前記ＯＮＯ構造体上にて前記ＯＮＯ構造体に整列される第１ゲート膜を形成する段階と、前記基板上にて前記ＯＮＯ構造体の横に配されるようにゲート絶縁膜を形成する段階と、前記第１ゲート膜上と前記ゲート絶縁膜上とに第２ゲート膜を形成する段階と、前記第１及び第２ゲート膜を電気的に連結させる段階とを含み、前記ＯＮＯ構造体、前記第１ゲート膜及び第２ゲート膜は少なくとも１ビットの局部的ＳＯＮＯＳ型構造体を画定することを特徴とする。
本発明による局部的ＳＯＮＯＳ型構造体及びその製造方法によれば、コントロールゲートとして作用する第１ゲート膜がＯＮＯ構造体と同時に形成されるので、ＯＮＯ構造体のパターニング及び第１ゲート膜パターニング時の誤整列が発生してもＯＮＯ構造体の長さ変化が発生せず、これによりプログラムされたセルのスレショルド電圧特性、消去されたセルのスレショルド電圧特性などの電気的特性変化が減少するるメリットが提供される。
本発明のさまざまな特徴とメリットとはさまざまな実施例を、請求項及び図面についての詳細な説明により明らかにされる。
本発明の一実施例において、ゲート電極が２つの分離された構造に形成されてＯＮＯ型構造体がゲート電極の一つに自己整列される限り、ゲート電極とＯＮＯ型構造体間の重畳長さＬの変化は問題にならない。換言すれば、ＯＮＯ型構造体が２部分のゲート電極のうち下部または第１電極に自己整列される限り、２部分のゲート電極のうち上部または第２部分の整列誤差があってもスレショルド電圧Ｖｔｈは変化しない。
図６は本発明の一実施例による２つの分離されたゲート構造を有する局部的ＳＯＮＯＳ型構造体６００を示した断面図である。前記構造体６００は、移動通信システム、メモリカード、コンパクトプロセッサ基盤の電子製品などで見られるような不揮発性半導体メモリ素子内に利用されうる。
前記構造体６００は、ドレイン／ソース領域１０２５／１０２７を有する、例えばシリコンのような半導体基板１００２を含んで構成される。参照符号「１０２５」と示した領域は低濃度でドーピングされた領域（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｒｅｇｉｏｎ：以下、「ＬＤＤ」領域）であり、参照符号「１０２７」と示した領域は高濃度でドーピングされた領域（Ｈｅａｖｉｌｙ Ｄｏｐｅｄ Ｒｅｇｉｏｎ）である。この他に前記構造体６００は、ＯＮＯ構造体１０３０と、下部ゲート電極１０３２と、ゲート絶縁膜１０２３と、誘電体膜片１０２４と、上部ゲート電極１０３４と、実質的に垂直の誘電体膜片１０３８と、側壁スペーサ１０４０とを含む。ＯＮＯ構造体１０３０は半導体基板１００２上に配される。下部ゲート電極１０３２は、ＯＮＯ構造体１０３０上に配される。ゲート絶縁膜１０２３は、両側の下部ゲート電極１０３２間で半導体基板１００２上部に配される。上部ゲート電極１０３４はゲート絶縁膜１０２３上に配される。実質的に垂直の誘電体膜片１０３８は上部ゲート電極１０３４の側面に沿って配される。そして、側壁スペーサ１０４０は実質的に垂直の誘電体膜片１０３８と直接接触しつつ前記結果物の外郭を覆い包む形態に配される。下部ゲート電極１０３２は、参照符号「６０２」と示したように、電気的に上部ゲート電極１０３４と連結される。
下部ゲート電極１０３２はポリシリコン膜でありうる。ＯＮＯ構造体１０３０はＯ／Ｎ／Ｏ，ＯＮ／Ｎ／Ｏ，ＯＮ／Ｎ／ＯＮ，Ｏ／Ｎ／ＯＮ，Ｏ／Ｔ／Ｏ，ＯＮ／Ｔ／Ｏ，ＯＮ／Ｔ／ＯＮ及びＯ／Ｔ／ＯＮ（ここで、Ｏはシリコンオキサイド膜を、ＯＮはシリコンナイトライドオキサイド膜を、Ｎはシリコンナイトライド膜を、そしてＴはタンタルオキサイド膜をそれぞれ示す）のように多様な組み合わせの層を含みうる。上部ゲート電極１０３４はポリシリコン膜でありうる。
図７は図６の局部的ＳＯＮＯＳ型構造体６００が複数ある場合の平面図である。線VI-VI’は図６及び図７間の関係を説明するために示した。すなわち、図７の線VI-VI’に沿って切断して示した図面が図６である。図７に示されたように、エンド領域７０８を介して下部ゲート電極１０３２及び上部ゲート電極１０３４が電気的に共に連結される。
エンド領域７０８で、アルミニウムまたはタンタルのような導電膜７０２は下部ゲート電極１０３２及び上部ゲート電極１０３４と重畳される。この導電膜７０２は、必ずしもそのようなものではないが、下部ゲート電極１０３２及び上部ゲート電極１０３４に直接コンタクトさるべく形成されうる。図７で、導電性プラグ７０４は導電膜７０２及び下部ゲート電極１０３２を電気的に連結されると描かれている。また、導電性プラグ７０６は、導電膜７０２を上部ゲート電極１０３４に電気的に連結させる。従って、上部ゲート電極１０３４及び下部ゲート電極１０３２間の電気的経路は、まず導電性プラグ７０６を介して導電膜７０２に至り、再び導電性プラグ７０６を介して導電膜７０２から下部ゲート電極１０３２のそれぞれに至る。
図８は本発明の他の実施例による２つに分離されたゲート構造を有するＳＯＮＯＳ型構造体８００の断面図である。図６の構造体６００のように、前記構造体８００もまた移動通信システム、メモリカードなどのような装置に利用されうる不揮発性半導体メモリ素子として非常に適切である。前記構造体８００は、ソース／ドレイン領域１２３０／１２３６を有する半導体基板、例えばシリコン基板１２０２を含んで構成される。参照符号「１２３０」と示した領域はＬＤＤ領域であり、参照符号「１２３６」と示した領域は高濃度でドーピングされた領域である。この他に前記構造体８００は、ＯＮＯ構造体１２１４と、下部ゲート電極１２１６と、ゲート絶縁膜１２１８と、上部ゲート電極１２２０と、実質的に垂直の誘電体膜片１２３８と、側壁スペーサ１２３２及び１２３３とを含む。ＯＮＯ構造体１２１４はシリコン基板１２０２上に形成され、図６のＯＮＯ構造体１０３０と似ている。下部ゲート電極１２１６は、ＯＮＯ構造体１２１４上に形成される。ゲート絶縁膜１２１８は、シリコン基板１２０２、ＯＮＯ構造体１２１４の側面、及び下部ゲート電極１２１６の側面と上部面上に配される。実質的に垂直の誘電体膜片１２３８は上部ゲート電極１２２０の側面に沿って配される。そして、側壁スペーサ１２３２及び１２３３は誘電体膜片１２３８にそれぞれもたれるべく配される。下部ゲート電極１２１６及び上部ゲート電極１２２０は、参照符号「８０２」と示されたように、電気的に相互連結される。図８にて、それぞれの要素を構成する物質は図６の場合と同一である。
図９は図８の局部的ＳＯＮＯＳ型構造体８００が複数ある場合の平面図である。線VIII−VIII’は図８及び図９間の関係を説明するために示した。すなわち、図９の線VIII−VIII’に沿って切断して示した図面が図８である。図９に示されたように、エンド領域９０８は図７のエンド領域７０８と似ている。エンド領域９０８は、図７の導電膜７０２に対応する導電膜９０２と、図７の導電性プラグ７０４に対応する導電性プラグ７０４と、図７の導電性プラグ７０６に対応する導電性プラグ９０６とを含む。
図１０Ａないし図１０Ｅは本発明の一実施例による局部的ＳＯＮＯＳ型構造体、特に図６の局部的ＳＯＮＯＳ型構造体６００の製造方法を説明するために、中間段階にて設けられる中間生産物を示した断面図である。
図１０Ａを参照すれば、基板１００２を設ける。オキサイド膜１０２２を基板１００２上に形成する。ナイトライド膜１０２１をオキサイド膜１０２２上に形成する。オキサイド膜１０２０をナイトライド膜１０２１上に形成する。電極物質膜１０１９をオキサイド膜１０２０上に形成する。そして、パターンされたＰＲ片１０１７を電極物質膜１０２０上に形成する。それにより、中間構造体１０７０が設けられる。
オキサイド膜１０２２はほぼ１５Å〜１００Åの厚さを有しうる。ナイトライド膜１０２１の厚さはほぼ２０Å〜１００Åでありうる。オキサイド膜１０２０の厚さはほぼ３０Å〜２００Åでありうる。電極物質膜１０１９の厚さはほぼ１００Å〜８００Åでありうる。電極物質膜１０１９はイオン注入工程が行われたドーピングされたポリシリコンでありうる。場合により、電極物質膜１０１９はイオン注入工程が行われたタングステンまたはタングステンシリサイドＷＳｉｘでもありうる。または、前記電極物質膜１０１９は金属化合物でもありうる。
中間構造体１０７０をエッチングすれば、それにより図１０Ｂの中間構造体１０７２が設けられる。この中間構造体１０７２はＯＮＯ構造体１０３０及び下部ゲート電極１０３２を含む。ＯＮＯ構造体１０３０はそれぞれの膜１０２２，１０２１及び１０２０から残された片を含む。
オキサイド膜（図示せず）を中間構造体１０７２上に形成する。次に、第２電極物質膜（図示せず）をオキサイド膜上に形成し、次いで第２電極物質膜をパターニングしてエッチングし、上部ゲート電極１０３４を形成する。場合により、選択的シリコンエピタキシャル成長を利用して多結晶膜を成長させることにより、上部ゲート電極１０３４を形成することもある。この段階での結果物は図１０Ｃの中間構造体１０７４である。次に、上部ゲート電極１０３４上に誘電体膜片１０３８’を形成する。
図１０Ｄは中間構造体１０７４上に形成されるオキサイド膜１０３８’を示す。次に、下方向の矢印１０３９で示したようにイオン注入工程を行う。このイオン注入工程の結果として基板１００２内に低濃度でＬＤＤ領域１０２５が設けられる。
次に、図１０Ｅに示されたように、側壁スペーサ１０４０を形成する。次に、下方向の矢印１０４１で示したようにイオン注入工程を行う。それにより、高濃度でドーピングされた領域１０２７が設けられ、ソース／ドレイン領域１０２５／１０２７が完成する。上部ゲート電極１０３４の上部面上に存在するオキサイド膜（図１０Ｄの１０３８’）の一部はクリーニング段階でエッチングされてなくなる。
図１１Ａは図７のエンド領域７０８に対応するエンド領域１１０８の断面図である。図１１Ａに示されたように、導電性プラグ１１０６は図７の導電性プラグ７０６に対応し、導電性プラグ１１０４は図７の導電性プラグ７０４に対応し、導電膜１１０２は図７の導電膜７０２に対応する。導電性プラグ１１０４及び１１０６は平坦な誘電体膜１１０５内に、例えば図１０Ｅに示された中間構造体に相応する製造工程での中間地点に形成される。
図１１Ｂはエンド領域１１０８の他の例を示した断面図である。図１１Ｂにて、エンド領域１１４１は図１１Ａのエンド領域１１０８と似ている。すなわち、具体的に前記エンド領域１１４１は、図１１Ａの誘電体膜１１０５に対応する誘電体膜１１４５と、図１１Ａの導電性プラグ１１０６に対応するプラグ１１４４と、図１１Ａの導電性プラグ１１０６に対応するプラグ１１４６と、図１１Ａの導電膜１１０２に対応する導電膜１１４８とを含む。エンド領域１１４１はダマシン工程を利用して設けられる。図１１Ａにて、導電膜１１０２が誘電体膜１１０５上に配されるが、図１１Ｂでは導電膜１１４８が誘電体膜１１４５上に配されず、むしろ導電膜１１４８が誘電体膜１１４５内のリセス内に形成される。同様に、プラグ１１４４及び１１４６のためのコンタクトホールも誘電体膜１１４５内に形成されるが、導電膜１１４８に連続的なプラグ１１４４及び１１４６を有するように連続的な物質で満たされる。
図１２Ａないし図１２Ｅは本発明の一実施例による局部的ＳＯＮＯＳ型構造体、特に図８の局部的ＳＯＮＯＳ型構造体８００の製造方法を説明するために、中間段階にて設けられる中間生産物を示した断面図である。
図１２Ａを参照すれば、基板１２０２を設ける。オキサイド膜１２０４を基板１２０２上に形成する。ナイトライド膜１２０６をオキサイド膜１２０４上に形成する。オキサイド膜１２０８をナイトライド膜１２０６上に形成する。電極物質膜１２１０をオキサイド膜１２０８上に形成する。そして、パターンされたＰＲ片１２１２を電極物質膜１２１０上に形成する。それにより、中間構造体１２７０が設けられる。
オキサイド膜１２０４はほぼ１５Å〜１００Åの厚さを有しうる。ナイトライド膜１２０６の厚さはほぼ２０Å〜１００Åでありうる。オキサイド膜１２０８の厚さはほぼ３０Å〜２００Åでありうる。電極物質膜１２１０の厚さはほぼ１００Å〜８００Åでありうる。電極物質膜１２１０はイオン注入工程が行われたドーピングされたポリシリコンでありうる。場合により、電極物質膜１２１０はイオン注入工程が行われたタングステンまたはタングステンシリサイドでもありうる。または、前記電極物質膜１２１０は金属化合物でもありうる。
中間構造体１２７０をエッチングすれば、それにより図１２Ｂの中間構造体１２７２が設けられる。この中間構造体１２７２はＯＮＯ構造体１２１４及び下部ゲート電極１２１６を含む。ＯＮＯ構造体１２１４はそれぞれの膜１２０４，１２０６及び１２０８から残された片を含む。
オキサイド膜（図示せず）を中間構造体１２７２上に形成する。次に、第２電極物質膜（図示せず）をオキサイド膜上に形成し、次いで第２電極物質膜をパターニングしてエッチングし、上部ゲート電極１２２０を形成する。場合により、選択的シリコンエピタキシャル成長を利用して多結晶膜を成長させることにより、上部ゲート電極１２２０を形成することもある。この段階での結果物は図１２Ｃの中間構造体１２７４である。次に、第２電極物質膜上に誘電体膜片１２２６を形成する。
図１２Ｄは下方向の矢印１２２８で示したようなイオン注入工程を行う段階を示す。このイオン注入工程の結果として基板１２０２内にＬＤＤ領域１２３０ａ及び１２３０ｂが設けられる。
次に、図１２Ｅに示されたように、側壁スペーサ１２３２及び１２３３を形成する。次に、下方向の矢印１２３４で示したようにイオン注入工程を行う。それにより、高濃度でドーピングされた領域１２３６が設けられ、それによりソース／ドレイン領域１２３０ａ／１２３６及び１２３０ｂ／１２３６が完成する。上部ゲート電極１２２０の上部面上に存在する誘電体膜１２２６の一部はクリーニング段階にてエッチングされてなくなる。
図１３は図８の局部的ＳＯＮＯＳ型構造体８００とは異なる構造を有する局部的ＳＯＮＯＳ型構造体１３００を示した断面図である。簡潔さのために図８の構造体８００と類似した点については述べない。構造体１３００において、下部ゲート電極１２１４及び上部ゲート電極１２２０は、エピタキシャル成長により成長されたポリシリコン膜１３０２により電気的に共に連結されるが、例えばエンド領域（図９の９０８）に対応する領域に位置する。
図１４は図１３の構造体１３００と類似したさらに他の構造を有する局部的ＳＯＮＯＳ型構造体１４００を示した断面図である。構造体１４００において、シリサイド膜１４０２が図１３のエピタキシャル成長により成長されたポリシリコン膜１３０２の代わりに形成される。
図１５は図１３の構造体１３００とはさらに異なる構造の構造体１５００を示した断面図である。構造体１５００で、上部ゲート電極１５２０は下部ゲート電極１５１４に直接コンタクトさるべく形成され、従って電気的な連結がなされる。図８の実質的に垂直の誘電体膜片１２３８に相応する図１５の実質的に垂直の誘電体膜片１５３８が提供される。そして、図８の側壁スペーサ１２３３に相応する側壁スペーサ１５３３もまた提供される。しかし、図８の側壁スペーサ１２３３とは対照的に、側壁スペーサ１５３３の一部は下部ゲート電極１５１４の上部面に直接コンタクトさるべく形成される。
本発明とそれによる実施例とは図面を参照することによりさらに十分に描かれる。しかし、本発明は多くの他の形態に具体化でき、ここに記述された実施例に画定されることはなない。むしろこの実施例により本発明についての開示を完壁にして完成させることができ、この分野にて当業者に本発明の概念を伝達できる。図面で膜と領域の厚さは明確にするために誇張された。いずれの膜が他の膜または基板の「上」にあると言及される場合、その膜は他の膜または基板上に直接あることもあり、または他の中間膜が存在することもある。
以上、本発明を望ましい実施例を上げて詳細に説明したが、本発明は前記実施例に画定されず、本発明の技術的思想内で当分野にて当業者によりさまざま変形が可能であることは当然である。
本発明は局部的ＳＯＮＯＳ型構造の不揮発性半導体メモリ素子を用いうる半導体及び電子通信分野に利用できる。
６００ ＳＯＮＯＳ型構造体
１００２ 半導体基板
１０２３ ゲート絶縁膜
１０２４ 誘電体膜片
１０２５／１２２７ ドレイン／ソース領域
１０３０ ＯＮＯ構造体
１０３２ 下部ゲート電極
１０３４ 上部ゲート電極
１０３８ 垂直の誘電体膜片
１０４０ 側壁スペーサ
１００２ 半導体基板
１０２３ ゲート絶縁膜
１０２４ 誘電体膜片
１０２５／１２２７ ドレイン／ソース領域
１０３０ ＯＮＯ構造体
１０３２ 下部ゲート電極
１０３４ 上部ゲート電極
１０３８ 垂直の誘電体膜片
１０４０ 側壁スペーサ
Claims (6)
- 基板と、
前記基板上のＯＮＯ構造体と、
前記ＯＮＯ構造体上にて前記ＯＮＯ構造体に整列される第１ゲート膜と、
前記基板上にて前記ＯＮＯ構造体の横に配されるゲート絶縁膜と、
前記第１ゲート膜及びゲート絶縁膜上に形成されて前記第１ゲート膜とは電気的に連結される第２ゲート膜とを備え、
前記ＯＮＯ構造体、第１ゲート膜及び第２ゲート膜が少なくとも１ビットの局部的ＳＯＮＯＳ型構造体を画定し、
前記少なくとも１ビットの局部的ＳＯＮＯＳ型構造体上に形成された誘電体膜と、
前記誘電体膜を介して前記第１ゲート膜及び前記第２ゲート膜にそれぞれ電気的に連結される第１及び第２コンタクトプラグと、
前記誘電体膜上に形成された導電膜であって、前記第１ゲート膜及び第２ゲート膜が電気的に相互連結されるべく前記第１及び第２コンタクトプラグに電気的に連結される導電膜とをさらに備え、
前記第１ゲート膜及び第２ゲート膜は前記少なくとも１ビットの局部的ＳＯＮＯＳ型構造体領域外に位置したエンド領域内に延び、
前記第１及び第２コンタクトプラグと前記導電膜とは前記エンド領域内に位置し、
前記ＯＮＯ構造体の端部が前記第１ゲート膜の端部と揃うように整列していることを特徴とする局部的ＳＯＮＯＳ型構造体。 - 前記ゲート絶縁膜は前記第１ゲート膜及び第２ゲート膜間にもさらに形成されることを特徴とする請求項１に記載の局部的ＳＯＮＯＳ型構造体。
- 基板と、
前記基板上であって、第１領域及び前記第１領域と水平に相互離隔された第２領域を有するＯＮＯ構造体と、
前記ＯＮＯ構造体上にて前記ＯＮＯ構造体に整列され、第１領域及び前記第１領域と水平に相互離隔された第２領域を有する第１ゲート膜と、
前記基板上にて前記ＯＮＯ構造体の横に配されるゲート絶縁膜と、
前記第１ゲート膜の第１領域及び第１ゲート膜の第２領域上及びゲート絶縁膜上に形成されて前記第１ゲート膜とは電気的に連結される第２ゲート膜とを備え、
前記ＯＮＯ構造体の第１領域の端部が前記第１ゲート膜の第１領域の端部と揃うように整列し、
前記ＯＮＯ構造体の第２領域の端部が前記第１ゲート膜の第２領域の端部と揃うように整列し、
前記第１ゲート膜の第１領域、第１ゲート膜の第２領域及び第２ゲート膜は電気的に相互に連結され、
前記ＯＮＯ構造体の第１及び第２領域、前記第１ゲート膜の第１及び第２領域、そして前記第２ゲート膜は２ビットの局部的ＳＯＮＯＳ型構造体を画定し、
前記２ビットの局部的ＳＯＮＯＳ型構造体上に形成された誘電体膜と、
前記誘電体膜を介して前記第１ゲート膜の第１及び第２領域と前記第２ゲート膜とにそれぞれ電気的に連結される第１、第２及び第３コンタクトプラグと、
前記誘電体膜上に形成された導電膜であって、前記第１ゲート膜の第１領域、第１ゲート膜の第２領域及び第２ゲート膜が電気的に相互に連結されるべく前記第１、第２及び第３コンタクトプラグに電気的に連結される導電膜と
をさらに備え、
前記第１ゲート膜の第１及び第２領域と前記第２ゲート膜とは、前記２ビットの局部的ＳＯＮＯＳ型構造体領域外に位置したエンド領域内に延び、前記第１、第２及び第３コンタクトプラグ及び導電膜は前記エンド領域内に位置することを特徴とする局部的ＳＯＮＯＳ型構造体。 - 基板を提供する段階と、
前記基板上にＯＮＯ構造体を形成する段階と、
前記ＯＮＯ構造体上にて前記ＯＮＯ構造体に整列される第１ゲート膜を形成する段階と、
前記基板上にて前記ＯＮＯ構造体の横に配されるようにゲート絶縁膜を形成する段階と、
前記第１ゲート膜上と前記ゲート絶縁膜上とに第２ゲート膜を形成する段階と、
前記第１及び第２ゲート膜を電気的に連結させる段階と
を含み、
前記ＯＮＯ構造体、前記第１ゲート膜及び第２ゲート膜は少なくとも１ビットの局部的ＳＯＮＯＳ型構造体を画定し、
前記第１ゲート膜を形成する段階及び前記第２ゲート膜を形成する段階は、前記少なくとも１ビットの局部的ＳＯＮＯＳ型構造体領域外に位置したエンド領域内に前記第１ゲート膜及び第２ゲート膜が延び、
前記第１ゲート膜を形成する段階は、前記ＯＮＯ構造体の端部を前記第１ゲート膜の端部と揃うように整列させ、
前記第１及び第２ゲート膜を電気的に連結させる段階は、
前記少なくとも１ビットの局部的ＳＯＮＯＳ型構造体上に誘電体膜を形成する段階と、
前記誘電体膜を介して前記第１ゲート膜及び前記第２ゲート膜にそれぞれ電気的に連結される第１及び第２コンタクトプラグを、前記エンド領域内に形成する段階と、
前記第１ゲート膜及び第２ゲート膜が電気的に相互連結されるべく前記第１及び第２コンタクトプラグに電気的に連結される導電膜を、前記エンド領域内の前記誘電体膜上に形成する段階と
をさらに含むことを特徴とする局部的ＳＯＮＯＳ型構造体の製造方法。 - 前記ゲート絶縁膜を形成する段階は、前記第１ゲート膜上に前記ゲート絶縁膜がさらに設けられ、結果的に前記ゲート絶縁膜が前記第１ゲート膜及び第２ゲート膜間に配されることを特徴とする請求項４に記載の局部的ＳＯＮＯＳ型構造体の製造方法。
- 基板を提供する段階と、
前記基板上に第１領域及び前記第１領域と水平に相互離隔された第２領域とに分離されたＯＮＯ構造体を形成する段階と、
前記ＯＮＯ構造体上にて前記ＯＮＯ構造体に整列され、第１領域及び前記第１領域と水平に相互離隔された第２領域とに分離された第１ゲート膜を形成する段階と、
前記基板上にて前記ＯＮＯ構造体の横に配されるようにゲート絶縁膜を形成する段階と、
前記第１ゲート膜の第１領域及び第１ゲート膜の第２領域上と前記ゲート絶縁膜上とに第２ゲート膜を形成する段階と、
前記第１ゲート膜の第１及び第２領域と第２ゲート膜とを電気的に連結させる段階とを含み、
前記ＯＮＯ構造体の第１及び第２領域、前記第１ゲート膜の第１及び第２領域、並びに前記第２ゲート膜が２ビットの局部的ＳＯＮＯＳ型構造体を画定し、
前記第１ゲート膜を形成する段階は、前記ＯＮＯ構造体の第１領域及び第２領域の各端部をそれぞれ前記第１ゲート膜の第１領域及び第２領域の端部と揃うように整列させ、
前記第１ゲート膜を形成する段階及び前記第２ゲート膜を形成する段階は、前記第１ゲート膜の第１及び第２領域と前記第２ゲート膜とが前記２ビットの局部的ＳＯＮＯＳ型構造体領域外に位置したエンド領域内に延び、
前記第１ゲート膜の第１及び第２領域と第２ゲート膜とを電気的に連結させる段階は、
前記２ビットの局部的ＳＯＮＯＳ型構造体上に誘電体膜を形成する段階と、
前記誘電体膜を介して前記第１ゲート膜の第１及び第２領域と前記第２ゲート膜とにそれぞれ電気的に連結される第１、第２及び第３コンタクトプラグを、前記エンド領域内に形成する段階と、
前記第１ゲート膜の第１及び第２領域と第２ゲート膜とが電気的に相互連結されるべく前記第１、第２及び第３コンタクトプラグに電気的に連結される導電膜を、前記エンド領域内の前記誘電体膜上に形成する段階と
をさらに含むことを特徴とする局部的ＳＯＮＯＳ型構造体の製造方法。
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