JPH01273349A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01273349A JPH01273349A JP63101813A JP10181388A JPH01273349A JP H01273349 A JPH01273349 A JP H01273349A JP 63101813 A JP63101813 A JP 63101813A JP 10181388 A JP10181388 A JP 10181388A JP H01273349 A JPH01273349 A JP H01273349A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はＭＯ３型半導体装置の製造方法に関し、特に浮
遊ゲート型不揮発性半導体記憶装置の製造方法に関する
。
遊ゲート型不揮発性半導体記憶装置の製造方法に関する
。
［従来の技術］
従来、この種の浮遊ゲート型不揮発性半導体記憶装置に
ついては各種の構造が考案・実用化されてきた。最近で
は電気的に書き込み・消去が可能な不揮発性メモリ（以
下ＥＥＰＲＯＭと称す）の開発が進められ、実用化され
ている。このＥＥＰＲＯＭには様々な構造が考えられて
いるか一般的でかつ信頼性の高いものは薄い絶縁膜中の
Ｆｏｕｌｅｒ−Ｎｏｒｄｈｅｉｍ型トンネル電流を利用
し、浮遊ゲート中に電荷を蓄積する型である。（例えば
フローマン等に対するＦｒｏｈｍａｎ−Ｂｅｎｔｃｈｋ
ｏｗｓｋｉ ｅｔ ａｌ、）米国特許（ＵＳＰ、Ｎ
ｏ、４２０３１５８参照）。この型のメモリトランジス
タでは、浮遊ゲートに電子を注入、あるいは浮遊ゲート
から電子を抽出することにより、その間値電圧を変化さ
せるのが一般的である。このためメモリトランジスタは
見かけ上エンハンスメント型にもデイプレッション型に
もなり得る。従ってこの型のメモリトランジスタで実際
のメモリセルマトリクスを構成する場合は第」０図のよ
うに他のセレクト用トランジスタと対にして、マトリク
スの配列単位を構成するのが一般的である。第９図はこ
の配列単位によるメモリセルマトリクスである。セレク
ト用トランジスタＱ１とメモリトランジスタＭ１とが直
列に接続され、２個のトランジスタで１個のメモリセル
を構成している。ここでセレクト用トランジスタＱ１は
、選択的なプログラミングを可能にし、また非選択のメ
モリトランジスタがデイプレッション型になった場合の
デイジット線の寄生電流を防止するためのものである。
ついては各種の構造が考案・実用化されてきた。最近で
は電気的に書き込み・消去が可能な不揮発性メモリ（以
下ＥＥＰＲＯＭと称す）の開発が進められ、実用化され
ている。このＥＥＰＲＯＭには様々な構造が考えられて
いるか一般的でかつ信頼性の高いものは薄い絶縁膜中の
Ｆｏｕｌｅｒ−Ｎｏｒｄｈｅｉｍ型トンネル電流を利用
し、浮遊ゲート中に電荷を蓄積する型である。（例えば
フローマン等に対するＦｒｏｈｍａｎ−Ｂｅｎｔｃｈｋ
ｏｗｓｋｉ ｅｔ ａｌ、）米国特許（ＵＳＰ、Ｎ
ｏ、４２０３１５８参照）。この型のメモリトランジス
タでは、浮遊ゲートに電子を注入、あるいは浮遊ゲート
から電子を抽出することにより、その間値電圧を変化さ
せるのが一般的である。このためメモリトランジスタは
見かけ上エンハンスメント型にもデイプレッション型に
もなり得る。従ってこの型のメモリトランジスタで実際
のメモリセルマトリクスを構成する場合は第」０図のよ
うに他のセレクト用トランジスタと対にして、マトリク
スの配列単位を構成するのが一般的である。第９図はこ
の配列単位によるメモリセルマトリクスである。セレク
ト用トランジスタＱ１とメモリトランジスタＭ１とが直
列に接続され、２個のトランジスタで１個のメモリセル
を構成している。ここでセレクト用トランジスタＱ１は
、選択的なプログラミングを可能にし、また非選択のメ
モリトランジスタがデイプレッション型になった場合の
デイジット線の寄生電流を防止するためのものである。
なお、ここで１０１は半導体基板、１０２はメモリセル
ソースの拡散層、１０３はメモリセルトレイン拡散層、
１０４はトンネル絶縁膜領域化のトンネル電極用拡散層
、１０５はトンネル絶縁膜、１０６はメモリトランジス
タのチャンネル上の第１ゲート絶縁膜、１０９はメモリ
トランジスタの制御ゲート電極である。
ソースの拡散層、１０３はメモリセルトレイン拡散層、
１０４はトンネル絶縁膜領域化のトンネル電極用拡散層
、１０５はトンネル絶縁膜、１０６はメモリトランジス
タのチャンネル上の第１ゲート絶縁膜、１０９はメモリ
トランジスタの制御ゲート電極である。
［発明が解決しようとする問題点］
このように従来知られていたＥＥＰＲＯＭは２つのトラ
ンジスタで１つのメモリセルを構成する必要があるため
、必然的にセル面積が大きくなり装置の小型化、大容量
化が困難であるという欠点があった。
ンジスタで１つのメモリセルを構成する必要があるため
、必然的にセル面積が大きくなり装置の小型化、大容量
化が困難であるという欠点があった。
またトンネル絶縁膜領域は書き込み電極用拡散層上に形
成されるがトンネル絶縁膜領域を拡散層に対して自己整
合的に形成できないため、拡散層に対する位置合わせず
れを考慮しなけばならず、浮遊ゲートと拡散層との対向
面積が大きくなり容量が増大してしまうという欠点があ
る。即ち、浮遊ゲート型不揮発性半導体記憶装置におい
ては、浮遊ゲート電極と制御ゲート電極との間の容量と
、浮遊ゲート電極と拡散層との間の容量との比で性能か
決定されるが、従来技術では浮遊ゲートと拡散層との間
の容量が増大するため性能が劣化するという欠点がある
。
成されるがトンネル絶縁膜領域を拡散層に対して自己整
合的に形成できないため、拡散層に対する位置合わせず
れを考慮しなけばならず、浮遊ゲートと拡散層との対向
面積が大きくなり容量が増大してしまうという欠点があ
る。即ち、浮遊ゲート型不揮発性半導体記憶装置におい
ては、浮遊ゲート電極と制御ゲート電極との間の容量と
、浮遊ゲート電極と拡散層との間の容量との比で性能か
決定されるが、従来技術では浮遊ゲートと拡散層との間
の容量が増大するため性能が劣化するという欠点がある
。
［問題点を解決するための手段］
第１導電型の半導体基板上の所定領域に第２導電型の半
導体層を形成する工程と、前記半導体基板表面の前記第
２導電型半導体層の一部を含む領域に膜厚の厚いフィー
ルド絶縁膜を形成する工程と、該フィールド絶縁膜以外
の基体上に熱酸化法によって第１のゲート絶縁膜を形成
する工程と、該第１のゲート絶縁膜のうち前記第２導電
型半導体層上に形成された部分を連続する前記第２導電
型半導体層上の複数箇所においてエツチング除去する工
程と、該エツチングにより露出された基体表面上に前記
第１のゲート絶縁膜より膜厚の薄い第２のゲート絶縁膜
を形成する工程と、前記第１のゲート絶縁膜のうち前記
第２導電型半導体層上以外の領域に形成された部分の少
なくとも一部と、前記第２のゲート絶縁膜の少なくとも
一部とを覆うが如く第１のポリシリコン層を形成する工
程と、該第１のポリシリコン層の少なくとも一部を覆う
が如く第３のゲート絶縁膜を介して第１の導電体層を形
成する工程とを有する。
導体層を形成する工程と、前記半導体基板表面の前記第
２導電型半導体層の一部を含む領域に膜厚の厚いフィー
ルド絶縁膜を形成する工程と、該フィールド絶縁膜以外
の基体上に熱酸化法によって第１のゲート絶縁膜を形成
する工程と、該第１のゲート絶縁膜のうち前記第２導電
型半導体層上に形成された部分を連続する前記第２導電
型半導体層上の複数箇所においてエツチング除去する工
程と、該エツチングにより露出された基体表面上に前記
第１のゲート絶縁膜より膜厚の薄い第２のゲート絶縁膜
を形成する工程と、前記第１のゲート絶縁膜のうち前記
第２導電型半導体層上以外の領域に形成された部分の少
なくとも一部と、前記第２のゲート絶縁膜の少なくとも
一部とを覆うが如く第１のポリシリコン層を形成する工
程と、該第１のポリシリコン層の少なくとも一部を覆う
が如く第３のゲート絶縁膜を介して第１の導電体層を形
成する工程とを有する。
［発明の従来技術に対する相違点コ
上述した従来ＥＥＰＲＯＭが１つのメモリセル内にセレ
クトトランジスタとメモリトランジスタ及びデイジット
線電極孔、ソース拡散層を有するのに対し、本発明では
１つのセレクトトランジスタに複数のメモリトランジス
タを接続することにより、セレクトトランジスタデイジ
ット線電極孔、ソース拡散層の数を減少させることが可
能になり、これによって実行的にセル面積を縮小化する
ことができるという相違点を有する。
クトトランジスタとメモリトランジスタ及びデイジット
線電極孔、ソース拡散層を有するのに対し、本発明では
１つのセレクトトランジスタに複数のメモリトランジス
タを接続することにより、セレクトトランジスタデイジ
ット線電極孔、ソース拡散層の数を減少させることが可
能になり、これによって実行的にセル面積を縮小化する
ことができるという相違点を有する。
またトンネル絶縁膜領域をフィールド絶縁膜に囲まれた
領域内に自己整合的に形成できるという相違点も有する
。
領域内に自己整合的に形成できるという相違点も有する
。
［実施例コ
次に本発明について図面を参照して説明する。
第１図は本発明の実施例のパターン平面図、第２図は本
発明の実施例のメモリセルマトリクスを示している。第
７図（ａ）〜（Ｃ）は第１図の構造断面図であり、第３
図ないし第６図は第７図に到るまでの途中工程における
構造断面図、第８図（ａ）〜（ｅ）は本発明のメモリ装
置駆動方法を示す図である。第２図においてＹｋ、Ｙｋ
＋１は読み出し・プログラム用デジットラインである。
発明の実施例のメモリセルマトリクスを示している。第
７図（ａ）〜（Ｃ）は第１図の構造断面図であり、第３
図ないし第６図は第７図に到るまでの途中工程における
構造断面図、第８図（ａ）〜（ｅ）は本発明のメモリ装
置駆動方法を示す図である。第２図においてＹｋ、Ｙｋ
＋１は読み出し・プログラム用デジットラインである。
Ｚｉ、Ｚｉ＋１はセレクト・トランジスタのアドレスラ
インで、セレクト・トランジスタのゲート電極に接続さ
れる。Ｘｉ＋ Ｊ−Ｘｉ＋１．Ｊ＋７はメモリトラン
ジスタのアドレスラインでメモリトランジスタの制御ゲ
ート電極に接続される。第１図のパターン平面図は第２
図に対応しており、２１ａ〜２１ｄは読み出しプログラ
ム用デジットラインＹｋ、Ｙｋ＋１への接続のための電
極孔、２３ａ、ｂはセレクトトランジスタのアドレスラ
インＺｉ、Ｚｉ＋１に相当しセレクトトランジスタのゲ
ート電極配線である。この配線と読み出し用デジットラ
イン２１ａ〜２１ｄにつながる基板主表面との重畳部分
がセレクトトランジスタＱｓのチャンネルになる。２４
ａ〜２４ｈはメモリトランジスタのアドレスラインＸ
ｉｔ ｊ−Ｘ ｉ＋ １ 。
インで、セレクト・トランジスタのゲート電極に接続さ
れる。Ｘｉ＋ Ｊ−Ｘｉ＋１．Ｊ＋７はメモリトラン
ジスタのアドレスラインでメモリトランジスタの制御ゲ
ート電極に接続される。第１図のパターン平面図は第２
図に対応しており、２１ａ〜２１ｄは読み出しプログラ
ム用デジットラインＹｋ、Ｙｋ＋１への接続のための電
極孔、２３ａ、ｂはセレクトトランジスタのアドレスラ
インＺｉ、Ｚｉ＋１に相当しセレクトトランジスタのゲ
ート電極配線である。この配線と読み出し用デジットラ
イン２１ａ〜２１ｄにつながる基板主表面との重畳部分
がセレクトトランジスタＱｓのチャンネルになる。２４
ａ〜２４ｈはメモリトランジスタのアドレスラインＸ
ｉｔ ｊ−Ｘ ｉ＋ １ 。
ｊ＋７に相当し、メモリトランジスタの制御ゲート電極
配線である。２５ａ〜２５ｐは浮遊ゲート電極で、それ
ぞれＱ ＭＬｋ−ｓ−ＱＨＪ＊ｌ、に＋、のメモリトラ
ンジスタに対応している。２６ａ〜２６ｐはトンネル絶
縁膜領域であり、周囲をフィールド絶縁膜に囲まれてい
る。このトンネル絶縁膜を上下にはさむ一方の電極が浮
遊ゲー）２５ａ〜２５ｐであり、他方が埋め込み電極と
して形成された書き込み電極２７ａ〜２７．ｄである。
配線である。２５ａ〜２５ｐは浮遊ゲート電極で、それ
ぞれＱ ＭＬｋ−ｓ−ＱＨＪ＊ｌ、に＋、のメモリトラ
ンジスタに対応している。２６ａ〜２６ｐはトンネル絶
縁膜領域であり、周囲をフィールド絶縁膜に囲まれてい
る。このトンネル絶縁膜を上下にはさむ一方の電極が浮
遊ゲー）２５ａ〜２５ｐであり、他方が埋め込み電極と
して形成された書き込み電極２７ａ〜２７．ｄである。
２８はメモリセルソース拡散層で第２図の■Ｓラインに
相当している。
相当している。
第７図（ａ）は第１図のＡ−Ａ’面での、第７図（ｂ）
はＢ−Ｂ’面での、第７図（Ｃ）はＣ−Ｃ゛断面のそれ
ぞれ構造断面図であり、第３図〜第６図は第７図に到る
までの途中工程断面を示す。以下に順をおって本発明の
製造方法を示す。
はＢ−Ｂ’面での、第７図（Ｃ）はＣ−Ｃ゛断面のそれ
ぞれ構造断面図であり、第３図〜第６図は第７図に到る
までの途中工程断面を示す。以下に順をおって本発明の
製造方法を示す。
まず、第３図に示すように例えばＰ型シリコン基板３１
０表面に熱酸化法により例えば３００Ａの酸化膜１１を
形成し、次に例えばヒ素を１５０ＫｅＶで１．０Ｘ１０
”ｃｍ２程度注入し基板表面の一部に書き込み電極２７
を形成する。次にＣＶＤ法により窒化膜１２をウェハ全
面に形成した後パターンを行い、エツチング除去された
領域を選択的に酸化してフィールド絶縁膜４６を形成す
る（第４図（ａ）〜（Ｃ））。このとき書き込み電極２
７の一部はフィールド絶縁膜４６の下に埋め込まれるよ
うにし、また第４図（ｂ）に示すように、同一の書き込
み電極上に複数箇所、フィールド絶縁膜を形成しない領
域を設けておく。
０表面に熱酸化法により例えば３００Ａの酸化膜１１を
形成し、次に例えばヒ素を１５０ＫｅＶで１．０Ｘ１０
”ｃｍ２程度注入し基板表面の一部に書き込み電極２７
を形成する。次にＣＶＤ法により窒化膜１２をウェハ全
面に形成した後パターンを行い、エツチング除去された
領域を選択的に酸化してフィールド絶縁膜４６を形成す
る（第４図（ａ）〜（Ｃ））。このとき書き込み電極２
７の一部はフィールド絶縁膜４６の下に埋め込まれるよ
うにし、また第４図（ｂ）に示すように、同一の書き込
み電極上に複数箇所、フィールド絶縁膜を形成しない領
域を設けておく。
次に窒化膜１２と酸化膜１１をエツチング除去し、例え
ば５００人の第１のゲート酸化膜４２を形成し、続いて
この第１のゲート酸化膜４２のうち書き込み電極２７の
上に形成された部分の少なくとも一部をエツチングし露
出された基板表面に例えば１００人程成長第２のゲート
酸化膜４１（トンネル絶縁膜）を形成する（第５図（ａ
）〜（Ｃ）参照）。
ば５００人の第１のゲート酸化膜４２を形成し、続いて
この第１のゲート酸化膜４２のうち書き込み電極２７の
上に形成された部分の少なくとも一部をエツチングし露
出された基板表面に例えば１００人程成長第２のゲート
酸化膜４１（トンネル絶縁膜）を形成する（第５図（ａ
）〜（Ｃ）参照）。
次に第１のゲート酸化膜４２及び第２のゲート酸化膜４
２のそれぞれの少なくとも一部を覆うように第１のポリ
シリコン層２５を形成、バターニングし続いてこのポリ
シリコン上に第３のゲート絶縁膜４４を形成し、さらに
この上に第１の導電体層（例えばポリシリコン層）２４
を形成し、フォトレジスト１３を用いてパターニングを
行う（第６図（ａ）〜（Ｃ））。
２のそれぞれの少なくとも一部を覆うように第１のポリ
シリコン層２５を形成、バターニングし続いてこのポリ
シリコン上に第３のゲート絶縁膜４４を形成し、さらに
この上に第１の導電体層（例えばポリシリコン層）２４
を形成し、フォトレジスト１３を用いてパターニングを
行う（第６図（ａ）〜（Ｃ））。
次いてこのフォトレジスト１３を用いて第３のゲート絶
縁膜４４及び第１のポリシリコンＮ２５を自己整合的に
エツチングし、この上にη１１えばＰＳＧ膜４７を形成
し、コンタクト孔２１を開孔し、金属配線４８を施すこ
とにより第７図（ａ）〜（Ｃ）に到る。
縁膜４４及び第１のポリシリコンＮ２５を自己整合的に
エツチングし、この上にη１１えばＰＳＧ膜４７を形成
し、コンタクト孔２１を開孔し、金属配線４８を施すこ
とにより第７図（ａ）〜（Ｃ）に到る。
第８図（ａ）〜（ｅ）はこのメモリ装置の駆動方法を示
す。（但し第８図は簡単のためにセレクトトランジスタ
に直列接続しであるメモリトランジスタの数を２個にし
である。なお以下では便宜上浮遊ゲートに電子を蓄積す
ることを消去、浮遊ゲートから電子を放出させることを
書き込みとして説明する）。
す。（但し第８図は簡単のためにセレクトトランジスタ
に直列接続しであるメモリトランジスタの数を２個にし
である。なお以下では便宜上浮遊ゲートに電子を蓄積す
ることを消去、浮遊ゲートから電子を放出させることを
書き込みとして説明する）。
第８図（ａ）はＱＭＩの１ビツトを選択して書き込む場
合を示す。このときＺｔ、Ｘ ｌ＋ Ｊ ＋ ＩＴＹ
ｋニこ適当な高電圧！ｊ Ｈｌｌが印加され、Ｘｌ＋Ｊ
＋Ｚｉ＋１には例えば接地電位であるような低電圧ＩＴ
Ｌ ｐが印加されＹｋ＋ １には”ＨＩＴと１１ Ｌ
１１の間の適当な中間電位＋！ Ｍｌ＋が印加される
。このときのＱＭＩ〜ＱＭ４の各トンネル絶縁膜に印加
される電位差は第８図（Ｃ）のようになる。 （各電極
間には各種の容量が存在するが、ここでは書き込み電極
−浮遊ゲート間を０１、浮遊ゲート−制御ゲート間を０
２、その他の容量とＣＩ、Ｃ２を合わせた全容量をＣＴ
として概略の説明を行うことにする）。
合を示す。このときＺｔ、Ｘ ｌ＋ Ｊ ＋ ＩＴＹ
ｋニこ適当な高電圧！ｊ Ｈｌｌが印加され、Ｘｌ＋Ｊ
＋Ｚｉ＋１には例えば接地電位であるような低電圧ＩＴ
Ｌ ｐが印加されＹｋ＋ １には”ＨＩＴと１１ Ｌ
１１の間の適当な中間電位＋！ Ｍｌ＋が印加される
。このときのＱＭＩ〜ＱＭ４の各トンネル絶縁膜に印加
される電位差は第８図（Ｃ）のようになる。 （各電極
間には各種の容量が存在するが、ここでは書き込み電極
−浮遊ゲート間を０１、浮遊ゲート−制御ゲート間を０
２、その他の容量とＣＩ、Ｃ２を合わせた全容量をＣＴ
として概略の説明を行うことにする）。
このように選択セルＱＭＩと非選択セルＱＭ２〜ＱＭ４
とはトンネル絶縁膜に印加される電位差が異なるため、
第８図（ｄ）のように選択セルのみの閾値が変動しくつ
まり書き込みが行われ）、非選択セルの閾値が変動しな
い（つまり誤った書き込み、消去が行われない）ような
ＣＩ、Ｃ２の容量の組合せ及び′”Ｍ″、′Ｈ″の電圧
の組合せを決定することにより、選択セルのみの書き込
みが行われるようにすることが可能である。
とはトンネル絶縁膜に印加される電位差が異なるため、
第８図（ｄ）のように選択セルのみの閾値が変動しくつ
まり書き込みが行われ）、非選択セルの閾値が変動しな
い（つまり誤った書き込み、消去が行われない）ような
ＣＩ、Ｃ２の容量の組合せ及び′”Ｍ″、′Ｈ″の電圧
の組合せを決定することにより、選択セルのみの書き込
みが行われるようにすることが可能である。
第８図（ｂ）はＱＭＩの１ビツトのみを選択して消去す
る場合を示す。このとき第８図（ａ）の場合と同様に表
１の様な電位関係が生じ、ＱＭＩの浮遊ゲート−書き込
み電極間の電界強度が最も強くなり消去される。
る場合を示す。このとき第８図（ａ）の場合と同様に表
１の様な電位関係が生じ、ＱＭＩの浮遊ゲート−書き込
み電極間の電界強度が最も強くなり消去される。
（以下、余白）
表１
複数のビットを消去する場合は第８図（ｂ）においてＹ
ｋ＋１を゛′ＬパにすることによりＱＭＩとＱＭ２が同
時に消去できる。
ｋ＋１を゛′ＬパにすることによりＱＭＩとＱＭ２が同
時に消去できる。
第８図（ｅ）は読み出し時の駆動方法を示す。
ＱＭＩを選択する場合はＸｉ、ｊに読み出し時アドレス
ライン低レベルＶＸＲＬを、他のメモリトランジスタの
アドレスラインに読み出し時アドレスライン高レベルＶ
ＸＲＨを印加する。このＶＸＲＨは消去状態のメモリト
ランジスタの閾値電圧ＶＴＭＥより高い値に設定され、
またＶＸＲＬは消去状態および書き込み状態の閾値電圧
ＶＴＭε、ＶＴＭ’の差を判定できる値に設定される。
ライン低レベルＶＸＲＬを、他のメモリトランジスタの
アドレスラインに読み出し時アドレスライン高レベルＶ
ＸＲＨを印加する。このＶＸＲＨは消去状態のメモリト
ランジスタの閾値電圧ＶＴＭＥより高い値に設定され、
またＶＸＲＬは消去状態および書き込み状態の閾値電圧
ＶＴＭε、ＶＴＭ’の差を判定できる値に設定される。
この結果ＱＭ３は消去状態であっても書き込み状態であ
ってもオン状態となる。ＱＭＩの閾値電圧ＶＴＭがＶＸ
ＲＬよりも低ければ（つまり書き込まれていれば）ＱＭ
Ｉはオン状態となり読み出し用デジット線Ｙ ｋからＱ
Ｍ １ 、 Ｑ Ｍ ３を通じてＶｓに電流が流れ
る。逆にＱＭＩの閾値電圧ＶＴＭがＶＸＲＨよりも高け
れば（つまり消去されていれば）、ＱＭＩはオフ状態に
なり読み出し用デジット線には電流が流れない。このデ
ジット線の電流の有無を検知することにより、情報の”
ｌ”、”ＯＩＴ判定を行うことができる。
ってもオン状態となる。ＱＭＩの閾値電圧ＶＴＭがＶＸ
ＲＬよりも低ければ（つまり書き込まれていれば）ＱＭ
Ｉはオン状態となり読み出し用デジット線Ｙ ｋからＱ
Ｍ １ 、 Ｑ Ｍ ３を通じてＶｓに電流が流れ
る。逆にＱＭＩの閾値電圧ＶＴＭがＶＸＲＨよりも高け
れば（つまり消去されていれば）、ＱＭＩはオフ状態に
なり読み出し用デジット線には電流が流れない。このデ
ジット線の電流の有無を検知することにより、情報の”
ｌ”、”ＯＩＴ判定を行うことができる。
前述の実施例では第６図で第１の導電体層２４のエツチ
ングを行い、続いて第３のゲート絶縁膜４４と第１のポ
リシリコン層２５を自己整合的にエツチングしたが、本
発明においてはこの自己整合性は必ずしも必要でなく、
例えば第１のポリシリコン層のエツチングをメモリセル
毎に行っておき、それを覆うように第１の導電体層２４
をパターニングすることもできる。
ングを行い、続いて第３のゲート絶縁膜４４と第１のポ
リシリコン層２５を自己整合的にエツチングしたが、本
発明においてはこの自己整合性は必ずしも必要でなく、
例えば第１のポリシリコン層のエツチングをメモリセル
毎に行っておき、それを覆うように第１の導電体層２４
をパターニングすることもできる。
［発明の効果コ
以上説明したように本発明は、一つのセレクトトランジ
スタに複数個のメモリトランジスタが直列接続されソー
ス拡散層に到ることにより、従来のような一つのメモリ
セルがセレクトトランジスタとメモリトランジスタ及び
デジット線電極孔、ソース拡散層から構成された構造に
比較して実行的にセル面積を小さくすることができると
いう効果がある。この実行的な縮小効果は製造面の技術
的縮小化を必要としないため容易に実現できる。
スタに複数個のメモリトランジスタが直列接続されソー
ス拡散層に到ることにより、従来のような一つのメモリ
セルがセレクトトランジスタとメモリトランジスタ及び
デジット線電極孔、ソース拡散層から構成された構造に
比較して実行的にセル面積を小さくすることができると
いう効果がある。この実行的な縮小効果は製造面の技術
的縮小化を必要としないため容易に実現できる。
当然ながら１つのセレクトトランジスタに接続されるメ
モリトランジスタの数が多いほどこの縮小効果は大きく
なる。また本発明ではトンネル絶縁膜領域をフィールド
絶縁膜に囲まれた領域内に自己整合的に形成できるため
浮遊ゲートと書き込み電極（拡散層）との間の容量を小
さく抑えることができ、浮遊ゲート電極と制御ゲート電
極との間の容量と、浮遊ゲート電極と拡散層との間の容
量との比率を大きくすることができるため書き込み消去
特性を改善する効果がある。
モリトランジスタの数が多いほどこの縮小効果は大きく
なる。また本発明ではトンネル絶縁膜領域をフィールド
絶縁膜に囲まれた領域内に自己整合的に形成できるため
浮遊ゲートと書き込み電極（拡散層）との間の容量を小
さく抑えることができ、浮遊ゲート電極と制御ゲート電
極との間の容量と、浮遊ゲート電極と拡散層との間の容
量との比率を大きくすることができるため書き込み消去
特性を改善する効果がある。
第１図は本発明の一実施例によるメモリセルマトリクス
のパターン平面図、第２図は一実施例に係るメモリセル
マトリクスを示す回路図、第３（ａ）〜（ｃ）〜第６図
（ａ）〜（ｃ）は一実施例の製造方法の途中工程におけ
る断面図、第７図（ａ）〜（ｃ）は一実施例の構造断面
図、第８図（ａ）（ｂ）は一実施例に係るメモリ装置の
駆動方法をそれぞれ示す回路図、第８図（Ｃ）はメモリ
セルの等価回路図、第８図（ｄ）は同値の変化を示すグ
ラフ、第８図（ｅ）は読み出し時の動作を示す一実施例
の回路図、第９図は従来のメモリセルマトリクスを示す
回路図、第１０図は従来のメモリセルマトリクスの配列
単位を示す断面図である。 ２１・・・・読み出しプログラム用デジットラインへの
接続のための電極孔、 ２３・・・・セレクトトランジスタのアドレスライン・ ２４・・・メモリトランジスタのアドレスライン、２５
・・・浮遊ゲート電極、 ２６・・・トンネル絶縁膜領域、 ２７・・・書き込み電極、 ２８・・・メモリセルソース拡散層。 第８図（ａ）：１ビ・ト１込杵吟 ＹＫ Ｙｘ−ｔテジツドライン
第８図（ｂ）１ビ・介撰云肖 ＹＫＹＫ＋１ 第８図 （Ｃ） 第８図（ｄ’） 第８図 （ｅ） テ゛ジ・ットライン り 区 区 ○
のパターン平面図、第２図は一実施例に係るメモリセル
マトリクスを示す回路図、第３（ａ）〜（ｃ）〜第６図
（ａ）〜（ｃ）は一実施例の製造方法の途中工程におけ
る断面図、第７図（ａ）〜（ｃ）は一実施例の構造断面
図、第８図（ａ）（ｂ）は一実施例に係るメモリ装置の
駆動方法をそれぞれ示す回路図、第８図（Ｃ）はメモリ
セルの等価回路図、第８図（ｄ）は同値の変化を示すグ
ラフ、第８図（ｅ）は読み出し時の動作を示す一実施例
の回路図、第９図は従来のメモリセルマトリクスを示す
回路図、第１０図は従来のメモリセルマトリクスの配列
単位を示す断面図である。 ２１・・・・読み出しプログラム用デジットラインへの
接続のための電極孔、 ２３・・・・セレクトトランジスタのアドレスライン・ ２４・・・メモリトランジスタのアドレスライン、２５
・・・浮遊ゲート電極、 ２６・・・トンネル絶縁膜領域、 ２７・・・書き込み電極、 ２８・・・メモリセルソース拡散層。 第８図（ａ）：１ビ・ト１込杵吟 ＹＫ Ｙｘ−ｔテジツドライン
第８図（ｂ）１ビ・介撰云肖 ＹＫＹＫ＋１ 第８図 （Ｃ） 第８図（ｄ’） 第８図 （ｅ） テ゛ジ・ットライン り 区 区 ○
Claims (1)
- 【特許請求の範囲】 第１導電型の半導体基板上の所定領域に第２導電型の半
導体層を形成する工程と、前記半導体基板表面の前記第
２導電型半導体層の一部を含む領域に膜厚の厚いフィー
ルド絶縁膜を形成する工程と、 該フィールド絶縁膜以外の基体上に熱酸化法によって第
１のゲート絶縁膜を形成する工程と、該第１のゲート絶
縁膜のうち前記第２導電型半導体層上に形成された部分
を連続する前記第２導電型半導体層上の複数箇所におい
てエッチング除去する工程と、 該エッチングにより露出された基体表面上に前記第１の
ゲート絶縁膜より膜厚の薄い第２のゲート絶縁膜を形成
する工程と、 前記第１のゲート絶縁膜のうち前記第２導電型半導体層
上以外の領域に形成された部分の少なくとも一部と、前
記第２のゲート絶縁膜の少なくとも一部とを覆うが如く
第１のポリシリコン層を形成する工程と、 該第１のポリシリコン層の少なくとも一部を覆うが如く
第３のゲート絶縁膜を介して第１の導電体層を形成する
工程とを有することを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63101813A JPH01273349A (ja) | 1988-04-25 | 1988-04-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63101813A JPH01273349A (ja) | 1988-04-25 | 1988-04-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01273349A true JPH01273349A (ja) | 1989-11-01 |
Family
ID=14310569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63101813A Pending JPH01273349A (ja) | 1988-04-25 | 1988-04-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01273349A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010129979A (ja) * | 2008-12-01 | 2010-06-10 | Rohm Co Ltd | Ｅｅｐｒｏｍ |
-
1988
- 1988-04-25 JP JP63101813A patent/JPH01273349A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010129979A (ja) * | 2008-12-01 | 2010-06-10 | Rohm Co Ltd | Ｅｅｐｒｏｍ |
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