JP7449095B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は電子装置に関し、より詳細には半導体装置の製造方法に関する。
不揮発性メモリ素子は、電源供給が遮断されても保存されたデータがそのまま保持されるメモリ素子である。基板上に単層でメモリセルを形成する２次元不揮発性メモリ素子の集積度の向上が限界に達したことにより、基板上に垂直にメモリセルを積層する３次元不揮発性メモリ素子が提案されている。
３次元不揮発性メモリ素子は、交互に積層された層間絶縁膜及びゲート電極、これらを貫通するチャネル膜を含み、チャネル膜を沿ってメモリセルが積層される。３次元構造を有する不揮発性メモリ素子の動作信頼性の向上のために、様々な構造及び製造方法が開発されている。
本発明の一実施例は、製造工程が容易で、安定的な構造及び改善された特性を有する半導体装置の製造方法を提供する。
本発明の一実施例による半導体装置の製造方法は、第１ソース膜上に窒化物を含む第１犠牲膜を形成する段階と、上記第１犠牲膜上にアルミニウム酸化物を含む第２犠牲膜を形成する段階と、上記第２犠牲膜上に第２ソース膜を形成する段階と、上記第２ソース膜上に交互に積層された第１物質膜及び第２物質膜を含む積層物を形成する段階と、上記積層物、上記第２ソース膜、上記第２犠牲膜及び上記第１犠牲膜を貫通するチャネル膜及び上記チャネル膜を覆うメモリ膜を形成する段階と、上記積層物及び上記第２ソース膜を貫通し、上記第２犠牲膜を露出させるスリットを形成する段階と、上記スリット内にポリシリコンスペーサーを形成する段階と、上記スリットを介して上記第１犠牲膜及び上記第２犠牲膜を除去して開口部を形成する段階と、上記開口部を介して上記メモリ膜をエッチングし、上記チャネル膜を露出させる段階と、上記開口部内に上記チャネル膜と接する第３ソース膜を形成する段階と、を含んでもよい。
本発明の一実施例による半導体装置の製造方法は、第１ソース膜上に第１～第４犠牲膜を含む犠牲構造を形成する段階と、上記犠牲構造上に第２ソース膜を形成する段階と、上記第２ソース膜上に交互に積層された第１物質膜及び第２物質膜を含む積層物を形成する段階と、上記積層物、上記第２ソース膜及び上記犠牲構造を貫通するチャネル膜及び上記チャネル膜を覆うメモリ膜を形成する段階と、上記積層物、上記第２ソース膜及び上記第４犠牲膜を貫通し、上記第３犠牲膜を露出させるスリットを形成する段階と、上記スリット内にポリシリコンスペーサーを形成する段階と、上記ポリシリコンスペーサーを保護膜にして上記第１～第３犠牲膜をエッチングし、上記第１ソース膜を露出させる段階と、上記ポリシリコンスペーサーを保護膜にして上記第２及び第３犠牲膜を除去し、上記メモリ膜を露出させる開口部を形成する段階と、上記チャネル膜が露出されるように上記メモリ膜の一部、上記第１犠牲膜及び上記第４犠牲膜を除去する段階と、上記開口部内に上記チャネル膜と接する第３ソース膜を形成する段階と、を含んでもよい。
本発明の一実施例による半導体装置の製造方法は、第１ソース膜上に第１～第４犠牲膜を順に形成する段階と、上記第４犠牲膜上に第２ソース膜を形成する段階と、上記第２ソース膜上に交互に積層された第１物質膜及び第２物質膜を含む積層物を形成する段階と、上記積層物、上記第２ソース膜及び上記第１～第４犠牲膜を貫通するチャネル膜及び上記チャネル膜を覆うメモリ膜を形成する段階と、上記積層物、上記第２ソース膜及び上記第４犠牲膜を貫通し、上記第３犠牲膜を露出させるスリットを形成する段階と、上記スリット内にポリシリコンスペーサーを形成する段階と、上記ポリシリコンスペーサーを保護膜にして上記第１～第３犠牲膜をエッチングし、上記第１ソース膜を露出させる段階と、上記ポリシリコンスペーサーを保護膜にして上記第２及び第３犠牲膜を除去し、上記メモリ膜の一部を露出させる開口部を形成する段階と、上記チャネル膜が露出されるように上記メモリ膜の一部、上記第１犠牲膜及び上記第４犠牲膜を除去する段階と、上記開口部内に上記チャネル膜と接する第３ソース膜を形成する段階と、を含んでもよい。
安定した構造を有し、信頼性が向上された半導体装置を提供することができる。また、半導体装置を製造するにおいて、工程の難易度を下げ、プロセスを簡素化し、費用を節減することができる。
本発明の一実施例による半導体装置の構造を説明するためのものである。 本発明の一実施例による半導体装置の構造を説明するためのものである。 本発明の一実施例による半導体装置の製造方法を説明するための断面図である。 本発明の一実施例による半導体装置の製造方法を説明するための断面図である。 本発明の一実施例による半導体装置の製造方法を説明するための断面図である。 本発明の一実施例による半導体装置の製造方法を説明するための断面図である。 本発明の一実施例による半導体装置の製造方法を説明するための断面図である。 本発明の一実施例による半導体装置の製造方法を説明するための断面図である。 本発明の一実施例による半導体装置の製造方法を説明するための断面図である。 本発明の一実施例による半導体装置の製造方法を説明するための断面図である。 本発明の一実施例による半導体装置の製造方法を説明するための断面図である。 本発明の一実施例による半導体装置の製造方法を説明するための断面図である。 本発明の一実施例による半導体装置の製造方法を説明するための断面図である。 本発明の一実施例による半導体装置の製造方法を説明するための断面図である。 本発明の一実施例によるメモリシステムの構成を示すブロック図である。 本発明の一実施例によるメモリシステムの構成を示すブロック図である。 本発明の一実施例によるコンピューティングシステムの構成を示すブロック図である。 本発明の一実施例によるコンピューティングシステムの構成を示すブロック図である。
以下では、本発明の実施例について説明する。図面において、厚さと間隔は説明の便宜のために表現されたものであり、実際の物理的な厚さに比べて誇張されて図示されることがある。本発明を説明するにおいて、本発明の要旨と関係のない公知の構成は省略されることができる。各図面の構成要素に参照番号を付するにあたり、同じ構成要素に限ってはたとえ他の図面上に表示されても可能な限り同じ番号を付したことに留意すべきである。
明細書全体において、ある部分が他の部分と「連結」されているというときは、「直接的に連結」されている場合だけでなく、その中間に他の素子を介して「間接的に連結」されている場合も含む。明細書全体において、ある部分がある構成要素を「含む」というときは、他の記載がない限り、他の構成要素を除くのではなく、他の構成要素をさらに含んでもよいことを意味する。
図１ａ及び図１ｂは本発明の一実施例による半導体装置の構造を説明するためのものである。図１ａは断面図であり、図１ｂは斜視図である。
図１ａを参照すると、本発明の一実施例による半導体装置は、ソース構造Ｓ、積層物ＳＴ、及びチャネル構造ＣＨを含む。また、半導体装置は、スリットＳＬ及びスリット絶縁膜２０をさらに含んでもよい。
ソース構造Ｓは多層構造であってもよく、順に積層された第１～第４ソース膜１１～１４を含んでもよい。第１～第４ソース膜１１～１４は実質的に同じ物質または異なる物質を含んでもよく、同じ抵抗または異なる抵抗を有してもよい。また、第１～第４ソース膜１１～１４は実質的に同じ厚さまたは異なる厚さを有してもよい。
第１ソース膜１１は、第２～第４ソース膜１２～１４のそれぞれに比べて低い抵抗を有してもよい。第１ソース膜１１は金属を含み、第２～第４ソース膜１２～１４のそれぞれはポリシリコンを含んでもよい。例えば、第１ソース膜１１は金属プレートであり、第２～第４ソース膜１２～１４のそれぞれはポリシリコン膜であってもよい。
積層物ＳＴは交互に積層された導電膜１５及び絶縁膜１６を含んでもよい。導電膜１５はメモリセル、選択トランジスタなどのゲート電極であってもよく、絶縁膜１６は積層された導電膜１５を互いに絶縁させるためのものであってもよい。導電膜１５はポリシリコン、タングステン、金属、金属窒化物などを含んでもよく、絶縁膜１６は酸化物、窒化物などを含んでもよい。
チャネル構造ＣＨはソース構造Ｓの一部及び積層物ＳＴを貫通してもよい。チャネル構造ＣＨは、チャネル膜１８及びチャネル膜１８を覆うメモリ膜１７を含んでもよい。また、チャネル構造ＣＨはチャネル膜１８内のギャップフィル膜１９をさらに含んでもよい。
チャネル膜１８はメモリセル、選択トランジスタなどのチャネルを形成するためのものであり、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）などの半導体物質を含んでもよい。メモリ膜１７は、トンネル絶縁膜、データ保存膜、及び電荷遮断膜のうち少なくとも１つを含んでもよい。データ保存膜は、フローティングゲート、電荷トラップ物質、ナノ構造、可変抵抗物質、相変化物質などを含んでもよい。ギャップフィル膜１９は酸化物などの絶縁物質を含んでもよく、内部にエアギャップを含んでもよい。
メモリ膜１７はチャネル膜１８の側壁の一部を露出させる開口部を含んでもよい。第３ソース膜１３はメモリ膜１７の開口部を介してチャネル膜１８と接することができる。即ち、第３ソース膜１３がメモリ膜１７を貫通してチャネル膜１８と直接連結されることができる。
上述したような構造によると、チャネル膜１８からソース構造Ｓに電流経路が形成される（図１ａにおける点線の矢印を参照）。また、ソース構造Ｓ内で相対的に低い抵抗を有する第１ソース膜１１に電流が流れることができる。
図１ｂを参照すると、チャネル構造ＣＨは第１方向Ｉ及び第１方向Ｉと交差した第２方向ＩＩに配列される。第１方向Ｉに隣接するチャネル構造ＣＨが第２方向ＩＩにオフセットされるか、第２方向ＩＩに隣接するチャネル構造ＣＨが第１方向Ｉにオフセットされることができる。また、チャネル構造ＣＨは、第１方向Ｉ及び第２方向ＩＩと交差する第３方向ＩＩＩに拡張されてもよい。図１ａを参照して説明したように、チャネル構造ＣＨは、ソース構造Ｓの一部及び積層物を貫通することができる。但し、図１ｂでは、理解を助けるために、図１ａの積層物を省略し、チャネル構造ＣＨは一部のみを示した。
チャネル構造ＣＨはビット線２２とソース構造Ｓの間に連結される。ビット線２２は金属を含むことができ、銅（Ｃｕ）を含んでもよい。
ソース構造Ｓは、金属を含む第１ソース膜１１と、ポリシリコンを含む第２～第４ソース膜１２～１４と、を含んでもよい。ここで、第１ソース膜１１は、第１方向Ｉ及び第２方向ＩＩで定義される平面に沿って拡張されたプレート状であってもよい。第２～第４ソース膜１２～１４は第１ソース膜１１の上部に位置し、第１ソース膜１１の上部面と第２ソース膜１２の下部面が直接接することができる。第２～第４ソース膜１２～１４のそれぞれは、第１方向Ｉ及び第２方向ＩＩで定義される平面に沿って拡張されたプレート状であってもよい。
複数のスリット絶縁膜２０は第２方向ＩＩに平行に拡張される。隣接するスリット絶縁膜２０の間に複数のチャネル構造ＣＨが位置してもよい。例えば、第２方向ＩＩに配列されたチャネル構造ＣＨが１つの列（ｒｏｗ）を構成し、隣接するスリット絶縁膜２０の間に複数の列が位置してもよい。
ソース構造Ｓの下部には周辺回路ＣＩＲＣＵＩＴ、インターコネクション構造などが位置してもよい。インターコネクション構造はコンタクトプラグ、配線などを含み、周辺回路とソース構造Ｓを電気的に連結させることができる。周辺回路ＣＩＲＣＵＩＴはデコーダなどを含んでもよい。
参考までに、本図面では、チャネル構造ＣＨの下部にソース構造Ｓが位置し、ソース構造Ｓの下部に周辺回路ＣＩＲＣＵＩＴが位置した構造を示した。しかし、本発明の実施例はこれに限定されず、本発明の一実施例による構造は異なる順に配置されたチャネル構造ＣＨ、ソース構造Ｓ、及び周辺回路ＣＩＲＣＵＩＴを含んでもよい。例えば、周辺回路ＣＩＲＣＵＩＴの下部にソース構造Ｓが位置し、ソース構造Ｓの下部にチャネル構造ＣＨが位置することができる。
図２ａ～図２ｉは、本発明の一実施例による半導体装置の製造方法を説明するための断面図である。以下、上述した内容と重複する内容は省略して説明する。
図２ａを参照すると、第１ソース膜４１上に犠牲構造ＳＣを形成した後、犠牲構造ＳＣ上に第２ソース膜４２を形成する。次いで、第２ソース膜４２上に積層物ＳＴを形成する。積層物ＳＴは、交互に積層された第１物質膜４３及び第２物質膜４４を含んでもよい。参考までに、第１ソース膜４１は金属膜（例えば、図１ａのソース膜１１）上に形成されてもよい。金属膜はソース膜であってもよく、プレート状であってもよい。
第１ソース膜４１及び第２ソース膜４２は導電膜であってもよい。第１ソース膜４１及び第２ソース膜のそれぞれはポリシリコンを含んでもよい。第１ソース膜４１は第１ポリシリコン膜で、第２ソース膜４２は第２ポリシリコン膜であってもよい。第１ソース膜４１は第２ソース膜４２に比べて厚い厚さを有してもよい。実施例として、第１ソース膜４１の厚さＴ１は１０００～２０００Åで、第２ソース膜４２の厚さＴ４は６００～１２００Åであってもよい。例えば、第１ソース膜４１の厚さＴ１は、第２ソース膜４２の厚さＴ４の約１．５倍から約３倍であることができる。
第１物質膜４３はメモリセル、選択トランジスタなどのゲート電極を形成するためのものであってもよく、第２物質膜４４は積層されたゲート電極を互いに絶縁させるためのものであってもよい。第１物質膜４３は、第２物質膜４４に対してエッチング選択比の高い物質で形成される。例えば、第１物質膜４３は窒化物などを含む犠牲膜であり、第２物質膜４４は酸化物などを含む絶縁膜であってもよい。他の例として、第１物質膜４３はポリシリコン、タングステンなどを含む導電膜であり、第２物質膜４４は酸化物などを含む絶縁膜であってもよい。さらに他の例として、第１物質膜４３はドープポリシリコンなどを含む導電膜であり、第２物質膜４４はアンドープポリシリコンなどを含む犠牲膜であってもよい。
犠牲構造ＳＣは、第１ソース膜４１と第２ソース膜４２との間に第３ソース膜（例えば、図２ｈの第３ソース膜４９Ａ）を形成するための空間を確保するためのものである。犠牲構造ＳＣは多層膜であってもよく、後工程でエッチング停止膜、保護膜などとして用いられるための膜を含んでもよい。
犠牲構造ＳＣは、第２犠牲膜３２及び第２犠牲膜３２上の第３犠牲膜３３を含んでもよい。第３犠牲膜３３は、第１及び第２物質膜４３、４４、第２ソース膜４２、及び第４犠牲膜３４に対して高いエッチング選択比を有する物質を含んでもよい。第１物質膜４３が窒化物を、第２物質膜４４が酸化物を、第２ソース膜４２がポリシリコンを、第４犠牲膜３４が酸化物を含む場合、第３犠牲膜３３はアルミニウム酸化物を含んでもよい。また、第３犠牲膜３３は、第２犠牲膜３２に比べてエッチング速度が速い物質を含んでもよい。第２犠牲膜３２は窒化物を含み、第３犠牲膜３３はアルミニウム酸化物を含んでもよい。
第２犠牲膜３２は、第３犠牲膜３３に比べて厚い厚さ（Ｔ２＞Ｔ３）を有してもよい。第２犠牲膜３２は３００Å～４５０Åの厚さＴ２で、第３犠牲膜３３は１０Å～５０Åの厚さＴ３であってもよい。例えば、第２犠牲膜３２の厚さＴ２は、第３犠牲膜３３の厚さＴ３に比べて約１０倍～約１５倍の厚い厚さであってもよい。
犠牲構造ＳＣは第１犠牲膜３１及び第４犠牲膜３４をさらに含んでもよい。犠牲構造ＳＣは順に積層された第１～第４犠牲膜３１～３４を含んでもよい。第１及び第４犠牲膜３１、３４は、後工程において犠牲構造ＳＣを第３ソース膜に代替するとき、第１及び第２ソース膜４１、４２を保護するための保護膜として用いられてもよい。第１及び第４犠牲膜３１、３４は、第２及び第３犠牲膜３２、３３に対してエッチング選択比の高い物質を含んでもよい。第２犠牲膜３２が窒化物を、第３犠牲膜３３がアルミニウム酸化物を含む場合、第１及び第４犠牲膜３１、３４は酸化物を含んでもよい。また、第１及び第４犠牲膜３１、３４はメモリ膜４５と類似する物質を含んでもよい。例えば、第１及び第４犠牲膜３１、３４はシリコン酸化膜であってもよい。
第１犠牲膜３１と第４犠牲膜３４は同じ物質または異なる物質を含んでもよい。第１犠牲膜３１と第４犠牲膜３４は実質的に同じ厚さまたは異なる厚さであってもよい。第１及び第４犠牲膜３１、３４は、第３犠牲膜３３の第３厚さＴ３に比べて薄い厚さを有してもよい。第１及び第４犠牲膜３１、３４のそれぞれは、第２犠牲膜３２の厚さＴ２に比べて薄い厚さを有してもよい。
図２ｂを参照すると、積層物ＳＴ、第２ソース膜４２、及び犠牲構造ＳＣを貫通するチャネル構造ＣＨを形成する。チャネル構造ＣＨは第１ソース膜４１までさらに拡張されてもよい。チャネル構造ＣＨの底面は、第１ソース膜４１の底面に比べて高く位置することができる。チャネル構造ＣＨは、チャネル膜４６及びチャネル膜４６を覆うメモリ膜４５を含んでもよく、チャネル膜４６内のギャップフィル膜４７をさらに含んでもよい。
次いで、積層物ＳＴ及び第２ソース膜４２を貫通するスリットＳＬを形成する。他の実施例として、チャネル構造ＣＨを形成する前にスリットＳＬを形成することも可能である。スリットＳＬは第４犠牲膜３４をさらに貫通してもよく、第３犠牲膜３３を露出させることができる。ここで、第３犠牲膜３３は、第１及び第２物質膜４３、４４、第２ソース膜４２、及び第４犠牲膜３４に対して高いエッチング選択比を有する物質を含んでもよい。従って、スリットＳＬを形成するとき、第３犠牲膜３３のエッチング率は、第１及び第２物質膜４３、４４、第２ソース膜４２及び第４犠牲膜３４のエッチング率に比べて低くてもよい。また、スリットＳＬを形成するとき、第３犠牲膜３３がエッチング停止膜として用いられてもよい。
スリットＳＬは、下部に行くほど幅が狭くなるテーパー状の断面を有することができる。また、スリットＳＬの側壁は、第２ソース膜４２と積層物ＳＴの界面において外に突出した突出部Ｐを有してもよい。例えば、積層物ＳＴの底面に対応する第１レベルでのスリットＳＬの幅Ｗ１と第２ソース膜４２の上部面に対応する第２レベルでのスリットＳＬの幅Ｗ２が異なってもよく、幅Ｗ２が幅Ｗ１に比べて大きい値を有することができる。このような幅の違いは、積層物ＳＴと第２ソース膜４２のエッチング率の違い、エッチングレシピ調整によるものであることができる。
次いで、スリットＳＬ内にスペーサー用物質膜４８を形成する。スペーサー用物質膜４８は、スリットＳＬの内壁及び底面に沿ってコンフォーマルに形成されてもよい。スペーサー用物質膜４８は、第２犠牲膜３２、第３犠牲膜３３、及びメモリ膜４５に対してエッチング選択比の高い物質を含んでもよい。第２犠牲膜３２が窒化物を含み、メモリ膜４５が酸化物、窒化物またはその両方を含む場合、スペーサー用物質膜４８はポリシリコンを含んでもよい。スペーサー用物質膜４８はポリシリコン膜であってもよく、単一膜であってもよい。例えば、スペーサー用物質膜４８の厚さは２ｎｍ～６ｎｍであってもよい。
図２ｃを参照すると、スペーサー用物質膜４８をエッチングして、スリットＳＬの内壁にポリシリコンを含むスペーサー４８Ａを形成する。例えば、スペーサー４８Ａはポリシリコン膜であってもよく、単一膜であってもよい。全面エッチング工程を利用してスペーサー用物質膜４８をエッチングすることができる。これにより、スペーサー用物質膜４８のうちスリットＳＬの底面に形成された領域がエッチングされ、第３犠牲膜３３が露出される。また、スリットＳＬの側壁に形成された領域はエッチングされずに残留し、スペーサー４８Ａを形成する。また、スペーサー４８ＡのうちスリットＳＬの底面と隣接する領域Ａは、図２ｂの突出部Ｐによってエッチング環境に少なく露出される。従って、エッチング過程において領域Ａの物質が損失されることを減少させることができる。
次いで、スペーサー４８Ａを保護膜にして第３犠牲膜３３をエッチングする。ドライエッチング工程を利用して第３犠牲膜３３をエッチングすることができる。第３犠牲膜３３をエッチングするとき、スペーサー４８Ａによって第１及び第２物質膜４３、４４が保護される。第３犠牲膜３３がエッチングされると、第２犠牲膜３２が露出される。第２犠牲膜３２は、第３犠牲膜３３の厚さＴ３に比べて厚い厚さＴ２で形成され、スペーサー４８Ａを形成するためエッチング工程でエッチング停止膜として使用されることができる。
図２ｄ及び図２ｅを参照すると、スペーサー４８Ａを保護膜にして第２犠牲膜３２及び第３犠牲膜３３を除去する。第２犠牲膜３２及び第３犠牲膜３３を除去するとき、スペーサー用物質膜４８のエッチング率が第２犠牲膜３２及び第３犠牲膜３３のエッチング率に比べて低くてもよい。従って、スペーサー４８Ａにより第１及び第２物質膜４３、４４が保護される。これにより、開口部ＯＰが形成され、開口部ＯＰを介してメモリ膜４５が露出される。ここで、第２犠牲膜３２及び第３犠牲膜３３は、スペーサー４８Ａ及びメモリ膜４５に対して高いエッチング選択比を有する。例えば、第２犠牲膜３２及び第３犠牲膜３３のそれぞれは、スペーサー４８Ａ及びメモリ膜４５に対して高いエッチング率を有してもよく、これにより、第２犠牲膜３２及び第３犠牲膜３３を選択的にエッチングすることができる。このとき、第１犠牲膜３１及び第４犠牲膜３４は残留する。従って、第１ソース膜４１及び第２ソース膜４２が露出されず、第１犠牲膜３１及び第４犠牲膜３４によって第１ソース膜４１及び第２ソース膜４２を保護することができる。
第２犠牲膜３２が窒化膜で、第３犠牲膜３３がアルミニウム酸化膜である場合、リン酸を利用して第２及び第３犠牲膜３２、３３を除去することができる。また、アルミニウム酸化膜が窒化膜に比べてエッチング率が高く、第３犠牲膜３３が第２犠牲膜３２の厚さＴ３に比べて薄い厚さＴ２で形成されたため、図２ｄに示したように、第３犠牲膜３３が先に除去されることができる。第３犠牲膜３３が除去された領域は、エッチング液が流入される通路として使用することができる。エッチング液の流入経路が増加するに伴い、第２犠牲膜３２のエッチング率が増加し、これにより、第２犠牲膜３２のエッチング工程の効率が増加することができる。従って、第３犠牲膜３３が除去された領域を通じてリン酸が流入され、図２ｅに示したように第２犠牲膜３２が選択的に除去される。
図２ｆを参照すると、スペーサー４８Ａを保護膜にしてメモリ膜４５を一部エッチングする。メモリ膜４５を一部エッチングするとき、スペーサー用物質膜４８のエッチング率がメモリ膜４５のエッチング率に比べて低くてもよい。従って、スペーサー４８Ａにより第１及び第２物質膜４３、４４が保護されることができる。これにより、開口部ＯＰ内にチャネル膜４６が一部露出される。また、メモリ膜４５をエッチングするとき、第１犠牲膜３１及び第４犠牲膜３４がともにエッチングされてもよい。ここで、第１犠牲膜３１、第４犠牲膜３４、及びメモリ膜４５は、スペーサー４８Ａに対して高いエッチング選択比を有する。例えば、第１物質膜３１、第４犠牲膜３４、及びメモリ膜４５のそれぞれは、スペーサー４８Ａに比べて高いエッチング率を有する。従って、スペーサー４８Ａを保護膜にしてメモリ膜４５の一部、第１犠牲膜３１及び第４犠牲膜３４を選択的にエッチングすることができる。これにより、開口部ＯＰ内に第１ソース膜４１及び第２ソース膜４２が露出される。
図２ｇを参照すると、開口部ＯＰ及びスリットＳＬ内に第３ソース用物質膜４９を形成する。例えば、開口部ＯＰを満たすようにポリシリコン膜を蒸着する。このような場合、開口部ＯＰの内部だけでなく、スリットＳＬ内にもポリシリコン膜が蒸着される。参考までに、選択的成長方法により開口部ＯＰ内に第３ソース用物質膜４９を形成することも可能である。図２ｇの実施例によると、チャネル膜４６、第１ソース膜４１及び第２ソース膜４２からポリシリコン膜が成長して開口部ＯＰを満たすことができる。
図２ｈを参照すると、第３ソース用物質膜４９をエッチングして第３ソース膜４９Ａを形成する。例えば、ウェットエッチング工程を利用して第３ソース用物質膜４９をエッチングする。これにより、スリットＳＬ内の第３ソース用物質膜４９がエッチングされ、開口部ＯＰ内に第３ソース膜４９Ａが形成される。第３ソース膜４９Ａはチャネル膜４６と接してもよい。例えば、第３ソース膜４９Ａは、メモリ膜４５を貫通してチャネル膜４６と直接接することができる。
第３ソース用物質膜４９をエッチングするとき、第１ソース膜４１が露出されることができる。従って、第１ソース膜４１の上部面が一部エッチングされてグルーブＧが形成されることができる。グルーブＧはスリットＳＬの下部に位置することができる。
第３ソース用物質膜４９をエッチングするとき、スペーサー４８Ａが一緒にエッチングされることができる。これにより、スリットＳＬ内に第１及び第２物質膜４３、４４が露出される。また、スペーサー４８Ａがエッチングされるとき、エッチング条件に応じてスリットＳＬ側壁の突出部Ｐ（図２Ｂを参照）が保持または除去されることができる。
図２ｉを参照すると、スリットＳＬを介して第１物質膜４３または第２物質膜４４を第３物質膜５１に代替する。図２ｉに示された実施例では、第１物質膜４３が犠牲膜で、第２物質膜４４が絶縁膜である場合、第１物質膜４３を導電膜に代替する。他の例として、第１物質膜４３が導電膜で、第２物質膜４４が絶縁膜である場合、第１物質膜４３をシリサイド化して第３物質膜５１を形成する。さらに他の例として、第１物質膜４３が導電膜で、第２物質膜４４が犠牲膜である場合、第２物質膜４４を絶縁膜（不図示）に代替する。
次いで、スリットＳＬ内に絶縁膜５２を形成する。絶縁膜５２は酸化物を含んでもよい。
上述のような工程によると、スリットＳＬ内に単一膜で形成されたスペーサー４８Ａを形成することができる。従って、多層膜を含むスペーサーを形成する場合に比べて、スリットＳＬの幅を減少させることができる。
また、第１ソース膜４１の下部に金属プレート（例えば、図１ａのソース膜１１）を形成し、スリットＳＬ内に絶縁膜５２を形成することができる。スリットＳＬ内に絶縁膜５２のみが形成されるため、スリットＳＬ内に導電性のソースコンタクト構造と絶縁膜５２をともに形成する場合に比べて、構造及び工程を単純化することができる。
図３ａ～図３ｃは本発明の一実施例による半導体装置の製造方法を説明するための断面図である。以下、上述した内容と重複する内容は省略して説明する。
図３ａは上述した図２ｃに対応する図面である。前の工程は、上述した図２ａ及び図２ｂを参照して説明したものと実質的に同じである。図３ａを参照すると、図２ｂのスペーサー用物質膜４８及び犠牲構造ＳＣの一部をエッチングしてスペーサー４８Ａを形成する。
まず、スペーサー用物質膜４８のうちスリットＳＬ’の底面に形成された領域をエッチングしてスペーサー４８Ａを形成する。次いで、スペーサー４８Ａを保護膜にして第３犠牲膜３３及び第２犠牲膜３２をエッチングすることができる。また、第１犠牲膜３１をさらにエッチングすることができる。第１犠牲膜３１までエッチングすると、第１ソース膜４１が露出されることができる。図３ａに示された実施例では、第１ソース膜４１がエッチング停止膜として用いられてもよい。このような場合、図２ａ～図２ｈを参照して説明した実施例に比べて、犠牲構造ＳＣの厚さを減少させることができる。例えば、図３ａの第２犠牲膜３２の厚さを図２ａの第２犠牲膜３２の厚さＴ２に比べて減少させることができる。また、図３ａの第２犠牲膜３２の厚さを図２ａの第３犠牲膜３３の厚さＴ３に比べて減少させることができる。
図３ｂを参照すると、スペーサー４８Ａを保護膜にして第２犠牲膜３２及び第３犠牲膜３３を除去して開口部ＯＰを形成する。このとき、第２犠牲膜３２及び第３犠牲膜３３がスペーサー４８Ａ、メモリ膜４５、及び第１ソース膜４１に対して高いエッチング選択比を有する条件でエッチング工程を行う。例えば、第２犠牲膜３２及び第３犠牲膜３３のそれぞれは、スペーサー４８Ａ、メモリ膜４５、及び第１ソース膜４１に比べて高いエッチング率を有することができる。従って、第１ソース膜４１の損傷を減少させ、第２犠牲膜３２及び第３犠牲膜３３を選択的にエッチングすることができる。
図３ｃを参照すると、スペーサー４８Ａを保護膜にしてメモリ膜４５の一部、第１犠牲膜３１及び第４犠牲膜３４をエッチングする。次いで、開口部ＯＰ及びスリットＳＬ’内にソース物質膜を形成する。それから、スリットＳＬ’内のソース物質膜及びスペーサー４８Ａをエッチングして開口部ＯＰ内に第３ソース膜４９Ａを形成する。次に、第１物質膜４３または第２物質膜４４を第３物質膜５１に代替する。それから、スリットＳＬ’内に絶縁膜５２を形成する。
図３ａ～図３ｃを参照し、上述のような製造方法によると、図３ａの犠牲構造ＳＣの厚さを減少させることができる。また、図２ａの犠牲構造ＳＣの幅及び図２ｉのスリットＳＬの幅のそれぞれに比べて、図３ｃのスリットＳＬ’の幅を減少させることができる。
図４は本発明の一実施例によるメモリシステムの構成を示すブロック図である。
図４を参照すると、本発明の一実施例によるメモリシステム１０００は、メモリ装置１２００とコントローラ１１００を含む。
メモリ装置１２００は、テキスト、グラフィック、ソフトウェアコードなどの様々なデータ形式を有するデータ情報を保存するために使用される。メモリ装置１２００は不揮発性メモリであってもよい。また、メモリ装置１２００は、図１ａ～図３ｃを参照して説明した構造であってもよく、図１ａ～図３ｃを参照して説明した製造方法により製造されてもよい。メモリ装置１２００の構造及び製造方法は上述した説明と同じであるため、具体的な説明は省略する。
コントローラ１１００はホスト及びメモリ装置１２００に連結され、ホストからの要求に応答してメモリ装置１２００にアクセスするように構成される。例えば、コントローラ１１００はメモリ装置１２００の読み取り、書き込み、消去、背景（ｂａｃｋｇｒｏｕｎｄ）動作などを制御するように構成される。
コントローラ１１００は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１１１０、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１１２０、ホストインターフェース（Ｈｏｓｔ Ｉｎｔｅｒｆａｃｅ）１１３０、ＥＣＣ回路（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ Ｃｉｒｃｕｉｔ）１１４０、メモリインターフェース（Ｍｅｍｏｒｙ Ｉｎｔｅｒｆａｃｅ）１１５０などを含む。
ここで、ＲＡＭ１１１０はＣＰＵ１１２０の動作メモリ、メモリ装置１２００とホスト間のキャッシュメモリ、メモリ装置１２００とホスト間のバッファメモリなどに使用されてもよい。参考までに、ＲＡＭ１１１０は、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）などに代替されてもよい。
ＣＰＵ１１２０は、コントローラ１１００の全体的な動作を制御するように構成される。例えば、ＣＰＵ１１２０は、ＲＡＭ１１１０に保存されているフラッシュ変換階層（Ｆｌａｓｈ Ｔｒａｎｓｌａｔｉｏｎ Ｌａｙｅｒ；ＦＴＬ）のようなファームウェアを運用するように構成される。
ホストインターフェース１１３０は、ホストとのインターフェーシングを行うように構成される。例えば、コントローラ１１００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）プロトコル、ＭＭＣ（ＭｕｌｔｉＭｅｄｉａ Ｃａｒｄ）プロトコル、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）プロトコル、ＰＣＩ－Ｅ（ＰＣＩ－Ｅｘｐｒｅｓｓ）プロトコル、ＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）プロトコル、Ｓｅｒｉａｌ－ＡＴＡプロトコル、Ｐａｒａｌｌｅｌ－ＡＴＡプロトコル、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｍａｌｌ Ｉｎｔｅｒｆａｃｅ）プロトコル、ＥＳＤＩ（Ｅｎｈａｎｃｅｄ Ｓｍａｌｌ Ｄｉｓｋ Ｉｎｔｅｒｆａｃｅ）プロトコル、及びＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）プロトコル、プライベート（ｐｒｉｖａｔｅ）プロトコルなどの様々なインターフェースプロトコルのうち少なくとも１つを介してホストと通信する。
ＥＣＣ回路１１４０は、誤り訂正コードＥＣＣを利用してメモリ装置１２００から読み込まれたデータに含まれた誤りを検出し、訂正するように構成される。
メモリインターフェース１１５０は、メモリ装置１２００とのインターフェーシングを行うように構成される。例えば、メモリインターフェース１１５０は、ＮＡＮＤ型インターフェースまたはＮＯＲ型インターフェースを含む。
参考までに、コントローラ１１００はデータを一時的に保存するためのバッファメモリ（不図示）をさらに含んでもよい。ここで、バッファメモリは、ホストインターフェース１１３０を介して外部に伝達されるデータを一時的に保存したり、メモリインターフェース１１５０を介してメモリ装置１２００から伝達されるデータを一時的に保存するのに用いられてもよい。また、コントローラ１１００は、ホストとのインターフェーシングのためのコードデータを保存するＲＯＭをさらに含んでもよい。
このように、本発明の一実施例によるメモリシステム１０００は集積度が向上し、特性が改善されたメモリ装置１２００を含むため、メモリシステム１０００の集積度及び特性も向上させることができる。
図５は本発明の一実施例によるメモリシステムの構成を示すブロック図である。以下、上述した内容と重複する内容は省略して説明する。
図５を参照すると、本発明の一実施例によるメモリシステム１０００’は、メモリ装置１２００’とコントローラ１１００を含む。また、コントローラ１１００は、ＲＡＭ１１１０、ＣＰＵ１１２０、ホストインターフェース１１３０、ＥＣＣ回路１１４０、メモリインターフェース１１５０などを含む。
メモリ装置１２００’は不揮発性メモリであってもよい。また、メモリ装置１２００’は、図１ａ～図３ｃを参照して説明した構造であってもよく、図１ａ～図３ｃを参照して説明した製造方法により製造されてもよい。メモリ装置１２００’の構造及び製造方法は上述した説明と同じであるため、具体的な説明は省略する。
また、メモリ装置１２００’は複数のメモリチップからなるマルチチップパッケージであってもよい。複数のメモリチップは複数のグループに分割され、複数のグループは第１～第ｋチャネルＣＨ１～ＣＨｋを介してコントローラ１１００と通信するように構成される。また、１つのグループに属するメモリチップは、共通チャネルを介してコントローラ１１００と通信するように構成される。参考までに、１つのチャネルに１つのメモリチップが連結されるようにメモリシステム１０００’が変形されることも可能である。
このように、本発明の一実施例によるメモリシステム１０００’は集積度が向上し、特性が改善されたメモリ装置１２００’を含むため、メモリシステム１０００’の集積度及び特性も向上させることができる。特に、メモリ装置１２００’をマルチチップパッケージで構成することにより、メモリシステム１０００’のデータ保存容量を増加させ、駆動速度を向上させることができる。
図６は本発明の一実施例によるコンピューティングシステムの構成を示すブロック図である。以下、上述した内容と重複する内容は省略して説明する。
図６を参照すると、本発明の一実施例によるコンピューティングシステム２０００は、メモリ装置２１００、ＣＰＵ２２００、ＲＡＭ２３００、ユーザーインターフェース２４００、電源２５００、システムバス２６００などを含む。
メモリ装置２１００は、ユーザーインターフェース２４００を介して提供されたデータ、ＣＰＵ２２００によって処理されたデータなどを保存する。また、メモリ装置２１００は、システムバス２６００を介してＣＰＵ２２００、ＲＡＭ２３００、ユーザーインターフェース２４００、電源２５００などに電気的に連結される。例えば、メモリ装置２１００はコントローラ（不図示）を介してシステムバス２６００に連結されるか、システムバス２６００に直接連結されてもよい。メモリ装置２１００がシステムバス２６００に直接連結される場合、コントローラの機能は、ＣＰＵ２２００、ＲＡＭ２３００などにより行われてもよい。
ここで、メモリ装置２１００は不揮発性メモリであってもよい。また、メモリ装置２１００は、図１ａ～図３ｃを参照して説明した構造であってもよく、図１ａ～図３ｃを参照して説明した製造方法により製造されてもよい。メモリ装置２１００の構造及び製造方法は上述した説明と同じであるため、具体的な説明は省略する。
また、メモリ装置２１００は、図５を参照して説明したように複数のメモリチップからなるマルチチップパッケージであってもよい。
このような構成を有するコンピューティングシステム２０００は、コンピュータ、ＵＭＰＣ（Ｕｌｔｒａ Ｍｏｂｉｌｅ ＰＣ）、ワークステーション、ネットブック（ｎｅｔ－ｂｏｏｋ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、ポータブルコンピューター（ｐｏｒｔａｂｌｅ ｃｏｍｐｕｔｅｒ）、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、電子ブック（ｅ－ｂｏｏｋ）、ＰＭＰ（Ｐｏｒｔａｂｌｅ ＭｕｌｔｉｍｅｄｉａＰｌａｙｅｒ）、携帯用ゲーム機、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）装置、ブラックボックス（ｂｌａｃｋ ｂｏｘ）、デジタルカメラ（ｄｉｇｉｔａｌ ｃａｍｅｒａ）、３次元テレビジョン（３－ｄｉｍｅｎｓｉｏｎａｌ ｔｅｌｅｖｉｓｉｏｎ）、デジタル音声録音機（ｄｉｇｉｔａｌ ａｕｄｉｏｒｅｃｏｒｄｅｒ）、デジタル音声再生機（ｄｉｇｉｔａｌ ａｕｄｉｏｐｌａｙｅｒ）、デジタル映像レコーダー（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｒｅｃｏｒｄｅｒ）、デジタル映像再生機（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｐｌａｙｅｒ）、デジタルビデオレコーダー（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｒｅｃｏｒｄｅｒ）、デジタルビデオプレーヤー（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｐｌａｙｅｒ）、情報を無線環境で送受信できる装置、ホームネットワークを構成する様々な電子装置の内１つ、コンピュータネットワークを構成する様々な電子装置のうち１つ、テレマティクスネットワークを構成する様々な電子装置のうち１つ、ＲＦＩＤ装置などであってもよい。
このように、本発明の一実施例によるコンピューティングシステム２０００は集積度が向上し、特性が改善されたメモリ装置２１００を含むため、コンピューティングシステム２０００の特性も向上させることができる。
図７は本発明の一実施例によるコンピューティングシステムを示すブロック図である。
図７を参照すると、本発明の一実施例によるコンピューティングシステム３０００は、オペレーティングシステム３２００、アプリケーション３１００、ファイルシステム３３００、変換階層３４００などを含むソフトウェア階層を含む。また、コンピューティングシステム３０００はメモリ装置３５００などのハードウェア階層を含む。
オペレーティングシステム３２００はコンピューティングシステム３０００のソフトウェア、ハードウェア資源を管理するためのもので、中央処理装置のプログラムの実行を制御することができる。アプリケーション３１００はコンピューティングシステム３０００で実施される様々なアプリケーションプログラムで、オペレーティングシステム３２００によって実行されるユーティリティであってもよい。
ファイルシステム３３００は、コンピューティングシステム３０００に存在するデータ、ファイルなどを管理するための論理的構造を意味し、規則に従ってメモリ装置３５００などに保存するファイルまたはデータを組織化する。ファイルシステム３３００は、コンピューティングシステム３０００で使用されるオペレーティングシステム３２００によって決定されてもよい。例えば、オペレーティングシステム３２００がマイクロソフト（Ｍｉｃｒｏｓｏｆｔ）社のウィンドウズ（登録商標）（Ｗｉｎｄｏｗｓ）系列である場合、ファイルシステム３３００はＦＡＴ（Ｆｉｌｅ Ａｌｌｏｃａｔｉｏｎ Ｔａｂｌｅ）、ＮＴＦＳ（ＮＴ ｆｉｌｅ ｓｙｓｔｅｍ）などであることができる。また、オペレーティングシステム３２００がユニックス／リナックス（登録商標）Ｒ（Ｕｎｉｘ／Ｌｉｎｕｘ（登録商標））系列である場合、ファイルシステム３３００はＥＸＴ（ｅｘｔｅｎｄｅｄ ｆｉｌｅ ｓｙｓｔｅｍ）、ＵＦＳ（Ｕｎｉｘ Ｆｉｌｅ Ｓｙｓｔｅｍ）、ＪＦＳ（Ｊｏｕｒｎａｌｉｎｇ Ｆｉｌｅ Ｓｙｓｔｅｍ）などであることができる。
本図面では、オペレーティングシステム３２００、アプリケーション３１００、及びファイルシステム３３００を別途のブロックで図示したが、アプリケーション３１００及びファイルシステム３３００は、オペレーティングシステム３２００内に含まれたものであってもよい。
変換階層（Ｔｒａｎｓｌａｔｉｏｎ Ｌａｙｅｒ）３４００は、ファイルシステム３３００からの要求に応答してメモリ装置３５００に適した形にアドレスを変換する。例えば、変換階層３４００は、ファイルシステム３３００が生成したロジックアドレスをメモリ装置３５００のフィジカルアドレスに変換する。ここで、ロジックアドレスとフィジカルアドレスのマッピング情報は、アドレス変換テーブル（ａｄｄｒｅｓｓ ｔｒａｎｓｌａｔｉｏｎ ｔａｂｌｅ）に保存されてもよい。例えば、変換階層３４００は、フラッシュ変換階層（Ｆｌａｓｈ Ｔｒａｎｓｌａｔｉｏｎ Ｌａｙｅｒ；ＦＴＬ）、ユニバーサルフラッシュストレージリンク階層（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ Ｌｉｎｋ Ｌａｙｅｒ；ＵＬＬ）などであってもよい。
メモリ装置３５００は不揮発性メモリであってもよい。また、メモリ装置３５００は、図１ａ～図３ｃを参照して説明した構造であってもよく、図１ａ～図３ｃを参照して説明した製造方法により製造されてもよい。メモリ装置３５００の構造及び製造方法は上述した説明と同じであるため、具体的な説明は省略する。
当該構成を有するコンピューティングシステム３０００は、上位レベル領域で遂行されるオペレーティングシステム階層と下位レベル領域で遂行されるコントローラ階層に区分されることができる。ここで、アプリケーション３１００、オペレーティングシステム３２００、及びファイルシステム３３００はオペレーティングシステム階層に含まれ、コンピューティングシステム３０００の動作メモリによって駆動されることができる。また、変換階層３４００はオペレーティングシステム階層に含まれるか、コントローラ階層に含まれることができる。
このように、本発明の一実施例によるコンピューティングシステム３０００は集積度が向上し、特性が改善されたメモリ装置３５００を含むため、コンピューティングシステム３０００の特性も向上させることができる。
本発明の技術思想は実施例により具体的に記述されたが、上記した実施例は説明のためのものであり、それを制限するためのものでないことに注意すべきである。また、本発明の技術分野の通常の専門家であれば、本発明の技術思想の範囲内で多様な実施例が可能であることが理解できるだろう。
１１ 第１ソース膜
１２ 第２ソース膜
１３ 第３ソース膜
１４ 第４ソース膜
１５ 導電膜
１６ 絶縁膜
１７ メモリ膜
１８ チャネル膜
１９ ギャップフィル膜
２０ 絶縁膜
２２ ビット線
３１ 第１犠牲膜
３２ 第２犠牲膜
３３ 第３犠牲膜
３４ 第４犠牲膜
４１ 第１ソース膜
４２ 第２ソース膜
４３ 第１物質膜
４４ 第２物質膜
４５ メモリ膜
４６ チャネル膜
４７ ギャップフィル膜
４８ スペーサー用物質膜
４８Ａ スペーサー
４９ 第３ソース用物質膜
４９Ａ 第３ソース膜
５０ 酸化膜
５０Ａ 酸化パターン
５１ 第３物質膜
５２ 絶縁膜

Claims (20)

  1. 第１ソース膜上に窒化物を含む第１犠牲膜を形成する段階と、
    前記第１犠牲膜上にアルミニウム酸化物を含む第２犠牲膜を形成する段階と、
    前記第２犠牲膜上に第２ソース膜を形成する段階と、
    前記第２ソース膜上に交互に積層された第１物質膜及び第２物質膜を含む積層物を形成する段階と、
    前記積層物、前記第２ソース膜、前記第２犠牲膜及び前記第１犠牲膜を貫通するチャネル膜及び前記チャネル膜を覆うメモリ膜を形成する段階と、
    前記積層物及び前記第２ソース膜を貫通し、前記第２犠牲膜を露出させるスリットを形成する段階と、
    前記スリット内にポリシリコンスペーサーを形成する段階と、
    前記スリットを介して前記第１犠牲膜及び前記第２犠牲膜を除去して開口部を形成する段階と、
    前記開口部を介して前記メモリ膜をエッチングし、前記チャネル膜を露出させる段階と、
    前記開口部内に前記チャネル膜と接する第３ソース膜を形成する段階と、を含むことを特徴とする半導体装置の製造方法。
  2. 前記第１犠牲膜及び前記第２犠牲膜を除去するとき、前記ポリシリコンスペーサーで前記第１物質膜及び前記第２物質膜を保護することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記メモリ膜をエッチングするとき、前記ポリシリコンスペーサーで前記第１物質膜及び前記第２物質膜を保護することを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記ポリシリコンスペーサーを形成する段階は、
    前記スリット内にポリシリコン物質膜を形成する段階と、
    前記第１犠牲膜が露出されるように前記ポリシリコン物質膜及び前記第２犠牲膜をエッチングする段階と、を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 前記ポリシリコンスペーサーを形成する段階は、
    前記スリット内にポリシリコン膜を形成する段階と、
    前記第１ソース膜が露出されるように前記ポリシリコン膜、前記第２犠牲膜及び第１犠牲膜をエッチングする段階と、を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 前記第３ソース膜を形成する段階は、
    前記開口部及び前記スリット内にポリシリコン膜を蒸着する段階と、
    前記スリット内のポリシリコン膜をウェットエッチングして、前記第３ソース膜を形成する段階と、を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  7. 前記ポリシリコン膜をウェットエッチングするとき、前記第１ソース膜の上部面にグルーブが形成されることを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記グルーブは前記スリットの下部に位置したことを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記スリットを介して前記第１物質膜を第３物質膜に代替する段階と、
    前記スリット内に絶縁膜を形成する段階と、をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  10. 前記第１犠牲膜は前記第２犠牲膜に比べて厚い厚さを有することを特徴とする請求項１に記載の半導体装置の製造方法。
  11. 前記第１ソース膜は金属ソース膜上に形成されたことを特徴とする請求項１に記載の半導体装置の製造方法。
  12. 前記第１～第３ソース膜のそれぞれはポリシリコン膜を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  13. 前記ポリシリコンスペーサーは単一膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
  14. 前記スリットは、前記積層物の底面に対応する第１レベルで第１幅を有し、前記第２ソース膜の上部面に対応する第２レベルで第２幅を有し、第２幅が第１幅に比べて広いことを特徴とする請求項１に記載の半導体装置の製造方法。
  15. 第１～第４犠牲膜を含む犠牲構造を形成する段階と、
    前記犠牲構造上に交互に積層された第１物質膜及び第２物質膜を含む積層物を形成する段階と、
    前記積層物及び前記犠牲構造を貫通するチャネル膜及び前記チャネル膜を覆うメモリ膜を形成する段階と、
    前記積層物及び前記第４犠牲膜を貫通し、前記第３犠牲膜を露出させるスリットを形成する段階と、
    前記スリット内にポリシリコンスペーサーを形成する段階と、
    前記スリットを介して前記第３犠牲膜をエッチングし、前記第２犠牲膜を露出させる段階と、
    前記スリットを介して第２及び第３犠牲膜を除去し、前記メモリ膜を露出させる開口部を形成する段階と、
    前記チャネル膜が露出されるように前記メモリ膜の一部、前記第１犠牲膜及び前記第４犠牲膜を除去する段階と、
    前記開口部内に前記チャネル膜と接するソース膜を形成する段階と、を含むことを特徴とする半導体装置の製造方法。
  16. 前記ポリシリコンスペーサーは、前記第２犠牲膜、前記第３犠牲膜及び前記メモリ膜に対して高いエッチング選択比を有することを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 前記第１犠牲膜は酸化膜で、前記第２犠牲膜は窒化膜で、前記第３犠牲膜はアルミニウム酸化膜で、前記第４犠牲膜は酸化膜であることを特徴とする請求項１５に記載の半導体装置の製造方法。
  18. 第１ソース膜上に第１～第４犠牲膜を含む犠牲構造を形成する段階と、
    前記犠牲構造上に第２ソース膜を形成する段階と、
    前記第２ソース膜上に交互に積層された第１物質膜及び第２物質膜を含む積層物を形成する段階と、
    前記積層物、前記第２ソース膜及び前記犠牲構造を貫通するチャネル膜及び前記チャネル膜を覆うメモリ膜を形成する段階と、
    前記積層物、前記第２ソース膜及び前記第４犠牲膜を貫通し、前記第３犠牲膜を露出させるスリットを形成する段階と、
    前記スリット内にポリシリコンスペーサーを形成する段階と、
    前記ポリシリコンスペーサーを保護膜にして前記第１～第３犠牲膜をエッチングし、前記第１ソース膜を露出させる段階と、
    前記ポリシリコンスペーサーを保護膜にして前記第２及び第３犠牲膜を除去し、前記メモリ膜を露出させる開口部を形成する段階と、
    前記チャネル膜が露出されるように前記メモリ膜の一部、前記第１犠牲膜及び前記第４犠牲膜を除去する段階と、
    前記開口部内に前記チャネル膜と接する第３ソース膜を形成する段階と、を含むことを特徴とする半導体装置の製造方法。
  19. 前記ポリシリコンスペーサーは、前記第２犠牲膜、前記第３犠牲膜及び前記メモリ膜に対して高いエッチング選択比を有することを特徴とする請求項１８に記載の半導体装置の製造方法。
  20. 前記第１犠牲膜は酸化膜で、前記第２犠牲膜は窒化膜で、前記第３犠牲膜はアルミニウム酸化膜で、前記第４犠牲膜は酸化膜であることを特徴とする請求項１８に記載の半導体装置の製造方法。
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