JP2010103178A - 半導体装置 - Google Patents
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Abstract
【課題】電極間絶縁膜として高誘電率絶縁膜を用いた場合における隣接する電荷蓄積層間の寄生容量の増加を抑制できる半導体装置を提供すること。
【解決手段】半導体装置は、半導体基板1と、半導体基板1上に設けられたメモリセルアレイであって、ワード線方向に複数の不揮発性メモリセルが第1の絶縁膜10を介して並んだメモリセル列を含み、複数の不揮発性メモリセルの各々は、トンネル絶縁膜2と、電荷蓄積層3と、誘電率が7以上またはシリコン窒化膜の誘電率よりも高い第2の絶縁膜5と、制御電極6とを備え、第2の絶縁膜5のワード線方向の幅が、電荷蓄積層3の上面から該上面と対向する制御ゲート電極6の対向面に向かって単調に増加し、かつ、前記メモリセル列中のワード線方向に隣接する二つの不揮発性メモリセルの二つの第2の絶縁膜5が、制御ゲート電極6の下面において離れている前記メモリセルアレイとを備えている。
【選択図】 図1
【解決手段】半導体装置は、半導体基板1と、半導体基板1上に設けられたメモリセルアレイであって、ワード線方向に複数の不揮発性メモリセルが第1の絶縁膜10を介して並んだメモリセル列を含み、複数の不揮発性メモリセルの各々は、トンネル絶縁膜2と、電荷蓄積層3と、誘電率が7以上またはシリコン窒化膜の誘電率よりも高い第2の絶縁膜5と、制御電極6とを備え、第2の絶縁膜5のワード線方向の幅が、電荷蓄積層3の上面から該上面と対向する制御ゲート電極6の対向面に向かって単調に増加し、かつ、前記メモリセル列中のワード線方向に隣接する二つの不揮発性メモリセルの二つの第2の絶縁膜5が、制御ゲート電極6の下面において離れている前記メモリセルアレイとを備えている。
【選択図】 図1
Description
本発明は、制御電極と電荷蓄積層との間に高誘電率絶縁膜が設けられた不揮発性メモリセルを備えた半導体装置に関する。
図20に、従来技術による高誘電率絶縁膜を電極間絶縁膜として用いた不揮発性半導体記憶装置のメモリセル構造を示す。図20はワード線方向(チャネル幅方向)に隣接する不揮発性メモリセルの断面図である。
ワード線方向に複数のメモリセルが素子分離絶縁膜94を介して並んだメモリセル列が設けられている。複数のメモリセルの各々は、半導体基板91上に設けられたトンネル絶縁膜92と、トンネル絶縁膜92上に設けられた浮遊ゲート電極(電荷蓄積層)93と、浮遊ゲート電極93上に設けられた電極間絶縁膜95と、電極間絶縁膜95上に設けられた制御ゲート電極96とを備えている。ワード線方向においては制御ゲート電極96は隣接メモリセルに連続して設けられている。ここで、素子分離絶縁膜94はシリコン酸化膜などの低誘電率絶縁膜からなり、電極間絶縁間膜95はアルミナ膜(Al2 O3 )などの高誘電率絶縁膜からなる。
上記のメモリセル構造では、メモリの高集積化に伴って、浮遊ゲート電極93の上面から制御ゲート電極96の下面に向かって延びるべき電気力線(図中に点線で表示)の一部が、高誘電率の電極間絶縁膜95を介して隣接メモリセルの浮遊ゲート電極93に達することになる。すなわち、隣接する浮遊ゲート電極93間の寄生容量が増大する。このため、隣接メモリセルのしきい値状態、すなわち、隣接メモリセルの浮遊ゲート電極93の帯電量が変わると、着目するメモリセルのしきい値が変動してしまい、メモリ誤動作を招くという問題があった。なお、このメモリ誤動作は、典型的には隣接メモリセル間隔Wが電極間絶縁膜95の厚さTの3倍以下程度で顕在化し、2倍以下で顕著となることがわかった。
また、図21に、他の従来技術(特許文献1)によるメモリセル構造を示す。電極間絶縁膜95は、高誘電率絶縁膜からなる上層部95Hとシリコン窒化膜などの低誘電率絶縁膜からなる下層部95Lの2層構造となっている。この場合にも、上記と同様の問題が起こる。
特開2005−26590号公報
本発明の目的は、電荷蓄積層と制御電極との間に設けられる絶縁膜として高誘電率絶縁膜(誘電率が7以上またはシリコン窒化膜の誘電率よりも高い絶縁膜)を用いた場合における隣接する電荷蓄積層間の寄生容量の増加を抑制できる半導体装置を提供することにある。
本発明に係る半導体装置は、半導体基板と、前記半導体基板上に設けられたメモリセルアレイであって、ワード線方向に複数の不揮発性メモリセルが第1の絶縁膜を介して並んだメモリセル列を含み、前記複数の不揮発性メモリセルの各々は、前記半導体基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられ、誘電率が7以上またはシリコン窒化膜の誘電率よりも高い第2の絶縁膜と、前記第2の絶縁膜上に設けられた制御ゲート電極とを備え、前記第2の絶縁膜の前記ワード線方向の幅が、前記電荷蓄積層の上面から該上面と対向する前記制御ゲート電極の対向面に向かって単調に増加し、かつ、前記メモリセル列中の前記ワード線方向に隣接する二つの不揮発性メモリセルの二つの第2の絶縁膜が、前記制御ゲート電極の下面において離れているか、あるいは、前記二つの第2の絶縁膜が、前記制御ゲート電極の前記下面においてつながっている前記メモリセルアレイとを具備してなり、かつ、前記二つの第2の絶縁膜が、前記制御ゲート電極の前記下面においてつながっている場合、前記ワード線方向において、前記制御ゲート電極は、前記電荷蓄積層の上面よりも幅が広い、前記第2の絶縁膜に対する最接近対向面を有することを特徴とする。
本発明に係る半導体装置は、半導体基板と、前記半導体基板上に設けられたメモリセルアレイであって、ビット線方向に複数の不揮発性メモリセルが第1の絶縁膜を介して並んだメモリセル列を含み、前記複数の不揮発性メモリセルの各々は、前記半導体基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられ、誘電率が7以上またはシリコン窒化膜の誘電率よりも高い第2の絶縁膜と、前記第2の絶縁膜上に設けられた制御ゲート電極とを備え、前記トンネル絶縁膜の前記ビット線方向の幅が、前記電荷蓄積層との接触面から前記半導体基板との接触面に向かって単調に増加している前記メモリセルアレイとを具備してなることを特徴とする。
本発明によれば、電荷蓄積層と制御電極との間に設けられる絶縁膜として高誘電率絶縁膜を用いた場合における隣接する電荷蓄積層間の寄生容量の増加を抑制できる半導体装置を実現できるようになる。
以下、図面を参照しながら本発明の実施形態を説明する。
(第1の実施形態)
図1は、第1の実施形態に係る半導体装置を示す断面図であり、具体的には、半導体装置内の不揮発性半導体メモリを構成しているメモリセルアレイ内のワード線方向(チャネル幅方向)に隣接する不揮発性メモリセルを示す断面図である。本実施形態では、上記不揮発性メモリがNAND型フラッシュメモリである場合を例にあげて説明する。上記半導体装置は、具体的には、不揮発性メモリ自体、あるいは不揮発性メモリを備えた音楽再生装置等の電子デバイスである。
図1は、第1の実施形態に係る半導体装置を示す断面図であり、具体的には、半導体装置内の不揮発性半導体メモリを構成しているメモリセルアレイ内のワード線方向(チャネル幅方向)に隣接する不揮発性メモリセルを示す断面図である。本実施形態では、上記不揮発性メモリがNAND型フラッシュメモリである場合を例にあげて説明する。上記半導体装置は、具体的には、不揮発性メモリ自体、あるいは不揮発性メモリを備えた音楽再生装置等の電子デバイスである。
上記メモリセルアレイはシリコン基板上に設けられ、ワード線方向に複数の不揮発性メモリセル(以下、単にメモリセルという。)が素子分離絶縁膜を介して並んだメモリセル列を含む。上記複数のメモリセルの各々は、図1に示された構成を備えている。
すなわち、図1に示されたメモリセルM11は、シリコン基板1の表面領域(活性領域)上に設けられ、例えば、シリコン酸化膜やシリコン酸窒化膜からなるトンネル絶縁膜2と、トンネル絶縁膜2上に設けられた浮遊ゲート電極3と、浮遊ゲート電極3の上面上に設けられた電極間絶縁膜5と、電極間絶縁膜5上に設けられた制御ゲート電極6とを備えている。ワード線方向においては制御ゲート電極6は隣接メモリセルに連続して設けられている。ワード線方向においては、さらに、各メモリセルのトンネル絶縁膜2、浮遊ゲート電極3、電極間絶縁膜5が素子分離絶縁膜4で隔離されている。
ここで、電極間絶縁膜5の断面形状は台形になっており、下底(浮遊ゲート電極3との接触面)から上底(制御ゲート電極6との接触面)に向かって広がっている。すなわち、電極間絶縁膜5のワード線方向の幅は、浮遊ゲート電極3の上面から該上面と対向する制御ゲート電極6の対向面に向かって単調に増加し、かつ、メモリセル列中のワード線方向に隣接する二つのメモリセルM11の二つの電極間絶縁膜5は、制御ゲート電極6の下面において離れている。
そして、電極間絶縁膜5の誘電率は、素子分離絶縁膜4の誘電率よりも大きくなるように、絶縁膜の材料が選ばれている。例えば、素子分離絶縁膜4はシリコン酸化膜やシリコン酸窒化膜などの低誘電率材料からなり、電極間絶縁膜5はシリコン窒化膜の誘電率(比誘電率で7程度)よりも大きな、いわゆる高誘電体絶縁膜材料からなる。例えば、電極間絶縁膜5としては、アルミナ膜、ハフニウムシリケート膜、ハフニウムアルミネート膜、ハフニア膜、ランタンアルミネート膜などを用いることができる。
素子分離絶縁膜4または電極間絶縁膜5は複数の材料から構成されていても良い。この場合は、電極間絶縁膜5の膜厚方向(図1の上下方向)の平均誘電率が素子分離絶縁膜4の隣接メモリセル間方向(図1の左右方向)の平均誘電率よりも大きくなるように、絶縁膜の材料、膜構造などを設定すれば良い。
平均誘電率は、図2に示すように、絶縁膜INSが複数の絶縁膜INSi(i=1,2,…,n)の多層構造の場合、絶縁膜INSiの体積をvi、絶縁膜INSiの誘電率をεi、絶縁膜INSの総体積をvとすると、Σεi・vi/vで表すことができる。なお、nは2以上である。
図1のメモリセルM11によれば、浮遊ゲート電極3の上面から放射状に延びる電気力線(図中、点線で表示)は、高誘電率の領域を通りやすいため、隣接メモリセルの浮遊ゲート電極方向には洩れにくくなり、隣接する浮遊ゲート電極3間の寄生容量を大幅に低減できて、メモリセルのしきい値変動に起因するメモリ誤動作を回避できる。なお、電気力線が描かれた領域(ここでは電極間絶縁膜5)は、電気力線が見やすいようにハッチングを省略してある(以下、同様)。
図3のメモリセルM12は、図1のメモリセルM11の変形例である。電極間絶縁膜5は浮遊ゲート電極3の上面および側面の一部に接している。この場合も図1と同様の効果を得ることができる。さらに、メモリセルのカップリング比(シリコン基板1と浮遊ゲート電極3との間の電気容量をC1、浮遊ゲート電極3と制御ゲート電極6との間の電気容量をC2としたときの電気容量比C2/(C1+C2))を大きくすることができるので、メモリ書込み/消去動作を低電圧で行うことが可能となる。
図4のメモリセルM13は、図1のメモリセルM11の変形例である。隣接するメモリセルの電極間絶縁膜5同士の上部が、制御ゲート電極6の下面においてつながっている(点で接触している)。これにより、図1のメモリセルM11よりも、電気力線(図中、点線で表示)の洩れが抑えられて隣接する浮遊ゲート電極3間の寄生容量を低減できるとともに、メモリセルのカップリング比を増大できる。
図5のメモリセルM14は、図1のメモリセルM11の変形例である。電極間絶縁膜5の側面が、外に凸の曲面などの外側に突出した形状になっている。これにより、図1のメモリセルM11よりも、電気力線(図中、点線で表示)の洩れが抑えられて隣接する浮遊ゲート電極3間の寄生容量を低減できるとともに、メモリセルのカップリング比を増大できる。
図6のメモリセルM15は、図3のメモリセルM12と図5のメモリセルM14との組合せである。このようにメモリセルM12−M14の少なくとも二つを組み合わせたメモリセル形状を採用することにより、顕著な寄生容量の低減効果と顕著なカップリング比の増大効果を同時に実現することが可能となる。
図22、図23、図24、図25、図26のメモリセルM16−M20は、それぞれ、図1、図3、図4、図5、図6のメモリセルM11、M12、M13、M14、M15の変形例である。図22−図26において、点線は電気力線を示している。
図22−図26は、メモリセル列中のワード線方向に隣接する二つのメモリセルの二つの電極間絶縁膜が、制御ゲート電極6の下面においてつながっており、ワード線方向において、制御ゲート電極6は、電荷蓄積層3の上面よりも幅が広い、電極間絶縁膜に対する最接近対向面を有する例を示している。具体的には、メモリセルM16−M20の電極間絶縁膜は、絶縁膜の幅が上方に向かって増加する下層部分5aと、隣接するメモリセル同士でつながっている上層部分5bの二つの部分で構成されている。この上層部分5b(制御ゲート電極6の上記最接近対向面と対向する面を有する部分)を設けることで、浮遊ゲート電極3と制御ゲート電極6との間の電気容量は増大し、メモリセルのカップリング比を増大させることができるため、メモリ書込み/消去動作をより低電圧で行うことが可能となる。
ただし、上層部分5bの膜厚が厚すぎると、その接している箇所において電気力線が洩れて隣接する浮遊ゲート電極3間の寄生容量が増加してしまうので望ましくない。下層部分5aの膜厚をTa、誘電率をεa、上層部分5bの膜厚をTb、誘電率をεbとすると、典型的には(Tb/εb)/(Ta/εa)<0.5ならば、上記の寄生容量の増加は許容範囲となる。さらには、(Tb/εb)/(Ta/εa)<0.2ならば、上記の寄生容量の増加は無視できる。
図7−図11を用いて、図6のメモリセルM15の製造方法を説明する。図7(a)−図11(a)はビット線方向(チャネル長方向)の断面図、図7(b)−図11(b)はワード線方向(チャネル幅方向)の断面図を示している。
[図7]
まず、所望の不純物をドーピングしたシリコン基板1の表面に、トンネル絶縁膜2として厚さ6nmのシリコン酸窒化膜を熱酸化法と熱窒化法を組み合わせて形成した後、浮遊ゲート電極となる厚さ50nmのリンドープの多結晶シリコン層3、素子分離加工のための厚さ40nmのシリコン窒化膜からなるマスク材101を順次CVD(Chemical Vapor Deposition)法で堆積する。その後、第1のレジストマスク(図示せず)を用いたRIE(Reactive Ion Etching)法により、マスク材101、多結晶シリコン層3、トンネル絶縁膜2を順次エッチング加工し、さらにシリコン基板1の露出領域をエッチングして、深さ100nmの素子分離溝を形成する。このとき、素子分離溝の幅および多結晶シリコン層3の幅は、ともに約50nmとした。その後、全面にシリコン酸化膜からなる素子分離絶縁膜4を堆積して、素子分離溝を完全に埋め込み、その後、表面部分の素子分離絶縁膜4をCMP(Chemical Mechanical Polish)法で除去して、表面を平坦化した。このとき、マスク材101を露出させた。
まず、所望の不純物をドーピングしたシリコン基板1の表面に、トンネル絶縁膜2として厚さ6nmのシリコン酸窒化膜を熱酸化法と熱窒化法を組み合わせて形成した後、浮遊ゲート電極となる厚さ50nmのリンドープの多結晶シリコン層3、素子分離加工のための厚さ40nmのシリコン窒化膜からなるマスク材101を順次CVD(Chemical Vapor Deposition)法で堆積する。その後、第1のレジストマスク(図示せず)を用いたRIE(Reactive Ion Etching)法により、マスク材101、多結晶シリコン層3、トンネル絶縁膜2を順次エッチング加工し、さらにシリコン基板1の露出領域をエッチングして、深さ100nmの素子分離溝を形成する。このとき、素子分離溝の幅および多結晶シリコン層3の幅は、ともに約50nmとした。その後、全面にシリコン酸化膜からなる素子分離絶縁膜4を堆積して、素子分離溝を完全に埋め込み、その後、表面部分の素子分離絶縁膜4をCMP(Chemical Mechanical Polish)法で除去して、表面を平坦化した。このとき、マスク材101を露出させた。
[図8]
露出したマスク材101をリン酸などの化学薬液等で選択的にエッチング除去する。さらに、素子分離絶縁膜4の露出表面を希フッ酸溶液を用いたウエットエッチングにより除去して、素子分離絶縁膜の開口部102を形成する。このとき、エッチング時間とフッ酸濃度を調整することにより、多結晶シリコン層3の上面を露出させるとともに、開口部102の間口を広げて図のようなお椀状のくぼみを形成した。多結晶シリコン層3の上面から素子分離絶縁膜4の頂部までの段差は25nm程度になった。
露出したマスク材101をリン酸などの化学薬液等で選択的にエッチング除去する。さらに、素子分離絶縁膜4の露出表面を希フッ酸溶液を用いたウエットエッチングにより除去して、素子分離絶縁膜の開口部102を形成する。このとき、エッチング時間とフッ酸濃度を調整することにより、多結晶シリコン層3の上面を露出させるとともに、開口部102の間口を広げて図のようなお椀状のくぼみを形成した。多結晶シリコン層3の上面から素子分離絶縁膜4の頂部までの段差は25nm程度になった。
[図9]
全面に厚さ25nmのハフニウムアルミネート膜からなる電極間絶縁膜5をALD(Atomic Layer Deposition)法で堆積する。その後、表面部分の電極間絶縁膜5および素子分離絶縁膜4の頂面の一部をCMP法で除去して、表面を平坦化した。このとき、電極間絶縁膜5の厚さは20nmであった。
全面に厚さ25nmのハフニウムアルミネート膜からなる電極間絶縁膜5をALD(Atomic Layer Deposition)法で堆積する。その後、表面部分の電極間絶縁膜5および素子分離絶縁膜4の頂面の一部をCMP法で除去して、表面を平坦化した。このとき、電極間絶縁膜5の厚さは20nmであった。
[図10]
制御ゲート電極6となる多結晶シリコン層/タングステンシリサイド層からなる2層構造の厚さ50nmの導電層をCVD法で順次堆積し、さらに、RIEのマスク材となるシリコン窒化膜7をCVD法で上記導電層上に堆積する。さらに、上記第1のレジストマスクと直交するパターンを有する第2のレジストマスク(図示せず)を用いたRIE法により、マスク材3、上記導電層、電極間絶縁膜5、多結晶シリコン層3、トンネル絶縁膜2を順次エッチング加工して、浮遊ゲート電極3および制御ゲート電極6を形成する。このとき、浮遊ゲート電極3の幅および間隔は、ともに約50nmとした。
制御ゲート電極6となる多結晶シリコン層/タングステンシリサイド層からなる2層構造の厚さ50nmの導電層をCVD法で順次堆積し、さらに、RIEのマスク材となるシリコン窒化膜7をCVD法で上記導電層上に堆積する。さらに、上記第1のレジストマスクと直交するパターンを有する第2のレジストマスク(図示せず)を用いたRIE法により、マスク材3、上記導電層、電極間絶縁膜5、多結晶シリコン層3、トンネル絶縁膜2を順次エッチング加工して、浮遊ゲート電極3および制御ゲート電極6を形成する。このとき、浮遊ゲート電極3の幅および間隔は、ともに約50nmとした。
[図11]
浮遊ゲート電極3および制御ゲート電極6の側壁に、CVD法で厚さ10nm程度のシリコン酸化膜(スペーサ)8を形成する。その後、イオン注入法と熱アニールにより不純物拡散層(ソース/ドレイン領域)9を形成し、続いて、CVD法等を用いてシリコン酸化膜からなるセル間絶縁膜10を形成し、さらに、周知の技術を用いて配線層等(図示せず)を形成して、メモリセルを完成させた。
浮遊ゲート電極3および制御ゲート電極6の側壁に、CVD法で厚さ10nm程度のシリコン酸化膜(スペーサ)8を形成する。その後、イオン注入法と熱アニールにより不純物拡散層(ソース/ドレイン領域)9を形成し、続いて、CVD法等を用いてシリコン酸化膜からなるセル間絶縁膜10を形成し、さらに、周知の技術を用いて配線層等(図示せず)を形成して、メモリセルを完成させた。
上述の製造方法は、図6のメモリセルM15の場合について説明した。他のメモリセルM11−M14についても、素子分離絶縁膜4の膜種、マスク材101の膜種、エッチングの種類(ドライ、ウエット)、エッチング条件(エッチングガス、エッチング溶液など)などを適宜選ぶことにより、同様の方法で形成できる。また、メモリセルM16−M20についても、CMP条件(ポリッシュ時間など)を適宜選ぶことにより、同様の方法で形成できる。
なお、図9のCMP時において、電極間絶縁膜5の露出表面にディッシングが生じた場合、制御ゲート電極との接触面積が大きくなってカップリング比が増大するという効果が得られる。さらに、素子分離絶縁膜4の露出表面が相対的に後退すると、図12に示すように電極間絶縁膜5の側面が露出し、かつ角部は丸まるので、カップリング比はさらに大きくなる。
また、本実施形態の不揮発性メモリは、浮遊ゲート電極を電荷蓄積層とするものであるが、MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)型不揮発性メモリなどの他の不揮発性メモリにも本実施形態は適用できる。MONOSの場合には、実施形態の浮遊ゲート電極3(電荷蓄積層)をシリコン窒化膜などの電荷蓄積絶縁膜と読み替え、さらに、この電荷蓄積絶縁膜と制御ゲート電極との間に設けられる、いわゆる電荷ブロック絶縁膜として、本実施形態と同様に高誘電率絶縁膜を用いる。
また、本実施形態の不揮発性メモリの電極間絶縁膜5のワード線方向の幅は上に向かって単調に増加しているが、一部分において幅が一定になっていても構わない。
(第2の実施形態)
図13は、第2の実施形態に係る半導体装置を示す断面図であり、具体的には、半導体装置内の不揮発性半導体メモリを構成しているメモリセルアレイ内のビット線方向(チャネル長方向)に隣接するメモリセルを示す断面図である。なお、既出の図と対応する部分には既出の図と同一符号を付してあり、詳細な説明は省略する。
図13は、第2の実施形態に係る半導体装置を示す断面図であり、具体的には、半導体装置内の不揮発性半導体メモリを構成しているメモリセルアレイ内のビット線方向(チャネル長方向)に隣接するメモリセルを示す断面図である。なお、既出の図と対応する部分には既出の図と同一符号を付してあり、詳細な説明は省略する。
上記メモリセルアレイはシリコン基板上に設けられ、ビット線方向に複数のメモリセルがセル間絶縁膜を介して並んだメモリセル列を含む。上記複数のメモリセルの各々は、例えば、図13に示された構成を備えている。
図13のメモリセルM21では、シリコン基板1の表面領域(活性領域)上に設けられたトンネル絶縁膜2と、トンネル絶縁膜2上に設けられた浮遊ゲート電極3と、浮遊ゲート電極3上に設けられた電極間絶縁膜5と、電極間絶縁膜5上に設けられた制御ゲート電極6とを備えている。そして、ビット線方向においては、各メモリセルのトンネル絶縁膜2、浮遊ゲート電極3、電極間絶縁膜5、制御ゲート電極6は、セル間絶縁膜7で隔離されている。
ここで、トンネル絶縁膜2の断面形状は台形になっており、上底(浮遊ゲート電極3との接触面)から下底(基板1との接触面)に向かって広がっている。そして、トンネル絶縁膜2の誘電率はセル間絶縁膜7の誘電率よりも大きくなるように、絶縁膜の材料が選ばれている。例えば、セル間絶縁膜7はシリコン酸化膜などの低誘電率材料からなり、トンネル絶縁膜2はシリコン窒化膜や高誘電体絶縁膜材料からなる。
セル間絶縁膜7またはトンネル絶縁膜2が複数の材料から構成されていても良い。この場合は、トンネル絶縁膜2の膜厚方向(図13の上下方向)の平均誘電率がセル間絶縁膜7の隣接メモリセル間方向(図13の左右方向)の平均誘電率よりも大きくなるように、絶縁膜の材料、膜構造などを設定すれば良い。
不揮発性メモリセルM21によれば、浮遊ゲート電極3の下面から放射状に延びる電気力線(図中、点線で表示)は、高誘電率の領域を通りやすいため、隣接メモリセルの浮遊ゲート電極方向には洩れにくくなり、隣接する浮遊ゲート電極3間の寄生容量を大幅に低減できて、メモリセルのしきい値変動に起因するメモリ誤動作を回避できる。
図14の不揮発性メモリセルM22は、図13の不揮発性メモリセルM21の変形例である。隣接するメモリセルのトンネル絶縁膜5同士の下部が、シリコン基板1の表面で接している。図13の不揮発性メモリセルM21よりも、電気力線(図中、点線で表示)の洩れが抑えられて隣接する浮遊ゲート電極3間の寄生容量を低減できる。
図15の不揮発性メモリセルM23は、図13の不揮発性メモリセルM21の変形例である。トンネル絶縁膜2の側面が、外に凸の曲面などの外側に突出した形状になっている。図14の不揮発性メモリセルM22よりもさらに、電気力線(図中、点線で表示)の洩れが抑えられて隣接する浮遊ゲート電極3間の寄生容量を大幅に低減できる。
さらに、第1の実施形態と同様に、トンネル絶縁膜2は、絶縁膜の幅が下方に向かって増加する上層部分と、隣接するメモリセル同士でつながっている下層部分の二つの部分から構成されていても、本実施形態の効果を得ることが可能である。
図16−図19を用いて、図15の不揮発性メモリセルM23の製造方法を説明する。図16−図19には、ビット線方向(チャネル長方向)の断面図が示されている。
まず、第1の実施形態の図7−図10の工程と同様の方法で、メモリセルを構成する積層構造を形成する。
[図16]
まず、第1の実施形態と同様に、シリコン基板1上に、トンネル絶縁膜2、浮遊ゲート電極となる多結晶シリコン層3、電極間絶縁膜5、制御ゲート電極となる導電層6を順次形成する。素子分離絶縁膜4も形成されるが、図16−図19のビット線方向(チャネル長方向)の断面では素子分離絶縁膜4は見られない。
まず、第1の実施形態と同様に、シリコン基板1上に、トンネル絶縁膜2、浮遊ゲート電極となる多結晶シリコン層3、電極間絶縁膜5、制御ゲート電極となる導電層6を順次形成する。素子分離絶縁膜4も形成されるが、図16−図19のビット線方向(チャネル長方向)の断面では素子分離絶縁膜4は見られない。
[図17]
RIE法により、導電層6、電極間絶縁膜5、多結晶シリコン層3を順次エッチング加工して、浮遊ゲート電極3、制御ゲート電極6を形成する。このとき、浮遊ゲート電極3の幅および間隔は、ともに約50nmとした。
RIE法により、導電層6、電極間絶縁膜5、多結晶シリコン層3を順次エッチング加工して、浮遊ゲート電極3、制御ゲート電極6を形成する。このとき、浮遊ゲート電極3の幅および間隔は、ともに約50nmとした。
[図18]
全面に、CVD法で厚さ30nm程度のシリコン酸化膜を堆積した後、RIE法で上記シリコン酸化膜をエッチングすることで、浮遊ゲート電極3と制御ゲート電極6の側壁部に、図のような形状のシリコン酸化膜103を残す。浮遊ゲート電極3と制御ゲート電極6の上面は露出する。シリコン基板1の表面は露出しない。
全面に、CVD法で厚さ30nm程度のシリコン酸化膜を堆積した後、RIE法で上記シリコン酸化膜をエッチングすることで、浮遊ゲート電極3と制御ゲート電極6の側壁部に、図のような形状のシリコン酸化膜103を残す。浮遊ゲート電極3と制御ゲート電極6の上面は露出する。シリコン基板1の表面は露出しない。
[図19]
RIE法でシリコン酸化膜103をさらにエッチングすることで、シリコン酸窒化膜からなるトンネル絶縁膜102は、図のような形状にすることができる。図19には、シリコン基板1が露出するタイミングでRIE加工をやめ、残存するシリコン酸化膜103を薬液で除去した場合の断面図が示されているが、シリコン酸化膜103は残存させたままでも構わない。
RIE法でシリコン酸化膜103をさらにエッチングすることで、シリコン酸窒化膜からなるトンネル絶縁膜102は、図のような形状にすることができる。図19には、シリコン基板1が露出するタイミングでRIE加工をやめ、残存するシリコン酸化膜103を薬液で除去した場合の断面図が示されているが、シリコン酸化膜103は残存させたままでも構わない。
その後、イオン注入法と熱アニールにより不純物拡散層(ソース/ドレイン領域)9を形成し、続いて、CVD法等を用いてシリコン酸化膜からなるセル間絶縁膜10を形成し、さらに、周知の技術を用いて配線層等(図示せず)を形成して、不揮発性メモリセルを完成させた。
上述の製造方法は、トンネル絶縁膜2の側面が外側に突出した形状になっているメモリセル構造(図15)の場合について説明した。図13や図14のメモリセル構造は、例えば、図17の工程後に、シリコン酸化膜103を形成せずに、RIE条件などを調整し、トンネル絶縁膜2であるシリコン酸化膜をRIE法によりエッチングすることで実現できる。
なお、本発明は、上記実施形態に限定されるものではない。例えば、第1の実施形態の電極間絶縁膜と第2の実施形態のトンネル絶縁膜とを適宜組み合わせても構わない。
また、上記実施形態では、上記不揮発性メモリがNAND型フラッシュメモリである場合を例にあげて説明したが、本発明はNOR型フラッシュメモリにも適用できる。
また、上記実施形態では、半導体基板がシリコン基板である場合を例にあげて説明したが、本発明はSOI基板や活性領域にSiGeが含まれる基板などを用いた場合にも適用できる。
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
1…シリコン基板、2…トンネル絶縁膜、3…浮遊ゲート電極(電荷蓄積層)、4…素子分離絶縁膜(第1の絶縁膜)、5…電極間絶縁膜(第2の絶縁膜)、5a…電極間絶縁膜の下層部分(第2の絶縁膜)、5b…電極間絶縁膜の上層部分(第2の絶縁膜)、6…制御ゲート電極、7…シリコン窒化膜(マスク材)、8…シリコン酸化膜(スペーサ)、9…不純物拡散層(ソース/ドレイン領域)、10…セル間絶縁膜(第1の絶縁膜)、101…マスク材、102…開口部、シリコン酸化膜103。
Claims (5)
- 半導体基板と、
前記半導体基板上に設けられたメモリセルアレイであって、ワード線方向に複数の不揮発性メモリセルが第1の絶縁膜を介して並んだメモリセル列を含み、前記複数の不揮発性メモリセルの各々は、前記半導体基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられ、誘電率が7以上またはシリコン窒化膜の誘電率よりも高い第2の絶縁膜と、前記第2の絶縁膜上に設けられた制御ゲート電極とを備え、前記第2の絶縁膜の前記ワード線方向の幅が、前記電荷蓄積層の上面から該上面と対向する前記制御ゲート電極の対向面に向かって単調に増加し、かつ、前記メモリセル列中の前記ワード線方向に隣接する二つの不揮発性メモリセルの二つの第2の絶縁膜が、前記制御ゲート電極の下面において離れているか、あるいは、前記二つの第2の絶縁膜が、前記制御ゲート電極の前記下面においてつながっている前記メモリセルアレイと
を具備してなり、かつ、前記二つの第2の絶縁膜が、前記制御ゲート電極の前記下面においてつながっている場合、前記ワード線方向において、前記制御ゲート電極は、前記電荷蓄積層の上面よりも幅が広い、前記第2の絶縁膜に対する最接近対向面を有することを特徴とする半導体装置。 - 前記第2の絶縁膜の側面は、外側に突出していることを特徴する請求項1に記載の半導体装置。
- 半導体基板と、
前記半導体基板上に設けられたメモリセルアレイであって、ビット線方向に複数の不揮発性メモリセルが第1の絶縁膜を介して並んだメモリセル列を含み、前記複数の不揮発性メモリセルの各々は、前記半導体基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられ、誘電率が7以上またはシリコン窒化膜の誘電率よりも高い第2の絶縁膜と、前記第2の絶縁膜上に設けられた制御ゲート電極とを備え、前記トンネル絶縁膜の前記ビット線方向の幅が、前記電荷蓄積層との接触面から前記半導体基板との接触面に向かって単調に増加している前記メモリセルアレイと
を具備してなることを特徴とする半導体装置。 - 前記トンネル絶縁膜の側面は、外側に突出していることを特徴する請求項3に記載の半導体装置。
- 前記第1の絶縁膜は、前記複数の不揮発性メモリセルが前記ワード線方向に並んでいる場合には、前記第2の絶縁膜よりも誘電率が低い素子分離絶縁膜であり、前記複数の不揮発性メモリセルが前記ビット線方向に並んでいる場合には、前記第2の絶縁膜よりも誘電率が低いセル間絶縁膜であることを特徴とする請求項1ないし4のいずれか1項に記載の半導体装置。
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Application Number | Priority Date | Filing Date | Title |
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JP2008271226A JP2010103178A (ja) | 2008-10-21 | 2008-10-21 | 半導体装置 |
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2008
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