JP4791976B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法 Download PDFInfo
- Publication number
- JP4791976B2 JP4791976B2 JP2007003749A JP2007003749A JP4791976B2 JP 4791976 B2 JP4791976 B2 JP 4791976B2 JP 2007003749 A JP2007003749 A JP 2007003749A JP 2007003749 A JP2007003749 A JP 2007003749A JP 4791976 B2 JP4791976 B2 JP 4791976B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- conductive layer
- element isolation
- film
- conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
(イ)複数本のメモリセルカラム間において、素子分離絶縁膜により互いに分離され、互いに隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの一部を構成するように半導体基板の表面に、セル部ゲート絶縁膜及び第一導電層を、この第一導電層の上部端面が素子分離絶縁膜の上部端面の位置よりも低くなるように、それぞれ順次積層した構造を実現する工程;
(ロ)比誘電率がシリコン酸化膜より大きい絶縁膜からなる導電層間絶縁膜を、素子分離絶縁膜により互いに分離されるように、第一導電層の頂部上にそれぞれ配置する工程;
(ハ)隣接するメモリセルカラムに共通の配線となるように、第二導電層を底面が素子分離絶縁膜の上部端面に接するように、それぞれのメモリセルカラムの導電層間絶縁膜上に配置する工程。
本発明の第1の実施の形態に係る半導体記憶装置は、図1及び図2に示ように、それぞれ独立して電荷蓄積状態が制御される電荷蓄積層を有するメモリセルトランジスタを列方向に複数個配列して構成したメモリセルカラムを行方向に沿って複数本並列配置したメモリセルアレイを備えるNAND型フラッシュメモリである。図1は図2に示したワード線WL1,WL2,・・・・・,WL32方向に沿った切断面で見た場合の断面図であるので、図2を先に説明する。
(ハ)次に、図4のシリコン窒化膜4の除去後に得られた溝上に、シリコン酸化物よりも比誘電率εrの大きな材料からなる導電層間絶縁膜8aを、図5に示すように、素子分離絶縁膜7の上部端面と第一導電層3の上部端面との段差よりも薄い膜厚で堆積する。導電層間絶縁膜8aは、段差被覆性に優れた方法を用いて、酸化膜換算の膜厚で1nmから30nm程度形成すれば良い。「シリコン酸化物よりも比誘電率εrの大きな材料」については上述した通りであり、単層の高誘電率の絶縁膜、シリコン酸化膜と高誘電率の絶縁膜との複合膜、或いは、シリコン窒化膜等の高誘電率の絶縁膜とシリコン酸化膜との2層以上の種々の組み合わせによる多層構造等が採用可能である。
本発明の第2の実施の形態に係る半導体記憶装置は、図9に示すように、
素子分離絶縁膜7の上部端面と第一導電層3の上部端面との段差部が構成する空間に露出した素子分離絶縁膜7の側壁部が後退しており、段差部が構成する空間の幅が拡大されている。そして、この後退した素子分離絶縁膜7の側壁部と第一導電層3の頂部とに接するように、導電層間絶縁膜8bが、第一導電層3の上部の空間に埋め込まれている。第1の実施の形態に係る半導体記憶装置と同様に、導電層間絶縁膜8bは、素子分離絶縁膜7の上部端面と第一導電層3の上部端面との段差部より薄い膜厚である。このため、導電層間絶縁膜8bの表面と第二導電層10の底面の間には空間が構成され、この空間に補助導電層9が埋め込まれている。他は、第1の実施の形態に係る半導体記憶装置と基本的に同様な構造であるので、重複した説明を省略する。
本発明の第3の実施の形態に係る半導体記憶装置は、図12に示すように、第一導電層3の頂部の形状が、素子分離絶縁膜7の側壁近傍の位置が、第一導電層3の頂部中央部の値より高いなだらかな曲面をなしている点が、
第1及び第2の実施の形態に係る半導体記憶装置とは異なる。そして、この曲面をなす第一導電層3の頂部とに接するように、導電層間絶縁膜8cが、第一導電層3の上部の空間に埋め込まれている。第1及び第2の実施の形態に係る半導体記憶装置と同様に、導電層間絶縁膜8cは、素子分離絶縁膜7の上部端面と第一導電層3の上部端面との段差部より薄い膜厚である。このため、導電層間絶縁膜8cの表面と第二導電層10の底面の間には空間が構成され、この空間に補助導電層9が埋め込まれている。他は、第1及び第2の実施の形態に係る半導体記憶装置と基本的に同様な構造であるので、重複した説明を省略する。
第3のCMPにより、素子分離絶縁膜7上の導電層間絶縁膜8cを完全に除去するので、導電層間絶縁膜8cによる隣接セル間干渉を最小限に抑制することが可能になる。又、補助導電層9の表面に曲面を持たせることにより、補助導電層9が埋め込まれた溝のエッジ付近での導電層間絶縁膜8cの厚膜化を抑制でき、補助導電層9の面積損失を抑制できる。
本発明の第4の実施の形態に係る半導体記憶装置は、図16に示すように、導電層間絶縁膜8dの形状が平行平板形状である点が、第1〜第3の実施の形態に係る半導体記憶装置とは異なる。第1〜第3の実施の形態に係る半導体記憶装置とは異なり、導電層間絶縁膜8dは、素子分離絶縁膜7の上部端面と第一導電層3の上部端面との段差部と同じ膜厚である。このため、第1〜第3の実施の形態に係る半導体記憶装置とは異なり、導電層間絶縁膜8dの表面と第二導電層10の底面の間には空間が構成されず、この空間に埋め込まれる補助導電層9が存在しない。他は、第1〜第3の実施の形態に係る半導体記憶装置と基本的に同様な構造であるので、重複した説明を省略する。
上記のように、本発明は第1乃至第4の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
(イ)先ず、図17に示す素子分離絶縁膜7の上部端面と第一導電層3の上部端面との段差部が構成する空間に露出した多結晶シリコン層(第一導電層)3を塩酸(HCl)や希フッ酸(HF)溶液で洗浄し、多結晶シリコン層(第一導電層)3の表面に、厚さ1nm以下の自然酸化膜を形成する。
第3の実施の形態に係る半導体記憶装置と同様な効果が得られる。
2…セル部ゲート絶縁膜
3…第一導電層
4…エンドポイント膜(シリコン窒化膜)
5…マスク膜(シリコン酸化膜)
6…フォトレジスト
7…素子分離絶縁膜
8a,8b,8c,8d,8e…導電層間絶縁膜
9…補助導電層
10…第二導電層
700…ホストプラットホーム
701…USBホストコネクタ
702…USBホスト制御器
750…ケーブル
750…USBケーブル
800…フラッシュ装置
800…USBフラッシュ装置
801…USBフラッシュ装置コネクタ
802…USBフラッシュ装置制御器
810…制御ライン
811…アドレスデータバス
850…フラッシュメモリモジュール
BL2j-1,BL2j,BL2j+1,・・・・・…ビット線
SGD,SGS…選択ゲート配線
WL1,WL2,・・・・・WL32…ワード線
Claims (12)
- メモリセルトランジスタを列方向に複数個配列して構成したメモリセルカラムを行方向に沿って複数本並列配置したメモリセルアレイを備える半導体記憶装置の製造方法であって、
前記複数本のメモリセルカラム間において、素子分離絶縁膜により互いに分離され、互いに隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの一部を構成するように半導体基板の表面に、セル部ゲート絶縁膜及び第一導電層を、平坦な下部端面及び上部端面を有し、且つ該上部端面の位置が前記素子分離絶縁膜の上部端面の位置よりも低くなるように、それぞれ順次積層した構造を実現する工程と、
前記素子分離絶縁膜の上部端面と前記第一導電層の上部端面との段差部より薄い膜厚で、比誘電率がシリコン酸化膜より大きい絶縁膜からなる導電層間絶縁膜を、前記素子分離絶縁膜により互いに分離されるように、前記第一導電層の頂部上にそれぞれ配置し、更に該頂部から該頂部の両側に連続する前記素子分離絶縁膜の側壁に沿って垂直方向に、前記素子分離絶縁膜の上部端面の位置まで延在させる工程と、
隣接するメモリセルカラムに共通の配線となるように、第二導電層を平坦な上面を有し且つ一様な厚さで、底面が前記素子分離絶縁膜の上部端面及び導電層間絶縁膜の上部端面に接するように、それぞれのメモリセルカラムの前記導電層間絶縁膜上に配置する工程
とを含み、前記導電層間絶縁膜を前記第一導電層の頂部上にそれぞれ配置する工程は、
前記素子分離絶縁膜の上部端面と前記第一導電層の上部端面との段差部が構成する空間に、該段差部より薄い膜厚で前記導電層間絶縁膜を全面に堆積する段階と、
前記導電層間絶縁膜上に補助導電層を全面に堆積する段階と、
前記素子分離絶縁膜の頂部が露出するまで表面の平坦化を行い、前記素子分離絶縁膜の頂部の前記導電層間絶縁膜及び前記補助導電層を除去し、前記段差部が構成する空間に前記補助導電層を埋め込む段階
とを含むことを特徴とする半導体記憶装置の製造方法。 - 前記順次積層した構造を実現する工程と前記導電層間絶縁膜を前記第一導電層の頂部上にそれぞれ配置し、更に前記素子分離絶縁膜の上部端面の位置まで延在させる工程との間に、
前記素子分離絶縁膜の上部端面と前記第一導電層の上部端面との段差部が構成する空間に露出した前記素子分離絶縁膜の側壁部を、等方的なエッチングにより、前記第一導電層の側壁を垂直方向に延長した位置から前記素子分離絶縁膜の内部方向に後退させる工程を更に含むことを特徴とする請求項1に記載の半導体記憶装置の製造方法。 - 前記順次積層した構造を実現する工程は、
半導体基板の表面にセル部ゲート絶縁膜を形成する段階と、
該セル部ゲート絶縁膜上に第一導電層を形成する段階と、
該第一導電膜上に、前記素子分離絶縁膜とエッチング特性が異なるエンドポイント膜を形成する段階と、
該エンドポイント膜上に前記素子分離絶縁膜とエッチング特性が等しいマスク膜を形成する段階と、
前記マスク膜をパターニングし、パターニングされた前記マスク膜を用いて、前記エンドポイント膜、前記第一導電層、前記セル部ゲート絶縁膜及び前記半導体基板の表面の一部をそれぞれ選択的にエッチングし、前記複数本のメモリセルカラムに分離する素子分離溝を形成する段階と、
該素子分離溝に、前記素子分離絶縁膜を埋め込む段階と、
前記エンドポイント膜が露出するまで表面を平坦化する段階と、
前記素子分離絶縁膜とエッチング特性が異なることを利用して、前記エンドポイント膜を選択的に除去する段階
とを含むことを特徴とする請求項1又は2に記載の半導体記憶装置の製造方法。 - メモリセルトランジスタを列方向に複数個配列して構成したメモリセルカラムを行方向に沿って複数本並列配置したメモリセルアレイを備える半導体記憶装置の製造方法であって、
前記複数本のメモリセルカラム間において、素子分離絶縁膜により互いに分離され、互いに隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの一部を構成するように半導体基板の表面に、セル部ゲート絶縁膜及び第一導電層を、該第一導電層の中央部において、該第一導電層の上部端面の位置が前記素子分離絶縁膜の上部端面の位置よりも低くなるように、且つ前記第一導電層の両側において、前記第一導電層の上部端面の前記素子分離絶縁膜の側壁近傍における位置が、前記第一導電層の頂部中央部の値より高い曲面をなすように、それぞれ順次積層した構造を実現する工程と、
前記曲面の形状による前記第一導電層の中央部と両側との段差部の深さより薄い膜厚で、比誘電率がシリコン酸化膜より大きい絶縁膜からなる導電層間絶縁膜を、前記素子分離絶縁膜により互いに分離されるように、前記第一導電層の頂部上にそれぞれ配置する工程と、
隣接するメモリセルカラムに共通の配線となるように、第二導電層を底面が前記素子分離絶縁膜の上部端面及び導電層間絶縁膜の上部端面に接するように、それぞれのメモリセルカラムの前記導電層間絶縁膜上に配置する工程
とを含み、前記導電層間絶縁膜を前記第一導電層の頂部上にそれぞれ配置する工程は、
前記段差部の深さより薄い膜厚で前記導電層間絶縁膜を全面に堆積する段階と、
前記導電層間絶縁膜上に補助導電層を全面に堆積する段階と、
前記素子分離絶縁膜の頂部が露出するまで表面の平坦化を行い、前記素子分離絶縁膜の頂部の前記導電層間絶縁膜及び前記補助導電層を除去し、前記段差部が構成する空間に前記補助導電層を埋め込む段階
とを含むことを特徴とする半導体記憶装置の製造方法。 - 前記順次積層した構造を実現する工程は、
半導体基板の表面にセル部ゲート絶縁膜を形成する段階と、
該セル部ゲート絶縁膜上に第一導電層を形成する段階と、
該第一導電膜上に、前記素子分離絶縁膜とエッチング特性が異なるエンドポイント膜を形成する段階と、
該エンドポイント膜上に前記素子分離絶縁膜とエッチング特性が等しいマスク膜を形成する段階と、
前記マスク膜をパターニングし、パターニングされた前記マスク膜を用いて、前記エンドポイント膜、前記第一導電層、前記セル部ゲート絶縁膜及び前記半導体基板の表面の一部をそれぞれ選択的にエッチングし、前記複数本のメモリセルカラムに分離する素子分離溝を形成する段階と、
該素子分離溝に、前記素子分離絶縁膜を埋め込む段階と、
前記エンドポイント膜が露出するまで表面を平坦化する段階と、
前記素子分離絶縁膜とエッチング特性が異なることを利用して、前記エンドポイント膜を選択的に除去する段階
とを含むことを特徴とする請求項4記載の半導体記憶装置の製造方法。 - 前記エンドポイント膜を選択的に除去する段階の後、
前記素子分離絶縁膜の一部を前記第一導電膜が露出するまで除去し、表面を平坦化する段階と、
露出した前記第一導電層の頂部の一部を、前記第一導電層の頂部の前記素子分離絶縁膜の側壁近傍の位置が、前記第一導電層の頂部中央部の値より高い曲面をなすように除去する段階
とを更に含むことを特徴とする請求項5記載の半導体記憶装置の製造方法。 - 前記導電層間絶縁膜を前記第一導電層の頂部上にそれぞれ配置する工程は、
前記素子分離絶縁膜の上部端面と前記第一導電層の上部端面との段差部が構成する空間に、前記導電層間絶縁膜が形成されるよう全面に堆積する段階と、
前記素子分離絶縁膜の頂部が露出するまで表面の平坦化を行い、前記素子分離絶縁膜の頂部の前記導電層間絶縁膜を除去する段階
とを含むことを特徴とする請求項1〜6のいずれか1項に記載の半導体記憶装置の製造方法。 - 前記導電層間絶縁膜を前記第一導電層の頂部上にそれぞれ配置する工程は、
CVD炉内でガスエッチングし、前記第一導電層の表面に形成された自然酸化膜を除去する段階と、
大気に晒すことなく、前記CVD炉内と同一炉内で、連続的に、前記自然酸化膜が除去された前記第一導電層の表面に、前記導電層間絶縁膜を選択的に形成する段階
とを含むことを特徴とする請求項1〜6のいずれか1項に記載の半導体記憶装置の製造方法。 - 前記導電層間絶縁膜を選択的に形成する段階は、700℃以下、500℃以上で実施することを特徴とする請求項8記載の半導体記憶装置の製造方法。
- 前記導電層間絶縁膜を選択的に形成する段階は、シリコンのハロゲン化物のガスをソースガスとして用いたCVDであることを特徴とする請求項8又は9記載の半導体記憶装置の製造方法。
- 前記シリコンのハロゲン化物は、塩素化合物であることを特徴とする請求項10記載の半導体記憶装置の製造方法。
- 前記シリコンのハロゲン化物は、トリクロルシラン又はテトラクロルシランであることを特徴とする請求項10記載の半導体記憶装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007003749A JP4791976B2 (ja) | 2007-01-11 | 2007-01-11 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007003749A JP4791976B2 (ja) | 2007-01-11 | 2007-01-11 | 半導体記憶装置の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003192495A Division JP3923926B2 (ja) | 2003-07-04 | 2003-07-04 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007096358A JP2007096358A (ja) | 2007-04-12 |
JP4791976B2 true JP4791976B2 (ja) | 2011-10-12 |
Family
ID=37981581
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007003749A Expired - Fee Related JP4791976B2 (ja) | 2007-01-11 | 2007-01-11 | 半導体記憶装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4791976B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5793525B2 (ja) * | 2013-03-08 | 2015-10-14 | 株式会社東芝 | 不揮発性半導体記憶装置 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09134973A (ja) * | 1995-11-07 | 1997-05-20 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP3611445B2 (ja) * | 1997-04-17 | 2005-01-19 | 松下電器産業株式会社 | 半導体装置の製造方法 |
JPH11265950A (ja) * | 1998-03-17 | 1999-09-28 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置 |
JP4131896B2 (ja) * | 2000-03-31 | 2008-08-13 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
JP2001168215A (ja) * | 1999-12-08 | 2001-06-22 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
JP2002076308A (ja) * | 2000-08-31 | 2002-03-15 | Fujitsu Ltd | 半導体装置およびその製造方法 |
JP3770811B2 (ja) * | 2001-06-18 | 2006-04-26 | シャープ株式会社 | 不揮発性記憶装置及びその製造方法 |
-
2007
- 2007-01-11 JP JP2007003749A patent/JP4791976B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2007096358A (ja) | 2007-04-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4237561B2 (ja) | 半導体記憶装置及びその製造方法 | |
KR100658027B1 (ko) | 비휘발성 반도체 메모리 및 그 제조 방법 | |
KR102629347B1 (ko) | 반도체 장치 및 그 제조 방법 | |
US7183615B2 (en) | Nonvolatile semiconductor memory and manufacturing method for the same | |
US7679127B2 (en) | Semiconductor device and method of manufacturing the same | |
KR20120122673A (ko) | 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법 | |
US20210280598A1 (en) | Memory device | |
US8829644B2 (en) | Nonvolatile memory device and method of manufacturing the same | |
KR20110129079A (ko) | 비휘발성 메모리 소자 및 이의 제조방법 | |
JP3923926B2 (ja) | 半導体記憶装置 | |
US8466506B2 (en) | Nonvolatile semiconductor memory device and method of manufacturing the same | |
JP2009267208A (ja) | 半導体装置及びその製造方法 | |
TW202213733A (zh) | 積體總成及形成積體總成之方法 | |
US20200303390A1 (en) | Three-dimensional semiconductor memory device | |
US7026683B2 (en) | Nonvolatile semiconductor memory device having grooves isolating the floating electrodes of memory cells and method of manufacturing the nonvolatile semiconductor memory device | |
JP4791976B2 (ja) | 半導体記憶装置の製造方法 | |
JP2005286155A (ja) | 半導体記憶装置及び半導体記憶装置の製造方法 | |
US7960799B2 (en) | Semiconductor device and method for manufacturing the same | |
US20100190337A1 (en) | Method of Forming Metal Wirings of Semiconductor Device | |
TWI747150B (zh) | 記憶體裝置 | |
JP2010021237A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
KR20080039070A (ko) | 플래시 메모리 소자 제조방법 | |
JP2009283865A (ja) | 不揮発性半導体記憶装置の製造方法 | |
JP2010103178A (ja) | 半導体装置 | |
KR20090036977A (ko) | 플래시 메모리소자의 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070111 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101202 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110104 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110307 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110405 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110603 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110628 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110722 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140729 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |