CN114080699A - 具有分裂的支柱架构的存储器装置 - Google Patents

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Abstract

本发明描述用于具有分裂支柱架构的存储器装置的方法、系统及装置。一种存储器装置可包含衬底，其经布置有呈图案的导电接点及穿过导电及绝缘材料的交替层的开口，这可减小所述开口之间的间隔，同时维持电介质厚度以使电压持续被施加于阵列。在蚀刻材料之后，可于沟槽中沉积绝缘材料。所述绝缘材料的部分可被移除以形成其中沉积单元材料的开口。导电支柱可垂直于所述导电材料的平面及所述衬底延伸，且耦合到导电接点。所述导电支柱及所述单元材料可被划分以形成第一存储组件及第二存储组件及第一支柱及第二支柱。

Description

具有分裂的支柱架构的存储器装置
交叉参考
本专利申请案主张福莱顿(Fratin)等人在2019年7月2日申请的标题为“具有分裂的支柱架构的存储器装置(MEMORY DEVICE WITH A SPLIT PILLAR ARCHITECTURE)”的第16/460,884号美国专利申请案的优先权，所述申请案让与本申请案的受让人且其全部内容以引用的方式明确并入本文中。
背景技术
下文大体上涉及一种包含至少一个存储器装置的系统，且更具体来说，下文涉及一种具有分裂支柱架构的存储器装置。
存储器装置广泛用于在例如计算机、无线通信装置、相机、数字显示器及其类似者的各种电子装置中存储信息。通过编程存储器装置的不同状态来存储信息。举例来说，二进制装置最常存储两种状态中的一者，通常由逻辑1或逻辑0表示。在其它装置中，可存储两种以上状态。为存取所存储的信息，装置的组件可读取或感测存储器装置中的至少一种存储状态。为存储信息，装置的组件可在存储器装置中写入或编程状态。
存在各种类型的存储器装置，其包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、快闪存储器、相变存储器(PCM)、其它基于硫属化物的存储器等等。存储器装置可为易失性或非易失性的。
一般来说，改进存储器装置可包含提高存储器单元密度、提高读取/写入速度、提高可靠性、增加数据保存、减少功耗或降低制造成本及其它度量。可期望使用三维垂直架构来节省存储器阵列的空间、提高存储器单元密度或降低存储器阵列的总功率使用的解决方案。
附图说明
图1说明根据本文中所公开的实例的支持具有分裂支柱架构的存储器装置的存储器阵列的实例。
图2A到2C说明根据本文中所公开的实例的支持具有分裂支柱架构的存储器装置的实例存储器阵列的各种视图。
图3A到3E说明根据本文中所公开的实例的支持具有分裂支柱架构的存储器装置的实例存储器阵列的各种视图。
图4A到4G说明根据本文中所公开的实例的支持具有分裂支柱架构的存储器装置的实例存储器阵列的各种视图。
图5A到5E说明根据本文中所公开的实例的支持具有分裂支柱架构的存储器装置的实例存储器阵列的各种视图。
图6A及6B说明根据本文中所公开的实例的支持具有分裂支柱架构的存储器装置的实例存储器阵列的各种视图。
图7A及7B说明根据本文中所公开的实例的支持具有分裂支柱架构的存储器装置的实例存储器阵列的各种视图。
图8到11展示说明根据本文中所公开的实例的支持具有分裂支柱架构的存储器装置的一或若干方法的流程图。
具体实施方式
本公开涉及一种具有分裂支柱架构的存储器装置及其处理方法。存储器装置可包含导电接点及穿过导电材料及绝缘材料的交替层的开口的布置，其可减小存储器单元之间的间隔，同时维持电介质厚度以使电压持续施加于存储器装置的存储器阵列。
在一些实例中，存储器装置可包含衬底，其具有以图案(例如几何图案)布置的多个接点及形成于衬底上的第一绝缘材料(例如电介质材料)。导电材料的多个平面可由第二绝缘材料(例如电介质材料)彼此分离且形成于衬底材料上。导电材料的平面可为字线的实例。
在存储器装置的制造期间，可以使奇数及偶数字线平面分离以产生“梳状”结构(例如看起来像具有指及指之间的空间的工具的结构)的形状形成沟槽。沟槽可为任何几何形状配置且包含以固定距离面向彼此的梳的指的奇数及偶数群组。在一些实例中，沟槽可以蛇形形状形成。沟槽可将导电材料的每一平面分成两个区段或两个板。每一导电材料板可为字线板的实例。在一些实例中，在沟槽内部，可以使得电介质材料及导电材料形成多个凹槽的方式蚀刻导电材料的平面，其中每一凹槽可经配置以接收存储元件材料(例如硫属化物材料)。牺牲层(例如保形材料)可沉积于沟槽中，且在一些情况中，牺牲层填充凹槽。绝缘材料可沉积于牺牲层的顶部上的沟槽中。牺牲层及绝缘层可形成蛇形形状。在一些实例中，可考虑沟槽的其它几何配置。
可移除牺牲层及绝缘材料的部分以形成第一开口。第一开口可暴露衬底的部分、多个导电接点及导电材料及电介质材料的部分。存储元件材料(例如硫属化物材料)可沉积于第一开口中。存储元件材料可填充由电介质材料及导电材料形成的凹槽。可从第一开口部分移除存储元件材料，使得凹槽中的存储元件材料保留。
导电支柱可形成于包含凹槽中的存储元件材料的第一开口中。导电支柱可为数字线的实例。导电支柱可经布置以延伸(例如大体上垂直)到导电材料的平面及衬底。每一导电支柱可与不同导电接点耦合。支柱可由势垒材料及导电材料形成。
可移除存储元件材料及导电支柱的部分以形成第二开口。第二开口可将凹槽中的每一存储元件材料分成第一存储元件组件及第二存储元件组件。第二开口可进一步将每一支柱分成第一支柱及第二支柱。在一些情况中，第一支柱及第二支柱中的每一者可与衬底上的不同导电接点耦合。在一些其它情况中，第一支柱中的每一者可与衬底上的不同导电接点耦合且第二支柱中的每一者可与形成于第一衬底上方的第二衬底上的不同导电接点耦合。
存储器阵列及制造方法的此类配置可允许相对于先前解决方案提高存储器单元密度。每一存储器单元(例如存储元件材料)可凹入第一支柱或第二支柱的相对侧内部以确保单元隔离。此配置可允许相对于一些先前解决方案收紧单元厚度及尺寸的控制。与导电支柱相交的导电材料的每一平面可形成由平面中的第一字线板及平面中的第二字线板寻址的两个存储器单元。每一第一支柱及第二支柱对可形成分别由第一支柱及第二支柱寻址的两个存储器单元。每一支柱可由定位于存储器阵列的底部或顶部处的晶体管解码。晶体管可为以规则矩阵形成的数字线选择器的实例。
首先，在参考图1所描述的存储器阵列的背景中描述本公开的特征。在参考图2A到7B所描述的工艺步骤期间的实例存储器阵列的不同视图的背景中描述本公开的特征。由参考图8到11所描述的流程图进一步说明及参考所述流程图描述本公开的这些及其它特征，所述流程图涉及具有分裂支柱架构的存储器装置。
图1说明根据本文中所公开的实例的支持具有分裂支柱架构的存储器装置的存储器阵列100(例如三维(3D)存储器阵列)的实例。存储器阵列100可包含定位于衬底104上方的存储器单元的第一阵列或层板105及第一阵列或层板105的顶部上的存储器单元的第二阵列或层板108。
存储器阵列100可包含字线110及数字线115。第一层板105及第二层板108的存储器单元各自可具有一或多个自选择存储器单元。尽管图1中所包含的一些元件由数字指示符标记，其它对应元件未标记，但其为相同的或应被理解为类似的。
存储器单元的堆叠可包含第一电介质材料120、存储元件材料125(例如硫属化物材料)、第二电介质材料130、存储元件材料135(例如硫属化物材料)及第三电介质材料140。在一些实例中，第一层板105及第二层板108的自选择存储器单元可具有共同导线，使得每一层板105及108的对应自选择存储器单元可共享数字线115或字线110。
在一些实例中，可通过向存储器单元提供电脉冲来编程单元，存储器单元可包含存储器存储元件。可经由第一存取线(例如字线110)或第二存取线(例如数字线115)或其组合提供脉冲。在一些情况中，在提供脉冲之后，离子可在存储器存储元件内迁移，其取决于存储器单元的极性。因此，相对于存储器存储元件的第一侧或第二侧的离子浓度可至少部分基于第一存取线与第二存取线之间的电压的极性。在一些情况中，不对称成形存储器存储元件可引起离子在具有更大面积的元件的部分处更聚集。存储器存储元件的某些部分可具有比存储器存储元件的其它高的电阻率且因这可导致比存储器存储元件的其它部分高的阈值电压。离子迁移的此描述表示用于实现本文中所描述的结果的自选择存储器单元的机构的实例。机构的此实例不应被视为限制。本公开还包含用于实现本文中所描述的结果的自选择存储器单元的机构的其它实例。
在一些情况中，存储器阵列100的架构可称为交叉点架构，其中存储器单元形成于字线110与数字线115之间的拓扑交叉点处。此交叉点架构可以比其它存储器架构低的生产成本提供相对较高密度数据存储。举例来说，交叉点架构可包含具有比其它架构减小的面积且因而具有比其它架构有所提高的存储器单元密度的存储器单元。
尽管图1的实例展示两个存储器层板105及108，但其它配置是可能的。在一些实例中，可在衬底104上方构造自选择存储器单元的单个存储器层板，其可称为二维存储器。在一些实例中，可在三维交叉点架构中以类似方式配置存储器单元的三个或四个存储器层板。
存储器阵列100可包含具有以网格或交错图案布置的多个接点的衬底104。在一些情况中，多个接点可延伸穿过衬底104而与存储器阵列100的存取线耦合。存储器阵列100可包含额外衬底104(例如，定位于两个层板105及108上方)。额外衬底104可具有多个接点(例如延伸穿过衬底104)且与存储器阵列100的存取线耦合。
存储器阵列100可包含由形成于衬底材料上的第一绝缘材料上的第二绝缘材料彼此分离的导电材料的多个平面。导电材料的多个平面中的每一者可包含形成于其内的多个凹槽。多个平面(例如对应于相同层板(例如存储器层板105、存储器层板108)上的一或多个字线110的字线板)可由替换工艺通过使用在堆叠沉积工艺步骤期间蚀刻的牺牲层(例如保形层)、在单元界定之后移除保形层及用更导电材料替换保形层来获得。
绝缘材料可形成穿过第二绝缘材料及导电材料的蛇形形状。多个导电支柱可形成于开口中以大体上垂直于导电材料的多个平面及衬底104延伸。多个导电支柱可经分成多个支柱对。支柱对中的每一支柱可耦合到导电接点中的不同者。在一些情况中，支柱对中的每一支柱可耦合到衬底104上的导电接点。另外或替代地，每一对支柱中的一个支柱可耦合到衬底104上的导电接点且每一对支柱的另一支柱可耦合到不同衬底104上的导电接点(例如，定位于存储器层板105及108上方)。
在一些实例中，存储器层板105及108可包含经配置以存储逻辑状态的硫属化物材料。举例来说，存储器层板105及108的存储器单元可为自选择存储器单元的实例。硫属化物材料可形成于多个凹槽中，使得多个凹槽中的每一相应者中的硫属化物材料至少部分与多对支柱中的一个支柱接触。
图2A说明根据本文中所公开的实例的实例存储器阵列200-a的仰视图。存储器阵列200-a可包含形成于衬底104-a中的多个导电接点235，其延伸穿过衬底104-a而与存储器阵列100的存取线耦合。衬底104可为电介质材料，例如电介质膜。
多个导电接点235中的单个导电接点235可经配置以耦合任何单个垂直支柱与晶体管。举例来说，导电接点235-a可将一对支柱的第一支柱(例如对应于数字线)耦合到晶体管且接点235-b可将支柱对的第二支柱耦合到晶体管。接点235-c及235-d可每一将第二对支柱中的一个支柱耦合到晶体管。多个导电接点235可以网格图案布置。在一些实例中，多个导电接点235中的相应者可由高达八个其它导电接点235包围。在一些实例中，多个导电接点235可以交错图案或六边形图案布置。举例来说，多个导电接点235中的相应者可由高达六个其它导电接点235包围。
图2B说明根据本文中所公开的实例的实例存储器阵列200-b的仰视图。存储器阵列200-b可包含定位于存储器阵列200-b的顶部上的第二衬底104。举例来说，第二衬底104可定位于存储器阵列200-b的一或多个存储器层板的相对侧上。每一衬底(例如衬底104-b及第二衬底)可包含形成于衬底104-b中的多个导电接点235，其延伸穿过衬底104而与存储器阵列100的存取线耦合。
多个导电接点235中的单个导电接点235可经配置以耦合任何单个垂直支柱与晶体管。举例来说，导电接点235-e可将一对支柱的第一支柱(例如对应于数字线)耦合到晶体管。第二衬底上的第二导电接点235可将支柱对的第二支柱耦合到晶体管。第二衬底上的接点235-f及第四导电接点可每一将第二对支柱中的一个支柱耦合到晶体管。多个导电接点235可以网格图案布置。在一些实例中，多个导电接点235中的相应者可由高达八个其它导电接点235包围。在一些实例中，多个导电接点235可以交错图案或六边形图案布置。举例来说，多个导电接点235中的相应者可由高达六个其它导电接点235包围。
图2C说明根据本文中所公开的实例的实例存储器阵列200-c的侧视图。存储器阵列200-c可包含可形成于衬底104-c中的多个导电接点235。存储器阵列200-c还可包含绝缘材料240的多个堆叠平面及材料245的多个堆叠平面(例如字线平面或字线板)。材料245的堆叠平面可由绝缘材料240的多个平面在z方向上彼此分离(例如垂直分离)。举例来说，第二绝缘材料240的第一平面(例如底部平面)可形成(例如沉积)于衬底104-c的平面上，接着，材料245的平面可形成于第二绝缘材料240的第一平面上。在一些实例中，第一绝缘材料240的层可沉积于衬底104-c上。在一些实例中，材料245可为导电碳层或与活性材料兼容的其它导电层。在一些实例中，材料245可包含由活性材料通过保护势垒分离的导电层。材料245可经配置以用作至少一个字线板。在一些其它实例中，材料245可包含第二绝缘材料(例如，不同于绝缘材料240)。在一些实例中，材料245及绝缘材料240形成多个层，例如交替层。
第二绝缘材料240的额外平面可以交替方式形成于材料245上，如图2C中所说明。第二绝缘材料240可为电介质材料，例如电介质膜或层。在一些实例中，第二绝缘材料240及衬底104-c可为相同类型的绝缘材料。本文中所公开的绝缘材料的实例包含(但不限于)电介质材料，例如氧化硅。
材料245的多个平面中的每一相应者可处于(例如形成)存储器阵列200-c的不同层级。形成存储器单元的材料的个别平面可称为3D存储器阵列200-b的层板。在一些例子中，材料245可为导电材料。此处，材料245可包括金属(或半金属)材料或半导体材料(例如掺杂多晶硅材料)(例如，由所述金属(或半金属)材料或所述半导体材料形成)。在一些实例中，材料245可为导电碳的平面。在一些其它例子中，材料245可为牺牲绝缘材料。此处，存储器阵列200-c可包含牺牲绝缘材料245的一组堆叠平面及绝缘材料240的一组堆叠平面。牺牲绝缘材料245可为不同于绝缘材料240的材料(例如，分别为氧化物材料及氮化物材料)。在图2C中所说明的工艺步骤之后的工艺步骤期间，可移除牺牲绝缘材料245且由导电材料(例如导电碳层或与活性材料兼容的其它导电层)替换牺牲绝缘材料245。
图2C中展示材料245的六个平面及第二绝缘材料240的七个平面。第二绝缘材料240的第七平面可为存储器阵列200-c的最上层。材料245及第二绝缘材料240的平面数量不限于图2C中所说明的数量。材料245及第二绝缘材料240可布置成多于六个层板或少于六个层板。
图3A到3E说明根据本文中所公开的实例的可经执行以形成堆叠存储器装置的一系列步骤或工艺期间的实例存储器阵列200-c、200-d、200-e及200-f的各种视图。具体来说，图3A到3E中展示形成偶数及奇数字线平面的工艺。
图3A说明实例存储器阵列200-c的俯视图，其可为形成沟槽350之后的图2C中所说明的存储器阵列200-b的实例。图3B说明图3A中所说明的工艺步骤之后的工艺步骤期间的沿截面线A-A'的实例存储器阵列200-d的横截面图。图3C说明图3B中所说明的工艺步骤之后的工艺步骤期间的沿截面线A-A'的实例存储器阵列200-e的横截面图。图3D说明图3C中所说明的工艺步骤之后的工艺步骤期间的沿截面线A-A'的实例3D存储器阵列200-f的横截面图。图3E说明图3C中所说明的工艺步骤之后的工艺步骤期间的截面线B-B'的实例3D存储器阵列200-f的俯视图。图3A到3E说明可经执行以形成堆叠存储器装置的一系列步骤或工艺。
图3A说明穿过存储器阵列200-c的材料245(例如图3B中所展示的导电材料、绝缘材料)及第二绝缘材料240(如图3B中所展示)的交替平面形成沟槽350。沟槽350可在沟槽350的底部处暴露衬底104及导电接点235(如先前图2A到2C中所展示)。
沟槽350可从顶部蚀刻到底部且以蛇形形状蚀刻。举例来说，沟槽350可在第一方向上(例如从左到右)穿过一行导电接点235且接着在与第一方向相反的第二方向上(例如从右到左)穿过相邻列导电接点235。参考图3A的实例，沟槽350从左到右穿过第一行导电接点235，接着“转向”而从右到左穿过下一(第二)行导电接点235(相邻于第一行)。沟槽350再次“转向”而从左到右穿过下一(第三)行导电接点235(相邻于第二行)。沟槽350再次“转向”而从右到左穿过下一(第四)行导电接点235(相邻于第三行)且接着再次“转向”而从左到右穿过图3A的底部处的下一(第五)行导电接点235(相邻于第四行)。
沟槽350可将材料245的每一平面分叉成至少两个部分：第一部分308及第二部分309。材料245的平面的每一部分可为层板的不同存取线(例如偶数字线或奇数字线)。举例来说，第一部分308可为3D存储器阵列200-c的层板的第一存取线且第二部分309可为3D存储器阵列200-c的相同层板的第二存取线。可基于所使用的电极的电阻率及由所请求的电流传递电平界定形成偶数或奇数平面的指的延伸部。具体来说，可取决于存储器单元所要的厚度来界定凹槽的深度。在一些情况中，材料245可为用于不同存取线的导电材料。另外或替代地，材料245可为牺牲绝缘材料，其可在图3A中所说明的工艺步骤之后的工艺步骤期间由用于不同存取线的导电材料替换。
图3B说明在存储器阵列200-d的平面中的每一者中的材料245中形成多个凹槽315。举例来说，可以各向同性方式执行选择性蚀刻操作以在沟槽350的侧壁390及391中形成多个凹槽315。在一些实例中，沟槽350包含与第二侧壁391间隔开的第一侧壁390，其中由第一绝缘材料240形成的第一侧壁390的第一部分392与由第一绝缘材料240形成的第二侧壁391的第一部分393间隔开第一距离。由第一材料245形成的第一侧壁390的第二部分394可与由第一材料245形成的第二侧壁391的第二部分395间隔开大于第一距离的第二距离。在一些实例中，由第一材料245形成的沟槽350的侧壁390及391的部分相对于由第一绝缘材料240形成的沟槽350的侧壁390及391的部分凹入。
蚀刻操作可包含一或多个垂直蚀刻工艺(例如各向异性蚀刻工艺或干式蚀刻工艺或其组合)或水平蚀刻工艺(例如各向同性蚀刻工艺)或其组合。举例来说，可执行垂直蚀刻工艺以垂直蚀刻沟槽350，且可使用水平蚀刻工艺以在至少一个材料245中形成至少一个凹槽315。蚀刻参数可经选择使得材料245(例如)比第二绝缘材料240更快被蚀刻。在一些情况中，沟槽350可为垂直的。在一些其它情况中，沟槽350可包含倾斜侧壁(例如大体上垂直)。举例来说，沟槽350可为V形沟槽，使得沟槽350在沟槽350的顶部部分处宽于沟槽350的底部部分。此处，侧壁390及391可比第二部分394及395处的侧壁390及391更彼此分开。
图3C说明形成保形材料320(例如牺牲材料或牺牲层)。保形材料320可被沉积到存储器阵列200-e的沟槽350中。保形材料320可为通过保形地沉积保形材料320来形成于凹槽315中(如图3B中所展示)。保形材料320接触每一沟槽350的第一侧壁390、第二侧壁391及底壁395。尽管图3C展示保形材料320可为在多个凹槽315中形成保形材料320期间形成于沟槽350的侧壁上(例如，在面向沟槽350的不同层中的第二绝缘材料240及材料245的表面上)，但实例不限于此。举例来说，在一些情况中，保形材料320可被局限于不同层中的材料245中的多个凹槽315中。在一些情况中，保形材料320可称为保形层或牺牲层。
在一些情况中，可在形成保形材料320之后执行蚀刻操作。在蚀刻操作中，可蚀刻保形材料320以形成开口或沟槽350。蚀刻操作可导致保形材料320的表面(例如面向沟槽350的表面)与第二绝缘材料240的表面(例如面向沟槽350的表面)间隔开。在一些情况中，蚀刻操作可导致保形材料320的表面(例如面向沟槽350的表面)与第二绝缘材料240的表面(例如面向沟槽350的表面)大致共面，且借此形成沟槽的连续侧壁。本文中所描述的蚀刻操作可为垂直蚀刻工艺(例如各向异性蚀刻工艺，或干式蚀刻工艺，或其组合)或水平蚀刻工艺(例如各向同性蚀刻工艺)。举例来说，可执行垂直蚀刻工艺以垂直蚀刻沟槽350，且可使用水平蚀刻工艺以在第一材料245中形成至少一个凹槽。
图3D说明在存储器阵列200-f的保形材料320的顶部上的沟槽350中沉积电介质材料318。电介质材料318可接触保形材料320。电介质材料318及保形材料320可一起填充沟槽350。在一些情况中，电介质材料318可为绝缘材料的实例。在一些实例中，可选择性回蚀保形材料320以形成与电介质材料318共面的表面。可取决于所要厚度来界定凹入的深度。
图3E说明根据本文中所公开的实例的沉积电介质材料318(如图3D中所展示)之后的实例存储器阵列200-f的俯视图。图3E说明沿图3D中所说明的截面线B-B'的存储器阵列200-f的横截面图。在图3E中，经形成于沟槽350中的保形材料320及电介质材料318将材料245的每一平面分叉成第一部分308及第二部分309。
图4A到4G说明根据本文中所公开的实例的可经执行以形成堆叠存储器装置的一系列步骤或工艺期间的实例存储器阵列200-g、200-h、200-i、200-j及200-k的各种视图。具体来说，图4A到4G说明用于形成图3D及3E中所说明的存储器阵列200-f中的存储器单元的工艺。
图4A说明存储器阵列200-g的俯视图，其可为形成开口360之后的图3E中所说明的存储器阵列200-f的实例。图4B说明图4A中所说明的工艺步骤之后的工艺步骤期间的沿截面线A-A'的实例存储器阵列200-h的横截面图。图4C说明图4B中所说明的工艺步骤之后的工艺步骤期间的沿截面线A-A'的实例存储器阵列200-i的横截面图。图4D说明图4C中所说明的工艺步骤之后的工艺步骤期间的沿截面线A-A'的实例存储器阵列200-j的横截面图。图4E说明图4C中所说明的工艺步骤之后的工艺步骤期间的截面线B-B'的实例存储器阵列200-j的俯视图。图4F说明图4E中所说明的工艺步骤之后的工艺步骤期间的截面线B-B'的实例存储器阵列200-k的俯视图。图4G说明图4F中所说明的工艺步骤之后的工艺步骤期间的截面线B-B'的实例存储器阵列200-l的俯视图。
图4A说明通过存储器阵列200-g的材料245的平面中的任一者的俯视图。可通过蚀除电介质材料318及/或保形材料320的一部分来形成沟槽350中的多个开口360。开口360希望与多个接点235对准定位，使得形成开口360暴露延伸穿过衬底104(如图4B中所展示)的多个接点235(如图4B中所展示)的至少一部分。蚀刻工艺可为垂直蚀刻工艺。在一些实例中，蚀刻操作可不蚀除保形材料320的所有部分，例如在不形成多个开口360的位置。
图4B说明根据本文中所公开的实例的实例存储器阵列200-h的横截面图。如图4B中所展示，可在平面中的每一者中的材料245中形成多个凹槽315。举例来说，可执行选择性蚀刻操作以按完全或部分各向同性方式形成多个凹槽315。蚀刻化学物可经选择以选择性到达材料245。可通过在沟槽350中形成开口360来暴露接点235。
图4C说明根据本文中所公开的实例的实例存储器阵列200-i的横截面图。如图4C中所展示，可通过将存储元件材料465保形地沉积到沟槽350中来形成多个凹槽315中的存储元件材料465。存储元件材料465可经沉积以接触通过蚀刻保形材料320所暴露的沟槽350的侧壁390及391及底壁395。当存储元件材料465接触沟槽350的底壁395时，存储元件材料465覆盖暴露接点235。
存储元件材料465的尺寸可基于存储器阵列200-i的其它组件的尺寸。举例来说，可通过沉积材料245及/或绝缘材料240的较厚或较薄层来控制存储元件材料465的高度。在另一实例中，可通过蚀刻较长或较短凹槽(例如参考图4B所描述的凹槽315)来控制存储元件材料465的深度。通过控制存储器阵列200-i的其它组件的尺寸，可根据与存储器阵列200-i相关联的存储器单元的所要尺寸来控制存储元件材料465的尺寸。
存储元件材料465可为可用作自选择存储元件材料(例如可用作选择装置及存储元件两者的材料)的硫属化物材料(例如硫属化物合金及/或玻璃)的实例。举例来说，存储元件材料465可响应于施加电压(例如编程脉冲)。针对小于阈值电压的施加电压，存储元件材料465可保持非导电状态(例如“切断”状态)。替代地，响应于大于阈值电压的施加电压，存储元件材料465可进入导电状态(例如“接通”状态)。
图4D说明根据本文中所公开的实例的实例存储器阵列200-j的横截面图。可在形成存储元件材料465之后执行蚀刻操作，使得存储元件材料465的表面(例如面向沟槽350的表面)与第二绝缘材料240的表面(例如面向沟槽350的表面)大致共面，如图4D中所说明。蚀刻存储元件材料465可形成连续侧壁且移除存储元件材料465的顶层466(如图4C中所展示)，借此在凹槽中形成存储元件材料465的单元。在每一凹槽中，存储元件材料465的每一单元可接触单个材料245(例如定位成相邻于存储元件材料465的单元的单个材料245)及至少两个电介质层(例如定位于存储元件材料465的单元的顶部上及存储元件材料465的单元的底部上的顶部电介质层及底部电介质层)，如图4D中所展示。蚀刻存储元件材料465可提供其中存储元件材料465彼此分离的配置。蚀刻存储元件材料465还可暴露衬底104中的接点235。在一些实例中，牺牲材料的部分可定位于存储元件材料465的单元的任一侧上(如图4E中所展示)。
图4E说明根据本文中所公开的实例的实例存储器阵列200-j的俯视图。如图4E中所说明，形成于沟槽350中的保形材料320及存储元件材料465可将材料245的每一平面分叉成第一部分308及第二部分309。平面的每一部分可为字线板的实例。
图4F说明根据本文中所公开的实例的实例存储器阵列200-k的俯视图。如图4F中所展示，势垒材料470沉积到开口360中。在一些实施方案中，势垒材料470接触第一绝缘材料240、第二绝缘材料240及存储元件材料465的至少一部分，如图4D中所展示。在一些实例中，势垒材料470与活性材料兼容。势垒材料470可为导电材料(例如保形导电材料)或具有导电材料的势垒层。举例来说，势垒材料470可包含氧化铝。在一些实例中，可执行蚀刻操作以为将导电材料沉积到沟槽350中腾出空间。在一些情况中，势垒材料470可称为势垒层。
可将材料475沉积于开口360中以形成导电支柱。尽管图4F将材料475说明为电介质材料，但材料475可为金属(或半金属)材料或半导体材料(例如掺杂多晶硅材料等等)。然而，可使用其它金属、半金属或半导体材料(金属材料或电介质材料)。在一些情况中，支柱可部分由金属材料填充且随后由电介质材料填充。在一些情况中，势垒材料470可为与材料475相同的材料。举例来说，势垒材料470及材料475可对应于包含均匀导电材料的导电支柱。
导电支柱可包含势垒材料470及材料475。在一些实例中，导电支柱可形成为与沟槽350的侧壁390及391(如图4C中所展示)上的存储元件材料465接触。导电支柱可为圆柱体。尽管图4F将导电支柱说明为实心支柱，但在一些实例中，导电支柱可为中空圆柱体或呈环形(例如管)。
形成于多个开口360中的每一相应者中的导电支柱经布置以大体上正交于材料245及第二绝缘材料240的交替平面延伸，如图4D中所展示。形成于多个开口360中的每一相应者中的存储元件材料465及导电支柱形成为大体上正方形形状。本公开的实例不限于精确或准精确正方形形状。举例来说，存储元件材料465及导电支柱可形成为包含(例如)圆形或椭圆形形状的任何形状。
图4G说明根据本文中所公开的实例的实例存储器阵列200-l的俯视图。可通过蚀除材料475、势垒材料470及存储元件材料465的一部分来形成沟槽350中的多个第二开口490。
蚀刻工艺可暴露材料245(例如，对应于字线板)及绝缘材料240的一或多个表面。参考图4B来展示及描述展示关于蚀刻工艺之后的材料245与绝缘材料240之间的关系的细节的实例图。在一些情况中，蚀刻工艺可暴露由存储元件材料465填充的凹槽的部分。蚀刻工艺可包含大体上正交于材料245及第二绝缘材料240的交替平面发生的垂直蚀刻工艺，如图4D中所展示。蚀刻工艺可包含蚀刻材料475的第一部分(例如包含电介质材料的材料475的一部分)的第一干式蚀刻工艺。蚀刻工艺随后可包含蚀刻材料475的第二部分(例如包含保形金属材料的材料475的一部分)的选择性湿式蚀刻工艺。蚀刻工艺可进一步包含多个凹槽中的每一者内部的存储元件材料465的选择性蚀刻工艺。
蚀刻工艺可将导电支柱分成一对支柱485。在一些实例中，支柱对的每一支柱485可为数字线。蚀刻工艺可将每一存储元件材料465分成一对存储元件组件480。因此，每一凹槽可包含与第一支柱485耦合的第一存储元件组件480及与第二支柱485耦合的第二存储元件组件480。每一存储元件组件480可耦合到(例如一对支柱485的)支柱485及偶数或奇数存取线(例如，第一部分308可为第一存取线且第二部分309可为第二存取线)。因此，可个别寻址每一存储元件组件480(例如，通过将电压施加于存取线及支柱485)。存储元件组件480可使存储器阵列200-l(及由存储器阵列200-l之后的工艺步骤形成的存储器阵列200)能够存储数据。即，存储元件组件480可包含存储元件材料465且可经配置以存储逻辑状态(例如逻辑值“0”或逻辑值“1”)。
可通过施加满足编程阈值的脉冲(例如编程脉冲)来将存储元件组件480编程到目标状态。编程脉冲的振幅、形状或其它特性可经配置以引起存储元件材料465展现目标状态。举例来说，在施加编程脉冲之后，可贯穿存储元件重分布存储元件组件480的离子以借此更改在施加读取脉冲时检测到的存储器单元的电阻。在一些情况中，存储元件组件480的阈值电压可基于施加编程脉冲来变化。
可通过将读取脉冲施加于存储元件组件480来感测、检测或读取由存储元件组件480存储的状态。读取脉冲的振幅、形状或其它特性可经配置以允许感测组件确定什么状态存储于存储元件组件480上。举例来说，在一些情况中，读取脉冲的振幅经配置以处于使存储元件组件480将针对第一状态处于“接通”状态(例如，电流经传导通过材料)但将针对第二状态处于“切断”状态(例如，少有到无电流经传导通过材料)的电平。
在一些情况中，施加于存储元件组件480的脉冲(无论编程或读取)的极性会影响执行操作的结果。举例来说，如果存储元件组件480存储第一状态，那么第一极性的读取脉冲可导致存储元件组件480展现“接通”状态，而第二极性的读取脉冲可导致存储元件组件480展现“切断”状态。这可由在存储元件组件480存储状态时存储元件组件480中的离子或其它材料的不对称分布所致。类似原理适用于编程脉冲及其它脉冲或电压。
可用作存储元件组件480的硫属化物材料的实例包含铟(In)-锑(Sb)-碲(Te)(IST)材料(例如In2Sb2Te5、In1Sb2Te4、In1Sb4Te7等等)及锗(Ge)-锑(Sb)-碲(Te)(GST)材料(例如Ge8Sb5Te8、Ge2Sb2Te5、Ge1Sb2Te4、Ge1Sb4Te7、Ge4Sb4Te7等等)及其它硫属化物材料(包含(例如)在操作期间不相变的合金(例如硒基硫属化物合金))。此外，硫属化物材料可包含低浓度的其它掺杂剂材料。硫属化物材料的其它实例可包含碲-砷(As)-锗(OTS)材料、Ge、Sb、Te、硅(Si)、镍(Ni)、镓(Ga)、As、银(Ag)、锡(Sn)、金(Au)、铅(Pb)、铋(Bi)、铟(In)、硒(Se)、氧(O)、硫(S)、氮(N)、碳(C)、钇(Y)及钪(Sc)材料及其组合。如本文中所使用，用连接符连接的化学组合物符号指示包含于特定混合物或化合物中的元素，且希望表示涉及所指示元素的所有化学计量。在一些实例中，硫属化物材料可为硫属化物玻璃或非晶硫属化物材料。在一些实例中，主要具有硒(Se)、砷(As)及锗(Ge)的硫属化物材料可称为SAG合金。在一些实例中，SAG合金可包含硅(Si)且此硫属化物材料可称为SiSAG合金。在一些实例中，硫属化物玻璃可包含每一呈原子或分子形式的额外元素，例如氢(H)、氧(O)、氮(N)、氯(Cl)或氟(F)。在一些实例中，可通过使用各种化学物种掺杂来控制电导率。举例来说，掺杂可包含将3族元素(例如硼(B)、镓(Ga)、铟(In)、铝(Al)等等)或4族元素(锡(Sn)、碳(C)、硅(Si)等等)并入到组合物中。
图5A到5E说明存储器阵列200-m的各种视图。具体来说，图5A到5E说明在参考图4G所描述的存储器阵列200-l中形成第二开口490之后且将绝缘材料505沉积到第二开口490中之后形成的存储器阵列200-m的视图。图5A说明存储器阵列200-m的俯视图，其可为形成第二开口490之后图4G中所说明的存储器阵列200-l的实例。图5B到5E可为在图5A中所说明的工艺步骤之后的工艺步骤期间沿不同截面线取得的存储器阵列200-m的横截面图。
图5A说明根据本文中所公开的实例的存储器阵列200-m的俯视图。可在将绝缘材料505沉积到图4G中所展示的第二开口490中之后形成存储器阵列200-m。绝缘材料505可为电介质材料。绝缘材料505可接触支柱485及存储元件组件480。绝缘材料505可使支柱对内的支柱485彼此隔离。举例来说，可存在沿截面线B-B'的多个支柱及沿截面线E-E'的对应支柱对。绝缘材料505(例如，沿截面线A-A'的部分)可使沿截面线B-B'的支柱与沿截面线E-E'的支柱隔离。这可在第一存储元件组件480及第二存储元件组件480定位于相同凹槽中(例如，由相同存储元件材料465形成)时减少存取第一存储元件组件480对第二存储元件组件480的影响。
存储器阵列200-m可进一步包含形成于第一衬底104(如图2A到2C中所展示)上方的第二衬底104。在一些情况中，第二衬底104可包含形成于衬底104中且延伸穿过衬底104的多个导电接点(例如接点235)。每一支柱485可与(例如第一衬底104或第二衬底104的)接点接触。
图5B说明沿图5A的截面线A-A'的存储器阵列200-m的横截面图。如图5B中所说明，存储器阵列200-m可包含材料245及绝缘材料240的若干交替层。所述层可定位于第一衬底104与第二衬底104之间。绝缘材料505可使一对支柱内的支柱隔离。绝缘材料505可延伸以接触一对支柱的每一支柱485，如图5A中所展示。
图5C说明沿图5A的截面线B-B'的存储器阵列200-m的横截面图。支柱485与相关联于定位于支柱485下方的衬底104-b的接点235接触。在一些情况中，接点235可与定位于支柱485上方的衬底104-a相关联。支柱485可与定位于相对凹槽中的存储元件组件480接触。举例来说，支柱485可与存储元件组件480-a及480-b接触。材料245-a及245-b可彼此隔离。举例来说，材料245-a可与奇数字线板相关联且材料245-b可与偶数字线板相关联。在一些情况中，材料245-a可为与字线板相关联的导电材料。另外或替代地，材料245-a可为牺牲绝缘材料。此处，材料245-a可随后(例如，在图5C中所说明的工艺步骤之后的工艺步骤期间)被移除且由用于字线板的导电材料替换。
图5D说明沿图5A的截面线C-C'的存储器阵列200-m的横截面图。图5D可说明与绝缘材料505接触的支柱485。支柱485可与多个存储元件组件480及与定位于支柱485下方的衬底104-b相关联的接点接触。
图5E说明沿图5A的截面线D-D'的存储器阵列200-m的横截面图。图5E可说明保形材料320及电介质材料318。保形材料320可延伸以接触相同层板上的两个存储元件组件480且与相同字线板接触。保形材料320可使存储元件组件480彼此隔离。电介质材料318可延伸以接触两个支柱。第一支柱可与第一对支柱相关联且第二支柱可与第二对支柱相关联。
图6A及6B说明根据本文中所公开的实例的支持具有分裂支柱架构的存储器装置的存储器阵列200-n的实例。图6A及6B说明存储器装置的配置，其中一对支柱中的每一支柱485接触相同衬底104上的接点235。存储器阵列200-n的衬底104-b可对应于图2A中所说明的存储器阵列200-a。在一些其它情况中，衬底104-b可定位于每一支柱485上方。此处，存储器阵列200-n的俯视图可对应于图2A中所说明的存储器阵列200-a。
图6A说明沿图5A中所展示的截面线B-B'的存储器阵列200-n的横截面图。存储器阵列200-n可包含与衬底104-b的接点235-a接触的支柱485-a。接点235-a可将支柱485-a耦合到晶体管605-a。晶体管605-a可为以规则矩阵形成的数字线选择器的实例。激活晶体管605-a可引发存储元件组件480中的一者的存取操作(例如读取操作、写入操作、刷新操作)。举例来说，激活晶体管605-a且将电压施加于材料245(例如，通过字线驱动器)可存取存储元件组件480。即，可通过激活晶体管605且将电压施加于材料245来个别寻址存储元件组件480中的每一者。材料245可为导电材料。在一些情况中，材料245可能已作为导电材料沉积到堆叠上(例如，在图2C之前所说明的工艺步骤期间)。在一些其它情况中，材料245可能已作为牺牲绝缘材料沉积到堆叠上。在随后工艺步骤中，材料245可能已被移除且由导电材料替换。
图6B说明沿图5A中所展示的截面线E-E'的存储器阵列200-n的横截面图。存储器阵列200-n可包含与衬底104-b的接点235-b接触的支柱485-b。支柱485-b及支柱485-a(例如图6A中所展示)可为一对支柱。即，可由蚀刻工艺划分导电支柱时形成支柱485-a及485-b。接点235-b可将支柱485-b耦合到晶体管605-b，晶体管605-b可为以规则矩阵形成的数字线选择器的实例。在一些情况中，晶体管605-b可处于与晶体管605-a相同的电平(例如相同矩阵的部分)。在一些其它情况中，晶体管605-b可从晶体管605-a偏移。举例来说，晶体管605-b可定位于晶体管605-a下方。
图7A及7B说明根据本文中所公开的实例的支持具有分裂支柱架构的存储器装置的存储器阵列200-o的实例。图7A及7B说明存储器装置的配置，其中支柱485接触定位于支柱485下方的衬底104上的接点235且第二支柱485接触定位于支柱485上方的衬底104上的接点235。存储器阵列200-o的衬底104-b及104-a可对应于图2B中所说明的存储器阵列200-b。
图7A说明沿图5A中所展示的截面线B-B'的存储器阵列200-o的横截面图。存储器阵列200-o可包含与衬底104-b的接点235-c接触的支柱485-c。接点235-c可将支柱485-c耦合到晶体管705-a。晶体管705-a可为以规则矩阵形成的数字线选择器的实例。激活晶体管705-a可引发存储元件组件480中的一者的存取操作(例如读取操作、写入操作、刷新操作)。举例来说，激活晶体管705-a且将电压施加于材料245(例如，通过字线驱动器)可存取存储元件组件480。材料245可为导电材料。在一些情况中，材料245可能已作为导电材料沉积到堆叠上(例如，在图2C之前所说明的工艺步骤期间)。在一些其它情况中，材料245可能已作为牺牲绝缘材料沉积到堆叠上。在随后工艺步骤中，材料245可能已被移除且由导电材料替换。
图7B说明沿图5A中所展示的截面线E-E'的存储器阵列200-o的横截面图。存储器阵列200-o可包含与衬底104-a的接点235-d接触的支柱485-d。支柱485-d及支柱485-c(例如图6A中所展示)可为一对支柱。即，可在由蚀刻工艺划分导电支柱时形成支柱485-c及485-d。接点235-d可将支柱485-d耦合到晶体管705-b，晶体管705-b可为以规则矩阵形成的数字线选择器的实例。
图8展示说明根据本文中所公开的实例的支持具有分裂支柱架构的存储器装置的一或若干方法800的流程图。方法800的操作可由制造系统或与制造系统相关联的一或多个控制器实施。在一些实例中，一或多个控制器可执行一组指令以控制制造系统的一或多个功能元件执行所描述功能。另外或替代地，一或多个控制器可使用专用硬件来执行所描述功能的方面。
在805处，方法800可包含形成穿过第一电介质层、第一导电层及第二电介质层的沟槽，沟槽暴露衬底且将第一导电层分成与第一字线驱动器相关联的第一部分及与第二字线驱动器相关联的第二部分。操作805可根据本文中所描述的方法执行。
在810处，方法800可包含将绝缘材料沉积到沟槽中。操作810可根据本文中所描述的方法执行。
在815处，方法800可包含通过蚀刻绝缘材料的一部分在与衬底接触的接点上方形成第一开口。操作815可根据本文中所描述的方法执行。
在820处，方法800可包含将与第一导电层的第一部分、第一电介质层及第二电介质层接触的硫属化物材料沉积到第一开口中。操作820可根据本文中所描述的方法执行。
在825处，方法800可包含将用于形成接触硫属化物材料且接触衬底的支柱的导电材料沉积到第一开口中。操作825可根据本文中所描述的方法执行。
在830处，方法800可包含形成穿过硫属化物材料及导电材料的第二开口以将硫属化物材料分成第一硫属化物组件及第二硫属化物组件且将支柱分成第一支柱及第二支柱。操作830可根据本文中所描述的方法执行。
在一些实例中，本文中所描述的设备可执行一或若干方法(例如方法800)。设备可包含用于以下的特征、构件或指令(例如存储可由处理器执行的指令的非暂时性计算机可读媒体)：形成穿过第一电介质层、第一导电层及第二电介质层的沟槽，沟槽暴露衬底且将第一导电层分成与第一字线驱动器相关联的第一部分及与第二字线驱动器相关联的第二部分。设备可进一步包含用于以下的特征、构件或指令：将绝缘材料沉积到沟槽中；通过蚀刻绝缘材料的一部分，在与衬底接触的接点上方形成第一开口；将与第一导电层的第一部分、第一电介质层及第二电介质层接触的硫属化物材料沉积到第一开口中；将用于形成接触硫属化物材料且接触衬底的支柱的导电材料沉积到第一开口中；及形成穿过硫属化物材料及导电材料的第二开口，以将硫属化物材料分成第一硫属化物组件及第二硫属化物组件，且将支柱分成第一支柱及第二支柱。
本文中所描述的方法800及设备的一些实例可进一步包含用于以下的操作、特征、构件或指令：将接触第一硫属化物组件及第二硫属化物组件的第二绝缘材料沉积到第二开口中。本文中所描述的方法800及设备的一些例子可进一步包含用于以下的操作、特征、构件或指令：沉积接触沟槽的第一侧壁及第二侧壁的保形材料，其中将绝缘材料沉积到沟槽中可基于沉积保形材料。
在本文中所描述的方法800及设备的一些情况中，第一硫属化物组件包含接触第一导电层的第一壁、接触第二绝缘材料的第二壁、接触第一支柱的第三壁，及接触保形材料的第四壁。在本文中所描述的方法800及设备的一些实例中，形成穿过硫属化物材料及导电材料的第二开口可包含用于以下的操作、特征、构件或指令：执行干式蚀刻工艺以蚀刻第二绝缘材料；执行选择性湿式蚀刻工艺以将导电材料分成第一支柱及第二支柱；及执行选择性蚀刻工艺以将硫属化物材料分成第一硫属化物组件及第二硫属化物组件。
在本文中所描述的方法800及设备的一些例子中，第一支柱可为形成于延伸穿过衬底的接点上方，且第二支柱可为形成于延伸穿过衬底的第二接点上方。本文中所描述的方法800及设备的一些情况可进一步包含用于以下的操作、特征、构件或指令：在第一电介质层上方沉积第二衬底，第二衬底是与第一支柱及第二支柱接触，其中第二衬底包含延伸穿过第二衬底且与第一支柱接触的第二接点，其中第二支柱可为与衬底的接点接触。
本文中所描述的方法800及设备的一些实例可进一步包含用于以下的操作、特征、构件或指令：形成延伸穿过衬底的一组接点，所述组接点可与一组数字线相关联；在衬底上形成第一电介质层；在第一电介质层上形成第一导电层，第一导电层配置为至少一个字线板；及在第一导电层上形成第二电介质层，其中形成沟槽可基于形成第二电介质层。在本文中所描述的方法800及设备的一些例子中，第一支柱接触第一电介质层、第二电介质层及第一硫属化物组件的至少一部分，且第二支柱接触第一电介质层、第二电介质层及第二硫属化物组件的至少一部分。
在本文中所描述的方法800及设备的一些情况中，第一支柱及第二支柱可经配置为数字线。在本文中所描述的方法800及设备的一些实例中，形成穿过第一电介质层的沟槽可包含用于以下的操作、特征、构件或指令：执行垂直蚀刻工艺以垂直蚀刻沟槽；及在垂直蚀刻工艺之后执行水平蚀刻工艺以在第一导电层中形成至少一个凹槽。
在本文中所描述的方法800及设备的一些例子中，沟槽以蛇形形状延伸穿过第一导电层。在本文中所描述的方法800及设备的一些情况中，第一硫属化物组件及第二硫属化物组件每一包含用于自选择存储器单元的存储元件。
图9展示说明根据本文中所公开的实例的支持具有分裂支柱架构的存储器装置的一或若干方法900的流程图。方法900的操作可由制造系统或与制造系统相关联的一或多个控制器实施。在一些实例中，一或多个控制器可执行一组指令以控制制造系统的一或多个功能元件执行所描述功能。另外或替代地，一或多个控制器可使用专用硬件来执行所描述功能的方面。
在905处，方法900可包含形成穿过第一电介质层、第一导电层及第二电介质层的沟槽，沟槽暴露衬底且将第一导电层分成与第一字线驱动器相关联的第一部分及与第二字线驱动器相关联的第二部分。操作905可根据本文中所描述的方法执行。
在910处，方法900可包含将绝缘材料沉积到沟槽中。操作910可根据本文中所描述的方法执行。
在915处，方法900可包含通过蚀刻绝缘材料的一部分在与衬底接触的接点上方形成第一开口。
在920处，方法900可包含将与第一导电层的第一部分、第一电介质层及第二电介质层接触的硫属化物材料沉积到第一开口中。操作920可根据本文中所描述的方法执行。
在925处，方法900可包含将用于形成接触硫属化物材料且接触衬底的支柱的导电材料沉积到第一开口中。操作925可根据本文中所描述的方法执行。
在930处，方法900可包含形成穿过硫属化物材料及导电材料的第二开口以将硫属化物材料分成第一硫属化物组件及第二硫属化物组件且将支柱分成第一支柱及第二支柱。操作930可根据本文中所描述的方法执行。
在935处，方法900可包含将接触第一硫属化物组件及第二硫属化物组件的第二绝缘材料沉积到第二开口中。操作935可根据本文中所描述的方法执行。
图10展示说明根据本文中所公开的实例的支持具有分裂支柱架构的存储器装置的一或若干方法1000的流程图。方法1000的操作可由制造系统或与制造系统相关联的一或多个控制器实施。在一些实例中，一或多个控制器可执行一组指令以控制制造系统的一或多个功能元件执行所描述功能。另外或替代地，一或多个控制器可使用专用硬件来执行所描述功能的方面。
在1005处，方法1000可包含形成穿过第一电介质层、第一导电层及第二电介质层的沟槽，沟槽暴露衬底且将第一导电层分成与第一字线驱动器相关联的第一部分及与第二字线驱动器相关联的第二部分。操作1005可根据本文中所描述的方法执行。
在1010处，方法1000可包含沉积接触沟槽的第一侧壁及第二侧壁的保形材料。操作1010可根据本文中所描述的方法执行。
在1015处，方法1000可包含基于沉积保形材料将绝缘材料沉积到沟槽中。操作1015可根据本文中所描述的方法执行。
在1020处，方法1000可包含通过蚀刻绝缘材料的一部分在与衬底接触的接点上方形成第一开口。操作1020可根据本文中所描述的方法执行。
在1025处，方法1000可包含将与第一导电层的第一部分、第一电介质层及第二电介质层接触的硫属化物材料沉积到第一开口中。操作1025可根据本文中所描述的方法执行。
在1030处，方法1000可包含将用于形成接触硫属化物材料且接触衬底的支柱的导电材料沉积到第一开口中。操作1030可根据本文中所描述的方法执行。
在1035处，方法1000可包含形成穿过硫属化物材料及导电材料的第二开口以将硫属化物材料分成第一硫属化物组件及第二硫属化物组件且将支柱分成第一支柱及第二支柱。操作1035可根据本文中所描述的方法执行。
图11展示说明根据本文中所公开的实例的支持具有分裂支柱架构的存储器装置的一或若干方法1100的流程图。方法1100的操作可由制造系统或与制造系统相关联的一或多个控制器实施。在一些实例中，一或多个控制器可执行一组指令以控制制造系统的一或多个功能元件执行所描述功能。另外或替代地，一或多个控制器可使用专用硬件来执行所描述功能的方面。
在1105处，方法1100可包含形成穿过第一电介质层、第一导电层及第二电介质层的沟槽，沟槽暴露衬底且将第一导电层分成与第一字线驱动器相关联的第一部分及与第二字线驱动器相关联的第二部分。操作1105可根据本文中所描述的方法执行。
在1110处，方法1100可包含将绝缘材料沉积到沟槽中。操作1110可根据本文中所描述的方法执行。
在1115处，方法1100可包含通过蚀刻绝缘材料的一部分在与衬底接触的接点上方形成第一开口。操作1115可根据本文中所描述的方法执行。
在1120处，方法1100可包含将与第一导电层的第一部分、第一电介质层及第二电介质层接触的硫属化物材料沉积到第一开口中。操作1120可根据本文中所描述的方法执行。
在1125处，方法1100可包含将用于形成接触硫属化物材料且接触衬底的支柱的导电材料沉积到第一开口中。操作1125可根据本文中所描述的方法执行。
在1130处，方法1100可包含执行干式蚀刻工艺以蚀刻第二绝缘材料。操作1130可根据本文中所描述的方法执行。
在1135处，方法1100可包含执行选择性湿式蚀刻工艺以将导电材料分成第一支柱及第二支柱。操作1135可根据本文中所描述的方法执行。
在1140处，方法1100可包含执行选择性蚀刻工艺以将硫属化物材料分成第一硫属化物组件及第二硫属化物组件。操作1140可根据本文中所描述的方法执行。
应注意，上述方法描述可能实施方案，且可重新布置或否则修改操作及步骤，且其它实施方案是可能的。此外，可组合来自方法的两者或更多者的部分。
描述一种设备。所述设备可包含：一组接点，其与一组数字线相关联且延伸穿过衬底；第一组字线板，其与第二组字线板由沟槽分离；及一对支柱，其经配置为数字线且各自经配置以与所述第一组字线板及所述第二组字线板交互。所述设备可进一步包含：电介质材料，其定位于所述对支柱的第一支柱与所述对支柱的第二支柱之间；及一组存储元件，其包含硫属化物材料且与所述电介质材料、所述第一组字线板或所述第二组字线板的字线板及所述对支柱中的一个支柱接触。
所述设备的一些实例可包含第二对支柱，其经配置为数字线且各自经配置以与所述第一组字线板及所述第二组字线板交互，其中所述对支柱的每一支柱之间的第一距离可小于所述对支柱与所述第二对支柱之间的第二距离。
所述设备的一些情况可包含第二电介质材料，其定位于所述对支柱的所述第一支柱与所述第二对支柱的第三支柱之间。在一些例子中，第一对存储元件可与所述对支柱的所述第一支柱接触，且第二对存储元件可与所述对支柱的所述第二支柱接触。
所述设备的一些实例可包含保形材料，其接触至少一个字线板且延伸于所述第一对存储元件的第一存储元件与所述第二对存储元件的第二存储元件之间。在一些例子中，所述组存储元件可定位于由所述至少一个字线板及所述对支柱的所述至少一个支柱形成的凹槽中。在一些情况中，所述沟槽以蛇形形状在所述衬底上方延伸。所述设备的一些实例可包含第二组接点，其与第二组数字线相关联且延伸穿过第二衬底，其中所述对支柱的所述第一支柱可与所述组接点中的一者接触且所述对支柱的所述第二支柱可与所述第二组接点中的一者接触。
描述一种设备。所述设备可包含：第一字线板，其在存储器装置的第一层中；及第二字线板，其在所述存储器装置的所述第一层中，所述第二字线板与所述第一字线板分离。所述设备可进一步包含：第一数字线，其从所述第一层延伸到所述存储器装置的至少一第二层；及第二数字线，其与所述第一数字线分离且从所述第一层延伸到至少所述第二层。所述设备可进一步包含：第一存储元件，其与所述第一字线板及所述第一数字线接触；第二存储元件，其与所述第一字线板及所述第二数字线接触；第三存储元件，其与所述第二字线板及所述第一数字线接触；及第四存储元件，其与所述第二字线板及所述第二数字线接触。
所述设备的一些实例可包含：电介质材料，其与所述第一字线板、所述第二字线板、所述第一数字线及所述第二数字线接触。在一些情况中，所述电介质材料可与所述第一存储元件、所述第二存储元件、所述第三存储元件及所述第四存储元件接触。所述设备的一些例子可包含电介质层，其在所述第一层与所述第二层之间。所述第二层可包含；第六存储元件，其与所述第三字线板及所述第二数字线接触；第七存储元件，其与所述第二层中的第四字线板及所述第一数字线接触；及第八存储元件，其与所述第四字线板及所述第二数字线接触。
本文中所描述的信息及信号可使用各种不同科技及技术中的任一者表示。举例来说，可贯穿以上描述涉及的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合表示。一些图式可将信号说明为单个信号；然而，所属领域的一般技术人员应了解，信号可表示信号的总线，其中所述总线可具有各种位宽度。
如本文中所使用，术语“虚拟接地”是指保持约零伏特(0V)的电压但不与接地直接耦合的电路的节点。因此，虚拟接地的电压可暂时波动且在稳态中返回到约0V。虚拟接地可使用各种电子电路元件(例如由运算放大器及电阻器组成的分压器)实施。其它实施方案也可能。“虚拟接地”或“虚拟地接地”意味着连接到约0V。
术语“电子通信”、“导电接触”、“连接”及“耦合”可是指支持组件之间的信号流的组件之间的关系。如果组件之间存在可在任何时间支持组件之间的信号流的任何导电路径，那么认为组件彼此电子通信(或彼此导电接触、连接或耦合)。在任何给定时间，基于包含经连接组件的装置的操作，彼此电子通信(或彼此导电接触或连接或耦合)的组件之间的导电路径可为开路或闭路。经连接组件之间的导电路径可为组件之间的直接导电路径，或经连接组件之间的导电路径可为可包含中间组件(例如开关、晶体管或其它组件)的间接导电路径。在一些情况中，经连接组件之间的信号流可在一段时间内(例如)使用例如开关或晶体管的一或多个中间组件中断。
术语“耦合”是指从组件之间的开路关系(其中信号当前无法通过导电路径在组件之间传送)移动到组件之间的闭路关系(其中信号能够通过导电路径在组件之间传送)的条件。当例如控制器的组件将其它组件耦合在一起时，组件引发允许信号通过先前不容许信号流动的导电路径流动于其它组件之间的改变。
术语“隔离”是指其中信号当前无法流动于组件之间的组件之间的关系。如果组件之间存在开路，那么组件彼此隔离。举例来说，当打开定位于组件之间的开关时，由开关分离的两个组件彼此隔离。当控制器隔离两个组件时，控制器影响防止信号使用先前容许信号流动的导电路径来流动于组件之间的改变。
本文中所使用的术语“层”是指几何结构的阶层或薄片。每一层可具有三个维度(例如高度、宽度及深度)且可覆盖表面的至少一部分。举例来说，层可为三维结构，其中两个维度大于第三维度(例如薄膜)。层可包含不同元件、组件及/或材料。在一些情况中，一个层可由两个或更多个子层组成。在一些附图中，为了说明而描绘三维层的两个维度。
如本文中所使用，术语“大体上”意味着经修饰特性(例如，由术语“大体上”修饰的动词或形容词)无需为绝对的，而是足够接近实现特性的优点。
如本文中所使用，术语“电极”可是指电导体，且在一些情况中，可用作到存储器单元或存储器阵列的其它组件的电接点。电极可包含提供存储器阵列的元件或组件之间的导电路径的迹线、电线、导线、导电层或其类似者。
本文中所论述的装置(包含存储器阵列)可形成于半导体衬底(例如硅、锗、硅锗合金、砷化镓、氮化镓等等)上。在一些情况中，衬底是半导体晶片。在其它情况中，衬底可为绝缘体上硅(SOI)衬底(例如玻璃上硅(SOG)或蓝宝石上硅(SOP))或另一衬底上半导体材料的磊晶层。可通过使用各种化学物种(包含(但不限于)磷、硼或砷)掺杂来控制衬底或衬底的子区域的电导率。可在衬底的初始形成或生长期间通过离子植入或任何其它掺杂方式来执行掺杂。
本文中所论述的切换组件或晶体管可表示场效应晶体管(FET)且包括三端子装置(包含源极、漏极及栅极)。端子可通过导电材料(例如金属)连接到其它电子元件。源极及漏极可导电且可包括重掺杂(例如简并)半导体区域。源极及漏极可由轻掺杂半导体区域或沟道分离。如果沟道是n型(即，多数载子是信号)，那么FET可称为n型FET。如果沟道是p型(即，多数载子是空穴)，那么FET可称为p型FET。沟道可由绝缘栅极氧化物覆盖。可通过将电压施加于栅极来控制沟道电导率。举例来说，将正电压或负电压分别施加于n型FET或p型FET可导致沟道变成导电的。可在将大于或等于晶体管阈值电压的电压施加于晶体管栅极时“接通”或“激活”晶体管。可在将小于晶体管阈值电压的电压施加于晶体管栅极时“切断”或“撤销激活”晶体管。
本文中结合附图所阐述的具体实施方式描述实例配置且不表示可实施或在权利要求书的范围内的所有实例。本文中所使用的术语“示范性”意味着“用作实例、例子或说明”，而非“优选”或“优于其它实例”。详细描述包含提供所描述技术的理解的特定细节。然而，可在无这些特定细节的情况下实践这些技术。在一些例子中，以框图形式展示众所周知的结构及装置以免使所描述实例的概念模糊。
在附图中，类似组件或特征可具有相同参考标记。此外，可通过使元件符号后接短划线及区分类似组件的第二符号来区分相同类型的各种组件。如果说明书中仅使用第一元件符号，那么描述适用于具有相同第一元件符号的类似组件中的任一者，而与第二元件符号无关。
结合本公开所描述的各种说明性块及模块可由经设计以执行本文中所描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合实施或执行。通用处理器可为微处理器，但替代地，处理器可为任何处理器、控制器、微控制器或状态机。处理器还可经实施为运算装置的组合(例如DSP及微处理器的组合、多个微处理器、与DSP核心结合的一或多个微处理器或任何其它此类配置)。
本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合实施。如果以由处理器执行的软件实施，那么功能可作为一或多个指令或程序码存储于计算机可读媒体上或通过计算机可读媒体传输。其它实例及实施方案是在公开内容及所附权利要求书的范围内。举例来说，归因于软件的性质，可使用由处理器执行的软件、硬件、固件、硬接线或这些中的任一者的组合来实施上述功能。实施功能的特征还可物理定位于各种位置处，其包含经分布使得功能的部分实施于不同物理位置处。另外，如本文中(包含在权利要求书中)所使用，项目列表(例如以短语(例如“...中的至少一个”或“...中的一或多者”)开头的项目列表)中所使用的“或”指示包含性列表，使得(例如)A、B或C中的至少一者的列表意味着A或B或C或AB或AC或BC或ABC(即，A及B及C)。而且，如本文中所使用，短语“基于...”不应被解释为涉及一组封闭条件。举例来说，在不脱离本公开的范围的情况下，经描述为“基于条件A”的示范性步骤可基于条件A及条件B两者。换句话说，如本文中所使用，短语“基于...”应以与短语“至少部分基于...”相同的方式解释。
提供具体实施方式来使所属领域的技术人员能够制造或使用本公开。所属领域的技术人员将明白本公开的各种修改，且可在不脱离本公开的范围的情况下将本文中所界定的一般原理应用于其它变型。因此，本公开不受限于本文中所描述的实例及设计，而是应被给予与本文中所公开的原理及新颖特征一致的最广范围。

Claims (25)

1.一种方法，其包括：
形成穿过第一电介质层、第一导电层及第二电介质层的沟槽，所述沟槽暴露衬底，且将所述第一导电层分成与第一字线驱动器相关联的第一部分及与第二字线驱动器相关联的第二部分；
将绝缘材料沉积到所述沟槽中；
通过蚀刻所述绝缘材料的一部分，在与所述衬底接触的接点上方形成第一开口；将与所述第一导电层的所述第一部分、所述第一电介质层及所述第二电介质层接触的硫属化物材料沉积到所述第一开口中；
将用于形成接触所述硫属化物材料且接触所述衬底的支柱的导电材料沉积到所述第一开口中；及
形成穿过所述硫属化物材料及所述导电材料的第二开口，以将所述硫属化物材料分成第一硫属化物组件及第二硫属化物组件，且将所述支柱分成第一支柱及第二支柱。
2.根据权利要求1所述的方法，其进一步包括：
将接触所述第一硫属化物组件及所述第二硫属化物组件的第二绝缘材料沉积到所述第二开口中。
3.根据权利要求1所述的方法，其进一步包括：
沉积接触所述沟槽的第一侧壁及第二侧壁的保形材料，其中将所述绝缘材料沉积到所述沟槽中是至少部分基于沉积所述保形材料。
4.根据权利要求1所述的方法，其中所述第一硫属化物组件包括接触所述第一导电层的第一壁、接触第二绝缘材料的第二壁、接触所述第一支柱的第三壁，及接触保形材料的第四壁。
5.根据权利要求1所述的方法，其中形成穿过所述硫属化物材料及所述导电材料的所述第二开口包括：
执行干式蚀刻工艺以蚀刻第二绝缘材料；
执行选择性湿式蚀刻工艺以将所述导电材料分成所述第一支柱及所述第二支柱；及
执行选择性蚀刻工艺以将所述硫属化物材料分成所述第一硫属化物组件及所述第二硫属化物组件。
6.根据权利要求1所述的方法，其中：
所述第一支柱形成于延伸穿过所述衬底的所述接点上方；且
所述第二支柱形成于延伸穿过所述衬底的第二接点上方。
7.根据权利要求1所述的方法，其进一步包括：
在所述第一电介质层上方沉积第二衬底，所述第二衬底与所述第一支柱及所述第二支柱接触，其中所述第二衬底包括延伸穿过所述第二衬底且与所述第一支柱接触的第二接点，其中所述第二支柱与所述衬底的所述接点接触。
8.根据权利要求1所述的方法，其进一步包括：
形成延伸穿过所述衬底的多个接点，所述多个接点是与多个数字线相关联；
在所述衬底上形成所述第一电介质层；
在所述第一电介质层上形成所述第一导电层，所述第一导电层经配置为至少一个字线板；及
在所述第一导电层上形成所述第二电介质层，其中形成所述沟槽是至少部分基于形成所述第二电介质层。
9.根据权利要求1所述的方法，其中：
所述第一支柱接触所述第一电介质层、所述第二电介质层及所述第一硫属化物组件的至少一部分；且
所述第二支柱接触所述第一电介质层、所述第二电介质层及所述第二硫属化物组件的至少一部分。
10.根据权利要求1所述的方法，其中所述第一支柱及所述第二支柱经配置为数字线。
11.根据权利要求1所述的方法，其中形成穿过所述第一电介质层的所述沟槽包括：
执行垂直蚀刻工艺以垂直蚀刻所述沟槽；及
在所述垂直蚀刻工艺之后，执行水平蚀刻工艺以在所述第一导电层中形成至少一个凹槽。
12.根据权利要求1所述的方法，其中所述沟槽以蛇形形状延伸穿过所述第一导电层。
13.根据权利要求1所述的方法，其中所述第一硫属化物组件及所述第二硫属化物组件各自包括用于自选择存储器单元的存储元件。
14.一种设备，其包括：
多个接点，其与多个数字线相关联且延伸穿过衬底；
第一多个字线板，其与第二多个字线板是由沟槽分离；
一对支柱，其经配置为数字线，且各自经配置以与所述第一多个字线板及所述第二多个字线板交互；
电介质材料，其经定位于所述对支柱的第一支柱与所述对支柱的第二支柱之间；及
多个存储元件，其包括硫属化物材料，且与所述电介质材料、所述第一多个字线板或所述第二多个字线板的字线板及所述对支柱的支柱接触。
15.根据权利要求14所述的设备，其进一步包括：
第二对支柱，其经配置为数字线，且各自经配置以与所述第一多个字线板及所述第二多个字线板两者交互，其中所述对支柱的每一支柱之间的第一距离小于所述对支柱与所述第二对支柱之间的第二距离。
16.根据权利要求15所述的设备，其进一步包括：
第二电介质材料，其经定位于所述对支柱的所述第一支柱与所述第二对支柱的第三支柱之间。
17.根据权利要求14所述的设备，其中所述多个存储元件进一步包括：
第一对存储元件，其与所述对支柱的所述第一支柱接触；及
第二对存储元件，其与所述对支柱的所述第二支柱接触。
18.根据权利要求17所述的设备，其进一步包括：
保形材料，其接触至少一个字线板，且延伸于所述第一对存储元件的第一存储元件与所述第二对存储元件的第二存储元件之间。
19.根据权利要求14所述的设备，其中所述多个存储元件定位于由至少一个字线板及所述对支柱的至少一个支柱形成的凹槽中。
20.根据权利要求14所述的设备，其中所述沟槽以蛇形形状在所述衬底上方延伸。
21.根据权利要求14所述的设备，其进一步包括：
第二多个接点，其与第二多个数字线相关联且延伸穿过第二衬底，其中所述对支柱的所述第一支柱与所述多个接点中的一者接触，且所述对支柱的所述第二支柱与所述第二多个接点中的一者接触。
22.一种设备，其包括：
第一字线板，其在存储器装置的第一层中；
第二字线板，其在所述存储器装置的所述第一层中，所述第二字线板与所述第一字线板分离；
第一数字线，其从所述第一层延伸到所述存储器装置的至少一第二层；
第二数字线，其与所述第一数字线分离，且从所述第一层延伸到至少所述第二层；
第一存储元件，其与所述第一字线板及所述第一数字线接触；
第二存储元件，其与所述第一字线板及所述第二数字线接触；
第三存储元件，其与所述第二字线板及所述第一数字线接触；及
第四存储元件，其与所述第二字线板及所述第二数字线接触。
23.根据权利要求22所述的设备，其进一步包括：
电介质材料，其与所述第一字线板、所述第二字线板、所述第一数字线及所述第二数字线接触。
24.根据权利要求23所述的设备，其中所述电介质材料与所述第一存储元件、所述第二存储元件、所述第三存储元件及所述第四存储元件接触。
25.根据权利要求22所述的设备，其进一步包括：
电介质层，其在所述第一层与所述第二层之间，所述第二层包括：
第五存储元件，其与所述第二层中的第三字线板及所述第一数字线接触；
第六存储元件，其与所述第三字线板及所述第二数字线接触；
第七存储元件，其与所述第二层中的第四字线板及所述第一数字线接触；及
第八存储元件，其与所述第四字线板及所述第二数字线接触。
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