JP7357074B2 - ３次元メモリデバイスのアーキテクチャ及びそれに関する方法 - Google Patents

３次元メモリデバイスのアーキテクチャ及びそれに関する方法 Download PDF

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Description

［クロスリファレンス］
本特許出願は、２０１９年５月３日に出願された“ＡＲＣＨＩＴＥＣＴＵＲＥ ＯＦ ＴＨＲＥＥ－ＤＩＭＥＮＳＩＯＮＡＬ ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＡＮＤ ＭＥＴＨＯＤＳ ＲＥＧＡＲＤＩＮＧ ＴＨＥ ＳＡＭＥ”と題されたＦｒａｔｉｎ等による米国特許出願第１６／４０２，３５７号の優先権を主張する、２０２０年４月３日に出願された“ＡＲＣＨＩＴＥＣＴＵＲＥ ＯＦ ＴＨＲＥＥ－ＤＩＭＥＮＳＩＯＮＡＬ ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＡＮＤ ＭＥＴＨＯＤＳ ＲＥＧＡＲＤＩＮＧ ＴＨＥ ＳＡＭＥ”と題されたＦｒａｔｉｎ等によるＰＣＴ出願番号ＰＣＴ／ＵＳ２０２０／０２６６４７の優先権を主張し、これらの出願のそれぞれは、本願の譲受人に譲渡され、参照によりその全体が本明細書に明示的に組み込まれる。
以下は、一般的に、少なくとも１つのメモリデバイスを含むシステムに関し、より具体的には、３次元メモリデバイスのアーキテクチャ及びそれに関する方法に関する。
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタルディスプレイ等の様々な電子デバイス内に情報を蓄積するために広く使用される。情報は、メモリデバイスの異なる状態をプログラミングすることによって蓄積される。例えば、バイナリデバイスは、論理１又は論理０でしばしば示される２つの状態の内の１つを殆どの場合蓄積する。他のデバイスでは、２つよりも多い状態が蓄積され得る。蓄積された情報にアクセスするために、デバイスのコンポーネントは、メモリデバイス内の少なくとも１つの蓄積された状態を読み出し得、又はセンシングし得る。情報を蓄積するために、デバイスのコンポーネントは、メモリデバイス内に状態を書き込み得、又はプログラミングし得る。
磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗性ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、相変化メモリ（ＰＣＭ）、及びその他のカルコゲニドベースのメモリ等を含む様々な種類のメモリデバイスが存在する。メモリデバイスは、揮発性又は不揮発性であり得る。
メモリデバイスの改善は、一般的に、メトリクスの中でもとりわけ、メモリセル密度の増加、読み出し／書き込み速度の増加、信頼性の増加、データ保持の増加、電力消費の削減、又は製造コストの削減を含み得る。３次元垂直アーキテクチャを備えたメモリアレイ内の空間の節約、メモリセル密度の増加、又はメモリアレイの全体的な電力使用の減少のための解決策が望まれ得る。
本明細書に開示されるような例に従った、３次元メモリデバイスのアーキテクチャ及びそれに関する方法をサポートする３次元（３Ｄ）メモリアレイの例を説明する。 本明細書に開示されるような例に従った例示的な３Ｄメモリアレイの底面図を説明する。 本明細書に開示されるような例に従った例示的な３Ｄメモリアレイの側面図を説明する。 本明細書に開示されるような例に従った例示的な３Ｄメモリアレイの様々な図を説明する。 本明細書に開示されるような例に従った例示的な３Ｄメモリアレイの様々な図を説明する。 本明細書に開示されるような例に従った例示的な３Ｄメモリアレイの様々な図を説明する。 本明細書に開示されるような例に従った例示的な３Ｄメモリアレイの様々な図を説明する。 本明細書に開示されるような例に従った例示的な３Ｄメモリアレイの様々な図を説明する。 本明細書に開示されるような例に従った例示的な３Ｄメモリアレイの様々な図を説明する。 本明細書に開示されるような例に従った例示的な３Ｄメモリアレイの様々な図を説明する。 本明細書に開示されるような例に従った例示的な３Ｄメモリアレイの様々な図を説明する。 本明細書に開示されるような例に従った例示的な３Ｄメモリアレイの様々な図を説明する。 本明細書に開示されるような例に従った例示的な３Ｄメモリアレイの様々な図を説明する。 本明細書に開示されるような例に従った例示的な３Ｄメモリアレイの様々な図を説明する。 本明細書に開示されるような例に従った例示的な３Ｄメモリアレイの様々な図を説明する。 本明細書に開示されるような例に従った例示的な３Ｄメモリアレイの様々な図を説明する。 本明細書に開示されるような例に従った例示的な３Ｄメモリアレイの様々な図を説明する。 本明細書に開示されるような例に従った例示的な３Ｄメモリアレイの様々な図を説明する。 本明細書に開示されるような例に従った例示的な３Ｄメモリアレイの様々な図を説明する。 本明細書に開示されるような例に従った例示的な３Ｄメモリアレイの様々な図を説明する。 本明細書に開示されるような例に従った３次元メモリデバイスのアーキテクチャ及びそれに関する方法をサポートする１つ以上の方法を説明するフローチャートを示す。 本明細書に開示されるような例に従った３次元メモリデバイスのアーキテクチャ及びそれに関する方法をサポートする１つ以上の方法を説明するフローチャートを示す。 本明細書に開示されるような例に従った３次元メモリデバイスのアーキテクチャ及びそれに関する方法をサポートする１つ以上の方法を説明するフローチャートを示す。 本明細書に開示されるような例に従った３次元メモリデバイスのアーキテクチャ及びそれに関する方法をサポートする１つ以上の方法を説明するフローチャートを示す。
本開示は、メモリセルの密度の増加を備えた３次元（３Ｄ）垂直自己選択メモリアレイ、及びそれを処理する方法に関する。メモリアレイは、メモリアレイに印加される電圧を維持するために誘電体の厚さを保ちつつ、メモリセル間の間隔を減少させ得る導電性材料及び絶縁性材料の交互の層を通る導電性コンタクト及び開口部の配列を含み得る。
幾つかの例では、３Ｄメモリアレイは、パターン（例えば、幾何学的パターン）で配列された複数のコンタクトを備えた基板と、基板上に形成された第１の絶縁性材料（例えば、誘電体材料）とを含み得る。導電性材料の複数のプレーンは、第２の絶縁性材料（例えば、誘電体材料）によって相互に分離され、基板材料上に形成され得る。導電性材料のプレーンは、ワード線の例であり得る。
そうしたメモリアレイの製造の間に、“櫛”構造体（例えば、フィンガー及びフィンガーの間の空間を備えたツールのように見える構造体）を創出するために、奇数及び偶数のＷＬラインプレーンを分離する形状にトレンチは形成され得る。トレンチは、任意の幾何学的構成であり得、一定の距離で相互に面する櫛のフィンガーの奇数及び偶数のグループを含み得る。幾つかの例では、トレンチは蛇行形状に形成され得る。トレンチは、導電性材料の各プレーンを２つのセクション又は２つのプレートに分割し得る。導電性材料の各場所は、ワード線プレートの一例であり得る。幾つかの例では、トレンチ内で、導電性材料のプレーンは、誘電体材料及び導電性材料が複数の凹部を形成するようにエッチングされ得、各凹部は、蓄積素子材料（例えば、カルコゲニド材料）を受け入れるように構成され得る。犠牲層（例えば、コンフォーマル材料）がトレンチ内に堆積され得、幾つかの場合、犠牲層は凹部を充填する。絶縁性材料は、犠牲層の最上部上のトレンチ内に堆積され得る。犠牲層及び絶縁性層は蛇行形状を形成し得る。幾つかの例では、トレンチのその他の幾何学的構成が企図される。
犠牲層及び絶縁体の一部分は、開口部を形成するために除去され得る。開口部は、基板の一部分、複数の導電性コンタクト、並びに導電性材料及び誘電体材料の一部分を露出し得る。蓄積素子材料（例えば、カルコゲニド材料）が開口部内に堆積され得る。蓄積素子材料は、誘電体材料及び導電性材料により形成された凹部を充填し得る。蓄積素子材料は、凹部内の蓄積素子材料のみが残るように、開口部から部分的に除去され得る。
導電性ピラーは、凹部内に蓄積素子材料を含む開口部内に形成され得る。導電性ピラーは、デジット線の例であり得る。導電性ピラーは、導電性材料及び基板のプレーンに対して（例えば、実質的に垂直に）延伸するように配列され得る。各導電性ピラーは、異なる導電性コンタクトと結合され得る。ピラーは、バリア材料及び導電性材料で形成され得る。
メモリアレイのそうした構成及び製造方法は、以前の解決策と比較して、より高密度のメモリセルを可能にし得る。各メモリセル（例えば、蓄積素子材料）は、セルの絶縁を確保するために、導電性ピラーの対向する側面の内側に埋め込まれ得る。そうした構成は、幾つかの以前の解決策に関するセルの厚さ及び寸法のより厳密な制御を可能にし得る。導電性ピラーと交差する導電性材料の各プレーンは、プレーン内の第１のワード線プレート及びプレーン内の第２のワード線プレートによってアドレッシングされる２つのメモリセルを形成し得る。各導電性ピラーは、メモリアレイの底部又は最上部に位置付けられたトランジスタによってデコードされ得る。トランジスタは、通常のマトリックスで形成されたデジット線セレクタの一例であり得る。
開示の機構は、図１を参照して説明するように、メモリアレイの文脈で最初に説明される。開示の機構は、図２～図７を参照して説明するように、処理ステップの間の例示的な３Ｄメモリアレイの異なる図の文脈で説明される。開示のこれらの及びその他の機構は、図８～図１１を参照して説明するように、３Ｄ垂直メモリアレイアーキテクチャに関するフローチャートによって更に例証され、それらを参照して説明される。
図１は、本開示の態様に従った３Ｄメモリアレイ１００の一例を説明する。メモリアレイ１００は、基板１０４の上方に位置付けられたメモリセルの第１のアレイ又はデッキ１０５と、第１のアレイ又はデッキ１０５の最上部の上にあるメモリセルの第２のアレイ又はデッキ１０８とを含み得る。
メモリアレイ１００は、ワード線１１０及びデジット線１１５を含み得る。第１のデッキ１０５及び第２のデッキ１０８のメモリセルは、１つ以上の自己選択メモリセルを各々有し得る。図１に含まれる幾つかの素子が、数表示を用いてラベルが付されているが、他の対応する素子は、同じであるか類似していると理解されるであろうが、ラベルが付されていない。
メモリセルのスタックは、第１の誘電体材料１２０、蓄積素子材料１２５（例えば、カルコゲニド材料）、第２の誘電体材料１３０、蓄積素子材料１３５（例えば、カルコゲニド材料）、及び第３の誘電体材料１４０を含み得る。第１のデッキ１０５及び第２のデッキ１０８の自己選択メモリセルは、幾つかの例では、各デッキ１０５及び１０８の対応する自己選択メモリセルがデジット線１１５又はワード線１１０を共有し得るように、共通の導電線を有し得る。
幾つかの例では、メモリセルは、セルに電気パルスを提供することによってプログラミングされ得、それは、メモリ蓄積素子を含み得る。パルスは、第１のアクセス線（例えば、ワード線１１０）若しくは第２のアクセス線（例えば、デジット線１１５）、又はそれらの組み合わせを介して提供され得る。幾つかの場合、パルスを提供すると、メモリセルの極性に依存して、メモリ蓄積素子内をイオンがマイグレーションし得る。したがって、メモリ蓄積素子の第１の側又は第２の側に対するイオンの濃度は、第１のアクセス線と第２のアクセス線との間の電圧の極性に少なくとも部分的に基づき得る。幾つかの場合、非対称形状のメモリ蓄積素子は、より多くの面積を有する素子の部分でイオンをより密集させ得る。メモリ蓄積素子のある一定の部分は、より高い抵抗率を有し得、したがって、メモリ蓄積素子の他の部分よりも高い閾値電圧を生じさせ得る。イオンマイグレーションのこの説明は、本明細書で説明する結果を達成するための自己選択メモリセルのメカニズムの一例を表す。メカニズムのこの例は、限定とみなされるべきではない。この開示はまた、本明細書で説明する結果を達成するための自己選択メモリセルのメカニズムの他の例を含む。
メモリアレイ１００のアーキテクチャは、幾つかの場合、メモリセルがワード線１１０とデジット線１１５との間のトポロジカルなクロスポイントで形成されるクロスポイントアーキテクチャと称され得る。そうしたクロスポイントアーキテクチャは、他のメモリアーキテクチャと比較して、より低い製造コストで比較的高密度のデータ蓄積を提供し得る。例えば、クロスポイントアーキテクチャは、他のアーキテクチャと比較して、面積の減少と、その結果として、メモリセル密度の増加とを備えたメモリセルを有し得る。
図１の例は、２つのデッキ１０５及び１０８を示すが、他の構成が可能である。幾つかの例では、自己選択メモリセルの単一のメモリデッキが基板１０４の上方に構築され得、それは、２次元メモリと称され得る。幾つかの例では、メモリセルの３つ又は４つのメモリデッキが、３次元クロスポイントアーキテクチャにおける同様の方法で構成され得る。
メモリアレイ１００は、グリッド又は千鳥状パターンで配列された複数のコンタクトを備えた基板１０４を含み得る。幾つかの場合、複数のコンタクトは、基板を通って延伸し得、メモリアレイ１００のアクセス線と結合し得る。メモリアレイ１００は、基板材料上の第１の絶縁性材料の上に形成された第２の絶縁性材料によって相互に分離された導電性材料の複数のプレーンを含み得る。導電性材料の複数のプレーンの各々は、その中に形成された複数の凹部を含み得る。複数のプレーン、例えば、ワード線プレートは、スタック堆積処理ステップの間のエッチングのために犠牲層（例えば、コンフォーマル層）を使用することと、セル画定後にコンフォーマル層を除去することと、コンフォーマル層をより導電性の高い材料と置換することによる置換プロセスによって得られ得る。
絶縁性材料は、第２の絶縁性材料及び導電性材料を通って蛇行形状に形成され得る。複数の導電性ピラーは、導電性材料及び基板の複数のプレーンに対して実質的に垂直に延伸するように、開口部内に配列され得る。複数の導電性ピラーの各個別の１つは、導電性コンタクトの異なる１つに結合され得る。
幾つかの例では、デッキ１０５及び１０８は、論理状態を蓄積するように構成されたカルコゲニド材料を含み得る。例えば、デッキ１０５及び１０８のメモリセルは、自己選択メモリセルの例であり得る。カルコゲニド材料は、複数の凹部の各個別の１つ内のカルコゲニド材料が複数の導電性ピラーの内の１つと少なくとも部分的に接触するように、複数の凹部内に形成され得る。
図２Ａは、本明細書に開示されるような例に従った例示的な３Ｄメモリアレイ２００－ａの底面図を説明する。メモリアレイ２００－ａは、基板１０４内に形成され、基板１０４を通って延伸し、メモリアレイ１００のアクセス線と結合する複数の導電性コンタクト２３５を含み得る。例えば、基板１０４は、誘電体膜等の誘電体材料であり得る。
複数の導電性コンタクト２３５の内の単一の導電性コンタクトは、任意の単一の垂直ピラーをトランジスタ（図示せず）と結合するように構成され得る。複数の導電性コンタクト２３５は、グリッド状パターンで配列され得る。幾つかの例では、複数の導電性コンタクト２３５の個別の１つは、最大８つの他の導電性コンタクト２３５によって取り囲まれ得る。幾つかの例では、複数の導電性コンタクト２３５は、千鳥状パターン又は六角形パターンで配列され得る。例えば、複数の導電性コンタクト２３５の個別の１つは、最大６つの他の導電性コンタクト２３５によって取り囲まれ得る（図６Ａ及び図６Ｂを参照）。
図２Ｂは、本明細書に開示されるような例に従った例示的な３Ｄメモリアレイ２００－ｂの側面図を説明する。メモリアレイ２００－ｂは、基板１０４内に形成され得る複数の導電性コンタクト２３５を含み得る。メモリアレイ２００－ｂはまた、絶縁性材料２４０の複数の積み重ねられたプレーンと、導電性材料２４５の複数の積み重ねられたプレーン（例えば、ワード線プレーン又はワード線プレート）とを含み得る。導電性材料２４５の積み重ねられたプレーンは、絶縁性材料２４０の複数のプレーンによって相互にｚ方向に分離され得る（例えば、垂直方向に分離され得る）。例えば、第２の絶縁性材料２４０の第１のプレーン（例えば、底部プレーン）は、基板１０４のプレーン上に形成（例えば、堆積）され得、その後、導電性材料２４５のプレーンは、第２の絶縁性材料２４０の第１のプレーン上に形成され得る。幾つかの例では、第１の絶縁性材料２４０の層は、基板１０４上に堆積され得る。幾つかの例では、導電性材料２４５は、導電性炭素の層、又は活性材料と適合可能な他の導電層であり得る。幾つかの例では、導電性材料２４５は、保護バリアを通って活性材料によって分離された導電層を含み得る。導電性材料２４５は、少なくとも１つのワード線プレートとして機能するように構成され得る。幾つかの例では、導電性材料２４５及び絶縁性材料２４０は、交互の層等の複数の層を形成する。
第２の絶縁性材料２４０の追加のプレーンは、図２Ｂに説明されるように、交互の方法で導電性材料２４５上に形成され得る。第２の絶縁性材料２４０は、誘電体膜又は層等の誘電体材料であり得る。幾つかの例では、第２の絶縁性材料２４０及び基板１０４は、同じ種類の絶縁性材料であり得る。本明細書に開示される絶縁性材料の例は、酸化ケイ素等の誘電体材料を含むが、これらに限定されない。
導電性材料２４５の複数のプレーンの各個別の１つは、３Ｄメモリアレイ２００－ｂの異なるレベルにあり得る（例えば、それを形成し得る）。メモリセルを形成する材料の個々のプレーンは、３Ｄメモリアレイ２００－ｂのデッキと称され得る。導電性材料２４５は、とりわけ、金属（又は半金属）材料又はドープされたポリシリコン材料等の半導体材料を含み得る（例えば、それから形成され得る）。幾つかの例では、導電性材料２４５は、導電性炭素のプレーンであり得る。
導電性材料２４５の６つのプレーン及び第２の絶縁性材料２４０の７つのプレーンが図２Ｂに示されている。第２の絶縁性材料２４０の第７のプレーンは、３Ｄメモリアレイ２００－ｂの最上層であり得る。導電性材料２４５及び第２の絶縁性材料２４０のプレーンの量は、図２Ｂで説明される量に限定されない。導電性材料２４５及び第２の絶縁性材料２４０は、６つよりも多いデッキ又は６つよりも少ないデッキ中に配列され得る。
図３Ａ～図３Ｅは、本明細書に開示されるような例に従った、積み重ねられたメモリデバイスを形成するために実施され得る一連のステップ又はプロセスの間の例示的な３Ｄメモリアレイ２００－ｃ、２００－ｄ、２００－ｅ、及び２００－ｆの様々な図を説明する。具体的には、図３Ａ～図３Ｅには、偶数及び奇数のワード線プレーンを形成するプロセスが示されている。
図３Ａは、例示的な３Ｄメモリアレイ２００－ｃの上面図を示し、それは、トレンチ３５０が形成された後の図２Ｂで説明されるメモリアレイ２００－ｂの一例であり得る。図３Ｂは、図３Ａで説明するものに後続するプロセスステップの間の断面線Ａ－Ａ´に沿った例示的な３Ｄメモリアレイ２００－ｄの断面図を説明する。図３Ｃは、図３Ｂで説明するものに後続するプロセスステップの間の断面線Ａ－Ａ´に沿った例示的な３Ｄメモリアレイ２００－ｅの断面図を説明する。図３Ｄは、図３Ｃで説明するものに後続するプロセスステップの間の断面線Ａ－Ａ´に沿った例示的な３Ｄメモリアレイ２００－ｆの断面図を説明する。図３Ｅは、図３Ｃで説明するものに後続するプロセスステップの間の断面線Ｂ－Ｂ´の例示的な３Ｄメモリアレイ２００－ｆの上面図を説明する。図３Ａ～図３Ｅは、積み重ねられたメモリデバイスを形成するために実施され得る一連のステップ又はプロセスを説明する。
図３Ａは、メモリアレイ２００－ｃの導電性材料２４５（図３Ｂに示される）及び第２の絶縁性材料２４０（図３Ｂに示される）の交互のプレーンを通ってトレンチ３５０を形成することを説明する。トレンチ３５０は、トレンチ３５０の底部にある基板１０４（以前に図２Ａ及び２Ｂに示されている）及び導電性コンタクト２３５（以前に図２Ａ及び２Ｂに示されている）を露出し得る。
トレンチ３５０は、最上部から底部までエッチングされ得、蛇行形状にエッチングされ得る。実例として、トレンチ３５０は、導電性コンタクト２３５の行に渡って第１の方向に（例えば、左から右に）通過し、その後、導電性コンタクト２３５の隣接する行に渡って、第１の方向とは反対の第２の方向に（例えば、右から左に）通過し得る。図３Ａの例を参照すると、トレンチ３５０は、導電性コンタクト２３５の第１の行に渡って左から右に通過し、その後“向きを変え”、（第１の行に隣接する）導電性コンタクト２３５の次の（第２の）行に渡って右から左に通過する。トレンチ３５０は再び“向きを変え”、（第２の行に隣接する）導電性コンタクト２３５の次の（第３の）行に渡って左から右に通過する。トレンチ３５０は再び“向きを変え”、（第３の行に隣接する）導電性コンタクト２３５の次の（第４の）行に渡って右から左に通過し、その後、再び“向きを変え”、（第４の行に隣接する）図３Ａの底部にある導電性コンタクト２３５の次の（第５の）行に渡って左から右に通過する。
トレンチ３５０は、導電性材料２４５の各プレーンを少なくとも２つの部分：第１の部分３０８及び第２の部分３０９に分岐し得る。導電性材料２４５のプレーンの各部分は、デッキの異なるアクセス線（例えば、偶数ワード線又は奇数ワード線）であり得る。例えば、第１の部分３０８は、３Ｄメモリアレイ２００－ｃのデッキの第１のアクセス線であり得、第２の部分３０９は、３Ｄメモリアレイ２００－ｃの同じデッキの第２のアクセス線であり得る。偶数又は奇数のプレーンを形成するフィンガーの延伸は、使用される電極の抵抗率に基づいて、及び要求される電流供給のレベルによって画定され得る。具体的には、凹部の深さは、メモリセルに要望される厚さに応じて画定される。
図３Ｂは、メモリアレイ２００－ｄのプレーンの各々内の導電性材料２４５内に複数の凹部３１５を形成することを説明している。例えば、等方性の方法でトレンチ３５０の側壁３９０及び３９１内に複数の凹部３１５を形成するために、選択的エッチング動作が実施され得る。幾つかの例では、トレンチ３５０は、第２の側壁３９１から離隔された第１の側壁３９０を含み、第１の絶縁性材料２４０によって形成された第１の側壁３９０の第１の部分３９２は、第１の絶縁性材料２４０によって形成された第２の側壁３９１の第１の部分３９３から第１の距離だけ離隔される。第１の導電性材料２４５によって形成された第１の側壁３９０の第２の部分３９４は、第１の導電性材料２４５によって形成された第２の側壁３９１の第２の部分３９４から第１の距離よりも大きい第２の距離だけ離隔され得る。幾つかの例では、第１の導電性材料２４５によって形成されたトレンチ３５０の側壁３９０及び３９１の部分は、第１の絶縁性材料２４０によって形成されたトレンチ３５０の側壁３９０及び３９１の部分に対して凹んでいる。
エッチング動作は、１つ以上の垂直エッチングプロセス（例えば、異方性エッチングプロセス若しくはドライエッチングプロセス、又はそれらの組み合わせ）若しくは水平エッチングプロセス（例えば、等方性エッチングプロセス）又はそれらの組み合わせを含み得る。例えば、トレンチ３５０を垂直方向にエッチングするために、垂直エッチングプロセスが実施され得、少なくとも１つの導電性材料２４５内に少なくとも１つの凹部３１５を形成するために、水平エッチングプロセスが使用され得る。エッチングパラメータは、導電性材料２４５が例えば、第２の絶縁性材料２４０よりも速くエッチングされるように選択され得る。
図３Ｃは、コンフォーマル材料３２０（例えば、犠牲材料又は犠牲層）を形成することを説明している。コンフォーマル材料３２０は、メモリアレイ２００－ｅのトレンチ３５０中に堆積され得る。コンフォーマル材料３２０は、コンフォーマル材料３２０をコンフォーマルに堆積することによって、凹部３１５（図３Ｂに示される）内に形成され得る。コンフォーマル材料３２０は、各トレンチ３５０の第１の側壁３９０、第２の側壁３９１、及び底壁３９５に接触する。図３Ｃは、コンフォーマル材料３２０が、複数の凹部３１５内へのコンフォーマル材料３２０の形成の間に、トレンチ３５０の側壁上に（例えば、トレンチ３５０中に面する異なる層内の第２の絶縁性材料２４０及び導電性材料２４５の表面上に）形成され得ることを示すが、例はそうしたものに限定されない。例えば、コンフォーマル材料３２０は、幾つかの場合、異なる層内の導電性材料２４５内の複数の凹部３１５のみに閉じ込められ得る。幾つかの場合、コンフォーマル材料３２０は、コンフォーマル層又は犠牲層と称され得る。
幾つかの場合、コンフォーマル材料３２０を形成することに続いてエッチング動作が実施され得る。エッチング動作では、コンフォーマル材料３２０は、開口部又はトレンチ３５０を形成するためにエッチングされ得る。エッチング動作は、コンフォーマル材料３２０の表面（例えば、トレンチ３５０に面する表面）が第２の絶縁性材料２４０の表面（例えば、トレンチ３５０中に面する表面）から離隔されることをもたらす。幾つかの場合、エッチング動作は、コンフォーマル材料３２０の表面（例えば、トレンチ３５０に面する表面）が、第２の絶縁性材料２４０の表面（例えば、トレンチ３５０中に面する表面）と凡そ同一平面上になることをもたらし得、それによってトレンチの連続的な側壁を形成する。本明細書で説明するエッチング動作は、垂直エッチングプロセス（例えば、異方性エッチングプロセス若しくはドライエッチングプロセス又はそれらの組み合わせ）又は水平エッチングプロセス（例えば、等方性エッチングプロセス）であり得る。例えば、トレンチ３５０を垂直方向にエッチングするために、垂直エッチングプロセスが実施され得、第１の導電性材料２４５内に少なくとも１つの凹部を形成するために、水平エッチングプロセスが使用され得る。
図３Ｄは、メモリアレイ２００－ｆのコンフォーマル材料３２０の最上部上のトレンチ３５０内に誘電体材料３１８を堆積することを説明している。誘電体材料３１８は、コンフォーマル材料３２０に接触し得る。誘電体材料３１８及びコンフォーマル材料３２０は、トレンチ３５０を充填するように協働し得る。幾つかの場合、誘電体材料３１８は、絶縁性材料の一例であり得る。幾つかの例では、コンフォーマル材料３２０は、誘電体材料３１８と同一平面上の表面を形成するために選択的にエッチングバックされ得る。凹所の深さは、所望の厚さに依存して画定され得る。
図３Ｅは、本開示の例に従った、誘電体材料３１８が（図３Ｄに示されるように）堆積された後の例示的な３Ｄメモリアレイ２００－ｆの上面図を示す。図３Ｅでは、トレンチ３５０内に形成されたコンフォーマル材料３２０と、誘電体材料３１８とは、導電性材料２４５の各プレーンを第１の部分３０８及び第２の部分３０９に分岐する。
図４Ａ～図４Ｅは、本明細書に開示されるような例に従った、積み重ねられたメモリデバイスを形成するために実施され得る一連のステップ又はプロセスの間の例示的な３Ｄメモリアレイ２００－ｇ、２００－ｈ、２００－ｉ、及び２００－ｊの様々な図を示す。具体的には、図４Ａ～図４Ｅは、図３Ｄ及び図３Ｅで説明したメモリアレイ２００－ｆ内にメモリセルを形成するためのプロセスを説明する。
図４Ａは、開口部３６０の形成後の図３Ｅで説明したメモリアレイ２００－ｆの一例であり得るメモリアレイ２００－ｇの上面図を説明する。図４Ｂは、図４Ａで説明するものに後続するプロセスステップの間の断面線Ａ－Ａ´に沿った例示的な３Ｄメモリアレイ２００－ｈの断面図を説明する。図４Ｃは、図４Ｂで説明するものに後続するプロセスステップの間の断面線Ａ－Ａ´に沿った例示的な３Ｄメモリアレイ２００－ｉの断面図を説明する。図４Ｄは、図４Ｃで説明するものに後続するプロセスステップの間の断面線Ａ－Ａ´に沿った例示的な３Ｄメモリアレイ２００－ｊの断面図を説明する。図４Ｅは、図４Ｃで説明するものに後続するプロセスステップの間の断面線Ｂ－Ｂ´の例示的な３Ｄメモリアレイ２００－ｊの上面図を説明する。
図４Ａは、メモリアレイ２００－ｇの導電性材料２４５のプレーンの内の何れか１つを通る上面図を説明する。トレンチ３５０内の複数の開口部３６０は、誘電体材料３１８及び／又はコンフォーマル材料３２０の一部分をエッチング除去することによって形成され得る。開口部３６０は、開口部３６０を形成することが基板１０４（図４Ｂに示される）を通って延伸する複数の導電性コンタクト２３５（図４Ｂに示される）の少なくとも一部分を露出するように、複数の導電性コンタクト２３５と整列して位置付けられることが意図される。エッチングプロセスは、垂直エッチングプロセスであり得る。幾つかの例では、エッチング動作は、例えば、複数の開口部３６０が形成されていない場所のコンフォーマル材料３２０の全ての部分をエッチング除去しなくてもよい。
図４Ｂは、本開示の例に従った例示的な３Ｄメモリアレイ２００－ｈの断面図を説明する。図４Ｂに示すように、複数の凹部３１５は、プレーンの各々内の導電性材料２４５内に形成され得る。例えば、完全に又は部分的に等方性の方法で複数の凹部３１５を形成するために、選択的エッチング動作が実施され得る。エッチングケミストリは、導電性材料２４５に選択的に到達するように選択され得る。導電性コンタクト２３５は、トレンチ３５０内に開口３６０を形成することによって露出され得る。
図４Ｃは、本開示の例に従った例示的な３Ｄメモリアレイ２００－ｉの断面図を説明する。図４Ｃに示すように、蓄積素子材料４６５は、蓄積素子材料４６５をトレンチ３５０中にコンフォーマルに堆積することによって、複数の凹部３１５内に形成され得る。蓄積素子材料４６５は、コンフォーマル材料３２０のエッチングによって露出されたトレンチ３５０の側壁３９０及び３９１並びに底壁３９５に接触するように堆積され得る。蓄積素子材料４６５がトレンチ３５０の底壁３９５に接触する場合、蓄積素子材料４６５は、露出された導電性コンタクト２３５を覆う。
蓄積素子材料４６５は、自己選択的蓄積素子材料として機能し得るカルコゲニド合金及び／又はガラス等のカルコゲニド材料（例えば、選択デバイス及び蓄積素子の両方として機能し得る材料）の一例であり得る。例えば、蓄積素子材料４６５は、プログラミングパルス等の印加電圧に応答し得る。閾値電圧未満の印加電圧に対しては、蓄積素子材料４６５は、電気的に非導電性状態（例えば、“オフ”状態）のままであり得る。或いは、閾値電圧よりも大きい印加電圧に応答して、蓄積素子材料４６５は、電気的に導電性状態（例えば、“オン”状態）に入り得る。
蓄積素子材料４６５は、プログラミング閾値を満足するパルス（例えば、プログラミングパルス）を印加することによって、対象状態にプログラミングされ得る。プログラミングパルスの振幅、形状、又はその他の特徴は、蓄積素子材料４６５に対象状態を示させるように構成され得る。例えば、プログラミングパルスを印加した後、蓄積素子材料４６５のイオンは、蓄積素子全体に渡って再分配され得、それによって、読み出しパルスが適用された場合に検出されるメモリセルの抵抗を変更する。幾つかの場合、蓄積素子材料４６５の閾値電圧は、プログラミングパルスを印加することに基づいて変化し得る。
蓄積素子材料４６５によって蓄積された状態は、蓄積素子材料４６５に読み出しパルスを印加することによって、センシングされ得、検出され得、又は読み出され得る。読み出しパルスの振幅、形状、又はその他の特徴は、如何なる状態が蓄積素子材料４６５上に蓄積されているかをセンスコンポーネントが判定することを可能にするように構成され得る。例えば、幾つかの場合、読み出しパルスの振幅は、第１の状態に対しては蓄積素子材料４６５が“オン”状態になるであろう（例えば、電流が材料を通じて伝導される）が、第２の状態に対しては“オフ”状態になるであろう（例えば、材料を通じて電流が殆ど又は全く流されない）レベルになるように構成される。
幾つかの場合、蓄積素子材料４６５に印加される（プログラミングであろうと読み出しであろうと）パルスの極性は、実施されている動作の結果に影響を及ぼし得る。例えば、蓄積素子材料４６５が第１の状態を蓄積する場合、第１の極性の読み出しパルスは、蓄積素子材料４６５が“オン”状態を示すことをもたらし得、一方、第２の極性の読み出しパルスは、蓄積素子材料４６５が“オフ”状態を示すことをもたらし得る。このことは、状態を蓄積している場合に、蓄積素子材料４６５内のイオン又はその他の材料の非対称的な分布のために発生し得る。同様の原理は、プログラミングパルス及びその他のパルス若しくは電圧に適用される。
蓄積素子材料４６５として機能し得るカルコゲニド材料の例は、カルコゲニド材料の中でもとりわけ、Ｉｎ２Ｓｂ２Ｔｅ５、Ｉｎ１Ｓｂ２Ｔｅ４、Ｉｎ１Ｓｂ４Ｔｅ７等のインジウム（Ｉｎ）－アンチモン（Ｓｂ）－テルル（Ｔｅ）（ＩＳＴ）材料、及びＧｅ８Ｓｂ５Ｔｅ８、Ｇｅ２Ｓｂ２Ｔｅ５、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ１Ｓｂ４Ｔｅ７、又はＧｅ４Ｓｂ４Ｔｅ７等のゲルマニウム（Ｇｅ）－アンチモン（Ｓｂ）－テルル（Ｔｅ）（ＧＳＴ）材料を含み、実例として、動作の間に相を変化させない合金（例えば、セレンベースのカルコゲニド合金）を含む。更に、カルコゲニド材料は、低濃度のその他のドーパント材料を含み得る。カルコゲニド材料のその他の例は、テルル－ヒ素（Ａｓ）－ゲルマニウム（ＯＴＳ）材料、Ｇｅ、Ｓｂ、Ｔｅ、シリコン（Ｓｉ）、ニッケル（Ｎｉ）、ガリウム（Ｇａ）、Ａｓ、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、鉛（Ｐｂ）、ビスマス（Ｂｉ）、インジウム（Ｉｎ）、セレン（Ｓｅ）、酸素（Ｏ）、硫黄（Ｓ）、窒素（Ｎ）、炭素（Ｃ）、イットリウム（Ｙ）、及びスカンジウム（Ｓｃ）材料、及びそれらの組み合わせを含み得る。本明細書で使用されるとき、ハイフンでつながれた化学組成表記は、特定の混合物又は化合物内に含まれる元素を指し示し、指し示された元素を含む全ての化学量論を表すことを意図している。幾つかの例では、カルコゲニド材料は、カルコゲニドガラス又はアモルファスカルコゲニド材料であり得る。幾つかの例では、主にセレン（Ｓｅ）、ヒ素（Ａｓ）、及びゲルマニウム（Ｇｅ）を有するカルコゲニド材料は、ＳＡＧ合金と称され得る。幾つかの例では、ＳＡＧ合金はシリコン（Ｓｉ）を含み得、そうしたカルコゲニド材料はＳｉＳＡＧ合金と称され得る。幾つかの例では、カルコゲニドガラスは、各々原子又は分子の形態で、水素（Ｈ）、酸素（Ｏ）、窒素（Ｎ）、塩素（Ｃｌ）、又はフッ素（Ｆ）等の追加の元素を含み得る。幾つかの例では、導電率は、様々な化学種を使用するドーピングを通じて制御され得る。例えば、ドーピングは、第３族（例えば、ホウ素（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、アルミニウム（Ａｌ）等）又は第４族（スズ（Ｓｎ）、炭素（Ｃ）、シリコン（Ｓｉ）等）元素を組成物中に組み入れることを含み得る。
図４Ｄは、本開示の例に従った例示的な３Ｄメモリアレイ２００－ｊの断面図を示す。図４Ｄで説明するように、蓄積素子材料４６５の表面（例えば、トレンチ３５０中に面する表面）が第２の絶縁性材料２４０の表面（例えば、トレンチ３５０中に面する表面）と凡そ同一平面になるように、蓄積素子材料４６５を形成することに続いてエッチング動作が実施され得る。蓄積素子材料４６５のエッチングは、連続的な側壁を形成し得、蓄積素子材料４６５の最上層４６６（図４Ｃに示される）を除去し得、それにより、蓄積素子材料４６５のセルは、凹部内にのみ形成される。各凹部において、蓄積素子材料４６５の各セルは、図４Ｄに示すように、単一の導電性材料２４５（例えば、蓄積素子材料４６５のセルに隣接して設置された単一の導電性材料２４５）及び少なくとも２つの誘電体層（例えば、蓄積素子材料４６５のセルの最上部の上、及び蓄積素子材料４６５のセルの底部の上に設置された最上部誘電体層及び底部誘電体層）に接触し得る。蓄積素子材料４６５のエッチングは、蓄積素子材料４６５が相互に分離された構成を提供し得る。蓄積素子材料４６５のエッチングはまた、基板１０４内の導電性コンタクト２３５を露出し得る。幾つかの例では、犠牲材料の一部分は、（図４Ｅに示されるように）蓄積素子材料４６５のセルの何れかの側に設置され得る。
図４Ｅは、本開示の例に従った例示的な３Ｄメモリアレイ２００－ｊの上面図を説明する。図４Ｅに説明するように、トレンチ３５０内に形成されたコンフォーマル材料３２０及び蓄積素子材料４６５は、導電性材料２４５の各プレーンを第１の部分３０８及び第２の部分３０９に分岐し得る。プレーンの各部分は、ワード線プレートの一例であり得る。
図５Ａ～図５Ｃは、本明細書に開示されるような例に従った、積み重ねられたメモリデバイスを形成するために実施され得る一連のステップ又はプロセスの間の例示的な３Ｄメモリアレイ２００－ｋ、２００－ｌ、及び２００－ｍの様々な図を説明する。具体的には、図５Ａ～図５Ｃは、凹んだ自己選択メモリセルが形成された後、開口部３６０を充填するプロセスを説明する。
図５Ａは、凹んだ自己選択メモリセルの形成後の図４Ｅで説明したメモリアレイ２００－ｊの一例であり得るメモリアレイ２００－ｋの上面図を説明する。図５Ｂは、図５Ａで説明するものに後続する処理ステップの間の図４Ｅで説明した導電性材料２４５のプレーンの内の何れか１つを通るメモリアレイ２００－ｌの上面図である。図５Ｃは、図５Ｂで説明するものに後続する処理ステップの間の断面線Ａ－Ａ´に沿った例示的な３Ｄメモリアレイ２００－ｍの断面図を説明する。
図５Ａは、バリア材料５７０がトレンチ３５０の開口３６０中に堆積されたメモリアレイ２００－ｋの上面図を説明する。幾つかの実装では、バリア材料５７０は、第１の絶縁性材料２４０（図示せず）、第２の絶縁性材料２４０（図示せず）、及び蓄積素子材料４６５の少なくとも一部分に接触する。幾つかの例では、バリア材料５７０は、活性材料と適合性がある。幾つかの例では、バリア材料５７０は、導電性材料、又は導電性材料を備えたバリア層であり得る。バリア層は、例えば、酸化アルミニウムを含み得る。幾つかの例では、トレンチ３５０中に堆積される導電性材料に対する余地を作るために、エッチング動作が実施され得る。幾つかの場合、バリア材料５７０は、バリア層と称され得る。
図５Ｂは、導電性材料５７５がトレンチ３５０の開口部３６０中に堆積されたメモリアレイ２００－ｌの上面図を説明する。導電性材料５７５は、導電性ピラー５８０を形成するために開口部３６０内に堆積され得る。導電性ピラー５８０は、バリア材料５７０及び導電性材料５７５を含む。幾つかの例では、導電性ピラー５８０は、トレンチ３５０の側壁３９０及び３９１（図４Ｃに示される）上の蓄積素子材料４６５と接触して形成され得る。幾つかの例では、導電性ピラー５８０は、導電性材料５７５と同じ材料を含み得る。幾つかの例では、導電性ピラー５８０は、デジット線であり得る。導電性ピラー５８０は円筒であり得る。図５Ｄは、導電性ピラー５８０を中実ピラーとして説明しているが、幾つかの例では、導電性ピラー５８０は、中空円筒又はトロイダル（例えば、チューブ）であり得る。導電性ピラー５８０は、とりわけ、金属（又は半金属）材料、又はドープされたポリシリコン材料等の半導体材料を含み得る。しかしながら、その他の金属、半金属、又は半導体材料が使用されてもよい。
複数の開口部３６０の各個別の１つ内に形成された導電性ピラー５８０は、導電性材料２４５及び第２の絶縁性材料２４０（図示せず）の交互のプレーンに実質的に直交して延伸するように配列される。複数の開口部３６０の各個別の１つ内に形成された蓄積素子材料４６５及び導電性ピラー５８０は、実質的に正方形の形状に形成される。しかしながら、本開示の例は、正確な又は準正確な正方形の形状に限定されない。実例として、蓄積素子材料４６５及び導電性ピラー５８０は、実例として、円又は楕円形を含む任意の形状に形成され得る。
図５Ｃは、本開示の例に従った例示的な３Ｄメモリアレイ２００－ｍの側面図を説明する。図５Ｃで説明するように、メモリアレイ２００－ｌの導電性ピラー５８０を覆うためにキャッピング層５８５（例えば、誘電体層等の絶縁性材料）が堆積され得る。
メモリアレイ２００－ｍは、複数の垂直スタックを含み得る。各個別のスタックは、導電性ピラー５８０と、導電性ピラー５８０に結合された導電性コンタクト２３５と、第１の部分３０８及び導電性ピラー５８０と接触して形成された蓄積素子材料４６５と、第２の部分３０９及び導電性ピラー５８０と接触して形成された蓄積素子材料４６５とを含み得る。
導電性ピラー５８０は、導電性コンタクト２３５及び第１の絶縁性材料２４０と接触し得、凹部３１５内に形成された蓄積素子材料４６５と接触し得る。幾つかの場合、各個別の凹部３１５内に形成された蓄積素子材料４６５は、導電性ピラー５８０の部分的に（例えば、完全にではなく）周囲に形成される。
明確にするため、及び本開示の例を曖昧にしないように図５Ｃには示されていないが、例えば、材料の相互拡散に対する接着層若しくはバリアを形成するために、及び/又は組成物の混合を軽減するために、蓄積素子材料４６５、及び／又は導電性ピラー５８０の前、後、及び／又は間にその他の材料が形成され得る。
図６Ａ～図６Ｂは、図２Ａ～図５Ｃで処理された３Ｄメモリアレイ２００－ａ～２００－ｍの例であり得る例示的な３Ｄメモリアレイ６００－ａ及び６００－ｂの様々な図を説明する。メモリアレイ６００－ａ及び６００－ｂは、図２Ａ～図５Ｃを参照して説明したメモリアレイ２００と同様の機構を含み得る。複数の開口部３６０は、導電性材料２４５及び第２の絶縁性材料２４０（図示せず）の交互のプレーンと、トレンチ３５０内の誘電体材料３１８とを通って形成され得る。示されるように、複数の開口部３６０の直径は、トレンチ３５０の幅と凡そ同じ幅である。幾つかの例では、複数の開口部３６０の直径は、トレンチ３５０の幅よりも大きくてもよい。
複数の開口部３６０の各々は、導電性コンタクト２３５の異なる個別の１つと凡そ同心であり得る。図６Ａ及び６Ｂに示されるように、ピラー５８０は円形であり、個別の開口部３６０における幾何学的パターンで複数のコンタクトの上方に形成され、それらに結合される。図２Ａ～図３Ｅに示したような幾つかの例では、開口部３６０は正方形であり得る。
複数の開口部３６０は、導電性コンタクト２３５（図示せず）の千鳥状の（例えば、六角形の）配列を有し得る。例えば、複数の導電性コンタクト２３５の個別の１つは、６つの他の導電性コンタクト２３５によって取り囲まれ得る。
千鳥状パターンは、第１の行内の物体（例えば、コンタクト、開口部、又はピラー）の位置が、第１の行に隣接する第２の行内の物体（例えば、コンタクト、開口部、又はピラー）の位置から所与の方向にずれている任意のパターンを指し得る。例えば、千鳥状パターンは、ｘ方向（例えば、行）では相互に隣接しているが、ｙ方向（例えば、列）では隣接しない物体（例えば、コンタクト、開口部、又はピラー）を有し得る。実例として、図６Ａ及び図６Ｂで説明するように、複数の導電性コンタクト２３５は、相互に隣接し、ｘ方向では相互に一列になる。しかしながら、複数の導電性コンタクト２３５は、ｙ方向では相互に隣接しない。複数の導電性コンタクト２３５は、ｘ方向では相互に一列になり、複数の導電性コンタクト２３５は、ｙ方向では行を交互にする（例えば、スキップする）。図６Ａ及び図６Ｂは、基板１０４全体に渡って導電性コンタクト２３５間で凡そ同じ間隔を示すが、本開示に従った例は、そのように限定されない。例えば、導電性コンタクト２３５間の間隔は、基板１０４全体に渡って変化し得る。
図６Ｂは、ワード線プレートの内の少なくとも１つ、少なくとも１つの円形ピラー５８０、及び少なくとも１つの誘電体材料３１８の間に位置付けられたカルコゲニド材料を各々含む複数の蓄積素子材料４６５を３Ｄメモリアレイが含み得ることを示す。幾つかの例では、デコードの最適化に依存して、ピラー５８０は、３Ｄメモリアレイ６００の最上部、底部、又は最上部及び底部の両方（例えば、複数のワード線プレートの下方又は上方）に位置付けられた複数のセレクタに結合され得る。
図７Ａ～図７Ｂは、本明細書に開示されるような例に従った、図２Ａ～図５Ｃで処理された３Ｄメモリアレイ２００－ａ～２００－ｍの例であり得る例示的な３Ｄメモリアレイ７００の様々な図を説明する。複数の開口部３６０は、導電性材料２４５及び第２の絶縁性材料２４０の交互のプレーンと、トレンチ３５０内の誘電体材料３１８とを通って形成され得る。示されるように、複数の開口部３６０の直径は、トレンチ３５０の幅と凡そ同じである。幾つかの例では、複数の開口部３６０の直径は、トレンチ３５０の幅よりも大きくてもよい。
複数の開口部３６０の各々は、導電性コンタクト２３５の異なる個別の１つと凡そ同心であり得る。図７Ａ及び図７Ｂに示すように、ピラー５８０は、長斜方形（rectangular oblique）であり、個別の開口部３６０における幾何学的パターンで複数のコンタクトの上方に形成され、それらに結合される。
複数の開口部３６０は、導電性コンタクト２３５の千鳥状の（例えば、六角形の）配列を有し得る。例えば、複数の導電性コンタクト２３５の個別の１つは、６つの他の導電性コンタクト２３５によって取り囲まれ得る。
本明細書で使用されるとき、“千鳥状パターン”は、ある方向では相互に隣接するが、別の方向では隣接しない複数の導電性コンタクトを指し得る。例えば、千鳥状パターンは、ｘ方向（例えば、行）では相互に隣接するが、ｙ方向（例えば、列）では隣接しない物体（例えば、コンタクト、開口部、又はピラー）を有し得る。
実例として、図７Ａ及び７Ｂで説明するように、複数の導電性コンタクト２３５は、相互に隣接し、ｘ方向では相互に一列になる。しかしながら、複数の導電性コンタクト２３５は、ｙ方向では相互に隣接しない。複数の導電性コンタクト２３５は、ｘ方向では相互に一列になり、複数の導電性コンタクト２３５は、ｙ方向では行を交互にする（例えば、スキップする）。図７Ａ及び図７Ｂは、基板１０４全体に渡って導電性コンタクト２３５－ａ間で凡そ同じ間隔を示すが、本開示に従った例は、そのように限定されない。例えば、導電性コンタクト２３５－ａ間の間隔は、基板１０４全体に渡って変化し得る。
図７Ｂは、ワード線プレートの内の少なくとも１つ、少なくとも１つの長斜方形ピラー５８０、及び少なくとも１つの誘電体材料３１８の間に位置付けられたカルコゲニド材料を各々含む複数の蓄積素子材料４６５を３Ｄメモリアレイが含み得ることを示す。
幾つかの例では、デコードの最適化に依存して、ピラー５８０は、３Ｄメモリアレイ７００の最上部、底部、又は最上部及び底部の両方（例えば、複数のワード線プレートの下方又は上方）に位置付けられた複数のセレクタに結合され得る。“最上部”、“底部”、“下部”、“上部”、“下にある”、“下方”、“上方”等を含むがこれらに限定されない空間的に関連する用語は、本明細書で使用される場合、素子と別の素子との空間的関係を説明するための説明の容易さのために利用される。そうした空間的に関連する用語は、図に描写され、本明細書に記載される特定の向きに加えて、デバイスの異なる向きを包含する。例えば、図に描写された構造体が裏返され、又は反転された場合、他の素子の下方に又は下にあるように以前に説明された部分は、それらの他の素子の上方又は上にあるであろう。
図８は、本開示の態様に従った３次元メモリデバイスのアーキテクチャ及びそれに関する方法をサポートする１つ以上の方法８００を説明するフローチャートを示す。方法８００の動作は、製造システム、又は製造システムと関連付けられた１つ以上のコントローラによって実装され得る。幾つかの例では、１つ以上のコントローラは、説明された機能を実施するために、製造システムの１つ以上の機能的素子を制御するための命令のセットを実行し得る。追加的又は代替的に、１つ以上のコントローラは、専用のハードウェアを使用して、説明された機能の態様を実施し得る。
８０５において、方法８００は、第１の誘電体層、第１の導電層、及び第２の誘電体層を通ってトレンチを形成することであって、トレンチは、基板を露出し、第１の導電層を第１のワード線ドライバと関連付けられた第１の部分と、第２のワード線ドライバと関連付けられた第２の部分とに分割することを含み得る。８０５の動作は、本明細書で説明する方法に従って実施され得る。
８１０において、方法８００は、トレンチの第１の側壁及び第２の側壁に接触するコンフォーマル材料を堆積することを含み得る。８１０の動作は、本明細書で説明する方法に従って実施され得る。
８１５において、方法８００は、コンフォーマル材料の一部分をエッチングすることによって、基板を通って延伸するコンタクトの上方に開口部を形成することを含み得る。８１５の動作は、本明細書で説明する方法に従って実施され得る。
８２０において、方法８００は、エッチングによって露出された開口部の側壁及び底壁と接触して、情報を蓄積するように構成されたカルコゲニド材料を開口部中に堆積することを含み得る。８２０の動作は、本明細書で説明する方法に従って実施され得る。
幾つかの例では、本明細書で説明するような装置は、方法８００等の１つ以上の方法を実施し得る。装置は、第１の誘電体層、第１の導電層、及び第２の誘電体層を通ってトレンチを形成することであって、トレンチは基板を露出し、第１の導電層を第１のワード線ドライバと関連付けられた第１の部分と第２のワード線ドライバと関連付けられた第２の部分とに分割することと、トレンチの第１の側壁及び第２の側壁に接触するコンフォーマル材料を堆積することと、コンフォーマル材料の一部分をエッチングすることによって基板を通って延伸するコンタクトの上方に開口部を形成することと、エッチングによって露出された開口部の側壁及び底壁と接触して、情報を蓄積するように構成されたカルコゲニド材料を開口部中に堆積することのための機構、手段、又は命令（例えば、プロセッサによって実行可能な命令を蓄積する非一時的コンピュータ可読媒体）を含み得る。
本明細書で説明する方法８００及び装置の幾つかの例は、コンフォーマル材料に接触する誘電体材料をトレンチ内に堆積することであって、開口部を形成することは、誘電体材料の一部分をエッチングすることを含むことのための動作、機構、手段、又は命令を更に含み得る。本明細書で説明する方法８００及び装置の幾つかの例は、基板を通って延伸するコンタクトのセットを形成することであって、コンタクトのセットは、デジット線のセットと関連付けられることと、基板上に第１の誘電体層を形成することと、第１の誘電体層上に第１の導電層を形成することであって、第１の導電層は少なくとも１つのワード線プレートとして構成されることと、第１の導電層上に第２の誘電体層を形成することであって、トレンチを形成することは第２の誘電体層を形成することに基づくことのための動作、機構、手段、又は命令を更に含み得る。
本明細書で説明する方法８００及び装置の幾つかの例は、開口部の連続的な側壁を形成するためにカルコゲニド材料の一部分をエッチングすることと、開口部の連続的な側壁に接触するバリア材料を開口部中に堆積することのための動作、機構、手段、又は命令を更に含み得る。本明細書で説明する方法８００及び装置の幾つかの例では、カルコゲニド材料は、第１の導電層に接触する第１の壁と、第１の誘電体層に接触する第２の壁と、第２の誘電体層に接触する第３の壁と、バリア材料に接触する第４の壁とを含む。本明細書で説明する方法８００及び装置の幾つかの例では、バリア材料は、第１の誘電体層、第２の誘電体層、及びカルコゲニド材料の少なくとも一部分に接触する。
本明細書で説明する方法８００及び装置の幾つかの例は、コンタクトを露出するためにバリア材料をエッチングすることと、バリア材料及びコンタクトに接触する導電性材料を開口部中に堆積することのための動作、機構、手段、又は命令を更に含み得る。本明細書で説明する方法８００及び装置の幾つかの例は、第２の誘電体層及び導電性材料の上方に第２の誘電体材料を形成することのための動作、機構、手段、又は命令を更に含み得る。
本明細書で説明する方法８００及び装置の幾つかの例では、導電性材料は、デジット線として構成され得る。本明細書で説明する方法８００及び装置の幾つかの例では、第１の誘電体層を通ってトレンチを形成することは、トレンチを垂直方向にエッチングするために垂直エッチングプロセスを実施することと、第１の導電層内に少なくとも１つの凹部を形成するために垂直エッチングプロセス後に水平エッチングプロセスを実施することのための動作、機構、手段、又は命令を含み得る。本明細書で説明する方法８００及び装置の幾つかの例では、垂直エッチングプロセスは、異方性エッチングプロセス若しくはドライエッチングプロセス又はそれらの組み合わせを含む。本明細書で説明する方法８００及び装置の幾つかの例では、水平エッチングプロセスは、等方性エッチングプロセスを含む。
本明細書で説明する方法８００及び装置の幾つかの例は、基板を通って延伸するコンタクトのセットの上方に開口部のセットを形成することと、開口部のセットをバリア材料で充填することのための動作、機構、手段、又は命令を更に含み得る。本明細書で説明する方法８００及び装置の幾つかの例は、トレンチを形成することは、基板を通って延伸するコンタクトセットの少なくとも一部分を露出することのための動作、機構、手段、又は命令を更に含み得る。
本明細書で説明する方法８００及び装置の幾つかの例では、トレンチは、蛇行形状で第１の導電層を通って延伸する。本明細書で説明する方法８００及び装置の幾つかの例では、トレンチは、第２の側壁から離隔された第１の側壁を含み、第１の誘電体層によって形成された第１の側壁の第１の部分は、第１の誘電体層によって形成された第２の側壁の第１の部分から第１の距離だけ離隔され得、第１の導電層によって形成された第１の側壁の第２の部分は、第１の導電層によって形成された第２の側壁の第２の部分から第１の距離よりも大きい第２の距離だけ離隔され得る。
本明細書で説明する方法８００及び装置の幾つかの例は、第１の導電層によって形成されたトレンチの側壁の部分が、第１の誘電体層によって形成されたトレンチの側壁の部分に対して凹んでいてもよいことのための動作、機構、手段、又は命令を更に含み得る。本明細書で説明する方法８００及び装置の幾つかの例では、カルコゲニド材料は、自己選択メモリセルに対する蓄積素子を含む。
本明細書で説明する方法８００及び装置の幾つかの例は、第２の誘電体層上に第２の導電層を形成することであって、第２の導電層は、少なくとも１つのワード線プレートとして構成されることと、第２の導電層上に第３の誘電体層を形成することであって、トレンチを形成することは、第３の誘電体層を形成することに基づき得ることのための動作、特徴、手段、又は命令を更に含み得る。本明細書で説明する方法８００及び装置の幾つかの例では、第１の導電層及び第２の導電層と関連付けられたメモリセルのアレイは、メモリセルの３次元アレイを含む。
図９は、本開示の態様に従った３次元メモリデバイスのアーキテクチャ及びそれに関する方法をサポートする１つ以上の方法９００を説明するフローチャートを示す。方法９００の動作は、製造システム、又は製造システムと関連付けられた１つ以上のコントローラによって実装され得る。幾つかの例では、１つ以上のコントローラは、説明された機能を実施するために、製造システムの１つ以上の機能的素子を制御するための命令のセットを実行し得る。追加的又は代替的に、１つ以上のコントローラは、専用のハードウェアを使用して、説明された機能の態様を実施し得る。
９０５において、方法９００は、基板を通って延伸するコンタクトのセットを形成することであって、コンタクトのセットは、デジット線のセットと関連付けられることを含み得る。９０５の動作は、本明細書で説明する方法に従って実施され得る。
９１０において、方法９００は、基板上に第１の誘電体層を形成することを含み得る。９１０の動作は、本明細書で説明する方法に従って実施され得る。
９１５において、方法９００は、第１の誘電体層上に第１の導電層を形成することであって、第１の導電層は、少なくとも１つのワード線プレートとして構成されることを含み得る。９１５の動作は、本明細書で説明する方法に従って実施され得る。
９２０において、方法９００は、第１の導電層上に第２の誘電体層を形成することであって、トレンチを形成することは、第２の誘電体層を形成することに基づくことを含み得る。９２０の動作は、本明細書で説明する方法に従って実施され得る。
９２５において、方法９００は、第１の誘電体層、第１の導電層、及び第２の誘電体層を通ってトレンチを形成することであって、トレンチは、基板を露出し、第１の導電層を第１のワード線ドライバと関連付けられた第１の部分と、第２のワード線ドライバと関連付けられた第２の部分とに分割することとを含み得る。９２５の動作は、本明細書で説明する方法に従って実施され得る。
９３０において、方法９００は、トレンチの第１の側壁及び第２の側壁に接触するコンフォーマル材料を堆積することを含み得る。９３０の動作は、本明細書で説明する方法に従って実施され得る。
９３５において、方法９００は、コンフォーマル材料の一部分をエッチングすることによって、基板を通って延伸するコンタクトの上方に開口部を形成することを含み得る。９３５の動作は、本明細書で説明する方法に従って実施され得る。
９４０において、方法９００は、エッチングによって露出された開口部の側壁及び底壁と接触して、情報を蓄積するように構成されたカルコゲニド材料を開口部中に堆積することを含み得る。９４０の動作は、本明細書で説明する方法に従って実施され得る。
図１０は、本開示の態様に従った３次元メモリデバイスのアーキテクチャ及びそれに関する方法をサポートする１つ以上の方法１０００を説明するフローチャートを示す。方法１０００の動作は、製造システム、又は製造システムと関連付けられた１つ以上のコントローラによって実装され得る。幾つかの例では、１つ以上のコントローラは、説明された機能を実施するために、製造システムの１つ以上の機能的素子を制御するための命令のセットを実行し得る。追加的又は代替的に、１つ以上のコントローラは、専用のハードウェアを使用して、説明された機能の態様を実施し得る。
１００５において、方法１０００は、第１の誘電体層、第１の導電層、及び第２の誘電体層を通ってトレンチを形成することであって、トレンチは、基板を露出し、第１の導電層を第１のワード線ドライバと関連付けられた第１の部分と、第２のワード線ドライバと関連付けられた第２の部分とに分割することを含み得る。１００５の動作は、本明細書で説明する方法に従って実施され得る。
１０１０において、方法１０００は、トレンチの第１の側壁及び第２の側壁に接触するコンフォーマル材料を堆積することを含み得る。１０１０の動作は、本明細書で説明する方法に従って実施され得る。
１０１５において、方法１０００は、コンフォーマル材料の一部分をエッチングすることによって、基板を通って延伸するコンタクトの上方に開口部を形成することを含み得る。１０１５の動作は、本明細書で説明する方法に従って実施され得る。
１０２０において、方法１０００は、エッチングによって露出された開口部の側壁及び底壁と接触して情報を蓄積するように構成されたカルコゲニド材料を開口部中に堆積することを含み得る。１０２０の動作は、本明細書で説明する方法に従って実施され得る。
１０２５において、方法１０００は、開口部の連続的な側壁を形成するために、カルコゲニド材料の一部分をエッチングすることを含み得る。１０２５の動作は、本明細書で説明する方法に従って実施され得る。
１０３０において、方法１０００は、開口部の連続的な側壁に接触するバリア材料を開口部中に堆積することを含み得る。１０３０の動作は、本明細書で説明する方法に従って実施され得る。
図１１は、本開示の態様に従った３次元メモリデバイスのアーキテクチャ及びそれに関する方法をサポートする１つ以上の方法１１００を説明するフローチャートを示す。方法１１００の動作は、製造システム、又は製造システムと関連付けられた１つ以上のコントローラによって実装され得る。幾つかの例では、１つ以上のコントローラは、説明された機能を実施するために、製造システムの１つ以上の機能的素子を制御するための命令のセットを実行し得る。追加的又は代替的に、１つ以上のコントローラは、専用のハードウェアを使用して、説明された機能の態様を実施し得る。
１１０５において、方法１１００は、基板を通って延伸する、デジット線のセットと関連付けられたコンタクトのセットを形成することを含み得る。１１０５の動作は、本明細書で説明する方法に従って実施され得る。
１１１０において、方法１１００は、基板上に第１の誘電体層を形成することを含み得る。１１１０の動作は、本明細書で説明する方法に従って実施され得る。
１１１５において、方法１１００は、第１の誘電体層上に第１の導電層を形成することであって、第１の導電層は、少なくとも１つのワード線プレートとして構成されることを含み得る。１１１５の動作は、本明細書で説明する方法に従って実施され得る。
１１２０において、方法１１００は、第１の導電層上に第２の誘電体層を形成することを含み得る。１１２０の動作は、本明細書で説明する方法に従って実施され得る。
１１２５において、方法１１００は、第１の誘電体層、第１の導電層、及び第２の誘電体層を通って少なくとも１つのトレンチを形成することであって、少なくとも１つのトレンチは、第１の導電層を第１のワード線ドライバと関連付けられた第１の部分と、第２のワード線ドライバと関連付けられた第２の部分とに分割することを含み得る。１１２５の動作は、本明細書で説明する方法に従って実施され得る。
１１３０において、方法１１００は、トレンチのセットの各々の第１の側壁、第２の側壁、及び底壁に接触するように、コンフォーマル材料を堆積させることを含み得る。１１３０の動作は、本明細書で説明する方法に従って実施され得る。
１１３５において、方法１１００は、コンフォーマル材料の一部分をエッチングすることによって、コンタクトのセットのコンタクトの上方のトレンチのセットの各々内に円形開口部を形成することを含み得る。１１３５の動作は、本明細書で説明する方法に従って実施され得る。
１１４０において、方法１１００は、トレンチのセットの各々内の第１の側壁、第２の側壁、及び底壁の表面に接触するカルコゲニド材料を円形開口部中に堆積することであって、カルコゲニド材料は、情報を蓄積するように構成されることを含み得る。１１４０の動作は、本明細書で説明する方法に従って実施され得る。
幾つかの例では、本明細書で説明するような装置は、方法１１００等の１つ以上の方法を実施し得る。装置は、基板を通って延伸する、デジット線のセットと関連付けられたコンタクトのセットを形成することと、基板上に第１の誘電体層を形成することと、第１の誘電体層上に第１の導電層を形成することであって、第１の導電層は、少なくとも１つのワード線プレートとして構成されることと、第１の導電層上に第２の誘電体層を形成することと、第１の誘電体層、第１の導電層、及び第２の誘電体層を通って少なくとも１つのトレンチを形成することであって、少なくとも１つのトレンチは、第１の導電層を第１のワード線ドライバと関連付けられた第１の部分と、第２のワード線ドライバと関連付けられた第２の部分とに分割することと、トレンチのセットの各々の第１の側壁、第２の側壁、及び底壁に接触するようにコンフォーマル材料を堆積することと、コンフォーマル材料の一部分をエッチングすることによって、コンタクトのセットのコンタクトの上方のトレンチのセットの各々内に円形開口部を形成することと、トレンチのセットの各々内の第１の側壁、第２の側壁、及び底壁の表面に接触するカルコゲニド材料を円形開口部中に堆積することであって、カルコゲニド材料は、情報を蓄積するように構成されることのための機構、手段、又は命令（例えば、プロセッサによって実行可能な命令を蓄積する非一時的コンピュータ可読媒体）を含み得る。本明細書で説明する方法１１００及び装置の幾つかの例は、六角形パターンでコンタクトのセットの上方にピラーのセットを形成することと、ピラーのセットを、装置の最上部及び底部の内の少なくとも一方内に位置付けられたセレクタのセットと結合することのための動作、機構、手段、又は命令を更に含み得る。
上記で説明した方法は、可能な実装を説明すること、動作及びステップは、再配置又はさもなければ修正され得ること、並びに他の実装が可能であることに留意すべきである。更に、方法の内の２つ以上からの部分は組み合わせられ得る。
装置が説明される。装置は、デジット線のセットと関連付けられ、基板を通って延伸するコンタクトセットと、ワード線プレートの第１のセットから分離されたワード線プレートの第２のセットと、ワード線プレートの第１のセットと第２のセットとの間に位置付けられた誘電体材料であって、基板の上方に蛇行形状で延伸する該誘電体材料と、コンタクトのセットの上方に形成され、それと結合されたピラーのセットと、少なくとも１つのワード線プレート、少なくとも１つのピラー、及び少なくとも１つの誘電体層によって形成された凹部内に位置付けられたカルコゲナイド材料を各々含む蓄積素子のセットとを含み得る。
装置の幾つかの例は、ワード線プレートの第１のセットのワード線プレート間の凹部内の第１のカルコゲニド材料と第２のカルコゲニド材料との間で延伸し、誘電体材料に接触するコンフォーマル材料を含み得る。幾つかの例では、コンフォーマル材料は、ワード線プレートの第１のセットのワード線プレートと誘電体材料との間に位置付けられ得る。幾つかの例では、ピラーのセットのピラーは、カルコゲニド材料の少なくとも一部分に接触するバリア層と、バリア層に接触し、デジット線として構成された導電性材料とを更に含む。幾つかの例では、バリア層は酸化アルミニウムを含む。
幾つかの例は、ワード線プレートの第１のセットの少なくとも１つを更に含み得、ワード線プレートの第２のセットは、導電性材料を含む。幾つかの例では、コンタクトのセットの上方に形成されたピラーのセットは、蛇行形状で基板の上方に延伸する誘電体材料の連続性を遮断する。幾つかの例では、コンタクトのセットは、千鳥状パターンで配列され得る。幾つかの例では、コンタクトのセットはグリッド状に配列され得る。
装置が説明される。装置は、基板を通って延伸し、幾何学的パターンで配列された、デジット線のセットと関連付けられたコンタクトのセットと、ワード線プレートのセットの第１のセットをワード線プレートのセットの第２のセットから分離する誘電体材料と、コンタクトのセットの上方に形成され、幾何学的パターンで配列された円形ピラーのセットであって、円形ピラーのセットの各円形ピラーは、コンタクトのセットのコンタクトと結合される、該円形ピラーのセットと、ワード線プレートのセットの少なくとも１つ、少なくとも１つの円形ピラー、及び少なくとも１つの誘電体層の間に位置付けられたカルコゲニド材料を各々含む蓄積素子のセットとを含み得る。幾つかの例では、円形ピラーのセットは、基板の下方又はワード線プレートのセットの上方に位置付けられたセレクタのセットと結合され得る。
装置が説明される。装置は、基板を通って延伸し、六角形パターンで配置された、デジット線のセットと関連付けられたコンタクトのセットと、第１のワード線プレートと同じレベルで位置付けられ、第１のワード線から離隔された第２のワード線プレートと、基板の上方に蛇行形状で延伸し、第１のワード線プレートと第２のワード線プレートとの間に位置付けられた誘電材料と、コンタクトのセットの上方に形成され、六角形パターンで配列された長斜方形ピラーのセットであって、各長斜方形ピラーは、コンタクトのセットのコンタクトと結合される、該長斜方形ピラーのセットと、ワード線プレートのセットの内の少なくとも１つ、少なくとも１つの長斜方形ピラー、及び少なくとも１つの誘電体層の間の凹部内に位置付けられたカルコゲナイド材料を含む蓄積素子のセットとを含み得る。幾つかの例では、長斜方形ピラーのセットは、基板の下方又は第１のワード線プレートの上方に位置付けられたセレクタのセットと結合され得る。
本明細書で説明した情報及び信号は、様々な異なる技術及び技法の内の何れかを使用して表し得る。例えば、上記の説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場若しくは磁性粒子、光場若しくは光粒子、又は任意のそれらの組み合わせにより表わされ得る。幾つかの図面は、信号を単一の信号として説明し得るが、当業者は、バスが様々なビット幅を有し得る場合に、信号が複数の信号のバスを表し得ることを理解するであろう。
本明細書で使用されるとき、用語“仮想接地”は、約ゼロボルト（０Ｖ）の電圧に保持されるがグランドと直接接続されない電気回路のノードを指す。したがって、仮想接地の電圧は、一時的に変動し得、定常状態で約０Ｖに戻り得る。仮想接地は、オペアンプ及び抵抗器を含む電圧分圧器等の様々な電子回路素子を使用して実装され得る。その他の実装も可能である。“仮想接地する”又は“仮想接地される”は約０Ｖに接続されることを意味する。
用語“電子通信”“導電的接触”、“接続された”、及び“結合された”は、コンポーネント間の信号の流れをサポートするコンポーネント間の関係を指し得る。コンポーネント間の信号の流れを何時でもサポート可能である何れかの導電経路がコンポーネント間にある場合、コンポーネントは相互に電子通信する（又は導電的に接触する、接続される、又は結合される）とみなされる。任意の所与の時点で、相互に電子通信する（又は導電的に接触する、接続される、又は結合される）コンポーネント間の導電経路は、接続されたコンポーネントを含むデバイスの動作に基づいて開回路又は閉回路であり得る。接続されたコンポーネント間の導電経路は、コンポーネント間の直接の導電経路であり得、又は接続されたコンポーネント間の導電経路は、スイッチ、トランジスタ、又はその他のコンポーネント等の中間コンポーネントを含み得る間接の導電経路であり得る。幾つかの場合、例えば、スイッチ又はトランジスタ等の１つ以上の中間コンポーネントを使用して、接続されたコンポーネント間の信号の流れは、一時的に中断されてもよい。
用語“結合”は、信号が現在導電経路を越えてコンポーネント間で通信することができないコンポーネント間の開回路の関係から、信号が導電経路を越えてコンポーネント間を通信することができるコンポーネント間の閉回路の関係に移行する状態を指す。コントローラ等のコンポーネントが他のコンポーネントを相互に結合する場合、コンポーネントは、以前は信号の流れを許可していなかった導電経路を越えて他のコンポーネント間で信号を流すことを可能にする変化を開始する。
用語“絶縁された”は、コンポーネント間を信号が現在流れることができないコンポーネント間の関係を指す。コンポーネントは、それらの間に開回路がある場合に相互から絶縁される。例えば、コンポーネント間に位置付けられたスイッチにより分離された２つのコンポーネントは、スイッチが開放された場合に相互から絶縁され得る。コントローラが２つのコンポーネントを絶縁する場合、コントローラは、以前は信号の流れを許可していた導電経路を使用してコンポーネント間を信号が流れることを防止する変化に影響を与える。
本明細書で使用される用語“層”は、幾何学的構造の階層又はシートを指す。各層は、３つの次元（例えば、高さ、幅、及び深さ）を有し得、表面の少なくとも一部分を覆い得る。例えば、層は、２つの次元が第３よりも大きい３次元構造体、例えば、薄膜であり得る。層は、異なる素子、コンポーネント、及び/又は材料を含み得る。幾つかの場合、１つの層は、２つ以上のサブレイヤーで構成され得る。添付の図の幾つかでは、説明のために、３次元の層の２次元が描写されている。当業者は、しかしながら、層が本来は３次元であることは分かる。
本明細書で使用されるとき、用語“実質的に”は、修飾される特徴（例えば、用語、実質的により修飾される動詞又は形容詞）は、絶対的である必要はないが、該特徴の利点を達成するのに十分に近いことを意味する。
本明細書で使用されるとき、用語“電極”は、導電体を指し得、幾つかの場合、メモリアレイのメモリセル又はその他のコンポーネントへの電気的コンタクトとして用いられ得る。電極は、メモリアレイの素子又はコンポーネント間の導電経路を提供するトレース、ワイヤ、導電線、又は導電層等を含み得る。
メモリアレイを含む本明細書で論じられるデバイスは、シリコン、ゲルマニウム、シリコン－ゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板上に形成され得る。幾つかの場合、該基板は半導体ウエハである。その他の場合、該基板は、シリコンオングラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＰ）等のシリコンオンインシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャル層であり得る。基板又は基板のサブ領域の導電率は、リン、ホウ素、又はヒ素を含むがそれらに限定されない様々な化学種を使用したドーピングを通じて制御され得る。ドーピングは、イオン注入により、又は任意のその他のドーピング手段により、基板の初期の形成又は成長の間に実施され得る。
本明細書で論じられるスイッチングコンポーネント又はトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、及びゲートを含む３端子デバイスを含み得る。端子は、導電性材料、例えば金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがｎ型（すなわち、主たるキャリアが信号）である場合、該ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型（すなわち、主たるキャリアがホール）である場合、該ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電率は、ゲートに電圧を印加することによって制御され得る。例えば、正の電圧又は負の電圧をｎ型ＦＥＴ又はｐ型ＦＥＴに夫々印加することは、チャネルが導電性になることをもたらし得る。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加された場合、トランジスタは“オン”に又は“活性化”され得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加された場合、トランジスタは“オフ”に又は“不活性化”され得る。
添付の図面に関連して本明細書に記載される説明は、例示的構成を説明し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用される用語“例示的”は、“好適”又は“その他の例よりも有利”ではなく“一例、実例、又は説明として役立つこと”を意味する。詳細な説明は、説明される技術の理解を提供する目的のための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実践され得る。幾つかの実例では、説明される例の内容を不明確にすることを避けるために、周知の構造体及びデバイスはブロック図の形式で示される。
添付の図において、同様のコンポーネント又は機構は、同じ参照ラベルを有し得る。更に、同じ種類の様々なコンポーネントは、ダッシュと、同様のコンポーネント間で区別する第２のラベルとを参照ラベルに続けることによって区別され得る。明細書中にただ第１の参照ラベルが使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様のコンポーネントの内の何れか１つに適用できる。
本明細書に説明される情報及び信号は、様々な異なる技術及び技法の何れかを使用して表され得る。例えば、上述の説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。
本明細書の開示と関連して説明される様々な説明ブロック及びモジュールは、本明細書で説明される機能を実施するように設計された汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）若しくはその他のプログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理、分離したハードウェアコンポーネント、又はそれらの任意の組み合わせで実装又は実施され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連携した１つ以上のマイクロプロセッサ、又は任意のその他のこうした構成）として実装され得る。
本明細書で説明される機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアで実装される場合、機能は、コンピュータ可読媒体上の１つ以上の命令又はコードとして蓄積され得、又は送信され得る。その他の例及び実装は、開示及び添付の請求項の範囲内である。例えば、ソフトウェアの性質に起因して、上で説明した機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、配線、又はこれらの任意の組み合わせを使用して実装され得る。機能を実装する機構はまた、機能の（複数の）部分が異なる物理的位置で実装されるように分散されることを含む、様々な位置に物理的に設置され得る。また、請求項を含む本明細書で使用されるとき、項目のリスト（例えば、“少なくとも１つの”又は“の内の１つ以上”等の句により前置きされる項目のリスト）で使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの内の少なくとも１つのリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわち、Ａ及びＢ及びＣ）を意味するように包括的リストを指し示す。また、本明細書で使用されるとき、句“基づいて”は、条件の閉集合への言及として解釈されないであろう。例えば、“条件Ａに基づいて”と説明される例示的ステップは、本開示の範囲から逸脱することなく、条件Ａ及び条件Ｂの両方に基づき得る。言い換えれば、本明細書で使用されるとき、句“基づいて”は、句“少なくとも部分的に基づいて”と同様の方法で解釈されるであろう。
本明細書の説明は、当業者が開示を製作又は使用できるように提供される。開示への様々な修正が当業者に容易に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲を逸脱することなくその他の変形に適用され得る。したがって、開示は、本明細書で説明された例示及び設計に限定されず、本明細書に開示された原理及び新規の機構と一致する最も広い範囲に一致すべきである。

Claims (37)

  1. 第１の誘電体層、第１の導電層、及び第２の誘電体層を通ってトレンチを形成することであって、前記トレンチは、基板を露出し、前記第１の導電層を第１のワード線ドライバと関連付けられた第１の部分と第２のワード線ドライバと関連付けられた第２の部分とに分割することと、
    前記トレンチの第１の側壁及び第２の側壁に接触するコンフォーマル材料を堆積することと、
    前記コンフォーマル材料の一部分をエッチングすることによって、前記基板を通って延伸するコンタクトの上方に開口部を形成することと、
    前記エッチングによって露出された前記開口部の側壁及び底壁と接触して、情報を蓄積するように構成されたカルコゲニド材料を前記開口部中に堆積することと
    を含む、方法。
  2. 前記コンフォーマル材料に接触する誘電体材料を前記トレンチ内に堆積することであって、前記開口部を形成することは、前記誘電体材料の一部分をエッチングすることを含むこと
    を更に含む、請求項１に記載の方法。
  3. 前記基板を通って延伸する複数のコンタクトを形成することであって、前記複数のコンタクトは、複数のデジット線と関連付けられることと、
    前記基板上に前記第１の誘電体層を形成することと、
    前記第１の誘電体層上に前記第１の導電層を形成することであって、前記第１の導電層は、少なくとも１つのワード線プレートとして構成されることと、
    前記第１の導電層上に前記第２の誘電体層を形成することであって、前記トレンチを形成することは、前記第２の誘電体層を形成することに少なくとも部分的に基づくこと
    を更に含む、請求項１に記載の方法。
  4. 前記開口部の連続的な側壁を形成するために、前記カルコゲニド材料の一部分をエッチングすることと、
    前記開口部の前記連続的な側壁に接触するバリア材料を前記開口部中に堆積すること
    を更に含む、請求項１に記載の方法。
  5. 前記カルコゲニド材料は、前記第１の導電層に接触する第１の壁と、前記第１の誘電体層に接触する第２の壁と、前記第２の誘電体層に接触する第３の壁と、前記バリア材料に接触する第４の壁とを含む、請求項４に記載の方法。
  6. 前記バリア材料は、前記第１の誘電体層、前記第２の誘電体層、及び前記カルコゲニド材料の少なくとも一部分に接触する、請求項４に記載の方法。
  7. 前記コンタクトを露出するために前記バリア材料をエッチングすることと、
    前記バリア材料及び前記コンタクトに接触する導電性材料を前記開口部中に堆積すること
    を更に含む、請求項４に記載の方法。
  8. 前記第２の誘電体層及び前記導電性材料の上方に第２の誘電体材料を形成すること
    を更に含む、請求項７に記載の方法。
  9. 前記導電性材料はデジット線として構成される、請求項７に記載の方法。
  10. 前記第１の誘電体層を通って前記トレンチを形成することは、
    前記トレンチを垂直方向にエッチングするために垂直エッチングプロセスを実施することと、
    前記第１の導電層内に少なくとも１つの凹部を形成するために、前記垂直エッチングプロセスの後に水平エッチングプロセスを実施すること
    を含む、請求項１に記載の方法。
  11. 前記垂直エッチングプロセスは、異方性エッチングプロセス若しくはドライエッチングプロセス又はそれらの組み合わせを含む、請求項１０に記載の方法。
  12. 前記水平エッチングプロセスは等方性エッチングプロセスを含む、請求項１０に記載の方法。
  13. 前記基板を通って延伸する複数のコンタクトの上方に複数の開口部を形成することと、
    前記複数の開口部をバリア材料で充填すること
    を更に含む、請求項１に記載の方法。
  14. 前記トレンチを形成することは、前記基板を通って延伸する複数のコンタクトの少なくとも一部分を露出する、請求項１に記載の方法。
  15. 前記トレンチは、蛇行形状で前記第１の導電層を通って延伸する、請求項１に記載の方法。
  16. 前記トレンチは、前記第２の側壁から離隔された前記第１の側壁を含み、前記第１の誘電体層によって形成された前記第１の側壁の第１の部分は、前記第１の誘電体層によって形成された前記第２の側壁の第１の部分から第１の距離だけ離隔され、前記第１の導電層によって形成された前記第１の側壁の第２の部分は、前記第１の導電層によって形成された前記第２の側壁の第２の部分から前記第１の距離よりも大きい第２の距離だけ離隔される、請求項１に記載の方法。
  17. 前記第１の導電層によって形成された前記トレンチの側壁の部分は、前記第１の誘電体層によって形成された前記トレンチの側壁の部分に対して凹んでいる、請求項１に記載の方法。
  18. 前記カルコゲニド材料は、自己選択メモリセルに対する蓄積素子を含む、請求項１に記載の方法。
  19. 前記第２の誘電体層上に第２の導電層を形成することであって、前記第２の導電層は、少なくとも１つのワード線プレートとして構成されることと、
    前記第２の導電層上に第３の誘電体層を形成することであって、前記トレンチを形成することは、前記第３の誘電体層を形成することに少なくとも部分的に基づくこと
    を更に含む、請求項１に記載の方法。
  20. 前記第１の導電層及び前記第２の導電層と関連付けられたメモリセルのアレイは、メモリセルの３次元アレイを含む、請求項１９に記載の方法。
  21. 複数のデジット線と関連付けられ、基板を通って延伸する複数のコンタクトと、
    第１の複数のワード線プレートから分離された第２の複数のワード線プレートと、
    前記第１の複数のワード線プレートと前記第２の複数のワード線プレートとの間に位置付けられた誘電体材料であって、前記基板の上方に蛇行形状で延伸する前記誘電体材料と、
    前記複数のコンタクトの上方に形成され、前記複数のコンタクトと結合された複数のピラーと、
    前記第１の複数のワード線プレートのうちの第１のワード線プレートと、一対の誘電体層とによって形成された凹部内に位置付けられた、カルコゲニド材料を各々含む複数の蓄積素子であって、該複数の蓄積素子の各々が前記複数のピラーのうちのそれぞれのピラーに結合される、複数の蓄積素子と、
    前記複数の蓄積素子間の前記凹部を充填するコンフォーマル材料と、
    を含む装置。
  22. 前記コンフォーマル材料は、前記第１の複数のワード線プレートと前記第２の複数のワード線プレートとの間に位置付けられた前記誘電体材料に接触する、請求項２１に記載の装置。
  23. 前記コンフォーマル材料は、前記第１のワード線プレートと前記誘電体材料との間に位置付けられる、請求項２１に記載の装置。
  24. 前記複数のピラーの内のピラーは、前記カルコゲニド材料の少なくとも一部分に接触するバリア層と、前記バリア層に接触し、デジット線として構成された導電性材料とを更に含む、請求項２１に記載の装置。
  25. 前記バリア層は酸化アルミニウムを含む、請求項２４に記載の装置。
  26. 前記第１の複数のワード線プレート及び前記第２の複数のワード線プレートの内の少なくとも１つは導電性材料を含む、請求項２１に記載の装置。
  27. 前記複数のコンタクトの上方に形成された前記複数のピラーは、前記蛇行形状で前記基板の上方に延伸する前記誘電体材料の連続性を遮断する、請求項２１に記載の装置。
  28. 前記複数のコンタクトは千鳥状パターンで配列される、請求項２１に記載の装置。
  29. 前記複数のコンタクトはグリッド状に配列される、請求項２１に記載の装置。
  30. 基板を通って延伸し、幾何学的パターンで配列され、複数のデジット線と関連付けられた複数のコンタクトと、
    複数のワード線プレートの第１のセットを前記複数のワード線プレートの第２のセットから分離する誘電体材料と、
    前記複数のコンタクトの上方に形成され、幾何学的パターンで配列された複数の円形ピラーであって、前記複数の円形ピラーの各円形ピラーは、前記複数のコンタクトの内のコンタクトと結合される、前記複数の円形ピラーと、
    前記複数のワード線プレートの前記第１のセットのうちの第１のワード線プレートと、一対の誘電体層とによって形成された凹部内に位置付けられた、カルコゲニド材料を各々含む複数の蓄積素子であって、該複数の蓄積素子の各々が前記複数の円形ピラーのうちのそれぞれの円形ピラーに結合される、複数の蓄積素子と、
    前記複数の蓄積素子間の前記凹部を充填するコンフォーマル材料と、
    を含む、装置。
  31. 前記複数の円形ピラーは、前記基板の下方又は前記複数のワード線プレートの上方に位置付けられた複数のセレクタと結合される、請求項３０に記載の装置。
  32. 基板を通って延伸し、六角形パターンで配置され、複数のデジット線と関連付けられた複数のコンタクトと、
    第１のワード線プレートと同じレベルに位置付けられ、前記第１のワード線プレートから離隔された第２のワード線プレートと、
    前記第１のワード線プレートの下方に位置付けられた第１の誘電体層と、
    前記第１のワード線プレートの上方に位置付けられた第２の誘電体層と、
    前記基板の上方に蛇行形状で延伸し、前記第１のワード線プレートと前記第２のワード線プレートとの間に位置付けられた誘電体材料と、
    前記複数のコンタクトの上方に形成され、六角形パターンで配列された複数の長斜方形ピラーであって、各長斜方形ピラーは、前記複数のコンタクトの内のコンタクトと結合される、前記複数の長斜方形ピラーと、
    前記第１の誘電体層の上面と、前記第２の誘電体層の底面と、前記第１のワード線プレートの側壁とによって境界付けられた凹部内に位置付けられた、カルコゲニド材料を各々含む複数の蓄積素子であって、該複数の蓄積素子の各々が前記複数の長斜方形ピラーのうちのそれぞれの長斜方形ピラーに結合される、複数の蓄積素子と、
    前記複数の蓄積素子間の前記凹部を充填するコンフォーマル材料と、
    を含む、装置。
  33. 前記複数の長斜方形ピラーは、前記基板の下方又は前記第１のワード線プレートの上方に位置付けられた複数のセレクタと結合される、請求項３２に記載の装置。
  34. 基板を通って延伸する、複数のデジット線と関連付けられた複数のコンタクトを形成することと、
    前記基板上に第１の誘電体層を形成することと、
    前記第１の誘電体層上に第１の導電層を形成することであって、前記第１の導電層は、少なくとも１つのワード線プレートとして構成されることと、
    前記第１の導電層上に第２の誘電体層を形成することと、
    前記第１の誘電体層、前記第１の導電層、及び前記第２の誘電体層を通って少なくとも１つのトレンチを形成することであって、前記少なくとも１つのトレンチは、前記第１の導電層を第１のワード線ドライバと関連付けられた第１の部分と、第２のワード線ドライバと関連付けられた第２の部分とに分割することと、
    複数のトレンチの各々の第１の側壁、第２の側壁、及び底壁に接触するようにコンフォーマル材料を堆積することと、
    前記コンフォーマル材料の一部分をエッチングすることによって、前記複数のコンタクトの内のコンタクトの上方の前記複数のトレンチの各々内に円形開口部を形成することと、
    前記複数のトレンチの各々内の前記第１の側壁、前記第２の側壁、及び前記底壁の表面に接触するカルコゲニド材料を前記円形開口部中に堆積することであって、前記カルコゲニド材料は情報を蓄積するように構成されること
    を含む、方法。
  35. 六角形パターンで前記複数のコンタクトの上方に複数のピラーを形成することと、
    前記複数のピラーを、装置の最上部及び底部の内の少なくとも一方内に位置付けられた複数のセレクタと結合すること
    を更に含む、請求項３４に記載の方法。
  36. 前記一対の誘電体層は、
    前記第１のワード線プレートの下方に位置付けられた第１の誘電体層と、
    前記第１のワード線プレートの上方に位置付けられた第２の誘電体層と、
    を含み、
    前記凹部は、前記第１の誘電体層の上面と、前記第２の誘電体層の底面と、前記第１のワード線プレートの側壁とによって境界付けられる、請求項２１に記載の装置。
  37. 前記一対の誘電体層は、
    前記第１のワード線プレートの下方に位置付けられた第１の誘電体層と、
    前記第１のワード線プレートの上方に位置付けられた第２の誘電体層と、
    を含み、
    前記凹部は、前記第１の誘電体層の上面と、前記第２の誘電体層の底面と、前記第１のワード線プレートの側壁とによって境界付けられる、請求項３０に記載の装置。
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