CN116391455A - 存储器装置及其制造方法 - Google Patents

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CN116391455A CN202080103079.4A CN202080103079A CN116391455A CN 116391455 A CN116391455 A CN 116391455A CN 202080103079 A CN202080103079 A CN 202080103079A CN 116391455 A CN116391455 A CN 116391455A
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P·凡蒂尼
F·佩里兹
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Abstract

描述用于垂直3D存储器装置的方法、具有垂直3D存储器装置的设备及垂直3D存储器装置。垂直3D存储器装置可包括：多个接触件，其与多条数字线相关联且延伸穿过衬底；多个字线板，其通过相应介电层彼此分离且包含第一多个字线板及第二多个字线板；介电材料，其定位于所述第一多个与所述第二多个字线板之间，所述介电材料以蛇形形状延伸于所述衬底上方；多个柱，其形成于所述多个接触件上方且与所述多个接触件耦合；及多个存储元件，其各自包括定位于相应字线板与相应柱之间的凹部中的硫属化物材料，其中所述凹部具有拱形，且所述凹部中的所述硫属化物材料在所述凹部的中部处接触所述相应字线板且在所述凹部的底部处接触所述相应柱。

Description

存储器装置及其制造方法
技术领域
以下公开大体上涉及包含至少一个存储器单元的存储器阵列，且更具体来说，涉及垂直3D(三维)存储器装置及其制造方法。
背景技术
存储器装置广泛用于将信息存储于各种电子装置中，例如计算机、无线通信装置、相机、数字显示器及类似者。
通过编程存储器装置的不同状态而存储信息。举例来说，二进制装置最常存储两个状态中的一者，其通常通过逻辑1或逻辑0表示。在其它装置中，可存储多于两个状态。为存取所存储的信息，装置的组件可读取或感测存储器装置中的至少一个存储状态。为存储信息，装置的组件可将状态写入或编程于存储器装置中。
存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)、其它基于硫属化物的存储器及其它存储器装置。存储器装置可为易失性或非易失性。
改进存储器装置通常可包含增加存储器单元密度、增加读取/写入速度、增加可靠性、增加数据保留、减少功率消耗、或减少制造成本以及其它度量。可需要用于节省存储器阵列中的空间、增加存储器单元密度或减少具有三维垂直架构的存储器阵列的总功率使用的解决方案。
附图说明
图1说明根据如本文中公开的实例的垂直3D存储器阵列的实例。
图2A说明根据如本文中公开的实例的实例3D存储器阵列的仰视图。
图2B说明根据如本文中公开的实例的实例3D存储器阵列的侧视图。
图3A到3D说明根据如本文中公开的实例的实例3D存储器阵列的各种视图。
图4说明根据如本文中公开的实例的实例3D存储器阵列的各种视图。
图5A到5C说明根据如本文中公开的实例的实例3D存储器阵列的各种视图。
图6说明根据如本文中公开的实例的实例3D存储器阵列的各种视图。
图7A及7B说明根据如本文中公开的实例的实例3D存储器阵列的各种视图。
图8说明根据如本文中公开的实例的实例3D存储器阵列的侧视图。
图9展示说明根据如本文中公开的实例的制造3D存储器阵列的方法的流程图。
图10展示说明根据如本文中公开的实例的制造3D存储器阵列的另一方法的流程图。
图11是根据如本文中公开的实例的呈存储器装置的形式的设备的框图。
具体实施方式
本公开涉及具有增加存储器单元密度及压缩存储器单元的三维(3D)垂直自选择存储器阵列及其制造方法。存储器阵列可包含导电接触件及穿过导电材料及绝缘材料的替代层的开口的布置，其可减小存储器单元之间的间隔同时保持介电厚度以维持施加到存储器阵列的电压。可减小存储器单元的存储元件材料与导电材料之间的接触面积，这是因为存储元件形成于拱形的凹部中，其中中间部分(举例来说，拱顶)接触导电材料。
在一些实例中，3D存储器阵列可包含具有布置成图案(例如，几何图案)的多个接触件的衬底及形成于所述衬底上的第一绝缘材料。导电材料的多个平面可通过第二绝缘材料彼此分离且形成于衬底材料上。导电材料的平面可为字线的实例。
在制造此存储器阵列期间，沟槽可形成为分离奇数及偶数WL线平面以产生“梳状物”结构(例如，看似具有指状物及所述指状物之间的空间的工具的结构)的形状。沟槽可具有任何几何配置且包含以固定距离面向彼此的梳状物的奇数及偶数指状物群组。在一些实例中，沟槽可形成为蛇形形状。沟槽可将导电材料的每一平面划分成两个区段或两个板。导电材料的每一位置可为字线板的实例。在一些实例中，在沟槽内部，可以绝缘材料及导电材料形成多个凹槽的方式蚀刻导电材料的平面，其中每一凹槽可经配置以接收存储元件材料(例如，硫属化物材料)。介电材料可经沉积于沟槽中，且在一些情况中，介电材料可填充凹槽。介电材料可形成蛇形形状。在一些实例中，考虑沟槽的其它几何配置。
可通过蚀刻工艺(举例来说，干式蚀刻工艺)移除介电材料的部分以形成开口。开口可暴露衬底的部分、多个导电接触件及导电材料及绝缘材料的部分。在一些实例中，开口可形成为卵形形状。在一些实例中，考虑开口的其它几何配置。例如，可形成矩形开口。在一些实例中，介电材料的壁可暴露于开口中。可执行另一蚀刻工艺(举例来说，等向性湿式蚀刻工艺)以扩大导电材料的每一平面中的开口，使得扩大开口与导电材料相切(具有一定过量容限)。存储元件材料(例如，硫属化物材料)可经沉积于扩大开口中。可从开口部分移除存储元件材料使得仅保留拱形凹部中的存储元件材料。在一些实例中，可通过导电材料、介电材料及绝缘材料形成呈拱形的凹部中的每一者。
导电柱可形成于包含拱形凹部中的存储元件材料的开口中。在一些实例中，存储元件材料可在拱形凹部的中部(举例来说，拱顶)处接触导电材料，同时在拱形凹部的底部(举例来说，较宽底部)处接触导电柱。在一些实例中，存储元件材料可在中部与底部之间拱形凹部的相对侧处接触介电材料。导电柱可为数字线的实例。导电柱可经布置以延伸到(例如，大体上垂直于)导电材料的平面及衬底。每一导电柱可与不同导电接触件耦合。柱可由势垒材料及导电材料形成。
替代地，在一些实例中，在将介电材料沉积于沟槽中之前，牺牲层(例如，保形材料)可经沉积于沟槽中且在一些情况中，所述牺牲层填充凹槽。换句话说，保形材料可形成于导电材料与介电材料之间。保形材料及介电材料可形成蛇形形状。
在形成保形材料的实例中，可通过蚀刻工艺(举例来说，干式蚀刻工艺)移除介电材料的部分以形成开口。开口可暴露衬底的部分、多个导电接触件及保形材料及绝缘材料的部分。在一些实例中，开口可形成为卵形形状。在一些实例中，考虑开口的其它几何配置。例如，可形成矩形开口。在一些实例中，介电材料的壁可暴露于开口中。可执行另一蚀刻工艺(举例来说，等向性湿式蚀刻工艺)以扩大导电材料的每一平面中的开口，使得蚀除保形材料的部分且在保形材料中及在导电材料与介电材料之间形成拱形凹部。在一些实例中，拱形凹部与导电材料相切(具有一定过量容限)。存储元件材料(例如，硫属化物材料)可经沉积于扩大开口中。可从开口部分移除存储元件材料使得仅保留拱形凹部中的存储元件材料。在一些实例中，可通过导电材料、保形材料及绝缘材料形成呈拱形的凹部中的每一者。
导电柱可形成于包含凹部中的存储元件材料的开口中。在一些实例中，存储元件材料可在拱形凹部的中部(举例来说，拱顶)处接触导电材料，同时在拱形凹部的底部(举例来说，较宽底部)处接触导电柱。在一些实例中，存储元件材料可在中部与底部之间拱形凹部的相对侧处接触保形材料。导电柱可为数字线的实例。导电柱可经布置以延伸到(例如，大体上垂直于)导电材料的平面及衬底。每一导电柱可与不同导电接触件耦合。柱可由势垒材料及导电材料形成。
在一些实例中，存储元件材料与导电材料之间的接触面积可小于存储元件材料与导电柱之间的接触面积。在一些实例中，可通过导电柱相对于导电材料的对准来控制存储元件材料与导电材料之间的接触面积。举例来说，如果平均拦截/接触是17nm，其中导电柱半径等于20nm，那么其中心的+/-1nm的波动可产生+/-4nm的接触大小波动。适当过度凹陷可减少此可变性且允许更好的尺寸控制。
在一些实例中，形成于多个接触件上方的多个导电柱可中断以蛇形形状延伸于衬底上方的介电材料的连续性。
相对于先前解决方案，存储器阵列的此类配置及制造方法可允许存储器单元的较高密度及压缩存储器单元。每一存储器单元(例如，存储元件材料)可在导电柱的相对侧内部凹入以确保单元隔离。相对于一些先前解决方案，此配置可允许对单元厚度及尺寸的更严格控制。与导电柱相交的导电材料的每一平面可形成通过平面中的第一字线板及平面中的第二字线板寻址的两个存储器单元。可通过定位于存储器阵列的底部或顶部处的晶体管解码每一导电柱。晶体管可为形成为规则矩阵的数字线选择器的实例。
最初在如参考图1描述的存储器阵列的背景内容中描述本公开的特征。在如参考图2A到8描述的制造步骤期间在实例3D存储器阵列的不同视图的背景内容中描述本公开的特征。通过与如参考图9及10描述的垂直3D存储器阵列架构有关的流程图进一步说明且参考流程图描述本公开的这些及其它特征。在参考图11的实例3D存储器装置的背景内容中进一步描述本公开的这些及其它特征。
图1说明根据本公开的方面的3D存储器阵列100的实例。存储器阵列100可包含定位于衬底104上方的存储器单元的第一阵列或层叠105及第一阵列或层叠105的顶部上的存储器单元的第二阵列或层叠108。在一些实例中，存储器阵列100可具有相对于衬底104的不同定向，例如从图1中展示的定向旋转90°定向，其中存储器单元的第一阵列或层叠105可定位成邻近存储器单元的第二阵列或层叠108。
存储器阵列100可包含字线110及数字线115。第一层叠105及第二层叠108的存储器单元各自可具有一或多个自选择存储器单元。尽管用数值指示符标记包含于图1中的一些元件，但未标记其它对应元件，但它们是相同的或将被理解为是类似的。
存储器单元堆叠可包含第一介电材料120、存储元件材料125(例如，硫属化物材料)、第二介电材料130、存储元件材料135(例如，硫属化物材料)、及第三介电材料140。在一些实例中，第一层叠105及第二层叠108的自选择存储器单元可具有共同导电线使得每一层叠105及108的对应自选择存储器单元可共享数字线115或字线110。
在一些实例中，可通过对可包含存储器存储元件的存储器单元提供电脉冲而编程所述单元。可经由第一存取线(例如，字线110)或第二存取线(例如，数字线115)或其组合来提供脉冲。在一些情况中，在提供脉冲之后，离子可取决于存储器单元的极性而在存储器存储元件内迁移。因此，相对于存储器存储元件的第一侧或第二侧的离子的浓度可至少部分基于第一存取线与第二存取线之间的电压的极性。在一些情况中，不对称形状的存储器存储元件可引起离子更聚集于具有更大面积的元件的部分处。存储器存储元件的特定部分可具有较高电阻率且因此可产生高于存储器存储元件的其它部分的阈值电压。离子迁移的此描述表示用于实现本文中所描述的结果的自选择存储器单元的机制的实例。机制的此实例不应被视为限制性。本公开还包含用于实现本文中所描述的结果的自选择存储器单元的机制的其它实例。
存储器阵列100的架构在一些情况中可被称为垂直3D交叉点架构，其中存储器单元形成于字线110与数字线115之间的拓扑交叉点处。相较于其它存储器架构，此交叉点架构可以较低生产成本提供相对较高密度数据存储。举例来说，交叉点架构相较于其它架构可具有面积缩小且因此存储器单元密度增加的存储器单元。
虽然图1的实例展示两个存储器层叠105及108，但其它配置也是可能的。在一些实例中，自选择存储器单元的单个存储器层叠(其可被称为一个二维存储器)可建构于衬底104上方。在一些实例中，可以类似于三维交叉点架构中的方式配置存储器单元的三个或四个存储器层叠。
存储器阵列100可包含具有布置成栅格或交错图案的多个接触件的衬底104。在一些情况中，多个接触件可延伸穿过衬底且与存储器阵列100的存取线耦合。存储器阵列100可包含导电材料的多个平面，所述多个平面通过形成于衬底材料上的第一绝缘材料上的第二绝缘材料彼此分离。导电材料的多个平面中的每一者可包含形成于其中的多个凹槽。可通过凭借以下步骤的替换过程获得多个平面(举例来说，字线板)：在堆叠沉积处理步骤期间使用牺牲层(例如，保形层)进行蚀刻；在单元定义之后移除保形层且用更导电材料替换保形层。
介电材料可通过第二绝缘材料及导电材料形成为蛇形形状。多个导电柱可经布置成开口以大体上垂直于导电材料的多个平面及衬底延伸。多个导电柱中的每一相应者可耦合到导电接触件的不同者。
在一些实例中，存储器层叠105及108可包含经配置以存储逻辑状态的硫属化物材料。举例来说，存储器层叠105及108的存储器单元可为自选择存储器单元的实例。硫属化物材料可形成于多个凹槽中使得多个凹槽中的每一相应者中的硫属化物材料至少部分与多个导电柱中的一者接触。
图2A说明根据如本文中公开的实例的实例3D存储器阵列200-a的仰视图。存储器阵列200-a可包含形成于衬底104中且延伸穿过衬底104且与存储器阵列100的存取线耦合的多个导电接触件235。举例来说，衬底104可为介电材料，例如介电膜。
多个导电接触件235的单个导电接触件可经配置以将任何单个垂直柱与晶体管(未展示)耦合。多个导电接触件235可经布置成栅格图案。在一些实例中，多个导电接触件235中的相应者可由至多八个其它导电接触件235包围。在一些实例中，多个导电接触件235可经布置成交错图案或六边形图案。举例来说，多个导电接触件235中的相应者可由至多六个其它导电接触件235包围。
图2B说明根据如本文中公开的实例的实例3D存储器阵列200-b的侧视图。存储器阵列200-b可包含可形成于衬底104中的多个导电接触件235。存储器阵列200-b还可包含绝缘材料240的多个堆叠平面及导电材料245的多个堆叠平面(例如，字线平面或字线板)。导电材料245的堆叠平面可通过绝缘材料240的多个平面在z方向上彼此分离(例如，垂直分离)。举例来说，第二绝缘材料240的第一平面(例如，底部平面)可形成(例如，沉积)于衬底104的平面上，且接着导电材料245的平面可形成于第二绝缘材料240的第一平面上。在一些实例中，第一绝缘材料240的层可经沉积于衬底104上。在一些实例中，导电材料245可为导电碳层或与活性材料兼容的其它导电层。在一些实例中，导电材料245可包含通过活性材料通过保护势垒分离的导电层。导电材料245可经配置以用作至少一个字线板。在一些实例中，导电材料245及绝缘材料240形成多个层，例如交替层。
第二绝缘材料240的额外平面可以如图2B中说明的交替方式形成于导电材料245上。第二绝缘材料240可为介电材料，例如介电膜或层。在一些实例中，第二绝缘材料240及衬底104可为相同类型的绝缘材料。本文中公开的绝缘材料的实例包含(但不限于)介电材料，例如氧化硅。
导电材料245的多个平面中的每一相应者可处于(例如，形成)3D存储器阵列200-b的不同层级。形成存储器单元的材料的个别平面可被称为3D存储器阵列200-b的层叠。导电材料245可包括金属(或半金属)材料或半导体材料(例如掺杂多晶硅材料)等等(例如，由其形成)。在一些实例中，导电材料245可为导电碳平面。
图2B中展示导电材料245的六个平面及第二绝缘材料240的七个平面。第二绝缘材料240的第七平面可为3D存储器阵列200-b的最顶层。导电材料245及第二绝缘材料240的平面的数量不限于图2B中说明的数量。导电材料245及第二绝缘材料240可经布置成多于六个层叠或少于六个层叠。
图3A说明实例3D存储器阵列200-c的俯视图，其可为在形成沟槽350之后图2B中说明的存储器阵列200-b的实例。图3B说明在继图3A中所说明者之后的过程步骤期间沿剖面线A-A′的实例3D存储器阵列200-d的横截面视图。图3C说明在继图3B中所说明者之后的过程步骤期间沿剖面线A-A′的实例3D存储器阵列200-e的横截面视图。图3D说明在继图3B中所说明者之后的过程步骤期间的剖面线B-B′的实例3D存储器阵列200-e的俯视图。
图3A说明形成穿过存储器阵列200-c的导电材料245(图3B中展示)及第二绝缘材料240(图3B中展示)的交替平面的沟槽350。沟槽350可在沟槽350的底部处暴露衬底104(先前在图2A及2B中展示)及导电接触件235(先前在图2A及2B中展示)。
沟槽350可从顶部蚀刻到底部且蚀刻成蛇形形状。例如，沟槽350可沿第一方向(例如，从左到右)越过导电接触件235的行且接着沿与所述第一方向相反的第二方向(例如，从右到左)越过导电接触件235的邻近行。参考图3A的实例，沟槽350从左到右越过导电接触件235的第一行，接着“转向”并从右到左越过导电接触件235的下一(第二)行(邻近第一行)。沟槽350再次“转向”并从左到右越过导电接触件235的下一(第三)行(邻近第二行)。沟槽350再次“转向”并从右到左越过导电接触件235的下一(第四)行(邻近第三行)且接着再次“转向”并从左到右越过图3A的底部处的导电接触件235的下一(第五)行(邻近第四行)。
沟槽350可将导电材料245的每一平面分叉成至少两个部分：第一部分308及第二部分309。导电材料245的平面的每一部分可为层叠的不同存取线(例如，偶数字线或奇数字线)。举例来说，第一部分308可为3D存储器阵列200-c的层叠的第一存取线且第二部分309可为3D存储器阵列200-c的相同层叠的第二存取线。可基于所使用电极的电阻率且通过所请求的电流递送的电平而定义形成偶数或奇数平面的指状物的延伸部。具体来说，取决于存储器单元所需的厚度来定义凹槽的深度。
图3B说明在存储器阵列200-d的平面中的每一者中的导电材料245中形成多个凹槽315。举例来说，可执行选择性蚀刻操作以按等向性方式在沟槽350的侧壁390及391中形成多个凹槽315。在一些实例中，沟槽350包含与第二侧壁391隔开的第一侧壁390，其中通过第一绝缘材料240形成的第一侧壁390的第一部分392与通过第一绝缘材料240形成的第二侧壁391的第一部分393隔开达第一距离。通过第一导电材料245形成的第一侧壁390的第二部分394可与通过第一导电材料245形成的第二侧壁391的第二部分395隔开达大于第一距离的第二距离。在一些实例中，通过第一导电材料245形成的沟槽350的侧壁390及391的部分相对于通过第一绝缘材料240形成的沟槽350的侧壁390及391的部分凹入。
蚀刻操作可包含一或多个垂直蚀刻工艺(例如，非等向性蚀刻工艺或干式蚀刻工艺或其组合)或水平蚀刻工艺(例如，等向性蚀刻工艺)或其组合。举例来说，可执行垂直蚀刻工艺以垂直地蚀刻沟槽350且可使用水平蚀刻工艺以在至少一个导电材料245中形成至少一个凹槽315。可选择蚀刻参数使得举例来说比第二绝缘材料240更快地蚀刻导电材料245。
图3C说明在沟槽350中沉积介电材料318。介电材料318可接触沟槽350的侧壁。介电材料318可填充沟槽350。在一些情况中，介电材料318可为绝缘材料的实例。
图3D说明根据本公开的实例的在沉积介电材料318(如图3C中展示)之后的实例3D存储器阵列200-e的俯视图。在图3D中，形成于沟槽350中的介电材料318将导电材料245的每一平面分叉成第一部分308及第二部分309。
图4说明图3D中展示的实例3D存储器阵列200-e的各种部分视图。如图4中展示，虚线指示掩模。在图4的(a)中，可通过蚀除介电材料318的一部分而形成沟槽350中的开口401。开口401希望定位成与接触件235对准，使得形成开口401暴露延伸穿过衬底104(图3C中展示)的接触件235的至少一部分。蚀刻工艺可为垂直蚀刻工艺。在一些实例中，蚀刻操作可为干式蚀刻工艺。
应注意，出于简化的目的，图4中仅说明一个开口401。事实上，可形成多个开口401，其中的每一者可定位成与举例来说图2A中展示的多个接触件235中的一者对准。
在图4的(b)中，在形成开口401之后，可执行另一蚀刻工艺(举例来说，等向性湿式蚀刻工艺)以扩大导电材料的每一平面中的开口401，使得扩大开口403与导电材料245的第一部分308及第二部分309相切(具有一定过量容限)。在一些实例中，湿式蚀刻工艺可蚀除介电材料318的一部分及导电材料245的一部分(举例来说，第一部分308及第二部分309)。
在图4的(c)中，存储元件材料465(例如，硫属化物材料)可经沉积于扩大开口403中。在一些实例中，扩大开口填充可由存储元件材料465的顶部/底部生长促进。在一些实例中，存储元件材料可包括经配置以充当可为自选择存储器单元的存储器单元中的选择器元件及存储元件两者的非晶硫属化物材料。在一些实例中，存储元件材料465经配置以在不同逻辑状态中编程时不改变相位，例如，其保持非晶材料。在沉积存储元件材料465之后，存储元件材料465的一部分可接触导电材料245的第一部分308及第二部分309。可从开口部分移除存储元件材料465使得仅保留拱形凹部中的存储元件材料。在移除存储元件材料465的部分之后，可形成与开口401连通的开口405。在一些实例中，可进一步蚀刻存储元件材料465以暴露开口405中的介电材料318的壁。如图4的(c)中展示，拱形凹部定位于开口405的相对侧处。在一些实例中，可通过导电材料245(举例来说，第一部分308及/或第二部分309)、介电材料318及绝缘材料240(举例来说，图3B中展示)界定拱形凹部。
在图4的(d)中，导电柱407可形成于包含拱形凹部中的存储元件材料的开口403中。在一些实例中，存储元件材料465可在拱形凹部的中部(举例来说，拱顶)处接触导电材料245(举例来说，第一部分308及第二部分309)，同时在拱形凹部的底部(举例来说，较宽底部)处接触导电柱407。在一些实例中，存储元件材料465可在中部与底部之间拱形凹部的相对侧处接触介电材料318。在一些实例中，存储元件材料465可在垂直于导电材料245的平面的方向上接触绝缘材料240(图3B中展示)。换句话说，存储元件材料465可由导电材料245、介电材料318、导电柱407及绝缘材料240包围。导电柱407可为数字线的实例。导电柱407可经布置以延伸到(例如，大体上垂直于)导电材料的平面及衬底。
应注意，出于简化的目的，图4中仅说明一个导电柱407。事实上，可形成多个导电柱407，其中的每一者可定位成与举例来说图2A中展示的多个接触件235中的一者对准。在一些实例中，每一导电柱407可与不同导电接触件耦合。在一些实例中，导电柱407可由势垒材料及导电材料形成，此将在下文中详细描述。
在一些实例中，存储元件材料465与导电材料245(举例来说，第一部分308及/或第二部分309)之间的接触面积可小于存储元件材料465与导电柱407之间的接触面积。换句话说，存储元件465可在从数字线(例如，导电柱407)到字线(例如，导电材料245的第一部分308及/或第二部分309)的方向上具有锥形轮廓。在一些实例中，可通过导电柱407相对于导电材料245(举例来说，第一部分308及/或第二部分309)的对准控制存储元件材料465与导电材料245(举例来说，第一部分308及/或第二部分309)之间的接触面积。举例来说，如果平均拦截/接触是17nm，其中导电柱半径等于20nm，那么其中心的+/-1nm的波动可产生+/-4nm的接触大小波动。适当过度凹陷可减少此可变性且允许更好的尺寸控制。
图5A到6说明本发明的另一实施例，其中保形材料320形成于导电材料245与介电材料318之间。图5A说明形成保形材料320(例如，牺牲材料或牺牲层)。保形材料320可经沉积到存储器阵列200-e′的沟槽350中。可通过保形地沉积保形材料320而在凹槽315(图3B中展示)中形成保形材料320。保形材料320接触每一沟槽350的第一侧壁390、第二侧壁391及底壁395。尽管图5A展示在多个凹槽315中形成保形材料320期间可在沟槽350的侧壁上(例如，在面向沟槽350的不同层中的第二绝缘材料240及导电材料245的表面上)形成保形材料320，但实例不限于此。举例来说，在一些情况中，保形材料320可仅限于不同层中的导电材料245中的多个凹槽315。在一些情况中，保形材料320可被称为保形层或牺牲层。
在一些情况中，可继形成保形材料320之后执行蚀刻操作。在蚀刻操作中，保形材料320可经蚀刻以形成开口或沟槽350。蚀刻操作可导致保形材料320的表面(例如，面向沟槽350的表面)与第二绝缘材料240的表面(例如，面向沟槽350的表面)隔开。在一些情况中，蚀刻操作可导致保形材料320的表面(例如，面向沟槽350的表面)与第二绝缘材料240的表面(例如，面向沟槽350的表面)大致共面，且借此形成沟槽的连续侧壁。本文中描述的蚀刻操作可为垂直蚀刻工艺(例如，非等向性蚀刻工艺或干式蚀刻工艺或其组合)或水平蚀刻工艺(例如，等向性蚀刻工艺)。
图5B说明在沟槽350中存储器阵列200-f的保形材料320的顶部上沉积介电材料318。介电材料318可接触保形材料320。介电材料318及保形材料320可协作以填充沟槽350。在一些情况中，介电材料318可为绝缘材料的实例。在一些实例中，保形材料320可选择性地回蚀以与介电材料318形成共面表面。可取决于所要厚度来定义凹入的深度。
图5C说明根据本公开的实例的在沉积介电材料318(如图5B中展示)之后的实例3D存储器阵列200-f的俯视图。在图5C中，形成于沟槽350中的保形材料320及介电材料318将导电材料245的每一平面分叉成第一部分308及第二部分309。
图6说明图5C中展示的实例3D存储器阵列200-f的各种部分视图。在图6的(a)中，可通过蚀除介电材料318的部分而形成沟槽350中的两个开口601。在一些实例中，蚀刻可包括选择性蚀刻工艺，例如，举例来说，以高于其移除保形材料320的速率移除介电材料318的蚀刻工艺。两个开口601希望定位成与接触件235对准，使得形成开口601暴露延伸穿过衬底104(图3C中展示)的接触件235的至少一部分。蚀刻工艺可为垂直蚀刻工艺。在一些实例中，蚀刻操作可为干式蚀刻工艺。在一些实例中，开口601可由介电材料317及保形材料320包围。
应注意，出于简化的目的，图6中仅说明两个开口601。事实上，可形成多个开口601，其中的每两者或更多者可定位成与举例来说图2A中展示的多个接触件235中的一者对准。以此方式，可增加待形成于开口601中且与接触件235耦合的导电柱的密度。
在一些实例中，开口601可暴露衬底104的部分、多个导电接触件235及保形材料320及绝缘材料240的部分。在一些实例中，开口601可形成为卵形形状，如图6(a)的底部中描绘。在一些实例中，考虑开口的其它几何配置。例如，可形成矩形开口，如图6(a)的顶部中描绘。在一些实例中，介电材料318的壁可暴露于开口601中。
在图6的(b)中，展示在拱形凹部中形成存储元件材料465。在一些实例中，在形成开口601之后，可执行另一蚀刻工艺(举例来说，等向性湿式蚀刻工艺)以扩大导电材料245的每一平面中的开口601，使得蚀除保形材料320的部分且在保形材料320中及在导电材料245(举例来说，第一部分308及/或第二部分309)与介电材料318之间形成拱形凹部。在一些实例中，拱形凹部与导电材料245(举例来说，第一部分308及/或第二部分309)相切(具有一定过量容限)。存储元件材料465(例如，硫属化物材料)可经沉积于扩大开口603中。可从开口603部分移除存储元件材料465使得仅保留拱形凹部中的存储元件材料465。在一些实例中，拱形凹部中的存储元件材料465可在凹部的中部(例如，拱顶)处接触导电材料245(举例来说，第一部分308及/或第二部分309)，在中部与底部(例如，较宽底部)之间凹部的相对侧处接触保形材料320，在垂直于导电材料245的平面的方向上接触绝缘材料240。在一些实例中，可通过导电材料245、保形材料320及绝缘材料240界定拱形凹部中的每一者。
在一些实例中，导电柱(图6中未展示)可形成于包含拱形凹部中的存储元件材料465的开口603中。在一些实例中，存储元件材料465可在拱形凹部的中部(举例来说，拱顶)处接触导电材料245，同时在拱形凹部的底部(举例来说，较宽底部)处接触导电柱。在一些实例中，存储元件材料465可在中部与底部之间拱形凹部的相对侧处接触保形材料320。导电柱可为数字线的实例。导电柱可经布置以延伸到(例如，大体上垂直于)导电材料245的平面及衬底104。在一些实例中，每一导电柱可与不同导电接触件235耦合。在一些实例中，导电柱可由势垒材料及导电材料形成，此将在下文中详细描述。
在一些实例中，存储元件材料465与导电材料245(举例来说，第一部分308及/或第二部分309)之间的接触面积可小于存储元件材料465与导电柱(图6中未展示)之间的接触面积。换句话说，存储元件465可在从数字线(例如，导电柱)到字线(例如，导电材料245的第一部分308及/或第二部分309)的方向上具有锥形轮廓。在一些实例中，可通过导电柱相对于导电材料245(举例来说，第一部分308及/或第二部分309)的对准控制存储元件材料465与导电材料245(举例来说，第一部分308及/或第二部分309)之间的接触面积。举例来说，如果平均拦截/接触是17nm，其中导电柱半径等于20nm，那么其中心的+/-1nm的波动可产生+/-4nm的接触大小波动。适当过度凹陷可减少此可变性且允许更好的尺寸控制。
图7A及7B说明在导电材料245的平面中的每一者中的拱形凹部中形成存储元件材料465。如图7A中展示，可通过将存储元件材料465保形地沉积到沟槽350中的开口401及/或601(图4及6中展示)中而在多个拱形凹部中形成存储元件材料465。存储元件材料465可经沉积以接触通过蚀刻介电材料310及/或保形材料320暴露的沟槽350的侧壁390及391以及底壁395。当存储元件材料465接触沟槽350的底壁395时，存储元件材料465覆盖暴露接触件235。
存储元件材料465可为硫属化物材料(例如硫属化物合金及/或玻璃)的实例，其可充当自选择存储元件材料(例如，可充当选择装置及存储元件两者的材料)。举例来说，存储元件材料465可响应于施加电压(例如编程脉冲)。对于小于阈值电压的施加电压，存储元件材料465可保持在非导电状态(例如，“关断”状态)。替代地，响应于大于阈值电压的施加电压，存储元件材料465可进入导电状态(例如，“接通”状态)。
存储元件材料465可通过施加满足编程阈值的脉冲(例如，编程脉冲)而编程为目标状态。编程脉冲的振幅、形状或其它特性可经配置以引起存储元件材料465展现目标状态。举例来说，在施加编程脉冲之后，存储元件材料465的离子可重布于整个存储元件中，借此更改在施加读取脉冲时检测到的存储器单元的电阻。在一些情况中，存储元件材料465的阈值电压可基于施加编程脉冲而变化。
可通过将读取脉冲施加到存储元件材料465而感测、检测或读取通过存储元件材料465存储的状态。读取脉冲的振幅、形状或其它特性可经配置以允许感测组件确定存储于存储元件材料465上的状态。举例来说，在一些情况中，读取脉冲的振幅经配置为处于电平，即存储元件材料465针对第一状态将处于“接通”状态(例如，电流经传导通过材料)但针对第二状态将处于“关断”状态(例如，几乎无电流经传导通过材料)。
在一些情况中，施加到存储元件材料465的脉冲的极性(编程或读取)可影响执行的操作的结果。举例来说，如果存储元件材料465存储第一状态，那么第一极性的读取脉冲可导致存储元件材料465展现“接通”状态而第二极性的读取脉冲可导致存储元件材料465展现“关断”状态。此可能是由于在存储元件材料465存储状态时存储元件材料465中的离子或其它材料的不对称分布而发生。类似原理适用于编程脉冲及其它脉冲或电压。
可充当存储元件材料465的硫属化物材料的实例包含铟(In)-锑(Sb)-碲(Te)(IST)材料(例如In2Sb2Te5、In1Sb2Te4、In1Sb4Te7等)及锗(Ge)-锑(Sb)-碲(Te)(GST)材料(例如Ge8Sb5Te8、Ge2Sb2Te5、Ge1Sb2Te4、Ge1Sb4Te7、Ge4Sb4Te7或等)以及其它硫属化物材料，包含(例如)在操作期间不会改变相位的合金(例如，硒基硫属化物合金)。此外，硫属化物材料可包含较小浓度的其它掺杂剂材料。硫属化物材料的其它实例可包含碲-砷(As)-锗(OTS)材料、Ge、Sb、Te、硅(Si)、镍(Ni)、镓(Ga)、As、银(Ag)、锡(Sn)、金(Au)、铅(Pb)、铋(Bi)、铟(In)、硒(Se)、氧(O)、硫(S)、氮(N)、碳(C)、钇(Y)、及钪(Sc)材料及其组合。如本文中使用的连字符化学组合物符号指示包含于特定混合物或化合物中的元素，且希望表示涉及所指示元素的全部化学计量。在一些实例中，硫属化物材料可为硫属化物玻璃或非晶硫属化物材料。在一些实例中，主要具有硒(Se)、砷(As)及锗(Ge)的硫属化物材料可被称为SAG合金。在一些实例中，SAG合金可包含硅(Si)且此硫属化物材料可被称为SiSAG合金。在一些实例中，硫属化物玻璃可包含各自呈原子或分子形式的额外元素，例如氢(H)、氧(O)、氮(N)、氯(Cl)或氟(F)。在一些实例中，可通过使用各种化学物种进行掺杂来控制电导率。举例来说，掺杂可包含将第3族(例如，硼(B)、镓(Ga)、铟(In)、铝(Al)等)或第4族(锡(Sn)、碳(C)、硅(Si)等)元素并入组合物中。
如图7B中展示，可继形成存储元件材料465之后执行蚀刻操作，使得存储元件材料465的表面(例如，面向沟槽350或开口401/601(图7B中未展示)的表面)与绝缘材料240的表面(例如，面向沟槽350的表面)大致共面。存储元件材料465的蚀刻可形成连续侧壁且移除存储元件材料465的顶层466(图7A中展示)，借此存储元件材料465的单元仅形成于拱形凹部中。在每一凹部中，存储元件材料465的每一单元可接触单个导电材料245(例如，定位成邻近存储元件材料465的单元的单个导电材料245)及至少两个绝缘材料层(例如，定位于存储元件材料465的单元的顶部上及存储元件材料465的单元的底部上的顶部绝缘材料层及底部绝缘材料层)。存储元件材料465的蚀刻可提供其中存储元件材料465彼此分离的配置。存储元件材料465的蚀刻还可暴露衬底104中的接触件235。
图8说明根据本公开的实例的实例3D存储器阵列200-i的侧视图。在图8中，导电柱580可形成于图4及6中展示的开口401及/或601中。在一些实例中，导电材料575可经沉积于开口中以形成导电柱580。在一些实例中，导电柱580可包含势垒材料570及导电材料575。如图8中说明，罩盖层585(例如，绝缘材料，例如介电层)可经沉积以罩盖存储器阵列200-i的导电柱580。在一些实例中，导电柱508可为图4中展示的导电柱407及图6中展示的实例的导电柱。
存储器阵列200-i可包含多个垂直堆叠。每一相应堆叠可包含导电柱580、耦合到导电柱580的导电接触件235、形成为与第一部分308及导电柱580接触的存储元件材料465、及形成为与第二部分309及导电柱580接触的存储元件材料465。
导电柱580可与导电接触件235及绝缘材料240接触，且与存储元件材料465接触。在一些情况中，存储元件材料465部分(例如，不完全)形成于导电柱580周围。
尽管为清楚起见且以免混淆本公开的实例而在图8中未展示，但其它材料可形成于存储元件材料465及/或导电柱580之前、之后及/或之间(举例来说)以形成粘合层或势垒以防止材料的相互扩散及/或减轻组合物混合。
图9展示说明根据本公开的方面的用于制造3D存储器阵列的方法900的流程图。可通过制造系统或与制造系统相关联的一或多个控制器实施方法900的操作。在一些实例中，一或多个控制器可执行指令集以控制制造系统的一或多个功能元件以执行所描述功能。额外地或替代地，一或多个控制器可使用专用硬件来执行所描述功能的方面。
在S910，方法900可包含形成延伸穿过衬底的多个导电接触件，每一导电接触件与多条数字线中的相应者相关联。可根据本文中描述的方法来执行S910的操作。
在S920，方法900可包含形成用多个介电层中的相应者彼此分离的多个导电层，所述多个导电层经配置为字线。可根据本文中描述的方法来执行S920的操作。
在S930，方法900可包含形成穿过多个导电层及多个介电层的沟槽，所述沟槽暴露衬底且将所述多个导电层划分成第一组字线及第二组字线。可根据本文中描述的方法来执行S930的操作。
在S940，方法900可包含在沟槽中沉积介电材料。可根据本文中描述的方法来执行S940的操作。
在S950，方法900可包含通过蚀刻介电材料的一部分而形成多个开口，每一开口在相应接触件上方且暴露相应接触件。可根据本文中描述的方法来执行S950的操作。
在S960，方法900可包含在开口中在导电层所处的多个平面中形成多个凹部。可根据本文中描述的方法来执行S960的操作。
在S970，方法900可包含在多个凹部中形成硫属化物材料。可根据本文中描述的方法来执行S970的操作。
在S980，方法900可包含形成多个导电柱，每一导电柱处于多个开口中的相应者中且与形成于多个凹部中的相应者中的硫属化物材料接触，所述多个导电柱经配置为数字线，其中所述多个凹部中的每一者具有拱形且介于相应字线与相应数字线之间，且凹部中的硫属化物材料在所述凹部的中部处接触相应字线且在所述凹部的底部处接触相应数字线。可根据本文中描述的方法来执行S980的操作。
在一些实例中，硫属化物材料与相应字线之间的接触面积可小于硫属化物材料与相应数字线之间的接触面积。
在一些实例中，可通过相应数字线相对于相应字线的对准来控制硫属化物材料与相应字线之间的接触面积。
在一些实例中，凹部中的硫属化物材料可在中部与底部之间凹部的相对侧处接触介电材料。
额外地或替代地，用于制造3D存储器阵列的方法900可进一步包括分别在介电材料与第一及第二组字线之间形成保形材料，且其中凹部中的硫属化物材料可在中部与底部之间凹部的相对侧处接触保形材料。
在一些实例中，形成开口的步骤可包括执行垂直蚀刻工艺以垂直地蚀刻介电材料，且其中所述垂直蚀刻工艺可为干式蚀刻工艺。
在一些实例中，形成凹部的步骤可包括在垂直蚀刻工艺之后执行水平蚀刻工艺以在导电层所处的平面中形成至少一个凹部，且其中所述水平蚀刻工艺可为等向性湿式蚀刻工艺。
在一些实例中，多个导电柱的导电柱可进一步包括接触硫属化物材料的至少部分的势垒层及接触所述势垒层的导电材料。
在一些实例中，形成于多个接触件上方的多个导电柱可中断以蛇形形状延伸于衬底上方的介电材料的连续性。
在一些实例中，形成沟槽的步骤可包括执行垂直蚀刻工艺以垂直地蚀刻沟槽，及在所述垂直蚀刻工艺之后执行水平蚀刻工艺以在导电层中形成至少一个凹槽。
在一些实例中，沟槽可包括与第二侧壁隔开的第一侧壁，其中通过介电层形成的第一侧壁的第一部分与通过介电层形成的第二侧壁的第一部分隔开达第一距离，且通过导电层形成的第一侧壁的第二部分与通过导电层形成的第二侧壁的第二部分隔开达大于第一距离的第二距离。
图10展示说明根据本公开的方面的用于制造3D存储器阵列的另一方法1000的流程图。可通过制造系统或与制造系统相关联的一或多个控制器实施方法1000的操作。在一些实例中，一或多个控制器可执行指令集以控制制造系统的一或多个功能元件以执行所描述功能。额外地或替代地，一或多个控制器可使用专用硬件来执行所描述功能的方面。
在S1010，方法1000可包含形成穿过3D存储器阵列的多个导电层及多个介电层的沟槽，所述沟槽暴露衬底且将所述多个导电层划分成第一组字线及第二组字线。可根据本文中描述的方法来执行S1010的操作。
在S1020，方法1000可包含在沟槽中沉积介电材料。可根据本文中描述的方法来执行S1020的操作。
在S1030，方法1000可包含通过蚀刻介电材料的一部分而形成各自暴露衬底的多个开口。可根据本文中描述的方法来执行S1030的操作。
在S1040，方法1000可包含在开口中在导电层所处的多个平面中形成多个凹部。可根据本文中描述的方法来执行S1040的操作。
在S1050，方法1000可包含在多个凹部中形成硫属化物材料，且其中所述多个凹部中的每一者具有拱形，且凹部中的所述硫属化物材料在所述凹部的拱顶处接触相应字线。可根据本文中描述的方法来执行S1050的操作。
额外地或替代地，用于制造3D存储器阵列的方法1000可进一步包括形成多个导电柱，每一导电柱处于多个开口中的相应者中且与形成于多个凹部中的相应者中的硫属化物材料接触，所述多个导电柱经配置为数字线，且其中所述多个凹部中的每一者介于相应字线与相应数字线之间，且所述凹部中的硫属化物材料在所述凹部的底部处进一步接触所述相应数字线。
在一些实例中，硫属化物材料与相应字线之间的接触面积可小于硫属化物材料与相应数字线之间的接触面积。
在一些实例中，可通过相应数字线相对于相应字线的对准来控制硫属化物材料与相应字线之间的接触面积。
在一些实例中，凹部中的硫属化物材料可在拱顶与底部之间凹部的相对侧处接触介电材料。
替代地，用于制造3D存储器阵列的方法1000可进一步包括分别在介电材料与第一及第二组字线之间形成保形材料，且其中凹部中的硫属化物材料在邻近拱顶的凹部的相对侧处接触保形材料。
在一些实例中，形成硫属化物材料的步骤可包括沉积经配置以充当可为自选择存储器单元的存储器单元中的选择器元件及存储元件两者的非晶硫属化物材料。在一些实例中，存储元件材料经配置以在不同逻辑状态中编程时不改变相位，例如，其保持非晶材料。
图11是根据如本文中公开的实例的呈存储器装置1100的形式的设备的框图。如本文中使用，“设备”可是指(但不限于)各种结构或结构组合中的任一者，例如(举例来说)电路或电路系统、一或若干裸片、一或若干模块、一或若干装置、或一或若干系统。如图11中展示，存储器装置1100可包含3D存储器阵列1110。3D存储器阵列1110可类似于先前结合图8描述的3D存储器阵列200-i。尽管为清楚起见且以免混淆本公开的实施例，图11展示单个3D存储器阵列1110，但存储器装置1100可包含任何数目个3D存储器阵列1110。
如图11中展示，存储器装置1100可包含耦合到3D存储器阵列1110的解码电路系统1120。解码电路系统1120可包含于与3D存储器阵列1110相同的物理装置(例如，相同裸片)上。解码电路系统1120可包含于通信耦合到包含3D存储器阵列1110的物理装置的单独物理装置上。
解码电路系统1120可在对3D存储器阵列1110执行的编程及/或感测操作期间接收且解码地址信号以存取3D存储器阵列1110的如上文参考图1提及的存储器单元。举例来说，解码电路系统1120可包含用于在编程或感测操作期间选择3D存储器阵列1110的特定存储器单元以存取的解码器电路系统的部分。例如，可使用解码器电路系统的第一部分来选择字线且可使用解码器电路系统的第二部分来选择数字线。
图11中说明的实施例可包含未说明以免混淆本公开的实施例的额外电路系统、逻辑及/或组件。举例来说，存储器装置1100可包含用以发送命令以对3D存储器阵列1110执行操作(例如感测(例如，读取)、编程(例如，写入)、移动及/或擦除数据的操作以及其它操作)的控制器。此外，存储器装置1100可包含用以锁存通过输入/输出(I/O)电路系统经由I/O连接器提供的地址信号的地址电路系统。此外，存储器装置1100可包含与存储器阵列1110分离及/或除存储器阵列1110以外的主存储器，例如(例如)DRAM或SDRAM。
可使用各种不同科技及技术中的任一者来表示本文中描述的信息及信号。举例来说，可通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合表示可贯穿上文描述引用的数据、指令、命令、信息、信号、位、符号及芯片。
可运用经设计以执行本文中描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行结合本文中的公开内容描述的各种阐释性框及模块。通用处理器可为微处理器，但在替代例中，处理器可为任何处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合(例如，DSP及微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器或任何其它此配置)。
可在硬件、通过处理器执行的软件、固件或其任何组合中实施本文中描述的功能。如果在通过处理器执行的软件中实施，那么可将功能作为一或多个指令或程序码存储于计算机可读媒体上或经由计算机可读媒体传输。其它实例及实施方案是在本公开及所附权利要求书的范围内。举例来说，归因于软件的性质，可使用由处理器执行的软件、硬件、固件、硬接线或这些中的任一者的组合来实施上文描述的功能。实施功能的特征还可物理上定位在各种位置处，包含经分布使得在不同物理位置处实施功能的部分。
此外，如本文中使用，包含在权利要求书中，如项目列表(举例来说，以例如“…中的至少一者”或“…中的一或多者”的短语开始的项目列表)中使用的“或”指示包含列表，使得(举例来说)A、B或C中的至少一者的列表意味着A或B或C或AB或AC或BC或ABC(即，A及B及C)。此外，如本文中使用，短语“基于”不应被解释为对条件闭集的参考。举例来说，在不脱离本公开的范围的情况下，被描述为“基于条件A”的示范性步骤可基于条件A及条件B两者。换句话说，如本文中使用，短语“基于”应以与短语“至少部分基于”相同的方式进行解释。
提供本文中的描述以使所属领域的技术人员能够进行或使用本公开。所属领域的技术人员将明白本公开的各种修改，且本文中定义的通用原理可应用于其它变化而不脱离本公开的范围。因此，本公开不限于本文中描述的实例及设计而应符合与本文中公开的原理及新颖特征一致的最宽范围。

Claims (27)

1.一种垂直3D存储器装置，其包括：
多个接触件，其与多条数字线相关联且延伸穿过衬底；
多个字线板，其通过相应介电层彼此分离且包含第一多个字线板及第二多个字线板；
介电材料，其定位于所述第一多个与所述第二多个字线板之间，所述介电材料以蛇形形状延伸于所述衬底上方；
多个柱，其形成于所述多个接触件上方且与所述多个接触件耦合；及
多个存储元件，其各自包括定位于相应字线板与相应柱之间的凹部中的硫属化物材料，
其中所述凹部具有拱形，且所述凹部中的所述硫属化物材料在所述凹部的中部处接触所述相应字线板且在所述凹部的底部处接触所述相应柱。
2.根据权利要求1所述的垂直3D存储器装置，其中
所述硫属化物材料与所述相应字线板之间的接触面积小于所述硫属化物材料与所述相应柱之间的接触面积。
3.根据权利要求2所述的垂直3D存储器装置，其中
通过所述相应柱相对于所述相应字线板的对准来控制所述硫属化物材料与所述相应字线板之间的所述接触面积。
4.根据权利要求1所述的垂直3D存储器装置，其中
所述凹部中的所述硫属化物材料在所述中部与所述底部之间所述凹部的相对侧处接触所述介电材料。
5.根据权利要求1所述的垂直3D存储器装置，其进一步包括：
保形材料，其分别定位于所述介电材料与所述第一及第二多个字线板之间，
其中所述凹部中的所述硫属化物材料在所述中部与所述底部之间所述凹部的相对侧处接触所述保形材料。
6.根据权利要求1所述的垂直3D存储器装置，其中
所述多个柱的柱进一步包括接触所述硫属化物材料的至少部分的势垒层及接触所述势垒层且经配置为数字线的导电材料。
7.根据权利要求1所述的垂直3D存储器装置，其中
形成于所述多个接触件上方的所述多个柱中断以所述蛇形形状延伸于所述衬底上方的所述介电材料的连续性。
8.根据权利要求1所述的垂直3D存储器装置，其中
所述多个接触件经布置成交错图案。
9.根据权利要求1所述的垂直3D存储器装置，其中
所述多个接触件经布置成栅格。
10.根据权利要求1所述的垂直3D存储器装置，其进一步包括电路系统，所述电路系统经配置以在对所述垂直3D存储器装置执行的编程操作或感测操作期间选择相应字线及相应数字线。
11.一种制造垂直3D存储器阵列的方法，其包括：
-形成延伸穿过衬底的多个导电接触件，其各自与多条数字线中的相应者相关联；
-形成用多个介电层中的相应者彼此分离的多个导电层，所述多个导电层经配置为字线；
-形成穿过所述多个导电层及所述多个介电层的沟槽，所述沟槽暴露所述衬底且将所述多个导电层划分成第一组字线及第二组字线；
-在所述沟槽中沉积介电材料；
-通过蚀刻所述介电材料的一部分形成多个开口，每一开口在相应接触件上方且暴露相应接触件；
-在所述开口中在所述导电层所处的多个平面中形成多个凹部；
-在所述多个凹部中形成硫属化物材料；及
-形成多个导电柱，每一导电柱处于所述多个开口中的相应者中且与形成于所述多个凹部中的相应者中的所述硫属化物材料接触，所述多个导电柱经配置为数字线，
其中所述多个凹部中的每一者具有拱形且介于相应字线与相应数字线之间，且所述凹部中的所述硫属化物材料在所述凹部的中部处接触所述相应字线且在所述凹部的底部处接触所述相应数字线。
12.根据权利要求11所述的方法，其中
所述硫属化物材料与所述相应字线之间的接触面积小于所述硫属化物材料与所述相应数字线之间的接触面积。
13.根据权利要求12所述的方法，其中
通过所述相应数字线相对于所述相应字线的对准来控制所述硫属化物材料与所述相应字线之间的所述接触面积。
14.根据权利要求11所述的方法，其中
所述凹部中的所述硫属化物材料在所述中部与所述底部之间所述凹部的相对侧处接触所述介电材料。
15.根据权利要求11所述的方法，其进一步包括：
-分别在所述介电材料与所述第一及第二组字线之间形成保形材料，
其中所述凹部中的所述硫属化物材料在所述中部与所述底部之间所述凹部的相对侧处接触所述保形材料。
16.根据权利要求11所述的方法，其中形成所述开口包括：
-执行垂直蚀刻工艺以垂直地蚀刻所述介电材料，
其中所述垂直蚀刻工艺是干式蚀刻工艺。
17.根据权利要求16所述的方法，其中形成所述凹部包括：
-在所述垂直蚀刻工艺之后执行水平蚀刻工艺以在所述导电层所处的所述平面中形成至少一个凹部，
其中所述水平蚀刻工艺是等向性湿式蚀刻工艺。
18.根据权利要求11所述的方法，其中
所述多个导电柱的导电柱进一步包括接触所述硫属化物材料的至少部分的势垒层及接触所述势垒层的导电材料。
19.根据权利要求11所述的方法，其中
形成于所述多个接触件上方的所述多个导电柱中断以蛇形形状延伸于所述衬底上方的所述介电材料的连续性。
20.根据权利要求11所述的方法，其中形成所述沟槽包括：
-执行垂直蚀刻工艺以垂直地蚀刻所述沟槽；及
-在所述垂直蚀刻工艺之后执行水平蚀刻工艺以在所述导电层中形成至少一个凹槽。
21.根据权利要求20所述的方法，其中
所述沟槽包括与第二侧壁隔开的第一侧壁，其中通过所述介电层形成的所述第一侧壁的第一部分与通过所述介电层形成的所述第二侧壁的第一部分隔开达第一距离，且通过所述导电层形成的所述第一侧壁的第二部分与通过所述导电层形成的所述第二侧壁的第二部分隔开达大于所述第一距离的第二距离。
22.一种制造垂直3D存储器阵列的方法，其包括：
-形成穿过所述3D存储器阵列的多个导电层及多个介电层的沟槽，所述沟槽暴露衬底且将所述多个导电层划分成第一组字线及第二组字线；
-在所述沟槽中沉积介电材料；
-通过蚀刻所述介电材料的一部分而形成各自暴露所述衬底的多个开口；
-在所述开口中在所述导电层所处的多个平面中形成多个凹部；及
-在所述多个凹部中形成硫属化物材料，
其中所述多个凹部中的每一者具有拱形，且所述凹部中的所述硫属化物材料在所述凹部的拱顶处接触相应字线。
23.根据权利要求22所述的方法，其进一步包括：
-形成多个导电柱，每一导电柱处于所述多个开口中的相应者中且与形成于所述多个凹部中的相应者中的所述硫属化物材料接触，所述多个导电柱经配置为数字线，
其中所述多个凹部中的每一者介于相应字线与相应数字线之间，且所述凹部中的所述硫属化物材料在所述凹部的底部处进一步接触所述相应数字线。
24.根据权利要求23所述的方法，其中
所述硫属化物材料与所述相应字线之间的接触面积小于所述硫属化物材料与所述相应数字线之间的接触面积。
25.根据权利要求24所述的方法，其中
通过所述相应数字线相对于所述相应字线的对准来控制所述硫属化物材料与所述相应字线之间的所述接触面积。
26.根据权利要求23所述的方法，其中
所述凹部中的所述硫属化物材料在所述拱顶与所述底部之间所述凹部的相对侧处接触所述介电材料。
27.根据权利要求22所述的方法，其进一步包括
-分别在所述介电材料与所述第一及第二组字线之间形成保形材料，
其中所述凹部中的所述硫属化物材料在邻近所述拱顶的所述凹部的相对侧处接触所述保形材料。
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