KR20220025854A - 분할 기둥 아키텍처를 갖는 메모리 디바이스 - Google Patents
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Abstract
분할 기둥 아키텍처를 갖는 메모리 디바이스를 위한 방법, 시스템 및 장치가 설명된다. 메모리 디바이스는 어레이에 인가될 전압을 유지하기 위해 유전체 두께를 유지하면서 개구들 사이의 간격을 감소시킬 수 있는 도전성 및 절연 재료의 교번하는 층들을 통한 개구들 및 패턴의 도전성 접촉부들이 배열된 기판을 포함할 수 있다. 재료를 식각한 후, 절연 재료가 트렌치에 증착될 수 있다. 절연 재료의 일부는 제거되어 개구들을 형성할 수 있으며, 이 개구들에 셀 재료가 증착된다. 도전성 기둥들은 도전성 재료의 평면들 및 기판에 수직으로 연장될 수 있으며 도전성 접촉부들에 결합될 수 있다. 도전성 기둥들 및 셀 재료는 제1 및 제2 저장 구성요소들과 제1 및 제2 기둥들을 형성하도록 분할될 수 있다.
Description
상호 참조
본 특허 출원은 2019년 7월 2일에 출원된 "분할 기둥 아키텍처를 갖는 메모리 디바이스"라는 명칭의 Fratin 등의 미국 특허 출원 번호 제16/460,884호에 대한 우선권을 주장하며, 이는 본원의 양수인에게 양도되었으며 그 전체가 본원에 참조로 명시적으로 포함된다.
다음은 일반적으로 적어도 하나의 메모리 디바이스를 포함하는 시스템에 관한 것이며, 보다 구체적으로는 분할 기둥 아키텍처(split pillar architecture)를 갖는 메모리 디바이스에 관한 것이다.
메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 디바이스에서 정보를 저장하는 데 널리 사용된다. 정보는 메모리 디바이스의 다양한 상태들을 프로그래밍하여 저장된다. 예를 들어, 이진 디바이스는 종종 로직 1 또는 로직 0으로 표시되는 두 가지 상태들 중 하나를 저장한다. 다른 디바이스에서는 두 개 이상의 상태들이 저장될 수 있다. 저장된 정보에 액세스하기 위해, 디바이스의 구성요소는 메모리 디바이스의 적어도 하나의 저장된 상태를 판독하거나 감지할 수 있다. 정보를 저장하기 위해 디바이스의 구성 요소는 메모리 디바이스의 상태를 기록하거나 프로그래밍할 수 있다.
자기 하드 디스크, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기 동적 RAM(SDRAM), 강유전체 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 플래시 메모리, 상변화 메모리(PCM), 다른 칼코게나이드(chalcogenide) 기반 메모리 등을 포함하여 다양한 유형의 메모리 디바이스들이 존재한다. 메모리 디바이스는 휘발성 또는 비휘발성일 수 있다.
메모리 디바이스를 개선하는 것은 일반적으로 다른 메트릭 중에서 메모리 셀 밀도 증가, 판독/기록 속도 증가, 신뢰성 증가, 데이터 보유 증가, 전력 소비 감소 또는 제조 비용 감소를 포함할 수 있다. 3차원 수직 아키텍처로 메모리 어레이의 공간을 절약하고, 메모리 셀 밀도를 높이거나, 메모리 어레이의 전체 전력 사용량을 줄이기 위한 솔루션이 필요할 수 있다.
도 1은 본원에 개시된 예에 따른 분할 기둥 아키텍처를 갖는 메모리 디바이스를 지원하는 메모리 어레이의 예를 도시한다.
도 2a 내지 도 2c는 본원에 개시된 예에 따른 분할 기둥 아키텍처를 갖는 메모리 디바이스를 지원하는 예시적인 메모리 어레이의 다양한 뷰를 예시한다.
도 3a 내지 도 3e는 본원에 개시된 예에 따른 분할 기둥 아키텍처를 갖는 메모리 디바이스를 지원하는 예시적인 메모리 어레이의 다양한 뷰를 예시한다.
도 4a 내지 도 4g는 본원에 개시된 예에 따른 분할 기둥 아키텍처를 갖는 메모리 디바이스를 지원하는 예시적인 메모리 어레이의 다양한 뷰를 예시한다.
도 5a 내지 도 5e는 본원에 개시된 예에 따른 분할 기둥 아키텍처를 갖는 메모리 디바이스를 지원하는 예시적인 메모리 어레이의 다양한 뷰를 예시한다.
도 6a 및 도 6b는 본원에 개시된 예에 따른 분할 기둥 아키텍처를 갖는 메모리 디바이스를 지원하는 예시적인 메모리 어레이의 다양한 뷰를 예시한다.
도 7a 및 도 7b는 본원에 개시된 예에 따른 분할 기둥 아키텍처를 갖는 메모리 디바이스를 지원하는 예시적인 메모리 어레이의 다양한 뷰를 도시한다.
도 8 내지 도 11은 본원에 개시된 예에 따른 분할 기둥 아키텍처를 갖는 메모리 디바이스를 지원하는 방법 또는 방법들을 예시하는 흐름도를 도시한다.
도 2a 내지 도 2c는 본원에 개시된 예에 따른 분할 기둥 아키텍처를 갖는 메모리 디바이스를 지원하는 예시적인 메모리 어레이의 다양한 뷰를 예시한다.
도 3a 내지 도 3e는 본원에 개시된 예에 따른 분할 기둥 아키텍처를 갖는 메모리 디바이스를 지원하는 예시적인 메모리 어레이의 다양한 뷰를 예시한다.
도 4a 내지 도 4g는 본원에 개시된 예에 따른 분할 기둥 아키텍처를 갖는 메모리 디바이스를 지원하는 예시적인 메모리 어레이의 다양한 뷰를 예시한다.
도 5a 내지 도 5e는 본원에 개시된 예에 따른 분할 기둥 아키텍처를 갖는 메모리 디바이스를 지원하는 예시적인 메모리 어레이의 다양한 뷰를 예시한다.
도 6a 및 도 6b는 본원에 개시된 예에 따른 분할 기둥 아키텍처를 갖는 메모리 디바이스를 지원하는 예시적인 메모리 어레이의 다양한 뷰를 예시한다.
도 7a 및 도 7b는 본원에 개시된 예에 따른 분할 기둥 아키텍처를 갖는 메모리 디바이스를 지원하는 예시적인 메모리 어레이의 다양한 뷰를 도시한다.
도 8 내지 도 11은 본원에 개시된 예에 따른 분할 기둥 아키텍처를 갖는 메모리 디바이스를 지원하는 방법 또는 방법들을 예시하는 흐름도를 도시한다.
본 개시는 분할 기둥 아키텍처를 갖는 메모리 디바이스 및 그 처리 방법에 관한 것이다. 메모리 디바이스는 메모리 디바이스의 메모리 어레이에 인가될 전압을 유지하기 위해 유전체 두께를 유지하면서 메모리 셀들 사이의 간격을 감소시킬 수 있는 도전성 재료 및 절연 재료의 교번하는(alternative) 층들을 통한 도전성 접촉부(conductive contact)들 및 개구(opening)들의 배열을 포함할 수 있다.
일부 예들에서, 메모리 디바이스는 패턴(예를 들어, 기하학적 패턴)으로 배열된 복수의 접촉부들을 갖는 기판 및 기판 상에 형성된 제1 절연 재료(예를 들어, 유전 재료)를 포함할 수 있다. 도전성 재료의 복수의 평면들은 제2 절연 재료(예를 들어, 유전 재료)에 의해 서로 분리되고 기판 재료 상에 형성될 수 있다. 도전성 물질의 평면들은 워드 라인들의 예일 수 있다.
메모리 디바이스의 제조 동안, 트렌치는 홀수 및 짝수 워드 라인 평면들을 분리하여 "빗(comb)" 구조(예를 들어, 핑거(finger)들과 상기 핑거들 사이에 공간을 갖는 툴(tool)처럼 보이는 구조)를 생성하는 형태로 형성될 수 있다. 트렌치는 임의의 기하학적 구성일 수 있으며 고정된 거리에서 서로 마주하는 빗의 핑거들의 홀수 및 짝수 그룹들을 포함한다. 일부 예에서, 트렌치는 구불구불한(serpentine) 형상으로 형성될 수 있다. 트렌치는 도전성 물질의 각각의 평면을 두 개의 섹션들 또는 두 개의 플레이트들로 나눌 수 있다. 도전성 물질의 각 플레이트는 워드 라인 플레이트의 예일 수 있다. 일부 예에서, 트렌치 내부에서, 유전 재료 및 도전성 재료가 복수의 리세스(recess)들을 형성하는 방식으로 도전성 재료의 평면들이 식각될 수 있고, 여기서 각각의 리세스는 저장 요소 재료(예를 들어, 칼코게나이드 재료)를 수용하도록 구성될 수 있다. 희생 층(예를 들어, 등각 재료(conformal material))이 트렌치에 증착될 수 있고, 일부 경우에 희생 층이 리세스를 채운다. 절연 재료는 희생 층 상의 트렌치에 증착될 수 있다. 희생 층과 절연 층은 구불구불한 형상을 형성할 수 있다. 일부 예에서, 트렌치의 다른 기하학적 구성들이 고려된다.
희생 층 및 절연체의 일부가 제거되어 제1 개구들을 형성할 수 있다. 제1 개구는 기판의 일부, 복수의 도전성 접촉부들, 및 도전성 물질 및 유전 물질의 일부를 노출시킬 수 있다. 저장 요소 재료(예를 들어, 칼코게나이드 재료)는 제1 개구들에 증착될 수 있다. 저장 요소 물질은 유전 물질 및 도전성 물질에 의해 형성된 리세스를 채울 수 있다. 저장 요소 재료는 리세스들 내의 저장 요소 재료가 남도록 제1 개구들로부터 부분적으로 제거될 수 있다.
리세스들에 저장 요소 물질을 포함하는 제1 개구들에 도전성 기둥들이 형성될 수 있다. 도전성 기둥들은 디지트 라인(digit line)들의 예일 수 있다. 도전성 기둥들은 도전성 재료의 평면들 및 기판에 연장(예를 들어, 실질적으로 수직으로)하도록 배열될 수 있다. 각각의 도전성 기둥은 상이한 도전성 접촉부와 결합될 수 있다. 기둥은 배리어(barrier) 물질 및 도전성 물질로 형성될 수 있다.
저장 소자 물질 및 도전성 기둥의 일부가 제거되어 제2 개구들이 형성될 수 있다. 제2 개구들은 리세스 내의 각각의 저장 요소 재료를 제1 저장 요소 구성요소 및 제2 저장 요소 구성요소로 분할할 수 있다. 제2 개구들은 각각의 기둥을 제1 기둥 및 제2 기둥으로 더 분할할 수 있다. 경우에 따라, 제1 기둥들 및 제2 기둥들의 각각은 기판 상의 상이한 도전성 접촉부와 결합될 수 있다. 일부 다른 경우에, 제1 기둥들의 각각은 기판 상의 상이한 도전성 접촉부와 결합될 수 있고, 제2 기둥들의 각각은 제1 기판 위에 형성된 제2 기판 상의 상이한 도전성 접촉부들과 결합될 수 있다.
메모리 어레이의 이러한 구성 및 제조 방법은 이전 솔루션에 비해 더 높은 밀도의 메모리 셀을 가능하게 할 수 있다. 각각의 메모리 셀(예를 들어, 저장 소자 재료)은 셀 격리를 보장하기 위해 제1 기둥 또는 제2 기둥의 대향 측들 내부에 리세스될 수 있다. 이러한 구성은 일부 이전 솔루션과 관련하여 셀 두께 및 치수를 보다 엄격하게 제어할 수 있다. 도전성 기둥과 교차하는 도전성 재료의 각 평면은 평면의 제1 워드 라인 플레이트 및 평면의 제2 워드 라인 플레이트에 의해 어드레싱되는 두 개의 메모리 셀들을 형성할 수 있다. 각각의 제1 기둥 및 제2 기둥 쌍은 각각 제1 기둥 및 제2 기둥에 의해 어드레싱되는 두 개의 메모리 셀들을 형성할 수 있다. 각 기둥은 메모리 어레이의 하부 또는 상부에 위치한 트랜지스터에 의해 디코딩될 수 있다. 트랜지스터는 규칙적인 매트릭스로 형성된 디지트 라인 선택기의 예일 수 있다.
본 개시의 특징은 도 1을 참조하여 설명되는 바와 같이 메모리 어레이와 관련하여 초기에 설명된다. 본 개시의 특징은 도 2a 내지 도 7b를 참조하여 설명되는 바와 같이 프로세싱 단계 동안 예시적인 메모리 어레이의 상이한 뷰의 맥락에서 설명된다. 본 개시의 이들 및 다른 특징은 도 8 내지 도 11을 참조하여 설명되는 바와 같이 분할 기둥 아키텍처를 갖는 메모리 디바이스와 관련된 흐름도에 의해 추가로 예시되고 설명된다.
도 1은 본원에 개시된 예에 따른 분할 기둥 아키텍처를 갖는 메모리 디바이스를 지원하는 메모리 어레이(100)(예를 들어, 3차원(3D) 메모리 어레이)의 예를 도시한다. 메모리 어레이(100)는 기판(104) 위에 위치된 메모리 셀들의 제1 어레이 또는 데크(105) 및 제1 어레이 또는 데크(105)의 상의 메모리 셀들의 제2 어레이 또는 데크(108)를 포함할 수 있다.
메모리 어레이(100)는 워드 라인들(110) 및 디지트 라인들(115)을 포함할 수 있다. 제1 데크(105) 및 제2 데크(108)의 메모리 셀들 각각은 하나 이상의 자기 선택 메모리 셀들을 가질 수 있다. 도 1에 포함된 일부 요소는 숫자 표시기로 레이블이 지정되어 있지만, 다른 해당 요소는 동일하거나 유사한 것으로 이해되지만 레이블이 지정되지 않는다.
메모리 셀들의 스택은 제1 유전 물질(120), 저장 요소 물질(125)(예를 들어, 칼코게나이드 물질), 제2 유전 물질(130), 저장 요소 물질(135)(예를 들어, 칼코게나이드 물질), 및 제3 유전 물질(140)을 포함할 수 있다. 제1 데크(105) 및 제2 데크(108)의 자체 선택 메모리 셀들은, 일부 예들에서, 각 데크(105 및 108)의 대응하는 자체 선택 메모리 셀들이 디지트 라인들(115) 또는 워드 라인들(110)을 공유할 수 있도록 공통 도전성 라인들을 가질 수 있다.
일부 예들에서, 메모리 셀은, 메모리 저장 요소를 포함할 수 있는, 셀에 전기 펄스를 제공함으로써 프로그래밍 될 수 있다. 펄스는 제1 액세스 라인(예를 들어, 워드 라인(110)) 또는 제2 액세스 라인(예를 들어, 디지트 라인(115)), 또는 이들의 조합을 통해 제공될 수 있다. 일부 경우에, 펄스를 제공할 때, 메모리 셀의 극성에 따라 이온들이 메모리 저장 요소 내에서 이동할 수 있다. 따라서, 메모리 저장 요소의 제1 측 또는 제2 측에 대한 이온의 농도는 제1 액세스 라인과 제2 액세스 라인 사이의 전압 극성에 적어도 부분적으로 기초할 수 있다. 일부 경우에, 비대칭 형상의 메모리 저장 요소는 더 많은 면적을 갖는 요소의 부분에서 이온이 더 밀집되게 할 수 있다. 메모리 저장 요소의 특정 부분은 더 높은 저항을 가질 수 있고 따라서 메모리 저장 요소의 다른 부분보다 더 높은 임계 전압을 발생시킬 수 있다. 이온 이동에 대한 이 설명은 여기에 설명된 결과를 달성하기 위한 자체 선택 메모리 셀의 메커니즘의 예를 나타낸다. 이 메커니즘의 예는 제한적인 것으로 간주되어서는 안 된다. 본 개시는 또한 여기에 설명된 결과를 달성하기 위한 자기 선택 메모리 셀의 메커니즘의 다른 예를 포함한다.
메모리 어레이(100)의 아키텍처는 크로스 포인트 아키텍처로 지칭될 수 있으며, 일부 경우에, 메모리 셀이 워드 라인(110)과 디지트 라인(115) 사이의 토폴로지의(topological) 교차점에 형성된다. 이러한 교차점 아키텍처는 다른 메모리 아키텍처에 비해 낮은 생산 비용으로 비교적 고밀도 데이터 저장을 제공할 수 있다. 예를 들어, 교차점 아키텍처는 다른 아키텍처와 비교하여 감소된 면적 및 결과적으로 증가된 메모리 셀 밀도를 갖는 메모리 셀들을 가질 수 있다.
도 1의 예는 두 개의 메모리 데크들(105, 108)을 도시하지만, 다른 구성도 가능하다. 일부 예에서, 자가 선택 메모리 셀들의 단일 메모리 데크는 기판(104) 위에 구성될 수 있고, 이는 2차원 메모리로 지칭될 수 있다. 일부 예에서, 메모리 셀들의 세 개 또는 네 개의 메모리 데크들이 3차원 교차점 아키텍처에서 유사한 방식으로 구성될 수 있다.
메모리 어레이(100)는 그리드(grid) 또는 스태거링된 패턴(staggered pattern)으로 배열된 복수의 접촉부들을 갖는 기판(104)을 포함할 수 있다. 일부 경우에, 복수의 접촉부들은 기판을 통해 연장될 수 있고 메모리 어레이(100)의 액세스 라인과 결합될 수 있다. 메모리 어레이(100)는 추가 기판(104)을 포함할 수 있다(예를 들어, 두 개의 데크들(105, 108) 위에 위치된). 추가 기판(104)은 복수의 접촉부들(예를 들어, 기판을 통해 연장됨)을 가질 수 있고 메모리 어레이(100)의 액세스 라인과 결합될 수 있다.
메모리 어레이(100)는 기판 물질 상의 제1 절연 물질 상에 형성된 제2 절연 물질에 의해 서로 분리된 도전성 물질의 복수의 평면들을 포함할 수 있다. 도전성 물질의 복수의 평면들의 각각은 내부에 형성된 복수의 리세스들을 포함할 수 있다. 복수의 평면들, 예를 들어, 동일한 데크(예를 들어, 메모리 데크(105), 메모리 데크(108)) 상의 하나 이상의 워드 라인들(110)에 대응하는 워드 라인 플레이트들은 스택 증착 처리 단계 동안 식각을 위해 희생 층(예를 들어, 등각 층)을 사용하고, 셀 정의 후에 등각 층을 제거하고, 보다 도전성이 있는 재료로 등각 층을 대체함으로써 대체 프로세스(replacement process)에 의해 획득될 수 있다.
절연 재료가 제2 절연 재료와 도전성 재료를 통해 구불구불한 형태로 형성할 수 있다. 복수의 도전성 기둥들은 도전성 물질의 복수의 평면들 및 기판에 실질적으로 수직하게 연장되도록 개구 내에 형성될 수 있다. 복수의 도전성 기둥들은 복수의 기둥 쌍들로 분할될 수 있다. 한 쌍의 기둥에서 각각의 기둥은 도전성 접촉부들 중 다른 하나에 결합될 수 있다. 일부 경우에, 한 쌍의 기둥에서 각 기둥은 기판(104) 상의 도전성 접촉부에 결합될 수 있다. 추가적으로 또는 대안적으로, 각 기둥 쌍의 하나의 기둥은 기판(104) 상의 도전성 접촉부에 결합될 수 있고, 각 기둥 쌍의 다른 기둥은 상이한 기판(104)(예를 들어, 메모리 데크들(105, 108) 위에 위치된) 상의 도전성 접촉부에 결합될 수 있다.
일부 예에서, 메모리 데크들(105, 108)은 논리 상태들을 저장하도록 구성된 칼코게나이드 물질을 포함할 수 있다. 예를 들어, 메모리 데크들(105, 108)의 메모리 셀들은 자체 선택 메모리 셀들의 예일 수 있다. 칼코게나이드 물질은 복수의 리세스들 각각의 개별 하나의 칼코게나이드 물질이 복수의 기둥 쌍들 중 하나의 기둥과 적어도 부분적으로 접촉하도록 복수의 리세스들에 형성될 수 있다.
도 2a는 여기에 개시된 예에 따른 예시적인 메모리 어레이(200-a)의 저면 뷰를 도시한다. 메모리 어레이(200-a)는 기판(104-a)을 통해 연장되고 메모리 어레이(100)의 액세스 라인과 결합되는 기판(104-a)에 형성된 복수의 도전성 접촉부들(235)을 포함할 수 있다. 기판(104)은 유전체 필름과 같은 유전체 물질일 수 있다.
복수의 도전성 접촉부들(235) 중 단일 도전성 접촉부는 임의의 단일 수직 기둥을 트랜지스터와 결합하도록 구성될 수 있다. 예를 들어, 도전성 접촉부(235-a)는 한 쌍의 기둥 중 제1 기둥(예를 들어, 디지트 라인에 대응함)를 트랜지스터에 결합할 수 있고, 접촉부(235-b)는 한 쌍의 기둥 중 제2 기둥을 트랜지스터에 결합할 수 있다. 접촉부들(235-c 및 235-d)은 제2 기둥 쌍의 하나의 기둥을 트랜지스터에 각각 결합할 수 있다. 복수의 도전성 접촉부들(235)은 그리드 패턴으로 배열될 수 있다. 일부 예들에서, 복수의 도전성 접촉부들(235) 각각의 하나는 최대 8개의 다른 도전성 접촉부들(235)에 의해 둘러싸일 수 있다. 일부 예에서, 복수의 도전성 접촉부들(235)은 스태거링된 패턴 또는 육각형 패턴으로 배열될 수 있다. 예를 들어, 복수의 도전성 접촉부들(235)의 각각의 하나는 최대 6개의 다른 도전성 접촉부들(235)에 의해 둘러싸일 수 있다.
도 2b는 여기에 개시된 예에 따른 예시적인 메모리 어레이(200-b)의 저면 뷰를 도시한다. 메모리 어레이(200-b)는 메모리 어레이(200-b)의 상부에 위치하는 제2 기판(104)을 포함할 수 있다. 예를 들어, 제2 기판(104)은 메모리 어레이(200-b)의 하나 이상의 메모리 데크들의 대향 측 상에 위치될 수 있다. 각각의 기판(예를 들어, 기판(104-b) 및 제2 기판)은 기판(104)을 통해 연장되고 메모리 어레이(100)의 액세스 라인과 결합되는 기판(104-b)에 형성된 복수의 도전성 접촉부들(235)을 포함할 수 있다.
복수의 도전성 접촉부들(235) 중 단일 도전성 접촉부는 임의의 단일 수직 기둥을 트랜지스터와 결합하도록 구성될 수 있다. 예를 들어, 도전성 접촉부(235-e)는 한 쌍의 기둥의 제1 기둥(예를 들어, 디지트 라인에 대응함)를 트랜지스터에 결합할 수 있다. 제2 기판 상의 제2 도전성 접촉부는 한 쌍의 기둥 중 제2 기둥을 트랜지스터에 결합할 수 있다. 접촉부(235-f) 및 제2 기판 상의 제4 도전성 접촉부 제2 기둥 쌍의 하나의 기둥을 트랜지스터에 각각 결합할 수 있다. 복수의 도전성 접촉부들(235)은 그리드 패턴으로 배열될 수 있다. 일부 예들에서, 복수의 도전성 접촉부들(235)의 각각의 하나는 최대 8개의 다른 도전성 접촉부들(235)에 의해 둘러싸일 수 있다. 일부 예에서, 복수의 도전성 접촉부들(235)은 스태거링된 패턴 또는 육각형 패턴으로 배열될 수 있다. 예를 들어, 복수의 도전성 접촉부들(235)의 각각의 하나는 최대 6개의 다른 도전성 접촉부들(235)에 의해 둘러싸일 수 있다.
도 2c는 여기에 개시된 예에 따른 예시적인 메모리 어레이(200-c)의 측 뷰를 도시한다. 메모리 어레이(200-c)는 기판(104-c)에 형성될 수 있는 복수의 도전성 접촉부들(235)을 포함할 수 있다. 메모리 어레이(200-c)는 또한 절연 재료(240)의 복수의 적층된 평면들 및 재료(245)의 복수의 적층된 평면들(예를 들어, 워드 라인 평면들 또는 워드 라인 플레이트들)을 포함할 수 있다. 재료(245)의 적층된 평면들은 절연 재료(240)의 복수의 평면들에 의해 서로로부터 z-방향으로 분리(예를 들어, 수직으로 분리됨)될 수 있다. 예를 들어, 제2 절연 재료(240)의 제1 평면(예를 들어, 하부 평면)은 기판(104-c)의 평면 상에 형성(예를 들어, 증착)될 수 있고, 그 후 재료(245)의 평면이 제2 절연 재료(240)의 제1 평면 상에 형성될 수 있다. 일부 예에서, 제1 절연 재료(240)의 층이 기판(104-c) 상에 증착될 수 있다. 일부 예에서, 재료(245)는 도전성 탄소의 층 또는 활성 재료와 양립가능한 다른 도전성 층일 수 있다. 일부 예에서, 재료(245)는 보호 배리어(protective barrier)를 통해 활성 물질에 의해 분리된 도전성 층들을 포함할 수 있다. 재료(245)는 적어도 하나의 워드 라인 플레이트로 기능하도록 구성될 수 있다. 일부 다른 예에서, 재료(245)는 제2 절연 재료(예를 들어, 절연 재료(240)와 상이함)를 포함할 수 있다. 일부 예에서, 재료(245) 및 절연 재료(240)는 교번하는 층들과 같은 복수의 층들을 형성한다.
제2 절연 재료(240)의 추가 평면들은 도 2c에 도시된 바와 같이 교번하는 방식으로 재료(245) 상에 형성될 수 있다. 제2 절연 재료(240)는 유전체 필름 또는 층과 같은 유전 물질일 수 있다. 일부 예에서, 제2 절연 재료(240) 및 기판(104-c)은 동일한 유형의 절연 재료일 수 있다. 본원에 개시된 절연 재료의 예는 실리콘 산화물과 같은 유전 재료를 포함하지만 이에 제한되지 않는다.
재료(245)의 복수의 평면들 중 각각의 개별 하나는 메모리 어레이(200-c)의 상이한 레벨에 있을 수 있다(예를 들어, 형성할 수 있다). 메모리 셀들을 형성하는 물질의 개별 평면들은 3D 메모리 어레이(200-b)의 데크로 지칭될 수 있다. 일부 경우에, 재료(245)는 도전성 재료일 수 있다. 여기서, 재료(245)는 무엇보다도 금속성(또는 반금속성) 재료 또는 반도체 재료, 예를 들어 도핑된 폴리실리콘 재료를 포함할 수 있다(예를 들어, 이들로 형성될 수 있다). 일부 예에서, 재료(245)는 도전성 탄소의 평면일 수 있다. 일부 다른 경우에, 재료(245)는 희생 절연 재료일 수 있다. 여기서, 메모리 어레이(200-c)는 희생 절연 물질(245)의 적층된 평면들의 세트 및 절연 물질(240)의 적층된 평면들의 세트를 포함할 수 있다. 희생 절연 물질(245)은 절연 물질(240)과 상이한 물질일 수 있다(예를 들어, 각각 산화물 물질 및 질화물 물질). 도 2c에 도시된 것에 후속하는 공정 단계 동안, 희생 절연 재료(245)는 제거되고 도전성 재료(예를 들어, 도전성 탄소의 층 또는 활성 재료와 양립가능한 다른 도전성 층)로 대체될 수 있다.
재료(245)의 6개 평면들 및 제2 절연 재료(240)의 7개 평면들이 도 2c에 도시되어 있다. 제2 절연 물질(240)의 제7 평면은 메모리 어레이(200-c)의 최상 층일 수 있다. 재료(245) 및 제2 절연 재료(240)의 평면들의 양은 도 2c에 도시된 양으로 제한되지 않는다. 재료(245)와 제2 절연 재료(240)는 6개 이상의 데크들 또는 6개 미만의 데크들로 배열될 수 있다.
도 3a 내지 도 3e는 여기에 개시된 예에 따른 적층된 메모리 디바이스를 형성하기 위해 수행될 수 있는 일련의 단계들 또는 프로세스들 동안 예시적인 메모리 어레이들(200-c, 200-d, 200-e 및 200-f)의 다양한 뷰를 예시한다. 구체적으로, 도 3a 내지 도 3e에서, 짝수 및 홀수 워드 라인 평면들을 형성하는 프로세스가 도시되어 있다.
도 3a는 트렌치(350)가 형성된 후 도 2c에 예시된 메모리 어레이(200-b)의 예일 수 있는 예시적인 메모리 어레이(200-c)의 평면 뷰를 예시한다. 도 3b는 도 3a에 예시된 것에 후속하는 프로세스 단계 동안 단면 라인 A-A'를 따른 예시적인 메모리 어레이(200-d)의 단면 뷰를 예시한다. 도 3c는 도 3b에 예시된 것에 후속하는 프로세스 단계 동안 단면 라인 A-A'를 따른 예시적인 메모리 어레이(200-e)의 단면 뷰를 예시한다. 도 3d는 도 3c에 예시된 것에 후속하는 프로세스 단계 동안 단면 라인 A-A'를 따른 예시적인 3D 메모리 어레이(200-f)의 단면 뷰를 예시한다. 도 3e는 도 3c에 예시된 것에 후속하는 프로세스 단계 동안 단면 라인 B-B'의 예시적인 3D 메모리 어레이(200-f)의 평면도를 예시한다. 도 3a 내지 도 3e는 적층된 메모리 디바이스를 형성하기 위해 수행될 수 있는 일련의 단계들 또는 프로세스들을 예시한다.
도 3a는 메모리 어레이(200-c)의 재료(245)(예를 들어, 도 3b에 도시된 바와 같은 도전성 물질, 절연성 물질) 및 제2 절연 재료(240)(도 3b에 도시됨)의 교번하는 평면들을 통해 트렌치(350)를 형성하는 것을 도시한다. 트렌치(350)는 기판(104) 및 트렌치(350)의 바닥에 있는 도전성 접촉부들(235)(도 2a 내지 도 2c에 미리 도시됨)을 노출시킬 수 있다.
트렌치(350)는 위에서 아래로 식각되어 구불구불한 형태로 식각될 수 있다. 예를 들어, 트렌치(350)는 제1 방향(예를 들어, 왼쪽에서 오른쪽으로)으로 도전성 접촉부들(235)의 로우(row)을 통과할 수 있고, 그런 다음 제1 방향과 반대인 제2 방향(예를 들어, 오른쪽에서 왼쪽으로)으로 도전성 접촉부들(235)의 인접한 로우를 통과한다. 도 3a의 예를 참조하면, 트렌치(350)는 도전성 접촉부들(235)의 제1 로우를 왼쪽에서 오른쪽으로 통과한 다음 "회전"하고 오른쪽에서 왼쪽으로 도전성 접촉부들(235)의 다음(제2) 로우(제1 로우에 인접한)을 통과한다. 트렌치(350)는 다시 "회전"하고 도전성 접촉부들(235)의 다음(제3) 로우(제2 로우에 인접한)을 왼쪽에서 오른쪽으로 통과한다. 트렌치(350)는 다시 "회전"하고 도전성 접촉부들(235)의 다음(제4) 로우(제3 로우에 인접)를 오른쪽에서 왼쪽으로 통과하고 그런 다음 다시 "회전"하고 도 3a의 하부에 있는 도전성 접촉부들(235)의 다음(제5) 로우(제4 로우에 인접)를 왼쪽에서 오른쪽으로 통과한다.
트렌치(350)는 재료(245)의 각 평면을 적어도 두 개의 부분들: 즉 제1 부분(308) 및 제2 부분(309)으로 분기할 수 있다. 재료(245)의 평면의 각 부분은 데크의 상이한 액세스 라인(예를 들어, 짝수 워드 라인 또는 홀수 워드 라인)일 수 있다. 예를 들어, 제1 부분(308)은 3D 메모리 어레이(200-c)의 데크의 제1 액세스 라인일 수 있고 제2 부분(309)은 3D 메모리 어레이(200-c)의 동일한 데크의 제2 액세스 라인일 수 있다. 짝수 또는 홀수 평면들을 형성하는 핑거들의 확장은 사용된 전극의 저항에 기초하여 그리고 요청된 전류 전달 수준에 따라 정의될 수 있다. 구체적으로, 리세스들의 깊이는 메모리 셀에 대해 원하는 두께에 따라 정의될 수 있다. 일부 경우에, 재료(245)는 상이한 액세스 라인에 대한 도전성 재료일 수 있다. 추가적으로 또는 대안적으로, 재료(245)는 도 3a에 예시된 프로세스 단계에 후속하는 프로세스 단계 동안 상이한 액세스 라인에 대한 도전성 재료로 대체될 수 있는 희생 절연 재료일 수 있다.
도 3b는 메모리 어레이(200-d)의 각 평면들에서 재료(245)에 복수의 리세스들(315)을 형성하는 것을 예시한다. 예를 들어, 트렌치(350)의 측벽들(390, 391)에 복수의 리세스들(315)을 등방성으로 형성하기 위해 선택적 식각이 수행될 수 있다. 일부 예에서, 트렌치(350)는 제2 측벽(391)과 이격된 제1 측벽(390)을 포함하고, 여기서, 제1 절연 재료(240)에 의해 형성된 제1 측벽(390)의 제1 부분(392)은 제1 절연 재료(240)에 의해 형성된 제2 측벽(391)의 제1 부분(393)으로부터 제1 거리만큼 이격된다. 제1 재료(245)에 의해 형성된 제1 측벽(390)의 제2 부분(394)은 제1 재료(245)에 의해 형성된 제2 측벽(391)의 제2 부분(395)과 제1 거리보다 큰 제2 거리만큼 이격될 수 있다. 일부 예들에서, 제1 재료(245)에 의해 형성된 트렌치(350)의 측벽들(390, 391)의 부분들은 제1 절연 재료(240)에 의해 형성된 트렌치(350)의 측벽들(390, 391)의 부분들에 대해 리세스된다.
식각 동작은 하나 이상의 수직 식각 프로세스들(예를 들어, 이방성 식각 프로세스 또는 건식 식각 프로세스, 또는 이들의 조합) 또는 수평 식각 프로세스들(예를 들어, 등방성 식각 프로세스) 또는 이들의 조합을 포함할 수 있다. 예를 들어, 수직 식각 프로세스는 트렌치(350)를 수직으로 식각하기 위해 수행될 수 있고 수평 식각 프로세스는 적어도 하나의 재료(245)에 적어도 하나의 리세스(315)를 형성하기 위해 사용될 수 있다. 식각 파라미터는, 예를 들어, 재료(245)가 제2 절연 재료(240)보다 빠르게 식각되도록 선택될 수 있다. 일부 경우에, 트렌치(350)는 수직일 수 있다. 일부 다른 경우에, 트렌치(350)는 경사진 측벽들(예를 들어, 실질적으로 수직일 수 있음)을 포함할 수 있다. 예를 들어, 트렌치(350)는 트렌치(350)의 하부 부분에 비해 트렌치(350)의 상부 부분이 더 넓은 V자형 트렌치일 수 있다. 여기서, 측벽들(390, 391)은 측벽들(394, 395)보다 더 멀리 떨어져 있을 수 있다.
도 3c는 등각 재료(conformal material)(320)(예를 들어, 희생 재료 또는 희생 층)를 형성하는 것을 예시한다. 등각 재료(320)는 메모리 어레이(200-e)의 트렌치(350) 내로 증착될 수 있다. 등각 재료(320)는 등각 재료(320)를 등각으로 증착함으로써 리세스들(315)(도 3b에 도시됨)에 형성될 수 있다. 등각 재료(320)는 각각의 트렌치들(350)의 제1 측벽(390), 제2 측벽(391), 및 하부 벽(395)과 접촉한다. 도 3c가 복수의 리세스들(315)에 등각 재료(320)를 형성하는 동안 트렌치(350)의 측벽들 상에(예를 들어, 트렌치(350)를 향하는 상이한 층들의 제2 절연 재료(240) 및 재료(245)의 표면 상에) 등각 재료(320)가 형성될 수 있음을 도시하지만, 예는 이에 제한되지 않는다. 예를 들어, 등각 재료(320)는 몇몇 경우에 상이한 층들의 재료들(245)의 복수의 리세스들(315)로 제한될 수 있다. 일부 경우에, 등각 재료(320)는 등각 층 또는 희생 층으로 지칭될 수 있다.
일부 경우에, 등각 재료(320)를 형성한 후에 식각 동작이 수행될 수 있다. 식각 동작에서, 등각 재료(320)는 개구 또는 트렌치(350)를 형성하도록 식각될 수 있다. 식각 동작은 등각 재료(320)의 표면들(예를 들어, 트렌치(350)을 향하는 표면들)이 제2 절연 재료(240)의 표면들(예를 들어, 트렌치(350)을 향하는 표면들)로부터 이격되게 할 수 있다. 일부 경우에, 식각 동작은 등각 재료(320)의 표면들(예를 들어, 트렌치(350)를 향하는 표면들)이 제2 절연 재료(240)의 표면들(예를 들어, 트렌치(350 내로 향하는 표면들)과 거의 동일 평면에 있게 하여, 트렌치의 연속적인 측벽을 형성하게 할 수 있다. 여기에 설명된 식각 동작은 수직 식각 프로세스들(예를 들어, 이방성 식각 프로세스 또는 건식 식각 프로세스, 또는 이들의 조합) 또는 수평 식각 프로세스들(예를 들어, 등방성 식각 프로세스)일 수 있다. 예를 들어, 수직 식각 프로세스는 트렌치(350)를 수직 식각하기 위해 수행될 수 있고 수평 식각 프로세스는 제1 물질(245)에 적어도 하나의 리세스를 형성하기 위해 사용될 수 있다.
도 3d는 메모리 어레이(200-f)의 등각 재료(320)의 상부에 있는 트렌치(350)에 유전 재료(318)를 증착하는 것을 도시한다. 유전 재료(318)는 등각 재료(320)와 접촉할 수 있다. 유전 재료(318) 및 등각 재료(320)는 트렌치(350)를 채우도록 협력할 수 있다. 일부 경우에, 유전 재료(318)는 절연 재료의 예일 수 있다. 일부 예에서, 등각 재료(320)는 유전 재료(318)와 동일 평면 표면을 형성하기 위해 선택적으로 식각(etching back)될 수 있다. 리세스의 깊이는 원하는 두께에 따라 정의될 수 있다.
도 3e는 여기에 개시된 예에 따라 (도 3d에 도시된 바와 같이) 유전 재료(318)가 증착된 후의 예시적인 메모리 어레이(200-f)의 평면 뷰를 도시한다. 도 3e는 도 3d에 도시된 단면 라인 B-B'를 따른 메모리 어레이(200-f)의 단면 뷰를 도시한다. 도 3e에서, 트렌치(350)에 형성된 등각 재료(320) 및 유전 재료(318)는 재료(245)의 각 평면을 제1 부분(308) 및 제2 부분(309)으로 분기한다.
도 4a 내지 도 4g는 본원에 개시된 예에 따른 적층된 메모리 디바이스를 형성하기 위해 수행될 수 있는 일련의 단계들 또는 프로세스들 동안 예시적인 메모리 어레이(200-g, 200-h, 200-i, 200-j 및 200-k)의 다양한 뷰를 도시한다. 구체적으로, 도 4a 내지 도 4g는 도 3d 및 도 3e에 도시된 메모리 어레이(200-f)에서 메모리 셀들을 형성하기 위한 프로세스를 예시한다.
도 4a는 개구들(360)의 형성 후 도 3e에 예시된 메모리 어레이(200-f)의 예일 수 있는 메모리 어레이(200-g)의 평면 뷰를 예시한다. 도 4b는 도 4a에 예시된 것에 후속하는 프로세스 단계 동안 단면 라인 A-A'를 따른 예시적인 메모리 어레이(200-h)의 단면 뷰를 예시한다. 도 4c는 도 4b에 예시된 것에 후속하는 프로세스 단계 동안 단면 라인 A-A'를 따른 예시적인 메모리 어레이(200-i)의 단면 뷰를 예시한다. 도 4d는 도 4c에 예시된 것에 후속하는 프로세스 단계 동안 단면 라인 A-A'를 따른 예시적인 메모리 어레이(200-j)의 단면 뷰를 예시한다. 도 4e는 도 4c에 예시된 것에 후속하는 프로세스 단계 동안 단면 라인 B-B'의 예시적인 메모리 어레이(200-j)의 평면 뷰를 예시한다. 도 4f는 도 4e에 예시된 것에 후속하는 프로세스 단계 동안 단면 라인 B-B'의 예시적인 메모리 어레이(200-k)의 평면 뷰를 예시한다. 도 4g는 도 4f에 예시된 것에 후속하는 프로세스 단계 동안 단면 라인 B-B'의 예시적인 메모리 어레이(200-l)의 평면 뷰를 예시한다.
도 4a는 메모리 어레이(200-g)의 재료(245)의 평면들 중 어느 하나를 통한 평면 뷰를 예시한다. 트렌치(350)의 복수의 개구들(360)은 유전 재료(318) 및/또는 등각 재료(320)의 일부를 식각 제거함으로써 형성될 수 있다. 개구들(360)은 복수의 접촉부들(235)과 정렬하여 위치하도록 의도되어, 개구들(360)을 형성하는 것이 기판(104)(도 4b에 도시)을 통해 연장하는 복수의 접촉부들(235)(도 4b에 도시)의 적어도 일부를 노출시킬 수 있다. 식각 프로세스는 수직 식각 프로세스일 수 있다. 일부 예에서, 식각 동작은 예를 들어, 복수의 개구들(360)이 형성되지 않은, 등각 재료(320)의 모든 부분을 식각 제거하지 않을 수 있다.
도 4b는 여기에 개시된 예에 따른 예시적인 메모리 어레이(200-h)의 단면 뷰를 도시한다. 도 4b에 도시된 바와 같이, 복수의 리세스들(315)이 각각의 평면들에서 재료(245)에 형성될 수 있다. 예를 들어, 선택적인 식각 동작이 수행되어 복수의 리세스들(315)을 완전히 또는 부분적으로 등방성 방식으로 형성할 수 있다. 식각 화학물질은 재료(245)를 선택적으로 식각하도록 선택될 수 있다. 접촉부들(235)은 트렌치(350) 내에 개구들(360)를 형성함으로써 노출될 수 있다.
도 4c는 여기에 개시된 예에 따른 예시적인 메모리 어레이(200-i)의 단면 뷰를 도시한다. 도 4c에 도시된 바와 같이, 저장 요소 재료(465)는 저장 요소 재료(465)를 트렌치(350) 내로 등각으로 증착함으로써 복수의 리세스들(315)에 형성될 수 있다. 저장 요소 재료(465)는 등각 재료(320)의 식각에 의해 노출된 트렌치(350)의 측벽들(390, 391) 및 하부 벽(395)과 접촉하도록 증착될 수 있다. 저장 소자 재료(465)가 트렌치(350)의 하부 벽(395)과 접촉할 때, 저장 소자 재료(465)는 노출된 접촉부들(235)을 덮는다.
저장 요소 재료(465)의 치수는 메모리 어레이(200-i)의 다른 구성요소의 치수에 기초할 수 있다. 예를 들어, 저장 요소 재료(465)의 높이는 재료(245) 및/또는 절연 재료(240)의 더 두껍거나 더 얇은 층을 증착함으로써 제어될 수 있다. 다른 예에서, 저장 요소 재료(465)의 깊이는 더 길거나 더 짧은 리세스(예를 들어, 도 4b를 참조하여 설명된 리세스(315))를 식각함으로써 제어될 수 있다. 메모리 어레이(200-i)의 다른 구성요소의 치수를 제어함으로써, 저장 요소 재료(465)의 치수는 메모리 어레이(200-i)와 연관된 메모리 셀의 원하는 치수에 따라 제어될 수 있다.
저장 소자 재료(465)는 칼코게나이드 합금 및/또는 유리와 같은 칼코게나이드 재료의 예일 수 있으며, 이는 자기 선택 저장 소자 재료(예를 들어, 선택 디바이스와 저장 요소 모두의 역할을 할 수 있는 재료)로 작용할 수 있다. 예를 들어, 저장 소자 재료(465)는 프로그램 펄스와 같은 인가된 전압에 응답할 수 있다. 임계 전압보다 작은 인가된 전압에 대해, 저장 소자 재료(465)는 전기적으로 비도전성 상태(예를 들어, "오프" 상태)로 유지될 수 있다. 대안적으로, 임계 전압보다 큰 인가 전압에 응답하여, 저장 소자 재료(465)는 전기 도전성 상태(예를 들어, "온" 상태)에 들어갈 수 있다.
도 4d는 여기에 개시된 예에 따른 예시적인 메모리 어레이(200-j)의 단면 뷰를 도시한다. 식각 동작은 저장 요소 재료(465)의 표면들(예를 들어, 트렌치(350)를 향하는 표면들)이 도 4d에 예시된 바와 같이 제2 절연 재료(240)의 표면들(예를 들어, 트렌치(350) 내를 향하는 표면들)과 대략 동일 평면이 되도록 저장 요소 재료(465)를 형성한 후에 수행될 수 있다. 저장 소자 재료(465)의 식각은 연속적인 측벽을 형성하고 저장 소자 재료(465)의 상부 층(466)(도 4c에 도시됨)을 제거할 수 있으며, 이에 의해 저장 소자 재료(465)의 셀들이 리세스들에 형성된다. 각 리세스에서, 저장 요소 재료(465)의 각 셀은 도 4d에 도시된 바와 같이 단일 재료(245)(예를 들어, 저장 요소 재료(465)의 셀에 인접하여 위치한 단일 재료(245)) 및 적어도 두 개의 유전체 층들(예를 들어, 저장 요소 물질(465)의 셀의 상부 및 저장 요소 물질(465)의 셀의 하부 상에 위치된 상부 유전 층 및 하부 유전 층)과 접촉할 수 있다. 저장 소자 물질(465)의 식각은 저장 소자 재료(465)가 서로 분리된 구성을 제공할 수 있다. 저장 요소 재료(465)의 식각은 또한 기판(104) 내의 접촉부들(235)을 노출시킬 수 있다. 일부 예에서, 희생 물질의 일부는 (도 4e에 도시된 바와 같이) 저장 요소 물질(465)의 셀의 어느 한 측 상에 위치할 수 있다.
도 4e는 여기에 개시된 예에 따른 예시적인 메모리 어레이(200-j)의 평면 뷰를 도시한다. 도 4e에 도시된 바와 같이, 트렌치(350)에 형성된 등각 재료(320) 및 저장 요소 재료(465)는 재료(245)의 각 평면을 제1 부분(308) 및 제2 부분(309)으로 분기할 수 있다. 평면의 각 부분은 워드 라인 플레이트의 예일 수 있다.
도 4f는 여기에 개시된 예에 따른 예시적인 메모리 어레이(200-k)의 평면 뷰를 도시한다. 도 4f에 도시된 바와 같이, 배리어 재료(470)가 개구들(360) 내로 증착된다. 일부 구현에서, 배리어 재료(470)는 도 4d에 도시된 바와 같이 제1 절연 재료(240), 제2 절연 재료(240), 및 저장 요소 재료(465)의 적어도 일부와 접촉한다. 일부 예에서, 배리어 재료(470)는 활성 재료와 양립할 수 있다. 배리어 재료(470)는 도전성 재료(예를 들어, 등각 도전성 재료), 또는 도전성 재료를 갖는 배리어 층일 수 있다. 예를 들어, 배리어 재료(470)는 알루미늄 산화물을 포함할 수 있다. 일부 예들에서, 도전성 재료가 트렌치(350) 내로 증착될 공간을 만들기 위해 식각 동작이 수행될 수 있다. 일부 경우에, 배리어 재료(470)는 배리어 층으로 지칭될 수 있다.
도전성 기둥을 형성하기 위해 재료(475)가 개구들(360)에 증착될 수 있다. 도 4f는 유전 물질로서 재료(475)를 도시하지만, 재료(475)는 무엇보다도 금속성(또는 반금속성) 물질 또는 도핑된 폴리실리콘 물질과 같은 반도체 물질일 수 있다. 그러나 다른 금속, 반금속 또는 반도체 재료가 사용될 수 있다. 금속 물질 또는 유전 물질. 일부 경우에, 기둥은 부분적으로 금속 물질로 채워지고 후속적으로 유전 물질로 채워질 수 있다. 일부 경우에, 배리어 재료(470)는 재료(475)와 동일한 재료일 수 있다. 예를 들어, 배리어 물질(470) 및 재료(475)는 균일한 도전성 물질을 포함하는 도전성 기둥에 대응할 수 있다.
도전성 기둥은 배리어 물질(470) 및 재료(475)를 포함할 수 있다. 일부 예에서, 도전성 기둥은 트렌치(350)의 측벽들(390 및 391)(도 4c에 도시됨) 상의 저장 요소 재료(465)와 접촉하여 형성될 수 있다. 도전성 기둥은 실린더일 수 있다. 도 4f는 중실 기둥(solid pillar)으로서 도전성 기둥을 예시하지만, 일부 예에서 도전성 기둥은 중공 실린더(hollow cylinder) 또는 환상체(toroidal)(예를 들어, 튜브)일 수 있다.
복수의 개구들(360) 각각의 개별 하나에 형성된 도전성 기둥은 도 4d에 도시된 바와 같이 재료(245) 및 제2 절연 재료(240)의 교번하는 평면들에 실질적으로 직각으로 연장하도록 배열된다. 복수의 개구들(360) 각각의 개별 하나에 형성된 도전성 기둥 및 저장 소자 재료(465)는 대략 정사각형으로 형성된다. 본 개시내용의 예는 정확한 또는 준정확한 정사각형 형상으로 제한되지 않는다. 예를 들어, 저장 소자 물질(465) 및 도전성 기둥은 예를 들어 원형 또는 타원형을 포함하는 임의의 형상으로 형성될 수 있다.
도 4g는 여기에 개시된 예에 따른 예시적인 메모리 어레이(200-l)의 평면 뷰를 도시한다. 트렌치(350) 내의 복수의 제2 개구들(490)은 재료(475), 배리어 재료(470), 및 저장 소자 재료(465)의 일부를 식각 제거함으로써 형성될 수 있다.
식각 프로세스는 절연 재료(240) 및 재료(245)(예를 들어, 워드 라인 플레이트에 대응함) 및 하나 이상의 표면들을 노출시킬 수 있다. 식각 프로세스 후에 재료(245)와 절연 재료(240) 사이의 관계에 대한 세부사항을 보여주는 예시적인 도면이 도 4b를 참조하여 도시되고 설명된다. 일부 경우에, 식각 프로세스는 저장 요소 재료(465)로 채워진 리세스들의 부분을 노출시킬 수 있다. 식각 프로세스는 도 4d에 도시된 바와 같이 재료(245) 및 제2 절연 재료(240)의 교번하는 평면들에 실질적으로 직각으로 발생하는 수직 식각 프로세스를 포함할 수 있다. 식각 프로세스는 재료(475)의 제1 부분(예를 들어, 유전 재료를 포함하는 재료(475)의 일부)을 식각하는 제1 건식 식각 프로세스를 포함할 수 있다. 식각 프로세스는 후속적으로 재료(475)의 제2 부분(예를 들어, 등각 금속 재료를 포함하는 재료(475)의 일부)을 식각하는 선택적 습식 식각 프로세스를 포함할 수 있다. 식각 공정은 복수의 리세스들 각각의 내부에 있는 저장 소자 물질(465)을 선택적으로 식각하는 프로세스를 더 포함할 수 있다.
식각 프로세스는 도전성 기둥을 한 쌍의 기둥(485)로 분할할 수 있다. 일부 예에서, 한 쌍의 기둥의 각 기둥(485)는 디지트 라인일 수 있다. 식각 프로세스는 각각의 저장 요소 재료(465)를 한 쌍의 저장 요소 구성요소(480)로 분할할 수 있다. 결과적으로, 각각의 리세스는 제1 기둥(485)과 결합된 제1 저장 요소 구성요소(480) 및 제2 기둥(485)과 결합된 제2 저장 요소 구성요소(480)를 포함할 수 있다. 각각의 저장 요소 컴포넌트(480)는 기둥(485)(예를 들어, 한 쌍의 기둥(485)의) 및 짝수 또는 홀수 액세스 라인에 연결될 수 있다(예를 들어, 제1 부분(308)은 제1 액세스 라인일 수 있고 제2 부분(309)은 제2 액세스 라인일 수 있음). 따라서, 각각의 저장 요소 컴포넌트(480)는 개별적으로 어드레싱될 수 있다(예를 들어, 액세스 라인 및 기둥(485)에 전압을 인가함으로써). 저장 요소 구성요소(480)는 메모리 어레이(200-l)(및 메모리 어레이(200-l)에 후속하는 처리 단계에 의해 형성된 메모리 어레이(200))가 데이터를 저장하는 것을 가능하게 할 수 있다. 즉, 저장 소자 구성요소(480)는 저장 소자 재료(465)를 포함할 수 있고, 로직 상태(예를 들어, 로직 값 '0' 또는 로직 값 '1')를 저장하도록 구성될 수 있다.
저장 소자 컴포넌트(480)는 프로그래밍 임계치를 만족시키는 펄스(예를 들어, 프로그래밍 펄스)를 인가함으로써 타겟 상태로 프로그래밍될 수 있다. 프로그래밍 펄스의 진폭, 형상, 또는 다른 특성은 저장 소자 재료(465)가 타겟 상태를 나타내도록 하도록 구성될 수 있다. 예를 들어, 프로그래밍 펄스를 인가한 후, 저장 소자 컴포넌트(480)의 이온은 저장 소자 전체에 재분배될 수 있고, 이에 의해 판독 펄스가 인가될 때 검출된 메모리 셀의 저항을 변경할 수 있다. 경우에 따라, 저장 소자(480)의 임계 전압은 프로그래밍 펄스의 인가에 따라 달라질 수 있다.
저장 소자 구성요소(480)에 의해 저장된 상태는 저장 소자 구성요소(480)에 판독 펄스를 인가함으로써 감지, 검출 또는 판독될 수 있다. 판독 펄스의 진폭, 형상, 또는 다른 특성은 감지 구성요소가 어떤 상태가 저장 요소 구성요소(480)에 저장되어 있는지를 결정할 수 있게 하도록 구성될 수 있다. 예를 들어, 일부 경우에, 판독 펄스의 진폭은 저장 요소 구성요소(480)가 제1 상태에 대해 "온" 상태(예를 들어, 전류가 재료를 통해 전도됨)에, 그러나 제2 상태에서는 "오프" 상태(예를 들어, 재료를 통해 거의 또는 전혀 전류가 흐르지 않음)에 있을 레벨에 있도록 구성된다.
일부 경우에, 저장 요소 컴포넌트(480)에 인가된 펄스(프로그래밍이든 판독이든)의 극성은 수행되는 동작의 결과에 영향을 미칠 수 있다. 예를 들어, 저장 요소 구성요소(480)가 제1 상태를 저장하는 경우, 제1 극성의 판독 펄스는 "온" 상태를 나타내는 저장 소자 구성요소(480)를 초래할 수 있는 반면, 제2 극성의 판독 펄스는 "오프" 상태를 나타내는 저장 소자 구성요소(480)를 초래할 수 있다. 이는 상태를 저장할 때 저장 요소 구성요소(480)의 이온 또는 기타 재료의 비대칭 분포로 인해 발생할 수 있다. 프로그래밍 펄스 및 기타 펄스 또는 전압에도 유사한 원칙이 적용된다.
저장 요소 구성요소(480)의 역할을 할 수 있는 칼코게나이드 재료의 예는 예를 들어 동작 중에 상이 변하지 않는 합금(예를 들어, 셀레늄 기반 칼코게나이드 합금)을 포함하는 다른 칼코게나이드 재료 중 In2Sb2Te5, In1Sb2Te4, In1Sb4Te7 등과 같은 인듐(In)-안티몬(Sb)-텔루륨(Te)(IST) 재료 및 Ge8Sb5Te8, Ge2Sb2Te5, Ge1Sb2Te4, Ge1Sb4Te7, Ge4Sb4Te7 등과 같은 게르마늄(Ge)-안티몬(Sb)-텔루륨(Te)(GST) 재료를 포함한다. 또한, 칼코게나이드 물질은 소량의 다른 도펀트 물질을 포함할 수 있다. 칼코게나이드 물질의 다른 예는 텔루륨-비소(As)-게르마늄(OTS) 물질, Ge, Sb, Te, 실리콘(Si), 니켈(Ni), 갈륨(Ga), As, 은(Ag), 주석(Sn), 금(Au), 납(Pb), 비스무트(Bi), 인듐(In), 셀레늄(Se), 산소(O), 황(S), 질소(N), 탄소(C), 이트륨(Y), 스칸듐(Sc) 재료, 및 이들의 조합을 포함할 수 있다. 여기에 사용된 하이픈으로 연결된 화학 조성 표기법은 특정 혼합물 또는 화합물에 포함된 원소를 나타내며, 표시된 원소를 포함하는 모든 화학량론을 나타내기 위한 것이다. 일부 예에서, 칼코게나이드 물질은 칼코게나이드 유리 또는 비정질 칼코게나이드 물질일 수 있다. 일부 예에서, 주로 셀레늄(Se), 비소(As) 및 게르마늄(Ge)을 갖는 칼코게나이드 물질은 SAG-합금으로 지칭될 수 있다. 일부 예에서, SAG-합금은 규소(Si)를 포함하고, 이러한 칼코게나이드 물질은 SiSAG-합금으로 지칭될 수 있다. 일부 예에서, 칼코게나이드 유리는 수소(H), 산소(O), 질소(N), 염소(Cl) 또는 불소(F)와 같은 추가 원소를 각각 원자 또는 분자 형태로 포함할 수 있다. 일부 예에서, 도전성은 다양한 화학종을 사용하는 도핑을 통해 제어될 수 있다. 예를 들어, 도핑은 3족 원소(예를 들어, 붕소(B), 갈륨(Ga), 인듐(In), 알루미늄(Al) 등) 또는 4족 원소(주석(Sn), 탄소(C), 규소(Si) 등)를 조성물에 통합하는 것을 포함할 수 있다.
도 5a 내지 도 5e는 메모리 어레이(200-m)의 다양한 뷰를 예시한다. 구체적으로, 도 5a 내지 도 5e는 도 4g를 참조하여 설명된 바와 같이 메모리 어레이(200-l)에 제2 개구(490)를 형성한 후 그리고 절연 재료(505)를 제2 개구(490)에 증착한 후에 형성된 메모리 어레이(200-m)의 뷰를 도시한다. 도 5a는 제2 개구들(490)의 형성 후에 도 4g에 도시된 메모리 어레이(200-l)의 예일 수 있는 메모리 어레이(200-m)의 평면 뷰를 도시한다. 도 5b 내지 도 5e는 도 5a에 도시된 것에 후속하는 처리 단계 동안 상이한 단면 라인들을 따라 취해진 메모리 어레이(200-m)의 단면 뷰일 수 있다.
도 5a는 본원에 개시된 예에 따른 메모리 어레이(200-m)의 평면 뷰를 도시한다. 메모리 어레이(200-m)는 도 4g에 도시된 개구들(490) 내로 절연 재료(505)를 증착한 후에 형성될 수 있다. 절연 재료(505)는 유전 재료일 수 있다. 절연 재료(505)는 기둥(485) 및 저장 소자 구성요소(480)와 접촉할 수 있다. 절연 재료(505)는 기둥 쌍 내의 기둥들(485)을 서로로부터 격리시킬 수 있다. 예를 들어, 단면 라인 B-B'를 따라 여러 기둥들이 있고 단면 라인 E-E'를 따라 대응하는 기둥 쌍이 있을 수 있다. 절연 재료(505)(예를 들어, 단면 라인 A-A'의 부분을 따라)는 단면 라인 E-E'를 따른 기둥들로부터 단면 라인 B-B'를 따른 기둥들을 분리할 수 있다. 이는 제1 및 제2 저장 요소 구성요소들(480)이 동일한 리세스(예를 들어, 동일한 저장 요소 재료(465)로 형성됨)에 위치하는 경우 제2 저장 요소 구성요소(480)에 대한 제1 저장 요소 구성요소(480)에 액세스하는 효과를 감소시킬 수 있다.
메모리 어레이(200-m)는 제1 기판(104)(도 2a 내지 도 2c에 도시됨) 위에 형성된 제2 기판(104)을 더 포함할 수 있다. 일부 경우에, 제2 기판(104)은 기판(104)에 형성되고 기판(104)을 통해 연장되는 복수의 도전성 접촉부들(예를 들어, 접촉부들(235))을 포함할 수 있다. 각각의 기둥(485)은 접촉부(예를 들어, 제1 기판(104) 또는 제2 기판(104)의) 와 접촉할 수 있다.
도 5b는 도 5a의 단면 라인 A-A'를 따른 메모리 어레이(200-m)의 단면 뷰를 도시한다. 도 5b에 도시된 바와 같이, 메모리 어레이(200-m)는 재료(245)와 절연 재료(240)의 교번하는 여러 층들을 포함할 수 있다. 층들은 제1 및 제2 기판(104) 사이에 위치될 수 있다. 절연 재료(505)는 한 쌍의 기둥 내에서 기둥들을 분리할 수 있다. 절연 재료(505)는 도 5a에 도시된 바와 같이 한 쌍의 기둥의 각 기둥(485)과 접촉하도록 연장될 수 있다.
도 5c는 도 5a의 B-B' 단면 라인을 따른 메모리 어레이(200-m)의 단면 뷰를 도시한다. 기둥(485)는 기둥(485) 아래에 위치된 기판(104-b)과 연관된 접촉부(235)와 접촉한다. 일부 경우에, 접촉부(235)는 기둥(485) 위에 위치된 기판(104-a)과 연관될 수 있다. 기둥(485)은 대향 리세스들에 위치된 저장 요소 구성요소들(480)과 접촉할 수 있다. 예를 들어, 기둥(485)은 저장 소자 컴포넌트들(480-a, 480-b)과 접촉할 수 있다. 재료(245-a, 245-b)는 서로 분리될 수 있다. 예를 들어, 재료(245-a)는 홀수 워드 라인 플레이트와 연관될 수 있고 재료(245-b)는 짝수 워드 라인 플레이트와 연관될 수 있다. 일부 경우에, 재료(245-a)는 워드 라인 플레이트와 연관된 도전성 재료일 수 있다. 추가적으로 또는 대안적으로, 재료(245-a)는 희생 절연 재료일 수 있다. 여기서, 재료(245-a)는 후속적으로(예를 들어, 도 5c에 도시된 것에 후속하는 프로세스 단계 동안) 제거되고 워드 라인 플레이트용 도전성 재료로 대체될 수 있다.
도 5d는 도 5a의 단면 라인 C-C'를 따른 메모리 어레이(200-m)의 단면 뷰를 도시한다. 도 5d는 절연 재료(505)와 접촉하는 기둥(485)을 도시할 수 있다. 기둥(485)은 복수의 저장 소자 컴포넌트들(480)와 접촉할 수 있고, 기둥(485) 아래에 위치하는 기판(104-b)과 연관된 접촉부일 수 있다.
도 5e는 도 5a의 단면 라인 D-D'를 따른 메모리 어레이(200-m)의 단면 뷰를 도시한다. 도 5e는 등각 재료(320) 및 유전 재료(318)를 도시할 수 있다. 등각 재료(320)는 동일한 데크 상의 두 개의 저장 요소 구성요소들(480)와 접촉하고 동일한 워드 라인 플레이트와 접촉하도록 연장될 수 있다. 등각 재료(320)는 저장 요소 구성요소들(480)을 서로로부터 격리시킬 수 있다. 유전 재료(318)는 두 개의 기둥들과 접촉하도록 연장될 수 있다. 제1 기둥은 제1 기둥 쌍과 연관될 수 있고 제2 기둥은 제2 기둥 쌍과 연관될 수 있다.
도 6a 및 도 6b는 본원에 개시된 예에 따른 분할 기둥 아키텍처를 갖는 메모리 디바이스를 지원하는 메모리 어레이(200-n)의 예를 도시한다. 도 6a 및 도 6b는 한 쌍의 기둥의 각 기둥(485)가 동일한 기판(104) 상의 접촉부(235)와 접촉하는 메모리 디바이스의 구성을 예시한다. 메모리 어레이(200-n)의 기판(104-b)은 도 2a에 도시된 메모리 어레이(200-a)에 대응할 수 있다. 일부 다른 경우에, 기판(104-b)은 각 기둥(485) 위에 위치될 수 있다. 여기서, 메모리 어레이(200-n)의 평면 뷰는 도 2a에 도시된 메모리 어레이(200-a)에 대응할 수 있다.
도 6a는 도 5a에 도시된 바와 같이 단면 라인 B-B'를 따른 메모리 어레이(200-n)의 단면 뷰를 도시한다. 메모리 어레이(200-n)는 기판(104-b)의 접촉부(235-a)와 접촉하는 기둥(485-a)을 포함할 수 있다. 접촉부(235-a)는 기둥(485-a)을 트랜지스터(605-a)에 결합할 수 있다. 트랜지스터(605-a)는 규칙적인 매트릭스로 형성된 디지트 라인 선택기의 예일 수 있다. 트랜지스터(605-a)를 활성화하는 것은 저장 요소 컴포넌트들(480) 중 하나의 액세스 동작(예를 들어, 판독 동작, 기록 동작, 리프레시 동작)을 개시할 수 있다. 예를 들어, 트랜지스터(605-a)를 활성화하고 재료(245)에 전압을 인가하면(예를 들어, 워드 라인 드라이버에 의해) 저장 요소 컴포넌트(480)에 액세스할 수 있다. 즉, 저장 요소 구성요소들(480)의 각각은 트랜지스터(605)를 활성화하고 재료(245)에 전압을 인가함으로써 개별적으로 어드레싱될 수 있다. 재료(245)는 도전성 물질일 수 있다. 일부 경우에, 재료(245)는 도전성 재료로서 스택 상에 증착되었을 수 있다(예를 들어, 도 2c 이전에 예시된 프로세스 단계 동안). 일부 다른 경우에, 재료(245)는 희생 절연 재료로서 스택 상에 증착되었을 수 있다. 후속 프로세스 단계에서, 재료(245)가 제거되고 도전성 재료로 대체될 수 있다.
도 6b는 도 5a에 도시된 바와 같이 단면 라인 E-E'를 따른 메모리 어레이(200-n)의 단면 뷰를 도시한다. 메모리 어레이(200-n)는 기판(104-b)의 접촉부(235-b)와 접촉하는 기둥(485-b)을 포함할 수 있다. 기둥(485-b) 및 기둥(485-a)(예를 들어, 도 6a에 도시됨)은 한 쌍의 기둥일 수 있다. 즉, 기둥들(485-a, 485-b)은 도전성 기둥이 식각 프로세스에 의해 분할될 때 형성될 수 있다. 접촉부(235-b)는 기둥(485-b)를 트랜지스터(605-b)에 결합할 수 있으며, 이는 규칙적인 매트릭스로 형성된 디지트 라인 선택기의 예일 수 있다. 일부 경우에, 트랜지스터(605-b)는 트랜지스터(605-a)와 동일한 레벨(예를 들어, 동일한 매트릭스의 일부)에 있을 수 있다. 일부 다른 경우에, 트랜지스터(605-b)는 트랜지스터(605-a)로부터 오프셋(offset)될 수 있다. 예를 들어, 트랜지스터(605-b)는 트랜지스터(605-a) 아래에 위치할 수 있다.
도 7a 및 도 7b는 본원에 개시된 예에 따른 분할 기둥 아키텍처를 갖는 메모리 디바이스를 지원하는 메모리 어레이(200-o)의 예를 도시한다. 도 7a 및 도 7b는 하나의 기둥(485)이 기둥(485) 아래에 위치한 기판(104) 상의 접촉부(235)와 접촉하고 제2 기둥(485)이 기둥(485) 위에 위치한 기판(104) 상의 접촉부(235)와 접촉하는 메모리 디바이스의 구성을 도시한다. 메모리 어레이(200-o)의 기판들(104-b 및 104-a)은 도 2b에 도시된 메모리 어레이(200-b)에 대응할 수 있다.
도 7a는 도 5a에 도시된 바와 같은 단면 라인 B-B'를 따른 메모리 어레이(200-o)의 단면 뷰를 도시한다. 메모리 어레이(200-o)는 기판(104-b)의 접촉부(235-c)와 접촉하는 기둥(485-c)을 포함할 수 있다. 접촉부(235-c)는 기둥(485-c)을 트랜지스터(705-a)에 결합할 수 있다. 트랜지스터(705-a)는 규칙적인 매트릭스로 형성된 디지트 라인 선택기의 예일 수 있다. 트랜지스터(705-a)를 활성화하는 것은 저장 요소 컴포넌트들(480) 중 하나의 액세스 동작(예를 들어, 판독 동작, 기록 동작, 리프레시 동작)을 개시할 수 있다. 예를 들어, 트랜지스터(705-a)를 활성화하고 재료(245)에 전압을 인가하면(예를 들어, 워드 라인 드라이버에 의해) 저장 요소 컴포넌트(480)에 액세스할 수 있다. 재료(245)는 도전성 물질일 수 있다. 일부 경우에, 재료(245)는 도전성 재료로서 스택 상에 증착되었을 수 있다(예를 들어, 도 2c 이전에 예시된 프로세스 단계 동안). 일부 다른 경우에, 재료(245)는 희생 절연 재료로서 스택 상에 증착되었을 수 있다. 후속 공정 단계에서, 재료(245)가 제거되고 도전성 재료로 대체될 수 있다.
도 7b는 도 5a에 도시된 바와 같은 단면 라인 E-E'를 따른 메모리 어레이(200-o)의 단면 뷰를 도시한다. 메모리 어레이(200-o)는 기판(104-a)의 접촉부(235-d)와 접촉하는 기둥(485-d)을 포함할 수 있다. 기둥(485-d) 및 기둥(485-c)(예를 들어, 도 6a에 도시됨)은 한 쌍의 기둥일 수 있다. 즉, 기둥들(485-c, 485-d)은 도전성 기둥이 식각 공정에 의해 분할될 때 형성될 수 있다. 접촉부(235-d)는 기둥(485-d)을 트랜지스터(705-b)에 결합할 수 있으며, 이는 규칙적인 매트릭스로 형성된 디지트 라인 선택기의 예일 수 있다.
도 8은 본원에 개시된 예들에 따른 분할 기둥 아키텍처를 갖는 메모리 디바이스를 지원하는 방법 또는 방법들(800)을 예시하는 흐름도를 도시한다. 방법(800)의 동작은 제조 시스템 또는 제조 시스템과 연관된 하나 이상의 제어기들에 의해 구현될 수 있다. 일부 예에서, 하나 이상의 제어기들은 설명된 기능을 수행하기 위해 제조 시스템의 하나 이상의 기능 요소를 제어하기 위해 명령어 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 하나 이상의 제어기들은 특수 목적 하드웨어를 사용하여 설명된 기능의 양태들을 수행할 수 있다.
805에서, 방법(800)은 제1 유전 층, 제1 도전 층, 및 제2 유전 층을 통해 트렌치를 형성하는 단계를 포함할 수 있고, 트렌치는 기판을 노출시키고 제1 도전 층을 제1 워드 라인 드라이버와 연관된 제1 부분 및 제2 워드 라인 드라이버와 연관된 제2 부분으로 분할한다. 805의 동작은 여기에 설명된 방법에 따라 수행될 수 있다.
810에서, 방법(800)은 절연 재료를 트렌치에 증착하는 단계를 포함할 수 있다. 810의 동작은 여기에 설명된 방법에 따라 수행될 수 있다.
815에서, 방법(800)은 절연 재료의 일부를 식각함으로써 기판과 접촉하는 접촉부 위에 제1 개구를 형성하는 단계를 포함할 수 있다. 815의 동작은 여기에 설명된 방법에 따라 수행될 수 있다.
820에서, 방법(800)은 제1 도전 층의 제1 부분, 제1 유전 층, 및 제2 유전 층과 접촉하는 칼코게나이드 재료를 제1 개구 내로 증착하는 단계를 포함할 수 있다. 820의 동작은 여기에 설명된 방법에 따라 수행될 수 있다.
825에서, 방법(800)은 칼코게나이드 재료와 접촉하고 기판과 접촉하는 기둥을 형성하기 위해 도전성 재료를 제1 개구 내로 증착하는 단계를 포함할 수 있다. 825의 동작은 여기에 설명된 방법에 따라 수행될 수 있다.
830에서, 방법(800)은 칼코게나이드 재료 및 도전성 재료를 통해 제2 개구를 형성하여 칼코게나이드 재료를 제1 칼코게나이드 구성요소 및 제2 칼코게나이드 구성요소로 분할하고 기둥을 제1 기둥 및 제2 기둥으로 분할하는 단계를 포함할 수 있다. 830의 동작은 여기에 설명된 방법에 따라 수행될 수 있다.
일부 예에서, 여기에 설명된 장치는 방법(800)과 같은 방법 또는 방법들을 수행할 수 있다. 장치는 제1 유전 층, 제1 도전 층, 및 제2 유전 층을 통해 트렌치를 형성하기 위한 특징, 수단 또는 명령어(예를 들어, 프로세서에 의해 실행가능한 명령어를 저장하는 비일시적 컴퓨터 판독가능 매체)를 포함할 수 있고, 트렌치는 기판을 노출시키고 제1 도전 층을 제1 워드 라인 드라이버와 연관된 제1 부분 및 제2 워드 라인 드라이버와 연관된 제2 부분으로 분할한다. 장치는 절연 재료를 트렌치에 증착하고 절연 재료의 일부를 식각함으로써 기판과 접촉하는 접촉부 위에 제1 개구를 형성하고, 제1 개구 내로, 제1 도전 층의 제1 부분, 제1 유전 층, 및 제2 유전 층과 접촉하는 칼코게나이드 재료를 증착하고, 칼코게나이드 물질과 접촉하고 기판과 접촉하는 기둥을 형성하기 위해 제1 개구 내로 도전성 물질을 증착하고, 그리고 칼코게나이드 물질 및 도전성 물질을 통해 제2 개구를 형성하여 칼코게나이드 물질을 제1 칼코게나이드 구성요소 및 제2 칼코게나이드 구성요소로 분할하고 기둥을 제1 기둥 및 제2 기둥으로 분할하기 위한 특징, 수단 또는 명령어를 더 포함할 수 있다.
본원에 설명된 방법(800) 및 장치의 일부 예는 제1 칼코게나이드 구성요소 및 제2 칼코게나이드 구성요소와 접촉하는 제2 절연 재료를 제2 개구 내로 증착하기 위한 동작, 특징, 수단 또는 명령어를 더 포함할 수 있다. 본원에 설명된 방법(800) 및 장치의 일부 예는 트렌치의 제1 측벽 및 제2 측벽과 접촉하는 등각 재료를 증착하기 위한 동작, 특징, 수단 또는 명령어를 더 포함할 수 있으며, 여기서 절연 재료를 트렌치에 증착하는 것은 등각 재료를 증착하는 것에 기초할 수 있다.
본원에 기술된 방법(800) 및 장치의 일부 경우에, 제1 칼코게나이드 구성요소는 제1 도전 층과 접촉하는 제1 벽, 제2 절연 재료와 접촉하는 제2 벽, 제1 기둥과 접촉하는 제3 벽, 및 등각 재료와 접촉하는 제4 벽을 포함한다. 본원에 설명된 방법(800) 및 장치의 일부 예에서, 칼코게나이드 재료 및 도전성 재료를 통해 제2 개구를 형성하는 단계는 제2 절연 재료를 식각하기 위해 건식 식각 프로세스를 수행하고, 선택적인 습식 식각 공정을 수행하여 도전성 물질을 제1 기둥과 제2 기둥으로 분리하고, 그리고 칼코게나이드 물질을 제1 칼코게나이드 구성요소와 제2 칼코게나이드 구성요소로 분할하기 위해 선택적 식각 프로세스를 수행하기 위한 동작, 특징, 수단 또는 명령어를 포함할 수 있다.
본원에 설명된 방법(800) 및 장치의 일부 예에서, 제1 기둥은 기판을 관통하여 연장하는 접촉부 위에 형성될 수 있고, 제2 기둥은 기판을 관통하여 연장되는 제2 접촉부 위에 형성될 수 있다. 본원에 설명된 방법(800) 및 장치의 일부 경우는 제1 유전 층 위에 제2 기판을 증착하기 위한 동작, 특징, 수단 또는 명령어를 더 포함할 수 있고, 제2 기판은 제1 기둥 및 제2 기둥과 접촉하고, 제2 기판은 제2 기판을 통해 연장되고 제1 기둥과 접촉하는 제2 접촉부를 포함하고, 여기서 제2 기둥은 기판의 접촉부와 접촉할 수 있다.
본원에 설명된 방법(800) 및 장치의 일부 예는 기판을 통해 연장되는 접촉부들의 세트-여기서 접촉부들의 세트는 디지트 라인 세트와 연관될 수 있음-를 형성하고, 기판 상에 제1 유전 층을 형성하고, 제1 유전 층 상에 제1 도전 층-여기서, 제1 도전 층은 적어도 하나의 워드 라인 플레이트로 구성됨-을 형성하고, 그리고 상기 제1 도전 층 상에 제2 유전 층을 형성하기 위한 동작, 특징, 수단 또는 명령어를 더 포함할 수 있고, 여기서 트렌치를 형성하는 것은 제2 유전 층을 형성하는 것에 기초할 수 있다. 본원에 기술된 방법(800) 및 장치의 일부 예에서, 제1 기둥은 제1 유전 층, 제2 유전 층, 및 제1 칼코게나이드 구성요소의 적어도 일부와 접촉하고, 제2 기둥은 제1 유전 층, 제2 유전 층, 및 제2 칼코게나이드 구성요소의 적어도 일부와 접촉한다.
본원에 설명된 방법(800) 및 장치의 일부 경우에, 제1 기둥 및 제2 기둥은 디지트 라인들로 구성될 수 있다. 본원에 설명된 방법(800) 및 장치의 일부 예에서, 제1 유전 층을 통해 트렌치를 형성하는 것은 트렌치를 수직으로 식각하기 위해 수직 식각 프로세스를 수행하고, 수직 식각 프로세스 이후에 수평 식각 공정을 수행하여 제1 도전 층에 적어도 하나의 리세스를 형성하기 위한 동작, 특징, 수단 또는 명령어를 포함할 수 있다.
본원에 기술된 방법(800) 및 장치의 일부 예에서, 트렌치는 구불구불한 형상으로 제1 도전 층을 통해 연장된다. 본원에 기재된 방법(800) 및 장치의 일부 경우에, 제1 칼코게나이드 구성요소 및 제2 칼코게나이드 구성요소 각각은 자기 선택 메모리 셀을 위한 저장 요소를 포함한다.
도 9는 본원에 개시된 예에 따른 분할 기둥 아키텍처를 갖는 메모리 디바이스를 지원하는 방법 또는 방법들(900)을 예시하는 흐름도를 도시한다. 방법(900)의 동작들은 제조 시스템 또는 제조 시스템과 연관된 하나 이상의 제어기들에 의해 구현될 수 있다. 일부 예에서, 하나 이상의 제어기들은 설명된 기능을 수행하기 위해 제조 시스템의 하나 이상의 기능 요소를 제어하기 위해 명령어 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 하나 이상의 제어기들은 특수 목적 하드웨어를 사용하여 설명된 기능의 양태들을 수행할 수 있다.
905에서, 방법(900)은 제1 유전 층, 제1 도전 층, 및 제2 유전 층을 통해 트렌치를 형성하는 단계를 포함할 수 있고, 트렌치는 기판을 노출시키고 제1 도전 층을 제1 워드 라인 드라이버와 연관된 제1 부분 및 제2 워드 라인 드라이버와 연관된 제2 부분으로 분할한다. 905의 동작은 여기에 설명된 방법에 따라 수행될 수 있다.
910에서, 방법(900)은 절연 재료를 트렌치에 증착하는 단계를 포함할 수 있다. 910의 동작은 여기에 설명된 방법에 따라 수행될 수 있다.
915에서, 방법(900)은 절연 재료의 일부를 식각함으로써 기판과 접촉하는 접촉부 위에 제1 개구를 형성하는 단계를 포함할 수 있다.
920에서, 방법(900)은 제1 도전 층의 제1 부분, 제1 유전 층, 및 제2 유전 층과 접촉하는 칼코게나이드 재료를 제1 개구 내로 증착하는 단계를 포함할 수 있고, 920의 동작은 여기에 설명된 방법에 따라 수행될 수 있다.
925에서, 방법(900)은 칼코게나이드 재료와 접촉하고 기판과 접촉하는 기둥을 형성하기 위해 도전성 재료를 제1 개구 내로 증착하는 단계를 포함할 수 있다. 925의 동작은 여기에 설명된 방법에 따라 수행될 수 있다.
930에서, 방법(900)은 칼코게나이드 재료를 제1 칼코게나이드 구성요소 및 제2 칼코게나이드 구성요소로 분할하고 기둥을 제1 기둥 및 제2 기둥으로 분할하기 위해 칼코게나이드 재료 및 도전성 재료를 통해 제2 개구를 형성하는 단계를 포함할 수 있다. 930의 동작은 여기에 설명된 방법에 따라 수행될 수 있다.
935에서, 방법(900)은 제1 칼코게나이드 구성요소 및 제2 칼코게나이드 구성요소와 접촉하는 제2 절연 재료를 제2 개구 내로 증착하는 단계를 포함할 수 있다. 935의 동작은 여기에 설명된 방법에 따라 수행될 수 있다.
도 10은 본원에 개시된 예들에 따른 분할 기둥 아키텍처를 갖는 메모리 디바이스를 지원하는 방법 또는 방법들(1000)을 예시하는 흐름도를 도시한다. 방법(1000)의 동작은 제조 시스템 또는 제조 시스템과 연관된 하나 이상의 제어기들에 의해 구현될 수 있다. 일부 예에서, 하나 이상의 제어기들은 설명된 기능을 수행하기 위해 제조 시스템의 하나 이상의 기능 요소들을 제어하기 위해 명령어 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 하나 이상의 제어기들은 특수 목적 하드웨어를 사용하여 설명된 기능의 양태들을 수행할 수 있다.
1005에서, 방법(1000)은 제1 유전 층, 제1 도전 층, 및 제2 유전 층을 통해 트렌치를 형성하는 단계를 포함할 수 있고, 트렌치는 기판을 노출시키고 제1 도전 층을 제1 워드 라인 드라이버와 연관된 제1 부분 및 제2 워드 라인 드라이버와 연관된 제2 부분으로 분할한다. 1005의 동작은 여기에 설명된 방법에 따라 수행될 수 있다.
1010에서, 방법(1000)은 트렌치의 제1 측벽 및 제2 측벽과 접촉하는 등각 재료를 증착하는 단계를 포함할 수 있다. 1010의 동작은 여기에 설명된 방법에 따라 수행될 수 있다.
1015에서, 방법(1000)은 등각 재료를 증착하는 것에 기초하여 트렌치에 절연 재료를 증착하는 단계를 포함할 수 있다. 1015의 동작은 여기에 설명된 방법에 따라 수행될 수 있다.
1020에서, 방법(1000)은 절연 재료의 일부를 식각함으로써 기판과 접촉하는 접촉부 위에 제1 개구를 형성하는 단계를 포함할 수 있다. 1020의 동작은 여기에 설명된 방법에 따라 수행될 수 있다.
1025에서, 방법(1000)은 제1 도전 층의 제1 부분, 제1 유전 층, 및 제2 유전 층과 접촉하는 칼코게나이드 재료를 제1 개구 내로 증착하는 단계를 포함할 수 있다. 1025의 동작은 여기에 설명된 방법에 따라 수행될 수 있다.
1030에서, 방법(1000)은 칼코게나이드 재료와 접촉하고 기판과 접촉하는 기둥을 형성하기 위해 도전성 재료를 제1 개구 내로 증착하는 단계를 포함할 수 있다. 1030의 동작은 여기에 설명된 방법에 따라 수행될 수 있다.
1035에서, 방법(1000)은 칼코게나이드 재료를 제1 칼코게나이드 구성요소 및 제2 칼코게나이드 구성요소로 분할하고 기둥을 제1 기둥 및 제2 기둥으로 분할하기 위해 칼코게나이드 재료 및 도전성 재료를 통해 제2 개구를 형성하는 단계를 포함할 수 있다. 1035의 동작은 여기에 설명된 방법에 따라 수행될 수 있다.
도 11은 본원에 개시된 예들에 따른 분할 기둥 아키텍처를 갖는 메모리 디바이스를 지원하는 방법 또는 방법들(1100)을 예시하는 흐름도를 도시한다. 방법(1100)의 동작은 제조 시스템 또는 제조 시스템과 연관된 하나 이상의 제어기들에 의해 구현될 수 있다. 일부 예에서, 하나 이상의 제어기들은 설명된 기능을 수행하기 위해 제조 시스템의 하나 이상의 기능 요소들을 제어하기 위해 명령어 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 하나 이상의 제어기들은 특수 목적 하드웨어를 사용하여 설명된 기능의 양태들을 수행할 수 있다.
1105에서, 방법(1100)은 제1 유전 층, 제1 도전 층, 및 제2 유전 층을 통해 트렌치를 형성하는 단계를 포함할 수 있고, 트렌치는 기판을 노출시키고 제1 도전 층을 제1 워드 라인 드라이버와 연관된 제1 부분 및 제2 워드 라인 드라이버와 연관된 제2 부분으로 분할한다. 1105의 동작은 여기에 설명된 방법에 따라 수행될 수 있다.
1110에서, 방법(1100)은 절연 재료를 트렌치에 증착하는 단계를 포함할 수 있다. 1110의 동작은 여기에 설명된 방법에 따라 수행될 수 있다.
1115에서, 방법(1100)은 절연 재료의 일부를 식각함으로써 기판과 접촉하는 접촉부 위에 제1 개구를 형성하는 단계를 포함할 수 있다. 1115의 동작은 여기에 설명된 방법에 따라 수행될 수 있다.
1120에서, 방법(1100)은 제1 도전 층의 제1 부분, 제1 유전 층, 및 제2 유전 층과 접촉하는 칼코게나이드 재료를 제1 개구 내로 증착하는 단계를 포함할 수 있다. 1120의 동작은 여기에 설명된 방법에 따라 수행될 수 있다.
1125에서, 방법(1100)은 칼코게나이드 재료와 접촉하고 기판과 접촉하는 기둥을 형성하기 위해 도전성 재료를 제1 개구 내로 증착하는 단계를 포함할 수 있다. 1125의 동작은 여기에 설명된 방법에 따라 수행될 수 있다.
1130에서, 방법(1100)은 제2 절연 재료를 식각하기 위해 건식 식각 프로세스를 수행하는 단계를 포함할 수 있다. 1130의 동작은 여기에 설명된 방법에 따라 수행될 수 있다.
1135에서, 방법(1100)은 도전성 재료를 제1 기둥 및 제2 기둥으로 분할하기 위해 선택적 습식 식각 프로세스를 수행하는 단계를 포함할 수 있다. 1135의 동작은 여기에 설명된 방법에 따라 수행될 수 있다.
1140에서, 방법(1100)은 칼코게나이드 재료를 제1 칼코게나이드 구성요소 및 제2 칼코게나이드 구성요소로 분할하기 위해 선택적 식각 프로세스를 수행하는 것을 포함할 수 있다. 1140의 동작은 여기에 설명된 방법에 따라 수행될 수 있다.
위에서 설명된 방법은 가능한 구현을 설명하고 동작 및 단계가 재배열되거나 달리 수정될 수 있고 다른 구현이 가능하다는 점에 유의해야 한다. 또한 두 가지 이상의 방법들 중 일부를 결합할 수도 있다.
장치가 설명된다. 장치는 디지트 라인들의 세트와 연관되고 기판을 통해 연장되는 접촉부들의 세트, 트렌치에 의해 제2 세트의 워드 라인 플레이트들로부터 분리된 제1 세트의 워드 라인 플레이트들, 및 디지트 라인들로 구성되고 각각이 제1 세트의 워드 라인 플레이트들 및 제2 세트의 워드 라인 플레이트들과 상호 작용하도록 구성된 한 쌍의 기둥을 포함할 수 있다. 장치는 한 쌍의 기둥의 제1 기둥과 한 쌍의 기둥의 제2 기둥 사이에 위치하는 유전체 물질, 및 칼코게나이드 물질을 포함하고 유전 물질, 제1 세트 또는 제2 세트의 워드 라인 플레이트의 워드 라인 플레이트, 및 한 쌍의 기둥의 기둥과 접촉하는 저장 요소 세트를 더 포함한다.
장치의 일부 예는 디지트 라인들로 구성되고 각각이 제1 세트의 워드 라인 플레이트들 및 제2 세트의 워드 라인 플레이트들 모두와 상호작용하도록 구성된 제2 기둥 쌍을 포함할 수 있고, 여기서 한 쌍의 기둥의 각 기둥 사이의 제1 거리는 한 쌍의 기둥과 제2 기둥 쌍 사이의 제2 거리보다 작을 수 있다.
장치의 몇몇 경우는 한 쌍의 기둥의 제1 기둥과 제2 기둥 쌍의 제3 기둥 사이에 위치된 제2 유전 재료를 포함할 수 있다. 일부 경우에, 제1 쌍의 저장 요소들은 한 쌍의 기둥 중 제1 기둥과 접촉하고, 제2 쌍의 저장 요소들은 한 쌍의 기둥 중 제2 기둥과 접촉할 수 있다.
장치의 일부 예는 적어도 하나의 워드 라인 플레이트와 접촉하고 제1 쌍의 저장 요소의 제1 저장 요소와 제2 쌍의 저장 요소의 제2 저장 요소 사이에서 연장되는 등각 재료를 포함할 수 있다. 일부 경우에, 저장 요소들의 세트는 적어도 하나의 워드 라인 플레이트 및 한 쌍의 기둥 중 적어도 하나의 기둥에 의해 형성되는 리세스에 위치될 수 있다. 일부 경우에는 트렌치가 기판 위로 구불구불한 형상으로 연장된다. 장치의 일부 예는 제2 세트의 디지트 라인들과 연관되고 제2 기판을 통해 연장되는 제2 세트의 접촉부들을 포함할 수 있으며, 여기서 기둥 쌍의 제1 기둥은 접촉부 세트 중 하나와 접촉할 수 있고 기둥 쌍의 제2 기둥은 제2 접촉부 세트 중 하나와 접촉할 수 있다.
장치가 설명된다. 장치는 메모리 디바이스의 제1 층에 있는 제1 워드 라인 플레이트 및 메모리 디바이스의 제1 층에 있는 제2 워드 라인 플레이트를 포함할 수 있으며, 제2 워드 라인 플레이트는 제1 워드 라인 플레이트와 분리되어 있다. 장치는 메모리 디바이스의 제1 층으로부터 적어도 제2 층으로 연장되는 제1 디지트 라인 및 제1 디지트 라인으로부터 분리되고 제1 층에서 적어도 제2 층으로 연장되는 제2 디지트 라인을 더 포함할 수 있다. 장치는 제1 워드 라인 플레이트 및 제1 디지트 라인과 접촉하는 제1 저장 소자, 제1 워드 라인 플레이트 및 제2 디지트 라인과 접촉하는 제2 저장 소자, 상기 제2 워드 라인 플레이트 및 제1 디지트 라인과 접촉하는 제3 저장 소자, 및 제2 워드 라인 플레이트 및 제2 디지트 라인과 접촉하는 제4 저장 소자를 더 포함할 수 있다.
장치의 일부 예는 제1 워드 라인 플레이트, 제2 워드 라인 플레이트, 제1 디지트 라인, 및 제2 디지트 라인과 접촉하는 유전 재료를 포함할 수 있다. 일부 경우에, 유전 재료는 제1 저장 요소, 제2 저장 요소, 제3 저장 요소, 및 제4 저장 요소와 접촉할 수 있다. 장치의 일부 예는 제1 층과 제2 층 사이에 유전체 층을 포함할 수 있다. 제2 층은 제3 워드 라인 플레이트 및 상기 제2 디지트 라인과 접하는 제6 저장 소자, 제2 층의 제4 워드 라인 플레이트 및 및 제1 디지트 라인과 접촉하는 제7 저장 소자, 및 제4 워드 라인 플레이트 및 제2 디지트 라인과 접촉하는 제8 저장 소자를 포함한다.
여기에 설명된 정보 및 신호는 다양한 다양한 기술 및 기법을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전체에서 참조될 수 있는 데이터, 명령어, 명령, 정보, 신호, 비트, 심볼, 칩 등은 전압, 전류, 전자기파, 자기장 또는 입자, 광학 필드 또는 입자, 또는 이들의 조합으로 표현될 수 있다. 일부 도면은 신호를 단일 신호로 나타낼 수 있다. 그러나, 당업자는 신호가 신호의 버스를 나타낼 수 있고, 여기서 버스는 다양한 비트 폭을 가질 수 있음을 이해할 것이다.
본원에 사용된 바와 같이, 용어 "가상 접지"는 대략 0볼트(0V)의 전압에서 유지되지만 접지와 직접 결합되지 않는 전기 회로의 노드를 지칭한다. 따라서 가상 접지의 전압은 일시적으로 변동하고 정상 상태에서 약 0V로 되돌아갈 수 있다. 가상 접지는 연산 증폭기와 저항으로 구성된 분압기와 같은 다양한 전자 회로 소자를 이용하여 구현될 수 있다. 다른 구현도 가능하다. "가상 접지의" 또는 "가상 접지된"은 약 0V에 연결된 것을 의미한다.
"전자 통신", "도전성 접촉", "연결된" 및 "결합된"이라는 용어는 구성요소들 간의 신호 흐름을 지원하는 구성요소들 간의 관계를 의미할 수 있다. 구성요소들 사이에 언제든지 구성요소들 간의 신호 흐름을 지원할 수 있는 도전성 경로가 있는 경우 구성요소는 서로 전자 통신하는(또는 도전성 접촉 또는 연결 또는 결합된) 것으로 간주된다. 임의의 주어진 시간에, 서로 전자 통신하는(또는 도전성 접촉된 또는 연결된 또는 결합된) 구성요소들 간의 도전성 경로는 연결된 구성요소들을 포함하는 장치의 작동에 따라 개방 회로 또는 폐쇄 회로일 수 있다. 연결된 구성요소들 사이의 도전성 경로는 구성요소들 사이의 직접 도전성 경로일 수 있거나 연결된 구성요소들 간의 도전성 경로는 스위치, 트랜지스터 또는 기타 구성요소와 같은 중간 구성요소를 포함할 수 있는 간접 도전성 경로일 수 있다. 일부 경우에, 연결된 구성요소들 사이의 신호 흐름은 예를 들어 스위치 또는 트랜지스터와 같은 하나 이상의 중간 구성요소를 사용하여 잠시 중단될 수 있다.
"결합"이라는 용어는 신호가 현재 도전성 경로를 통해 구성요소들 간에 통신할 수 없는 구성요소들 간의 개방 관계에서 신호가 도전성 경로를 통해 구성요소들 간에 통신될 수 있는 구성요소들 간의 폐쇄 회로 관계로 이동하는 상태를 의미한다. 제어기와 같은 구성 요소가 다른 구성 요소를 함께 결합할 때, 구성요소는 이전에 신호 흐름을 허용하지 않았던 도전성 경로를 통해 다른 구성요소들 사이에 신호 흐름을 허용하는 변경을 시작한다.
"격리된"이라는 용어는 현재 구성요소들 간에 신호가 흐를 수 없는 구성요소들 간의 관계를 나타낸다. 구성요소들 사이에 개방 회로가 있으면 구성요소들이 서로 격리된다. 예를 들어, 구성 요소들 사이에 위치한 스위치로 분리된 두 구성 요소들은 스위치가 열려 있을 때 서로 격리된다. 제어기가 두 구성 요소들을 분리할 때 제어기는 이전에 신호가 흐르도록 허용했던 도전성 경로를 사용하여 구성 요소들 간에 신호가 흐르는 것을 방지하는 변경에 영향을 준다.
본원에서 용어 "층"은 기하학적 구조의 단층(stratum) 또는 시트를 의미한다. 각 층은 3차원(예를 들어, 높이, 폭 및 깊이)을 가질 수 있으며 표면의 적어도 일부를 덮을 수 있다. 예를 들어, 층은 2차원이 두 치수들이 세 번째 치수보다 큰 구조, 예를 들어 박막일 수 있다. 층들은 다른 요소들, 구성 요소들 및/또는 재료들을 포함할 수 있다. 경우에 따라 하나의 층이 두 개 이상의 서브층들로 구성될 수 있다. 첨부된 일부 도면에서, 3차원 층의 두 치수들은 예시의 목적으로 도시되어 있다.
본원에 사용된 바와 같이, 용어 "실질적으로"는 변경된 특성(예를 들어, 실질적으로 용어에 의해 변경된 동사 또는 형용사)이 절대적일 필요는 없지만 특성의 이점을 달성하기에 충분히 가깝다는 것을 의미한다.
본원에 사용된 바와 같이, 용어 "전극"은 전기 전도체를 지칭할 수 있고, 일부 경우에 메모리 셀 또는 메모리 어레이의 다른 구성요소에 대한 전기적 접촉부로서 사용될 수 있다. 전극은 메모리 어레이의 요소들 또는 구성요소들 사이에 도전성 경로를 제공하는 트레이스, 와이어, 도전성 라인, 도전성 층 등을 포함할 수 있다.
메모리 어레이를 포함하는 본원에서 논의된 디바이스는 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 갈륨 질화물 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우에는 기판이 반도체 웨이퍼이다. 다른 경우에, 기판은 SOI(silicon-on-insulator) 기판, 예를 들어, SOG(silicon-on-glass) 또는 SOP(silicon-on-sapphire) 또는 다른 기판 상의 반도체 재료의 에피택셜 층일 수 있다. 기판의 전도도, 또는 기판의 서브 영역들은 인, 붕소 또는 비소를 포함하지만 이에 제한되지 않는 다양한 화학종을 사용하여 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해, 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본원에서 논의되는 스위칭 구성요소 또는 트랜지스터는 전계 효과 트랜지스터(FET)를 나타낼 수 있고 소스, 드레인 및 게이트를 포함하는 3단자 디바이스를 포함할 수 있다. 단자는 금속과 같은 도전성 물질을 통해 다른 전자 소자들에 연결될 수 있다. 소스 및 드레인은 도전성일 수 있고 고농도로 도핑된, 예를 들어, 축퇴, 반도체 영역을 포함할 수 있다. 소스 및 드레인은 저농도로 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n-형이면(즉, 대다수 캐리어가 신호임), FET는 n-형 FET라고 할 수 있다. 채널이 p-형인 경우(즉, 대다수 캐리어가 정공임) FET를 p-형 FET라고 할 수 있다. 채널은 절연 게이트 산화물로 덮일 수 있다. 채널 전도도는 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, n-형 FET 또는 p-형 FET에 각각 양의 전압 또는 음의 전압을 인가하면 채널이 도전성이 될 수 있다. 트랜지스터의 임계 전압보다 크거나 같은 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "온" 또는 "활성화"될 수 있다. 트랜지스터의 임계 전압보다 낮은 전압이 트랜지스터 게이트에 인가되면 트랜지스터가 "오프" 또는 "비활성화"될 수 있다.
첨부된 도면과 관련하여 여기에 설명된 설명은 예시적인 구성을 설명하고 구현될 수 있거나 청구범위의 범위 내에 있는 모든 예시를 나타내지는 않는다. 본 문서에서 사용된 "예시된"이라는 용어는 "예시, 예 또는 예시로 제공되는"을 의미하며, "선호되는" 또는 "다른 예보다 유리한"을 의미하지 않는다. 상세한 설명은 설명된 기술의 이해를 제공하기 위한 특정 세부사항을 포함한다. 그러나 이러한 기술은 이러한 특정 세부 사항 없이 실행될 수 있다. 일부 예에서, 잘 알려진 구조 및 장치는 설명된 예의 개념을 모호하게 하는 것을 피하기 위해 블록도 형식으로 표시된다.
첨부된 도면에서 유사한 구성 요소 또는 피처는 동일한 참조 레이블을 가질 수 있다. 또한, 동일한 유형의 다양한 구성 요소들은 참조 레이블 다음에 대시 및 유사한 구성 요소를 구별하는 두 번째 레이블을 사용하여 구별될 수 있다. 명세서에서 첫 번째 참조 레이블만 사용되는 경우 두 번째 참조 레이블과 관계없이 동일한 첫 번째 참조 레이블을 가진 유사한 구성 요소 중 하나에 설명이 적용된다.
본 명세서의 개시와 관련하여 설명된 다양한 예시적인 블록 및 모듈은 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 필드 프로그래밍 가능 게이트 어레이(FPGA) 또는 기타 프로그래밍 가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 개별 하드웨어 구성 요소 또는 여기에 설명된 기능을 수행하도록 설계된 이들의 임의의 조합으로 구현되거나 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만 대안으로 프로세서는 임의의 프로세서, 제어기, 마이크로제어기 또는 상태 머신일 수 있다. 프로세서는 컴퓨팅 디바이스의 조합(예를 들어, DSP와 마이크로프로세서, 다중 마이크로프로세서들, DSP 코어와 연결된 하나 이상의 마이크로프로세서들, 또는 기타 그러한 구성의 조합)으로 구현될 수도 있다.
여기에 설명된 기능은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능은 컴퓨터 판독 가능 매체에 하나 이상의 명령어 또는 코드로 저장되거나 전송될 수 있다. 다른 예 및 구현은 본 개시 및 첨부된 청구범위의 범위 내에 있다. 예를 들어, 소프트웨어의 특성으로 인해 위에서 설명한 기능은 프로세서, 하드웨어, 펌웨어, 하드웨어 배선 또는 이들 중 임의의 조합에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능을 구현하는 기능은 또한 기능의 일부가 다른 물리적 위치에서 구현되도록 분산되는 것을 포함하여 다양한 위치에 물리적으로 위치할 수 있다. 또한, 청구범위를 포함하여 본원에 사용된 바와 같이, 항목 목록(예를 들어, "적어도 하나" 또는 "하나 이상"과 같은 문구가 앞에 오는 항목 목록)에 사용된 "또는"은 예를 들어 A, B 또는 C 중 적어도 하나의 목록이 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적 목록을 나타낸다. 또한, 본원에 사용된 바와 같이, "에 기초한"이라는 문구는 폐쇄된 조건 세트에 대한 참조로 해석되어서는 안 된다. 예를 들어, "조건 A 기반"으로 설명된 예시적인 단계는 본 개시의 범위를 벗어나지 않고 조건 A 및 조건 B 모두에 기반할 수 있다. 다시 말해서, 본원에서 "에 기초한"이라는 문구는 "에 적어도 부분적으로 기초한"이라는 문구와 동일한 방식으로 해석되어야 한다.
본 명세서의 설명은 당업자가 본 개시내용을 작성하거나 사용할 수 있도록 제공된다. 본 개시내용에 대한 다양한 수정은 당업자에게 명백할 것이며, 본원에 정의된 일반적인 원리는 본 개시내용의 범위를 벗어나지 않고 다른 변형에 적용될 수 있다. 따라서, 본 개시내용은 본원에 기재된 예시 및 설계에 제한되지 않고, 본원에 개시된 원리 및 신규 특징과 일치하는 가장 넓은 범위가 부여되어야 한다.
Claims (25)
- 방법에 있어서,
제1 유전 층(dielectric layer), 제1 도전 층(conductive layer), 및 제2 유전 층을 통해 트렌치(trench)를 형성하는 단계-상기 트렌치는 기판을 노출시키고 상기 제1 도전 층을 제1 워드 라인 드라이버(word line driver)와 연관된 제1 부분 및 제2 워드 라인 드라이버와 연관된 제2 부분으로 분할함-;
상기 트렌치에 절연 재료를 증착하는 단계;
상기 절연 재료의 일부를 식각(etching)함으로써 상기 기판과 접촉하는 접촉부 위에 제1 개구(opening)를 형성하는 단계;
상기 제1 개구 내로, 상기 제1 도전 층의 상기 제1 부분, 제1 유전 층, 및 제2 유전 층과 접촉하는 칼코게나이드 재료(chalcogenide material)를 증착하는 단계;
상기 제1 개구 내로, 상기 칼코게나이드 재료와 접촉하고 상기 기판과 접촉하는 기둥(pillar)을 형성하기 위해 도전성 재료를 증착하는 단계; 및
상기 칼코게나이드 재료를 제1 칼코게나이드 구성요소 및 제2 칼코게나이드 구성요소로 분할하고 상기 기둥을 제1 기둥 및 제2 기둥으로 분할하기 위해 상기 칼코게나이드 재료 및 상기 도전성 재료를 통해 제2 개구를 형성하는 단계를 포함하는, 방법. - 제1항에 있어서,
상기 제2 개구 내로, 상기 제1 칼코게나이드 구성요소 및 상기 제2 칼코게나이드 구성요소와 접촉하는 제2 절연 재료를 증착하는 단계를 더 포함하는, 방법. - 제1항에 있어서,
상기 트렌치의 제1 측벽 및 제2 측벽과 접촉하는 등각 재료(conformal material)를 증착하는 단계를 더 포함하고, 상기 트렌치 내로 상기 절연 재료를 증착하는 단계는 상기 등각 재료를 증착하는 것에 적어도 부분적으로 기초하는, 방법. - 제1항에 있어서, 상기 제1 칼코게나이드 구성요소는 상기 제1 도전 층과 접촉하는 제1 벽, 제2 절연 재료와 접촉하는 제2 벽, 상기 제1 기둥과 접촉하는 제3 벽, 및 등각 재료와 접촉하는 제4 벽을 포함하는, 방법.
- 제1항에 있어서, 상기 칼코게나이드 재료 및 상기 도전성 재료를 통해 상기 제2 개구를 형성하는 단계는:
제2 절연 재료를 식각하기 위해 건식 식각 프로세스를 수행하는 단계;
상기 도전성 재료를 상기 제1 기둥과 상기 제2 기둥으로 분할하기 위해 선택적인 습식 식각 공정을 수행하는 단계; 및
상기 칼코게나이드 재료를 상기 제1 칼코게나이드 구성요소 및 상기 제2 칼코게나이드 구성요소로 분할하기 위해 선택적 식각 프로세스를 수행하는 단계를 포함하는, 방법. - 제1항에 있어서,
상기 제1 기둥은 상기 기판을 통해 연장되는 상기 접촉부 위에 형성되고; 그리고
상기 제2 기둥은 상기 기판을 통해 연장되는 제2 접촉부 위에 형성되는, 방법. - 제1항에 있어서,
상기 제1 유전 층 위에 제2 기판을 증착하는 단계를 더 포함하고, 상기 제2 기판은 상기 제1 기둥 및 상기 제2 기둥과 접촉하고, 상기 제2 기판은 상기 제2 기판을 통해 연장되고 상기 제1 기둥과 접촉하는 제2 접촉부를 포함하고, 상기 제2 기둥은 상기 기판의 상기 접촉부와 접촉하는, 방법. - 제1항에 있어서,
상기 기판을 통해 연장되는 복수의 접촉부들을 형성하는 단계-상기 복수의 접촉부들은 복수의 디지트 라인(digit line)들과 연관됨-;
상기 기판 상에 상기 제1 유전 층을 형성하는 단계;
상기 제1 유전 층 상에 상기 제1 도전 층을 형성하는 단계-상기 제1 도전 층은 적어도 하나의 워드 라인 플레이트로서 구성됨-; 및
상기 제1 도전 층 상에 상기 제2 유전 층을 형성하는 단계를 더 포함하고, 상기 트렌치를 형성하는 단계는 상기 제2 유전 층을 형성하는 단계에 적어도 부분적으로 기초하는, 방법. - 제1항에 있어서,
상기 제1 기둥은 상기 제1 유전 층, 상기 제2 유전 층, 및 상기 제1 칼코게나이드 구성요소의 적어도 일부와 접촉하고; 그리고
상기 제2 기둥은 상기 제1 유전 층, 상기 제2 유전 층, 및 상기 제2 칼코게나이드 구성요소의 적어도 일부와 접촉하는, 방법. - 제1항에 있어서, 상기 제1 기둥 및 상기 제2 기둥은 디지트 라인들로서 구성되는, 방법.
- 제1항에 있어서, 상기 제1 유전 층을 통해 상기 트렌치를 형성하는 단계는:
상기 트렌치를 수직으로 식각하기 위해 수직 식각 프로세스를 수행하는 단계; 및
상기 제1 도전 층에 적어도 하나의 리세스(recess)를 형성하기 위해 상기 수직 식각 프로세스 이후에 수평 식각 프로세스를 수행하는 단계를 포함하는, 방법. - 제1항에 있어서, 상기 트렌치는 구불구불한 형상(serpentine shape)으로 상기 제1 도전 층을 통해 연장되는, 방법.
- 제1항에 있어서, 상기 제1 칼코게나이드 구성요소 및 상기 제2 칼코게나이드 구성요소 각각은 자기 선택 메모리 셀을 위한 저장 요소를 포함하는, 방법.
- 장치에 있어서,
복수의 디지트 라인들과 연관되고 기판을 통해 연장되는 복수의 접촉부들;
트렌치에 의해 제2 복수의 워드 라인 플레이트들과 분리된 제1 복수의 워드 라인 플레이트들;
디지트 라인들로 구성되고 각각이 상기 제1 복수의 워드 라인 플레이트들 및 상기 제2 복수의 워드 라인 플레이트들과 상호 작용하도록 구성된 한 쌍의 기둥;
상기 한 쌍의 기둥의 제1 기둥과 상기 한 쌍의 기둥의 제2 기둥 사이에 위치하는 유전 재료; 및
칼코게나이드 재료를 포함하고 상기 유전 재료, 상기 제1 복수의 또는 상기 제2 복수 워드 라인 플레이트들의 워드 라인 플레이트, 및 상기 한 쌍의 기둥의 기둥과 접촉하는 복수의 저장 요소들을 포함하는, 장치. - 제14항에 있어서,
디지트 라인들로 구성되고 각각이 상기 제1 복수의 워드 라인 플레이트들 및 상기 제2 복수의 워드 라인 플레이트들 모두와 상호 작용하도록 구성된 제2 기둥 쌍을 더 포함하고, 상기 한 쌍의 기둥의 각각의 기둥 사이의 제1 거리는 상기 한 쌍의 기둥과 상기 제2 기둥 쌍 사이의 제2 거리보다 작은, 장치. - 제15항에 있어서,
상기 한 쌍의 기둥의 상기 제1 기둥과 상기 제2 기둥 쌍의 제3 기둥 사이에 위치하는 제2 유전 재료를 더 포함하는, 장치. - 제14항에 있어서, 상기 복수의 저장 요소들은:
상기 한 쌍의 기둥의 상기 제1 기둥과 접촉하는 제1 저장 요소 쌍; 및
상기 한 쌍의 기둥의 상기 제2 기둥과 접촉하는 제2 저장 요소 쌍을 더 포함하는, 장치. - 제17항에 있어서,
적어도 하나의 워드 라인 플레이트와 접촉하고 상기 제1 저장 요소 쌍의 제1 저장 요소와 상기 제2 저장 요소 쌍의 제2 저장 요소 사이에서 연장되는 등각 재료를 더 포함하는, 장치. - 제14항에 있어서, 상기 복수의 저장 요소들은 상기 한 쌍의 기둥의 상기 적어도 하나의 기둥 및 상기 적어도 하나의 워드 라인 플레이트에 의해 형성된 리세스들 내에 위치되는, 장치.
- 제14항에 있어서, 상기 트렌치는 상기 기판 위에 구불구불한 형상으로 연장되는, 장치.
- 제14항에 있어서,
상기 제2 복수의 디지트 라인들과 연관되고 제2 기판을 통해 연장되는 제2 복수의 접촉부들을 더 포함하고, 상기 한 쌍의 기둥의 상기 제1 기둥은 상기 복수의 접촉부들 중 하나와 접촉하고 상기 한 쌍의 기둥의 상기 제2 기둥은 상기 제2의 복수의 접촉부들 중 하나와 접촉하는, 장치. - 장치에 있어서,
메모리 디바이스의 제1 층의 제1 워드 라인 플레이트;
상기 메모리 디바이스의 상기 제1 층의 제2 워드 라인 플레이트-상기 제2 워드 라인 플레이트는 상기 제1 워드 라인 플레이트로부터 분리됨-;
상기 메모리 디바이스의 상기 제1 층으로부터 적어도 제2 층으로 연장되는 제1 디지트 라인;
상기 제1 디지트 라인으로부터 분리되고 상기 제1 층으로부터 적어도 상기 제2 층으로 연장되는 제2 디지트 라인;
상기 제1 워드 라인 플레이트 및 상기 제1 디지트 라인과 접촉하는 제1 저장 요소;
상기 제1 워드 라인 플레이트 및 상기 제2 디지트 라인과 접촉하는 제2 저장 요소;
상기 제2 워드 라인 플레이트 및 상기 제1 디지트 라인과 접촉하는 제3 저장 요소; 및
상기 제2 워드 라인 플레이트 및 제2 디지트 라인과 접촉하는 제4 저장 요소를 포함하는, 장치. - 제22항에 있어서,
상기 제1 워드 라인 플레이트, 상기 제2 워드 라인 플레이트, 상기 제1 디지트 라인, 및 상기 제2 디지트 라인과 접촉하는 유전 재료를 더 포함하는, 장치. - 제23항에 있어서, 상기 유전 재료는 상기 제1 저장 요소, 상기 제2 저장 요소, 상기 제3 저장 요소, 및 상기 제4 저장 요소와 접촉하는, 장치.
- 제22항에 있어서,
상기 제1 층과 상기 제2 층 사이의 유전 층을 더 포함하고, 상기 제2 층은;
상기 제2 층의 제3 워드 라인 플레이트 및 상기 제1 디지트 라인과 접촉하는 제5 저장 요소;
상기 제3 워드 라인 플레이트 및 상기 제2 디지트 라인과 접촉하는 제6 저장 요소;
상기 제2 층의 제4 워드 라인 플레이트 및 상기 제1 디지트 라인과 접촉하는 제7 저장 요소; 및
상기 제4 워드 라인 플레이트 및 상기 제2 디지트 라인과 접촉하는 제8 저장 요소를 더 포함하는, 장치.
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