JP2023513023A - メモリデバイスを使用したアナログストレージ - Google Patents

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Abstract

情報をアナログ記憶するための方法、システム、及びデバイスが本明細書に説明されている。そのような方法、システム、及びデバイスは、電子神経生物学的模倣アーキテクチャにおけるシナプス荷重の記憶に適している。メモリデバイスは、複数のメモリセル内のそれぞれのメモリセルが、複数のメモリセル内の他のメモリセルのそれぞれのプログラミング感度とは異なるそれぞれのプログラミング感度を有する複数のメモリセルを含み得る。メモリセルは、マルチデッキメモリアレイの異なるデッキで提供され得る。それぞれのメモリセルの記憶要素材料は、マルチデッキメモリアレイの異なるデッキの別のそれぞれのメモリセルのそれぞれの記憶要素材料の別の厚さまたは組成とは異なる厚さ及び／または組成を有し得る。メモリデバイスは、それぞれのメモリセルでプログラムされたそれぞれの情報を類推で読み取り、それぞれのメモリセルから類推で読み取られたそれぞれの情報の組み合わせに基づいて出力を提供するように構成された読み取り回路をさらに含み得る。

Description

以下は、概してメモリデバイスに関し、より具体的にはメモリデバイスを使用したアナログストレージに関する。
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、デジタルディスプレイなどの様々な電子デバイスに情報を記憶するために、広く使用されている。情報は、メモリデバイスの様々な状態をプログラムすることにより記憶される。例えば、バイナリデバイスには２つの状態があり、多くの場合、論理「１」または論理「０」で示される。他のシステムでは、３つ以上の状態が記憶され得る。記憶された情報にアクセスするために、電子デバイスの構成要素は、メモリデバイスに記憶された状態を読み取り得る、または検知し得る。情報にアクセスするために、電子デバイスの構成要素は、メモリデバイスに状態を書き込み得る、またはプログラムし得る。
磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化型ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、及び相変化メモリ（ＰＣＭ）などを含む、様々な種類のメモリデバイスが存在する。メモリデバイスは、揮発性または不揮発性である場合がある。不揮発性メモリ、例えば、ＦｅＲＡＭは、外部電源がないときでさえ、長い期間それらの記憶された論理状態を維持することができる。揮発性メモリセルは、それらが定期的に外部電源によってリフレッシュされない限り、それらの記憶された状態を経時的に失う場合がある。
いくつかのアプリケーションでは、情報をデジタル形式よりむしろアナログ形式で記憶することが便利である場合がある。例えば、ニューラルネットワークとしても知られる神経生物学的アーキテクチャを模倣する電子デバイスは、シナプス荷重の記憶をエミュレートするための学習技法から生じるアナログストレージを利用する場合がある。多くの場合、メモリデバイスのプログラミング感度及び読み取り感度は十分ではない。
本開示の実施形態による、メモリデバイスを使用したアナログストレージをサポートするメモリセルの三次元アレイを含むメモリデバイスの例示的な図である。 本開示の実施形態によるメモリデバイスを使用したアナログストレージをサポートするメモリアレイの一例を示す。 アナログストレージ用の図２ａのメモリセルの電気量の図を示す。 アナログストレージ用の図２ａのメモリセルの電気量の図を示す。 本開示の実施形態による、メモリデバイスを使用したアナログストレージをサポートする三次元メモリアレイの一例を示す。 図３ａのメモリセルの電気量の図を示す。 本開示の実施形態による、メモリデバイスを使用したアナログストレージをサポートする三次元メモリアレイの一例を示す。 図４ａのメモリセルの電気量の図を示す。 本開示の実施形態による、メモリデバイスを使用したアナログストレージをサポートする三次元メモリアレイの一例を示す。 図５ａのメモリセルの電気量の図を示す。 本開示の様々な実施形態による、メモリデバイスを使用したアナログストレージをサポートする読み取り回路の一例を示す。 本開示の実施形態による、メモリデバイスを使用したアナログストレージをサポートするデバイスのブロック図を示す。 本開示の実施形態による、メモリデバイスを使用したアナログストレージをサポートするデバイスのブロック図である。 本開示の実施形態による、メモリデバイスを使用したアナログストレージをサポートするシステムのブロック図である。 本開示の実施形態による、メモリデバイスを使用したアナログストレージのための方法を示す。 本開示の実施形態による、メモリデバイスを使用したアナログストレージのための方法を示す。 本開示の実施形態による、メモリデバイスを使用したアナログストレージのための方法を示す。
アナログ情報ストレージは、デジタル情報ストレージよりも便利である場合が多い。例えば、ニューラルネットワークでは、シナプス荷重は、２つのノード（例えば、ニューロン）間の接続の強度または振幅を指す場合がある。ニューラルネットワークを介して送信される情報の性質と内容は、ノード間で形成されるシナプスの特性（例えば、シナプス荷重）に部分的に基づき得る。とりわけ、ニューロモルフィックシステム及びデバイスは、従来のコンピュータアーキテクチャでは不可能な場合がある結果を達成するように設計され得る。例えば、ニューロモルフィックシステムを使用して、学習、視覚または視覚処理、聴覚処理、高度なコンピューティング、または他のプロセス、あるいはそれらの組み合わせなどの生物学的システムに、より一般的に関連付けられた結果を達成し得る。より一般的には、アナログ情報ストレージは、ニューラルネットワークを含まない他の不揮発性メモリアプリケーションでも望ましい機能である。
アナログ情報を記憶するように構成されたシステム、デバイス、及び方法が本明細書に説明される。いくつかの実施形態では、制限なく、アナログ情報ストレージ機能は、神経系に存在し得る神経生物学的アーキテクチャを模倣するために、及び／またはシナプス荷重を記憶するために適している。デジタル情報を記憶するために通常使用されるにも関わらず、メモリセル、及び特に不揮発性メモリセルは、本質的に挙動がアナログであるため、いくつかの実施形態では、それらはアナログ形式で情報を記憶するために操作され得る。以下の説明から明らかとなるように、例えば、そうでなければ１つのメモリセルを使用して得られ得る範囲に関して、拡張されたアナログストレージ範囲が、本開示の実施形態に従って達成され得る。
メモリデバイスは、アナログ値などの値を記憶するように構成された少なくとも１つのメモリユニットを含み得る。メモリユニットは、第１のメモリセル（例えば、第１のメモリセル）及び１つまたは複数の他のメモリセル（例えば、第２のメモリセル）を含み得る。メモリユニット内のメモリセルは、それぞれ、メモリユニット内の他のメモリセルのプログラミング感度とは異なるプログラミング感度を有する。したがって、メモリユニット内の異なるメモリセルは、１つまたは複数の同じプログラミングパルスにさらされると、異なる反応を有し、異なるようにプログラムされる。例えば、ニューラルネットワークシステムのトレーニング段階との関連では、プログラミングパルスの同じシーケンスがメモリユニットのセルに適用される。トレーニング段階の間に適用されるプログラミングパルスの数に基づいて、メモリユニット内の各メモリセルは、異なるプログラム感度のおかげで、メモリユニット内の他のメモリセルによって記憶されるアナログ情報とは異なるアナログ情報を記憶する。読み取り回路は、メモリユニット内のメモリセルにアクセスし、各メモリセルでプログラムされたアナログ情報を読み取るように構成される。出力は、メモリユニット内の各メモリセルから読み取られたアナログ情報を組み合わせることによって生成され得る。出力は、学習段階の間に適用されるプログラミングパルスに依存する場合があり、出力は、いくつかの実施形態ではシナプス荷重を表す場合がある。
いくつかの実施形態では、メモリセルのそれぞれの、例えば、異なるプログラミング感度は、３Ｄメモリアレイなどのマルチデッキメモリアレイで得られ得る。メモリユニットのメモリセルは、例えば３Ｄアレイの異なるデッキにある場合がある。異なるデッキのメモリセルは、記憶材料の厚さ及び／または組成において、または他の場合、記憶要素及び選択デバイスなど、メモリセルのいくつかの要素の異なる相対位置において互いと異なる場合がある。
上記に紹介した本開示の特徴は、図１のメモリデバイスとの関連で以下にさらに説明される。具体的な例は、次に、図２～図９のメモリデバイスのアナログストレージメモリユニットについて説明される。メモリデバイス内のアナログストレージメモリユニットを、例えばプログラムする及び／または読み取るなど、形成する、操作する、及びアクセスするための方法は、図１０～図１２に示されている。本開示のこれらの特徴及び他の特徴はさらに、メモリデバイスを使用したアナログストレージに関する装置図、システム図、及びフローチャートにより例示され、これらを参照して説明される。
図１は、本開示の実施形態による、メモリデバイスを使用したアナログストレージをサポートするメモリセルの三次元アレイを含むメモリデバイスの例示的な図を示す。メモリデバイス１００はまた、電子記憶装置と呼ばれることもある。図１は、メモリデバイス１００の様々な構成要素及び特徴の例示的な表現である。したがって、メモリデバイス１００の構成要素及び特徴は、メモリデバイス１００内のそれらの実際の物理的位置ではなく、機能的相互関係を説明するために示されていることが理解されるべきである。図１の例示的な実施例では、メモリデバイス１００は、三次元（３Ｄ）メモリアレイ１０２を含む。３Ｄメモリアレイ１０２は、異なる状態を記憶するようプログラム可能であり得るメモリセル１０５を含む。いくつかの実施形態では、各メモリセル１０５は、論理０及び論理１として表される、２つの状態を記憶するようにプログラム可能であり得る。いくつかの実施形態では、メモリセル１０５は、３つの以上の論理状態を記憶するように構成され得る。いくつかの例では、メモリセル１０５は、３つ以上の論理状態のうちの１つを記憶するように構成され得る。メモリセルは、いくつかの実施形態によれば、アナログ情報を記憶するように構成され得る。メモリセル１０５は、いくつかの実施形態では、自己選択メモリセルを含み得る。メモリセル１０５はまた、別の種類のメモリセル、例えば３Ｄ ＸＰｏｉｎｔ（商標）メモリセル、ストレージ構成要素及び選択構成要素を含むＰＣＭセル、ＣＢＲＡＭセル、ＦｅＲＡＭセル、またはフラッシュセルを含み得ることが理解されよう。図１に含まれるいくつかの要素は、数値インジケータによりラベル付けされており、他の対応する要素はラベル付けされていないが、示されている特徴の視認性及び明瞭さを高めるために、それらが同一であり、または類似していると理解されるであろう。
３Ｄメモリアレイ１０２は、互いの上部に形成された２つ以上の二次元（２Ｄ）メモリアレイを含み得る。これは、２Ｄアレイと比較して、単一のダイまたは基板の上に配置または作成され得るメモリセルの数を増やすことができ、これにより、製造コストの削減、またはメモリデバイスの性能の向上、またはこれら両方も実現し得る。メモリアレイ１０２は、２レベルのメモリセル１０５を含み得、したがって３Ｄメモリアレイと見なされ得る。ただし、レベル数は２に限定されておらず、場合によっては、１または３以上である場合がある。メモリセル１０５が各レベル全体で互いと（正確に、重なり合って、またはほぼ）位置合わせされ、メモリセルスタック１４５を形成し得るように、各レベルを位置合わせまたは配置し得る。
いくつかの実施形態では、メモリセル１０５の各行は、ワードライン１１０に接続され、メモリセル１０５の各列は、ディジットライン１１５（ビットラインと呼ばれる場合がある）に接続される。ワードライン１１０とディジットライン１１５はまた、ともに総称してアクセスラインと呼ぶことができる。さらに、アクセスラインは、メモリデバイス１００の１つのデッキにある１つまたは複数のメモリセル１０５に対しては（例えば、アクセスライン下方のメモリセル１０５に対しては）ワードライン１１０として機能し、メモリデバイスの別のデッキにある１つまたは複数のメモリセル１０５に対しては（例えば、アクセスライン上方のメモリセル１０５に対しては）ディジットライン１１５として機能し得る。したがって、ワードライン及びディジットライン、またはその類似物への参照は、理解または作用を失うことなく置き換え可能である。ワードライン１１０及びディジットライン１１５は互いに実質的に垂直であり得、メモリセルのアレイをサポートし得る。
一般に、１つのメモリセル１０５は、ワードライン１１０及びディジットライン１１５などの２つのアクセスラインの交点に配置され得る。この交点は、メモリセル１０５のアドレスと呼ぶことができる。ターゲットメモリセル１０５は、通電された（例えば、アクティブ化された）ワードライン１１０と通電された（例えば、アクティブ化された）ディジットライン１１５との交点に位置するメモリセル１０５であり得る。すなわち、ワードライン１１０及びディジットライン１１５はともに、それらの交点でメモリセル１０５を読み取るまたは書き込むために通電され得る。同じワードライン１１０またはディジットライン１１５と電子通信している（例えば、接続されている）他のメモリセル１０５は、非ターゲットメモリセル１０５と呼ぶことができる。
図１に示されるように、メモリセルスタック１４５内の２つのメモリセル１０５は、ディジットライン１１５などの共通の導電線を共有し得る。すなわち、ディジットライン１１５は、上部メモリセル１０５－ｂ及び下部メモリセル１０５－ａと結合され得る。他の構成も可能であり得、例えば、第３の層（図示せず）が、上部メモリセル１０５－ｂとワードライン１１０を共有してもよい。
場合によっては、電極は、メモリセル１０５をワードライン１１０またはディジットライン１１５に結合し得る。用語「電極」は導電体を指す場合があり、メモリデバイス１００の要素または構成要素の間に導電経路を提供するトレース、ワイヤ、導電線、導電層などを含み得る。したがって、用語「電極」は、場合によっては、ワードライン１１０またはディジットライン１１５などのアクセスラインを指す場合があり、ならびに場合によっては、アクセスラインとメモリセル１０５との間の電気接点として使用される追加の導電要素を指す場合がある。いくつかの実施形態では、メモリセル１０５は、第１の電極と第２の電極との間に配置されたカルコゲニド材料を含み得る。第１の電極は、カルコゲニド材料をワードライン１１０に結合し得、第２の電極は、カルコゲニド材料をディジットライン１１５に結合し得る。第１の電極及び第２の電極は、同じ材料（例えば、炭素）または異なる材料であり得る。他の実施形態では、メモリセル１０５は、１つまたは複数のアクセスラインと直接結合され得、アクセスライン以外の電極は省略され得る。
ワードライン１１０及びディジットライン１１５をアクティブ化または選択することによって、メモリセル１０５に対して読み取り及び書き込みなどの操作を実行し得る。ワードライン１１０またはディジットライン１１５をアクティブ化または選択することは、それぞれのラインに電圧を印加することを含み得る。ワードライン１１０及びディジットライン１１５は、金属（例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ））、金属合金、炭素、導電性にドープされた半導体などの導電性材料、または他の導電性材料、合金、化合物などから作られ得る。
いくつかのアーキテクチャでは、セルの論理記憶デバイス（例えば、ＣＢＲＡＭセルの抵抗性構成要素、ＦｅＲＡＭセルの容量性構成要素）は、選択構成要素によってディジットラインから電気的に絶縁され得る。ワードライン１１０は、選択構成要素に接続され得、選択構成要素を制御し得る。例えば、選択構成要素はトランジスタであり得、ワードライン１１０はトランジスタのゲートに接続され得る。代わりに、選択構成要素は、カルコゲニド材料を含み得る可変抵抗構成要素であり得る。ワードライン１１０をアクティブ化すると、メモリセル１０５の論理記憶デバイスとその対応するディジットライン１１５との間に、電気接続または閉回路が生じ得る。ディジットラインは次に、メモリセル１０５の読み取りまたは書き込みのどちらかを行うためにアクセスされ得る。メモリセル１０５を選択すると、結果として生じる信号を使用して、記憶された論理状態を決定し得る。場合によっては、第１の論理状態は、メモリセル１０５を流れる電流がないか、または電流が無視できるほど小さいことに相当する場合があり、一方、第２の論理状態は、有限の電流に相当する場合がある。
場合によっては、メモリセル１０５は、２つの端子を有する自己選択メモリセルを含み得、別個の選択構成要素は省略され得る。したがって、自己選択メモリセルの一方の端子は、ワードライン１１０に電気的に接続され得、自己選択メモリセルの他方の端子は、ディジットライン１１５に電気的に接続され得る。
メモリセル１０５へのアクセスは、行デコーダ１２０及び列デコーダ１３０を介して制御できる。例えば、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し、受信した行アドレスに基づいて適切なワードライン１１０をアクティブ化し得る。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し、適切なディジットライン１１５をアクティブ化し得る。例えば、メモリアレイ１０２は、上部デッキのメモリセルに結合されたＷＬ＿Ｔ１～ＷＬ＿ＴＭ、及び下部デッキのメモリセルに結合されたＷＬ＿Ｂ１～ＷＬ＿ＢＭとラベル付けされた複数のワードライン１１０、ならびに上部デッキと下部デッキの両方の上のメモリセルに結合されたＤＬ＿１～ＤＬ＿Ｎとラベル付けされた複数のディジットライン１１５を含み得、Ｍ及びＮはアレイサイズに依存する。したがって、ワードライン１１０及びディジットライン１１５、例えば、ＷＬ＿２及びＤＬ＿３をアクティブ化することによって、それらの交点にあるメモリセル１０５にアクセスし得る。
メモリセル１０５は、メモリセル１０５によって記憶された論理状態を決定するために、メモリセル１０５が（例えば、メモリコントローラ１４０、行デコーダ１２０、及び／または列デコーダ１３０と協調して）アクセスされるときに、検知構成要素１２５によって読み取られ（例えば、検知され）得る。例えば、検知構成要素１２５は、メモリセル１０５を通る電流もしくは電荷、または読み取り操作に応えて、メモリセル１０５を検知構成要素１２５もしくは他の介在する構成要素（例えば、メモリセル１０５と検知構成要素１２５との間の信号開発構成要素）に結合することから生じる電圧を検知するように構成され得る。例えば、電圧は（対応するワードライン１１０及びビットライン１１５を使用して）メモリセル１０５に印加され得、結果として生じる電流の存在は、印加される電圧及びメモリセル１０５の閾値電圧に依存する場合がある。場合によっては、複数の電圧が印加され得る。さらに、印加される電圧が電流の流れを生じさせない場合、電流が検知構成要素１２５によって検知されるまで、他の電圧が印加され得る。場合によっては、電流の流れが検出されるまで電圧を増加させる場合がある。他の場合、電流が検出されるまで、決定された電圧が連続して印加され得る。同様に、電流はメモリセル１０５に印加され得、電流を生成するための電圧の大きさは、メモリセル１０５の電気抵抗または閾値電圧に依存する場合がある。
検知構成要素１２５は、メモリセル１０５の閾値電圧を決定することによって、メモリセル１０５によって記憶された論理状態を決定し得る。例えば、検知構成要素１２５は、メモリセル１０５の閾値電圧を決定するために電流の流れを生じさせる電圧を決定し得る。検知構成要素１２５は、電流の流れを生じさせる電圧を基準電圧（例えば、境界読み取り電圧Ｖｄｍ）と比較し得る。検知構成要素１２５は、電流の流れを生じさせる電圧が、基準電圧よりも高いのか、それとも低いのかに基づいて、メモリセル１０５によって記憶された論理状態を決定し得る。別の例では、検知構成要素１２５は、決定された電圧をメモリセル１０５に印加し得る。検知構成要素１２５は、決定された電圧で電流がメモリセル１０５を通って流れるかどうかに基づいて、メモリセル１０５によって記憶された論理状態を決定し得る。
メモリセル１０５は、いくつかの実施形態では、メモリセル１０５内でプログラムされたアナログ情報を取り出すためにアクセスされ得る。検知構成要素１２５は、中間状態、例えば、セット状態とリセット状態との間であるセルの状態を決定し得る。セット状態は、いくつかの例では、セルの低閾値／低抵抗／高導電率状態に相当する場合があり、リセット状態は、高閾値／高抵抗／低導電率状態に相当する場合がある。中間状態にあるとき、メモリセル１０５は、セット状態及びリセット状態の対応する値の間で中間である閾値／抵抗／導電率を有し得る。これは、図２ｂを参照してより詳細に説明されるように、例えば、部分的なプログラミングが発生したときに起こり得る。検知構成要素１２５は、セル１０５を通って流れる電流を、それが、対応するワードライン１１０とビットライン１１５を使用してメモリセル１０５に印加され得る読み取り電圧でバイアスをかけられるときに測定し得る。場合によっては、読み取り電圧は、サブスレッショルド電圧、例えばメモリセル１０５のセット状態またはリセット状態のどちらかに関連する予想閾値電圧未満である電圧であり得る。サブスレッショルド電圧を印加することによって、読み取り操作は非破壊的となる。例えば、メモリセル１０５は、状態を変更せず、それは妨害されない。
検知構成要素１２５は、１つまたは複数の構成要素に（例えば、列デコーダ１３０、入出力構成要素１３５、メモリコントローラ１４０に）、メモリセル１０５によって記憶された論理状態を示す（例えば、少なくとも部分的に論理状態に基づいた）出力信号を提供し得る。いくつかの例では、検出された論理状態は、ホストデバイス（例えば、データストレージのためにメモリデバイス１００を使用するデバイス、組み込みアプリケーションにおいてメモリデバイス１００と結合されたプロセッサ）に提供され得、そのようなシグナリングは、入出力構成要素１３５から直接的に、またはメモリコントローラ１４０を介して提供され得る。
検知構成要素１２５は、ラッチと呼ぶことができる、信号の差を検出及び増幅させるために様々なトランジスタ及び増幅器を含み得る。次に、メモリセル１０５の検出された論理状態は、出力１３５として列デコーダ１３０を介して出力され得る。場合によっては、検知構成要素１２５は、列デコーダ１３０または行デコーダ１２０の一部であり得る。または、検知構成要素１２５は、列デコーダ１３０または行デコーダ１２０に接続されるか、またはそれらと電子通信する場合がある。当業者は、検知構成要素が、その機能的目的を失うことなく、列デコーダまたは行デコーダのどちらかに関連し得ることを理解するであろう。
検知構成要素１２５は、より多くのメモリセル１０５にアクセスし、メモリセル１０５に以前にプログラムされ、メモリセル１０５から取り出されたアナログ情報の組み合わせに基づいて出力を提供し得る。いくつかの例では、検知構成要素は、３Ｄメモリアレイ１０２の異なるデッキのメモリセル１０５、アナログストレージメモリユニット（図１では明確に識別されず）に属するメモリセルを同時にまたは連続して検知し得る。メモリユニットのメモリセル１０５は、同じセルスタック１４５にある必要はない。
いくつかのメモリアーキテクチャでは、メモリセル１０５にアクセスすると、１つまたは複数のメモリセル１０５によって記憶された論理状態が劣化または破壊され、メモリセル１０５に元の論理状態を戻すために、書き換え操作またはリフレッシュ操作が実行され得る。論理記憶のための重要な部分を含むアーキテクチャでは、例えば、検知操作は、メモリセル１０５の原子構成または分布の変化を引き起こし、それによってメモリセル１０５の抵抗または閾値特性を変化させ得る。したがって、いくつかの例では、メモリセル１０５に記憶された論理状態は、アクセス操作後に書き換えられ得る。
メモリセル１０５は、関連するワードライン１１０及びディジットライン１１５を同様にアクティブ化することによって設定または書き込みされ得、少なくとも１つの論理値がメモリセル１０５に記憶され得る。列デコーダ１３０または行デコーダ１２０は、メモリセル１０５に書き込まれるデータ、例えば、入出力１３５を受け入れ得る。デジタルストレージの場合、通常、適切な振幅及び持続時間の１つ（または少数の）プログラミングパルスが、その状態をセット状態からリセット状態に、またはその逆に修正するためにメモリセル１０５に適用される。
アナログプログラミングの場合、便利なことに、プログラミングパルスのシーケンスは、その状態を漸次的に修正するためにメモリセル１０５に適用され得る。理論的な解釈に縛られることなく、場合によっては、状態の修正は、相変化、例えばリセットからセットへの遷移のための、微細構造の非結晶質から結晶質への修正を暗示する場合がある。相変化は、核形成及び結晶成長プロセスを介して発生する場合があり、そのプロセスは、記憶要素材料の一部だけしか含まず、したがって中間状態につながる場合がある。異なるプログラミング感度を有するメモリセル１０５は、同じプログラミング刺激に対して異なって反応する場合がある。例えば、異なる厚さ及び／または組成を有するメモリセルは、異なる数のプログラミングパルスの後に、ある状態（例えば、リセット／高閾値）から別の状態（例えば、セット／低閾値）への遷移を開始し、異なる速度でそれらの状態を修正または変更し得る。神経模倣システムでは、同じプログラミング刺激は、異なるプログラミング感度を有するメモリセル１０５に適用されて、その中に、対応しているが異なるアナログ情報（例えば、シナプス荷重）を記憶し得る。アナログメモリユニット内の各セル１０５に以前にプログラムされたアナログ情報を、例えば、そのサブスレッショルド電流を読み取ることによって読み返すことは、シナプス荷重（またはいずれにせよアナログ情報）を決定するために有用である場合がある。アナログメモリユニット内の複数のメモリセル１０５は異なるプログラミング感度を有するので、記憶／取り出し得るアナログ範囲は、ただ１つのメモリセルで利用可能な範囲に対して拡張される。
いくつかの例では、メモリセル１０５を読み取ることは非破壊的であり得る。すなわち、メモリセル１０５の論理状態は、メモリセル１０５が読み取られた後に書き換える必要はない場合がある。例えば、論理記憶のための重要な部分を含むアーキテクチャでは、メモリセル１０５を検知することは、論理状態を破壊しない場合があり、したがってメモリセル１０５は、アクセス後の書き換えを必要としない場合がある。例えば、ＰＣＭまたは自己選択メモリでのサブスレッショルド電流測定は、メモリセルの状態を修正しない。しかしながら、いくつかの例では、メモリセル１０５の論理状態をリフレッシュすることは、他のアクセス操作が存在しない、または存在する場合に必要とされる場合もあれば、必要とされない場合もある。例えば、メモリセル１０５によって記憶された論理状態は、記憶された論理状態を維持するために適切な書込みまたはリフレッシュパルスまたはバイアスを印加することによって周期的な間隔でリフレッシュされ得る。メモリセル１０５をリフレッシュすると、読み取り妨害エラーまたは論理状態の破損が低減または排除され得る。
図２ａは、本開示の実施形態によるメモリデバイスを使用したアナログストレージをサポートするメモリアレイの一例を示し、図２ｂ及び図２ｃは、アナログストレージ用の図２ａのメモリセルの電気量の図を示す。より具体的には、図２ａは、アナログストレージをサポートするメモリアレイ２００の一部を示している。メモリアレイ２００は、図１を参照して説明されたメモリアレイ１０２の部分の一例であり得る。図２ａの図面は、ディジットラインの方向に沿ってメモリアレイ２００の断面を示している。簡単にするために、メモリアレイ２００の単一のデッキが示されているため、メモリアレイ２００は２Ｄアレイと見なされ得る。しかしながら、メモリアレイ２００は、複数のデッキを有してもよい（例えば、３Ｄアレイは図２ａに示されていないが、３Ｄメモリアレイへの拡張は、他の図を参照する以後の説明から明らかになる）。
図２ａの断面では、ディジットライン（ＤＬ）２１５は、図面の平面で左から右に通り、一方、ワードライン２１０はページの中に入る。ディジットライン２１５及びワードライン２１０は、図１に関してディジットライン１１５及びワードライン１１０の一例であり得る。３つのワードライン２１０だけが示されている（ＷＬ＿Ｂ１、ＷＬ＿Ｂ２、及びＷＬ＿ＢＭ）が、いくつかの実施形態では、より多くのワードラインが存在し得る。
図１のメモリセル１０５の例であり得るメモリセル２０５は、ワードライン２１０とディジットライン（複数可）２１５の交差に配置され、それらはそれぞれ、下部電極（ＢＥ）２２１、選択要素（ＳＤ）２３１、中央電極（ＭＥ）２２２、記憶要素（ＭＤ）２３２、及び上部電極（ＴＥ）２２３を含み得る。下部電極２２１は、セレクタ要素２３１とワードライン２１０との間にあり、中央電極２２２は、セレクタ要素２３１と記憶要素２３２との間にあり、上部電極２２３は、記憶要素またはメモリ素子２３２とディジットライン２１５との間にある。
メモリセル２０５は、記憶要素２３２が、結晶状態（例えば、セット状態）とアモルファス状態（例えば、リセット状態）との間で状態を変化させるように構成されたカルコゲニド材料を含み得るクロスポイントＰＣＭメモリセルであり得る。いくつかの実施形態では、セット状態は低閾値、低抵抗率状態であり、一方、リセット状態は高閾値、高抵抗率状態である。場合によっては、メモリ要素とも呼ばれる記憶要素２３２は、ワードライン２１０とディジットライン２１５との間で選択要素２３１と直列で結合される。選択要素２３１は、相変化を受けず、メモリセル２０５内の情報記憶に寄与しないカルコゲニド材料を含み得る。選択要素は、アレイ内のアドレス指定されていないメモリセルを実質的に絶縁するために寄与し得る。例えば、選択要素２３１は、アドレス指定されたメモリセル２０５と同じワードライン上または同じディジットライン上のメモリセルを通るいかなる電流もゼロにし得る、または実質的に低減し得る。いくつかの実施形態（図示せず）では、メモリセル２０５は、記憶要素と選択要素の両方として機能する１つのカルコゲニド含有要素しか含み得ない。例えば、場合によっては、選択要素は必要ではない場合がある。
記憶要素及び／または選択要素は、カルコゲニド材料またはセレン（Ｓｅ）、テルル（Ｔｅ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）、シリコン（Ｓｉ）を含む他の合金、またはインジウム（Ｉｎ）、またはそれらの様々な組み合わせを含み得る。いくつかの例では、おもにセレン（Ｓｅ）、ヒ素（Ａｓ）、及びゲルマニウム（Ｇｅ）を有するカルコゲニド材料は、ＳＡＧ合金と呼ぶことができる。いくつかの例では、ＳＡＧ合金はまた、シリコン（Ｓｉ）を含み得、そのようなカルコゲニド材料は、ＳｉＳＡＧ合金と呼ぶことができる。いくつかの他の例では、ＳＡＧ合金はまた、インジウム（Ｉｎ）を含み得、そのようなカルコゲニド材料は、場合によっては、ＩｎＳＡＧ合金と呼ぶことができる。いくつかの例では、カルコゲニドは、各々が原子形式または分子形式である、水素（Ｈ）、酸素（Ｏ）、窒素（Ｎ）、塩素（Ｃｌ）、またはフッ素（Ｆ）などの追加の元素を含んでもよい。
図２ｂは、（対数スケールで、横Ｘ軸の）プログラミングパルス数の関数としてアナログストレージに使用される図２ａのメモリセルの（縦Ｙ軸の）閾値電圧、または（左側の第２の縦下向きＹ軸の）読み取り電流を表す曲線２９１のダイアグラム２００ｂを示している。例えば、図２ａに示されるＰＣＭメモリセルなど、メモリセル２０５のプログラミング操作中、前処理パルスがメモリセルに適用され得る。前処理プログラミング電圧は、ディジットライン２１５及びワードライン２１０のラインにわたって印加される。プログラミング電圧は、メモリセル２０５の閾値電圧を超えており、それは、記憶要素２３２でのカルコゲニド材料の溶融につながる場合がある。プログラミング電圧を迅速に除去することによって、カルコゲニド材料は急冷され、その微細構造をアモルファス状態またはリセット状態に凍結させ得る。メモリセル２０５は、そのリセット状態にあるとき、図２ｂのダイアグラム２００ｂの曲線２９１上の点Ａで表されるように、高閾値及び高抵抗率（例えば、相対的に低い導電率）を有する。
デジタル情報を記憶するためにプログラムされる場合、メモリセルは、通常、振幅がその閾値を超えている単独のプログラミングパルスでバイアスをかけられる。プログラミングパルスは、記憶要素２３２でのカルコゲニド材料の溶融（または完全溶融）を誘発するには十分ではない。比較的に低速でプログラミング電圧を除去することによって、記憶材料での核形成及び結晶成長が可能になり、したがって記憶材料は、低閾値及び低抵抗率（例えば、比較的に高い導電率）によって特徴付けられる結晶質の微細相に変化し得る。この状況は、図２ｂのダイアグラム２００ｂの線２９１上の点Ｃによって示される。
アナログ情報ストレージを得るために、いくつかの実施形態によれば、より低い振幅及び／またはより小さい持続時間のプログラミングパルスのシーケンスが、それが上述のようにリセット状態（例えば、それは曲線２９１上の点Ａにある）に前処理された後にメモリセル２０５に適用される。各プログラミングパルスは、部分的なプログラミングしか生じさせない（例えば、拘束力がない上述の理論的な解釈に留まれば、核形成及び／または成長の速度の低減は、プログラミングパルスのシーケンスのそれぞれ１つによって誘発され得る）。したがって、メモリセル２０５の状態は、パルス数の増加に伴い、曲線２９１上で点Ａから点Ｃに変化する。メモリセル２０５は、中間状態（例えば、曲線２９１上の点Ｂによって表される）であるとき、対応するリセット（点Ａ）値及びセット（点Ｃ）値に対して中間閾値電圧及び／または中間抵抗率／導電率を有する。縦の破線間の領域Ｒは、プログラミングパルスに対する、メモリセルの大部分のプログラミング感度の範囲を表す。
特定の技術を用いて、例えば所与の組成及び所与の厚さのカルコゲニド材料を含む記憶要素２３２を用いて形成されたメモリセル２０５は、技術に厳密に関連するプログラミング感度を有する。例えば、図２ｂの曲線２９１は、開始（リセット）状態Ａを大幅に修正するためには少なくとも約１０のプログラミングパルスが必要となり、最終（セット）状態Ｃへの完全な遷移が、別の約４０パルスの後に発生する―つまり、プログラミングが、合計で約５０プログラミングパルスの後に基本的に飽和する―ＶＴパルス特性を示している。上述のパルス数、例えばリセット状態Ａからセット状態Ｃへ閾値電圧を修正するための約１０～５０は、一例に過ぎない。リセット－セット遷移を開始／完了するための実際のパルス数は、メモリセル構造（例えば、記憶要素２３２の組成、様々な要素の実際の寸法、及び他のセルパラメータ）、及びパルス自体（例えば、パルス振幅）の両方に関する多くの要因に依存する。いくつかの実施形態では、遷移範囲Ｒの位置及び幅は、そのような構造上の及び／または電気的なパラメータの１つまたは複数に作用して調整され得る。
いくつかの実施形態では、プログラミングパルスは、ヘブ学習アルゴリズムなどの学習段階の一部であり得る。図２ｂに示される例では、メモリセルは、約１０パルスと約５０パルスの間の範囲Ｒに限定された感度を有する。この範囲Ｒ外では、メモリセルは、（イベント数が少なすぎ、メモリセル２０５がリセット状態Ａに留まる、またはイベント数が多すぎ、メモリセル２０５がセット状態Ｃに飽和するのどちらかの意味で、）プログラミング刺激に本質的に鈍感である。原則的に可能であるように、異なる学習範囲（例えば、異なるプログラム感度）にケースバイケースで技術を適応させるよりむしろ、アナログストレージ用のデバイスの感度範囲を拡張する方法が、ここに説明されている。
ここで図２ｃを参照すると、曲線２９２、２９３、及び２９４は、メモリセル２０５が、それぞれリセット状態Ａ（曲線２９２）にあるとき、セット状態Ｃ（曲線２９４）にあるとき、及び中間状態Ｂ（曲線２９３）にあるときのメモリセル２０５の電流－電圧（Ｉ－Ｖ）特性を表す。（例えば、ディジットライン２１５及びワードライン２１０にわたって）メモリセル２０５に印加される電圧は、横Ｘ軸上に表され、それぞれの状態でセルを通って流れる測定電流は、対数スケールで縦Ｙ軸上に表される。これらのＩ－Ｖ特性は、セルがそれぞれの状態にあるときのセルの閾値電圧以下の印加電圧に限定される。したがって、印加電圧がＡ（リセット）、Ｃ（セット）、またはＢ（中間）に達すると、メモリセル２０５は閾値を設定し（ｔｈｒｅｓｈｏｌｄｓ）、Ｉ－Ｖ特性の後続の分岐は示されない。
メモリセル２０５の状態を読み取るために、読み取り電圧Ｖ＿ｒｅａｄはメモリセル２０５のディジットライン２１５及びワードライン２１０にわたって印加される。読み取り電圧Ｖ＿ｒｅａｄはサブスレッショルド電圧であるため、セルはその状態がどちらであれ、閾値を設定しない。言い換えると、読み取り操作は非破壊的な操作であり、メモリセルの状態が決定された後にメモリセルをプログラムし直すことは必要ではない。アドレス指定されたメモリセル２０５を通る電流は、例えば図１の検知構成要素１２５で測定される。いくつかの電流読み取り方式が可能であり、それらのいずれも使用され得る。いくつかの例では、メモリセルを流れる電流は、例えば１つまたは複数の基準電流と比較され得る。さらに、セル電流は、（リセット状態Ａに対応する）最小値Ｉ＿ｒｅｓｅｔから、（セット状態Ｃに対応する）最大値Ｉ＿ｓｅｔに変化し得る電流Ｉ＿Ｉｎｔの形で、メモリセルにプログラムされ、メモリセルから取り出される（所望の粒度のレベルの）アナログ情報を表すデジタル信号に変換され得る。
メモリアレイ２００のメモリセル２０５は、導電性のワードライン材料、下部電極材料、セレクタ要素材料、中央電極材料、カルコゲニドベースの材料などのカルコゲニドベースの記憶材料、及び上部電極材料を付着させることによって形成され得る。例えば、フォトリソグラフィ技法を使用して、第１の方向でラインをパターン化すること。製作は、ライン間のトレンチを充填し、平坦化し、導電性のビットライン材料を堆積させることによって続行し得る。それぞれがメモリセル２０５を含むピラーを形成するように、第１の方向に垂直に第２の方向でラインをパターン化することが処理を完了させ得る。例示的な制作技術を曖昧にしないために、詳細な処理の詳細は省略されている。複数のデッキを形成する場合、上述の処理ステップは、３Ｄ構造を形成するために繰り返され得る。
セル操作は、いくつかの実施形態では、処理パラメータに基づいている。例えば、セットＣ閾値電圧及びリセットＡ閾値電圧は、記憶要素材料２３２の厚さ及び組成に依存する場合がある。セット状態、リセット状態、及び中間状態での読み取り電流（それぞれＩ＿ｓｅｔ、Ｉ＿ｒｅｓｅｔ、及びＩ＿Ｉｎｔ）、及びプログラム感度範囲Ｒはまた、処理パラメータに基づいてよい。メモリセル２０５に結合され、メモリセルから読み取られたアナログ情報に基づいて出力を提供するように構成された読み取り回路は、例えばＣＭＯＳ技術によってなど、標準的な技術によって形成され得る。
図２ａ、図２ｂ、及び図２ｃを参照して上述された態様に類似した態様はまた、それらが図３～図５を参照して説明されるときに他の実施形態にも当てはまる。
図３ａは、本開示の実施形態による、メモリデバイスを使用したアナログストレージをサポートする三次元メモリアレイの一例を示し、図３ｂは、図３ａのメモリセルの電気量の図を示す。より具体的には、図３ａは、アナログストレージをサポートするメモリアレイ３００ａの一部を示している。メモリアレイ３００ａは、図１を参照して説明されたメモリアレイ１０２の部分の一例であり得る。図３ａの図面は、ディジットラインの方向に沿ってメモリアレイ３００ａの断面を示し、図２ａのメモリアレイ２００に類似している。しかしながら、メモリアレイ３００ａは、それぞれが２Ｄメモリアレイを含む２つの重なり合うデッキを備えた３Ｄメモリアレイである。上部デッキは、下部デッキとディジットライン３１５を共有する。いくつかの実施形態では、より多くのデッキ（図示せず）が存在し得る。
図３ａの断面では、ディジットライン（ＤＬ）３１５は、図面の平面で左から右に通り、一方、ワードライン３１０はページの中に入る。ディジットライン３１５及びワードライン３１０は、図１及び／または図２ａを参照した、ディジットライン１１５及び／または２１５ならびにワードライン１１０及び／または２１０の例であり得る。３つの下部ワードライン３１０ｂ（ＷＬ＿Ｂ１、ＷＬ＿Ｂ２、及びＷＬ＿ＢＭ）、ならびに３つの上部ワードライン３１０ｔ（ＷＬ＿Ｔ１、ＷＬ＿Ｔ２、及びＷＬ＿ＴＭ）が示されているが、いくつかの実施形態では、より多くのワードラインが存在し得る。
図１のメモリセル１０５及び／または図２ａのメモリセル２０５の例であり得るメモリセル３０５ｂ及び３０５ｔは、ワードライン３１０及びディジットライン（複数可）３１５の交差に配置され、図２ａを参照して説明されるセル２０５と同様に、それらはそれぞれ、下部電極（ＢＥ）３２１、選択要素（ＳＤ）３３１、中央電極（ＭＥ）３２２、記憶要素（ＭＤ）３３２、及び上部電極（ＴＥ）３２３を含み得る。
下部デッキのセル３０５ｂでは、下部電極（ＢＥｂ）３２１ｂは、セレクタ要素（ＳＤｂ）３３１ｂとワードライン（ＷＬ＿Ｂｘ）３１０ｂとの間にあり、中央電極（ＭＥｂ）３２２ｂは、セレクタ要素（ＳＤｂ）３３１ｂと記憶要素（ＰＭｂ）３３２ｂとの間にあり、上部電極（ＴＥｂ）３２３ｂは、記憶要素またはメモリ要素（ＰＭｂ）３３２ｂとディジットライン（ＤＬ）３１５との間にある。上部デッキのセル３０５ｔでは、下部電極（ＢＥｔ）３２１ｔは、セレクタ要素（ＳＤｔ）３３１ｔとディジットライン（ＤＬ）３１５との間にあり、中央電極（ＭＥｔ）３２２ｔは、セレクタ要素（ＳＤｔ）３３１ｔと記憶要素（ＰＭｔ）３３２ｔとの間にあり、上部電極（Ｔｅｔ）３２３ｔは、記憶要素またはメモリ要素（ＰＭｔ）３３２ｔとワードライン（ＷＬ＿Ｔｘ）３１０ｔとの間にある。他の実施形態では、セレクタ要素と記憶要素の相対位置を交換し得る。
メモリアレイ３００ａ及びその中のメモリセル３０５は、図１、図２ａ～図２ｃを参照して説明されるアレイ１０２及び２００、ならびにメモリセル１０５及び２０５と同様に操作される。簡潔にするために、ここでは説明を繰り返さない。上述の態様及び概念は、ここに説明される実施形態に準用することを理解される。
図３ｂは、（対数スケールで、横Ｘ軸の）プログラミングパルスの関数として、アナログストレージの拡張された範囲に使用される図３ａのメモリセル３０５ｂ及び３０５ｔの、（縦のＹ軸の）閾値電圧、または（左側の第２の縦下向きＹ軸の）読み取り電流を表す曲線３９１ｂ及び３９１ｔのダイアグラム３００ｂを示している。メモリセル２０５の場合と同様に、及び図２ｂを参照して説明されるように、前処理パルスはメモリセル３０５ｂ及び３０５ｔに適用されて、それらのそれぞれをそれぞれのＡｂリセット状態及びＡｔリセット状態にリセットし得る。いくつかの実施形態では、前処理リセットパルスは、記憶材料を溶融温度を超えて加熱し、次にそれを非結晶相に焼き入れるほど十分な振幅であり得る。セル３０５ｂ及び３０５ｔのリセット状態Ａｂ及びＡｔは、それぞれの高閾値電圧及び高抵抗率／低導電率の値により特徴付けられる場合がある。リセット閾値電圧値及び抵抗率／導電率値は、セル３０５ｂ及び３０５ｔについて互いとは異なる場合がある。上述のように、いくつかの実施形態では、２つのメモリセルは、異なるデッキにある場合がある。したがって、検知構成要素は、異なるデッキのメモリセルに記憶されたアナログ情報を読み取るための異なる回路を有し得、読み取り回路は、例えば、予想される各定量的電流値について最適化される。
アナログ情報プログラミングは、メモリセルに（例えば、メモリセル３０５ｂ及び３０５ｔの１つまたは複数に）適用されるプログラミングパルスのシーケンスを使用して行い得る。いくつかのアプリケーションでは、パルスの同じシーケンスが、例えばヘブ学習段階の間に、異なるプログラミング感度を有するメモリセル３０５ｂ及び３０５ｔに適用される。各プログラミングパルスは、メモリセルの部分的なプログラミングを生じさせる。受信したプログラミングパルス数に基づいて、メモリセル３０５ｂ及び３０５ｔの状態は、曲線３９１ｂまたは３９１ｔ上の（初期のリセット状態に対応する）点ＡｂまたはＡｔから（セル３０５ｂ及び３０５ｔのそれぞれのセット状態に対応する）点ＣｂまたはＣｔに向かって変化する。中間状態（例えば、曲線３９１ｂ及び３９１ｔ上の点Ｂｂ及びＢｔで表される）にあるとき、メモリセル３０５ｂ及び３０５ｔは、対応するリセット（点Ａｂ及びＡｔ）値及びセット（点Ｃｂ及びＣｔ）値に対して、それぞれの中間閾値電圧及び／または中間抵抗率／伝導率を有する。
セル３０５ｂ及び３０５ｔのそれぞれのプログラミング感度のため、それぞれのリセット状態からセット状態への遷移は、異なる数のパルスで発生する。遷移はまた、異なる範囲Ｒｂ及びＲｔにまたがる（例えば、図３ｂに示される例では、縦の破線の間の領域は、プログラミングパルスに対するメモリセルの大部分のプログラミング感度、例えばメモリセル３０５ｂの場合、約１０～約５０パルス、及びメモリセル３０５ｔの場合、約５０～約１００パルスの範囲を表す）。遷移範囲Ｒｂ及びＲｔにおける実際のパルス数（例えば、リセット状態からセット状態への遷移を開始／完了するための閾値電圧のパルス数）は、いくつかの要因に依存する場合がある。いくつかの実施形態では、２つの範囲が隣接している、または部分的に重なり合っていることを確実にするために、構造上の及び／または電気的なパラメータの１つまたは複数の作用する各範囲の位置及び幅を調整することが可能である。いくつかの実施形態では、メモリセル３０５ｂは、メモリセル３０５ｔが遷移を開始する同じパルス数で設定される（または実質的に設定される）。多くの場合、遷移は、図３ｂに大まかに示されるように、プログラミングパルス数に対する対数依存性に従って起こるが、他の例では異なる依存性が観察される場合がある。
それぞれのメモリセル、例えば、メモリセル３０５ｂ及びメモリセル３０５ｔの読み取り操作を実施し得る。読み取り操作は、アナログ情報を読み取ることを含み得る。場合によっては、アナログ情報を読み取ることは、マルチデッキメモリアレイの異なるデッキでそれぞれのメモリセルに結合されたそれぞれのアクセスラインにバイアスをかけることを含む、複数のメモリセルにアクセスすることを含み得る。さらにまたは代わりに、読み取ることはそれぞれのアクセスラインにバイアスをかけることに少なくとも部分的に基づいて、それぞれのメモリセルに結合された１つまたは複数のそれぞれのアクセスラインで生成された１つまたは複数の信号を検出すること、及び１つまたは複数の信号を検出することに少なくとも部分的に基づいて、それぞれのメモリセルによって記憶されたアナログ値を決定することを含み得る。いくつかの実施形態では、読み取ることは、例えば、簡潔にするためにここでは繰り返さない図２ｃの説明を参照して説明されるように、それぞれのメモリセルに結合された少なくとも１つのそれぞれのアクセスラインに関連するサブスレッショルド電流を検出することを含み得る。
いくつかの実施形態によれば、下部デッキ及び上部デッキのメモリセル３０５ｂ及び３０５ｔは、それぞれのプログラミング感度で互いと異なる。言い換えると、下部デッキのメモリセル３０５ｂは、第１のプログラミング感度、例えば、メモリセル３０５ｂの閾値電圧及び／または抵抗率及び／または導電率が、中間閾値電圧／抵抗率／導電率の値を通して対応するリセット値からセット値に変化するプログラミングパルス数の範囲Ｒｂを有する。上部デッキのメモリセル３０５ｔは、第２のプログラミング感度を有する。例えば、メモリセル３０５ｂの閾値電圧及び／または抵抗率及び／または導電率は、下部デッキのメモリセル３０５ｂの第１の範囲Ｒｂとは異なる、プログラミングパルス数の第２の範囲Ｒｔ内の中間閾値電圧／抵抗率／導電率の値を通して、対応するリセット値からセット値に変化する。
いくつかの実施形態では、下部デッキの第１のメモリセル３０５ｂの第１の記憶要素３３２ｂは、上部デッキの第２のメモリセル３０５ｔの記憶要素３３２ｔ（例えば、第２の記憶要素３３２ｔ）の第２の記憶材料とは異なる第１の記憶材料を含む。いくつかの例では、（それぞれ、第１の３０５ｂ及び第２の３０５ｔのメモリセルの）第１の及び第２の記憶要素３３２ｂ及び３３２ｔは、異なる組成を有する第１のカルコゲニドベースの記憶材料及び第２のカルコゲニドベースの記憶材料を含み得る。いくつかの実施形態では、記憶要素３３２ｂ及び３３２ｔの記憶材料の組成は、材料を構成する１つまたは複数の元素において、及び／または材料中の元素の相対的なパーセンテージにおいて異なる場合がある。いくつかの非限定的な例を挙げるだけで、記憶要素３３２ｂ及び３３２ｔの一方はＧｅＴｅを含み得、他方はＩｎＴｅを含み得る。異なるデッキにセルの記憶材料を形成する際には、とりわけＳｂＴｅ、ＩｎＳｂ、ＡｓＴｅなど、他の材料を使用し得る。他の例では、Ｇｅ－Ｓｂ－ＴＥ、つまり、Ｇｅ、Ｓｂ、及び／またはＴｅの異なる原子百分率組成を含む合金（ＧＳＴとしても知られる）は、マルチデッキアレイの異なるデッキで記憶要素の異なるプログラミング感度を生じさせ得る。さらにまたは代わりに、同じまたは類似したカルコゲニド記憶材料の異なるドーピングレベルは、マルチデッキメモリアレイの異なるデッキの第１のメモリセルで記憶材料として３％のＩｎドープＧＳＴ合金、及び第２のメモリセルで記憶材料として９％のＩｎドープＧＳＴ合金を使用する等、異なるプログラミング感度を生じさせる場合がある。
いくつかの実施形態では、メモリセル３０５ｂ及び３０５ｔは、他の追加の態様または代替の態様で互いに異なる場合がある。例えば、メモリ要素３３２ｂ及び３３２ｔは、いくつかの実施形態では、異なるそれぞれの厚さを有し得る（図３ａには示さず）。厚さの差は、例えば、プログラミング感度範囲Ｒ１及びＲ２の重なり合いを最適化するために上述の組成の差と組み合わされる場合もあれば、それが図５ａ及び図５ｂを参照してより詳細に説明されるように、厚さの差は単独のまたは少なくとも主要な差である場合もある。
メモリセル３０５の複数のデッキは、図２ａのセル２０５を参照して上述された技術に類似した技術に従って、互いの上部に形成され得る。異なる処理パラメータは、異なるデッキのメモリセルについて選択され得る。例えば、下部デッキのセル３０５ｂの記憶要素３３２ｂは、上部デッキのメモリセル３０５ｔの記憶要素３３２ｔとは異なる組成及び／または厚さのカルコゲニド含有材料を含み得るため、それぞれのプログラミング感度で異なるメモリセル３０５ｂ及び３０５ｔを生じさせ得る。メモリアレイ製造プロセスが、異なる材料組成（及び／または材料厚さ）の記憶材料の形成に容易に対応することに留意されたい。実際に、各デッキでの記憶材料の形成は、他の処理ステップとは、特にマルチデッキアレイの異なるデッキでの記憶材料形成のためのステップとは無関係であるため、それは、所望のように調整され得る。
メモリセル３０５ｂ及び３０５ｔに結合された読み取り回路がまた形成され得、読み取り回路は、それぞれのメモリセルを読み取り、それぞれのメモリセルから読み取られたそれぞれのアナログ情報の組み合わせに基づいて出力を提供するように構成される。読み取り回路は、例えばＣＭＯＳ技術など、標準的な製作技法の１つに従って形成され得る。例えばそれぞれのプログラミング感度を有するメモリセルなど、異なるデッキのメモリセルは、その中でプログラムされたアナログ情報を読み取るための読み取り段階の間にアクセスされ得る。例えば、下部デッキのメモリセル３０５ｂと上部デッキのメモリセル３０５ｔの両方などのメモリセルは、図２ｃを参照して説明したものに類似した電流－電圧（Ｉ－Ｖ）特性を有し、ここで再び報告されない。セット状態、リセット状態、及び中間状態で記憶されたアナログ情報は、例えば、対応するサブスレッショルド電流（それぞれ、Ｉ＿ｓｅｔ、Ｉ＿ｒｅｓｅｔ、及びＩ＿ｉｎｔ）を測定することによって非破壊的な方法で検知回路によって読み取られ得る。
読み取り回路は、例えばメモリセル３０５ｂ及び対応するメモリセル３０５ｔからなど、アナログストレージユニットのそれぞれのセルから読み取られたアナログ情報を組み合わせて、組み合わせに基づいて出力を提供するように構成される。例えば、アナログデジタル（Ａ２Ｄ）変換器は、アナログ読み取り電流（Ｉ＿ｓｅｔ、Ｉ＿ｉｎｔ、Ｉ＿ｒｅｓｅｔ）を、メモリセルごとの所望の精度で（例えば、４ビットエンコードで）デジタル形式に変換し得る。出力は、（示されている例では）２つのアナログ情報の組み合わせに基づいて提供され得るが、いくつかの実施形態では、例えば、アナログストレージユニットの各メモリセルに対応する４ビットの組み合わせなど、異なる組成のセルを有する３つ以上のデッキが提供され得る。総プログラミング感度範囲は、それがＲｂ及びＲｔにまたがると大きく増加する（プログラミングパルス数に対する対数感度があることに留意されたい）。
異なるプログラミング感度を有するメモリセルを含むアナログストレージユニットは、アナログストレージユニット内のメモリセル３０５ｂ及び３０５ｔにアクセスし、１つまたは複数のプログラミングパルスを適用することによって、例えばヘブトレーニングなど、学習段階の間にトレーニングされ得る。同じプログラミングパルスは、アナログストレージユニットのメモリセルに適用され得る。各メモリセルは異なるプログラミング感度を有するので、それぞれのメモリセルにアナログ情報を記憶することは、メモリセルに１つまたは複数のプログラミングパルスを適用することに応えて、他のそれぞれのメモリセルの他のそれぞれの状態変化速度とは異なるそれぞれの速度で、それぞれのメモリセルの状態を変化させることを含む。言い換えると、アナログストレージユニット内の異なるメモリセルは、それぞれのプログラミング感度に基づいて異なる状態にプログラムされる。
図４ａは、本開示の実施形態による、メモリデバイスを使用したアナログストレージをサポートする三次元メモリアレイの一例を示し、図４ｂは、図４ａのメモリセルの電気量の図を示す。より具体的には、図４ａは、アナログストレージをサポートするメモリアレイ４００ａの一部を示している。メモリアレイ４００ａは、図１を参照して説明されたメモリアレイ１０２の部分の一例であり得る。図４ａの図面は、ディジットラインの方向に沿ってメモリアレイ４００ａの断面を示し、図２ａ及び図３ａのメモリアレイ２００及び３００ａに類似している。メモリアレイ４００ａは、メモリアレイ３００ａと共通するいくつかの態様を有するため、メモリアレイ４００ａは、非常に簡潔に、及びすべての対応する態様における上記説明を参照して説明される。
図４ａの断面では、ディジットライン（ＤＬ）４１５は、図面の平面で左から右に通り、一方、ワードライン４１０はページの中に入る。ディジットライン４１５及びワードライン４１０は、図１及び／または図２ａを参照した、ディジットライン１１５及び／または２１５ならびにワードライン１１０及び／または２１０の例であり得る。３つの下部ワードライン４１０ｂ（ＷＬ＿Ｂ１、ＷＬ＿Ｂ２、及びＷＬ＿ＢＭ）、ならびに３つの上部ワードライン４１０ｔ（ＷＬ＿Ｔ１、ＷＬ＿Ｔ２、及びＷＬ＿ＴＭ）が示されているが、いくつかの実施形態では、より多くのワードラインが存在し得る。
図１のメモリセル１０５の、及び／または図２ａのメモリセル２０５の例であり得るメモリセル４０５ｂ及び４０５ｔは、ワードライン４１０及びディジットライン（複数可）４１５の交差に配置され、図２ａ及び図３ａを参照して説明されるセル２０５及び３０５と同様に、それらはそれぞれ、下部電極（ＢＥ）４２１、選択要素（ＳＤ）４３１、中央電極（ＭＥ）４２２、記憶要素（ＭＤ）４３２、及び上部電極（ＴＥ）４２３を含み得る。各ラベルで、文字ｂは、下部デッキの要素／構成要素を指し、文字ｔは、上部デッキの要素／構成要素を識別する。メモリアレイ４００ａとメモリアレイ３００ａの主な違いは、下部アレイ上のメモリセル４０５ｂの記憶要素４３２ｂが、上部アレイ上のメモリセル４０５ｔの記憶要素４３２ｔの記憶材料の第２の厚さＴｈ＿１とは異なる第１の厚さＴｈ＿０を有する記憶材料を含むことである。いくつかの実施形態では、Ｔｈ＿０は、例えば約４０ｎｍなど２０～６０ｎｍの範囲内にあってよく、Ｔｈ＿１は、例えば約５０ｎｍなど２５～８０ｎｍの範囲内にあってよく、対応する厚さは、例えば約１０ｎｍなど５～４０ｎｍの範囲で増加する。いくつかの実施形態では、著しく異なるプログラミング感度を有するメモリセルは、数％の記憶材料の厚さの増加により得られ得る。いくつかの実施形態では、記憶要素４３２ｂ及び４３２ｔの記憶材料は、同じ材料であり得る。
実際、記憶材料が同じ材料であっても、記憶材料の厚さの変動により、プログラミング感度の差が生じる可能性があることが分かった。相応して、いくつかの実施形態によれば、アナログストレージユニットは、例えば３Ｄメモリアレイ４００ａの異なるデッキのセル４０５ｂ及び４０５ｔなど、複数のメモリセルを含み得、それぞれのプログラミング感度は、ユニット内の他のメモリセルのそれぞれのプログラミング感度とは異なる。例えば、図６を参照してより詳細に説明されるように、読み取り回路は、それぞれのメモリセルでプログラムされたそれぞれのアナログ情報を読み取り、それぞれのメモリセルから読み取られたそれぞれのアナログ情報の組み合わせに基づいて出力を提供するように構成され得る。メモリセルは、それぞれ、第１の厚さを有する記憶材料を含む第１の記憶要素、及び第１の厚さとは異なる第２の厚さを有する記憶材料を含む第２の記憶要素を有し得る。
図４ｂは、（対数スケールで、横Ｘ軸の）プログラミングパルスの関数として、アナログストレージの拡張された範囲に使用される図４ａのメモリセル４０５ｂ及び４０５ｔの、（縦のＹ軸の）閾値電圧、または（左側の第２の縦下向きＹ軸の）読み取り電流を表す曲線４９１ｂ及び４９１ｔのダイアグラム４００ｂを示している。メモリセル３０５ｂ及び３０５ｔの場合と同様に、ならびに図３ｂを参照して説明されるように、前処理パルスはメモリセル４０５ｂ及び４０５ｔに適用されて、それらのそれぞれをそれぞれのＡｂリセット状態及びＡｔリセット状態にリセットし得る。いくつかの実施形態では、前処理リセットパルスは、記憶材料を溶融温度を超えて加熱し、次にそれを非結晶相に焼き入れるほど十分な振幅であり得る。
図４ｂでは、セル４０５ｂ及び４０５ｔのリセット状態Ａｂ及びＡｔは、それぞれの高閾値電圧及び高抵抗率／低導電率の値により特徴付けられる場合がある。示されるように、リセット閾値電圧値及び抵抗／コンダクタンス値は、それぞれの記憶要素の記憶材料のそれぞれの厚さＴｈ＿０及びＴｈ＿１の差に基づいて、セル４０５ｂ及び４０５ｔについて互いとは異なる場合がある。同様に、メモリセル４０５ｂ及び４０５ｔは、それぞれの厚さＴｈ＿０及びＴｈ＿１の差に基づいて、それぞれのセット状態（例えば、それぞれＣｂ及びＣｔ）にあるときに異なる閾値電圧を有し得る。さらに、セル４０５ｂ及び４０５ｔのプログラミング感度は、異なる場合がある。例えば、メモリセルがリセット状態からセット状態に遷移するそれぞれの範囲Ｒｂ及びＲｔは、図４ｂに示されるように異なる場合がある。適切な厚さ（例えば、Ｔｈ＿０及びＴｈ＿１）の異なるデッキにそれぞれの記憶材料を形成することによって、範囲Ｒｂ及びＲｔが、例えば、それらが互いに対して本質的に隣接するなど、完全に重なり合わない、及び／または離間されないようにプログラミング感度を調整することが可能である。例えば、いくつかの実施形態では、メモリセル４０５ｂは、メモリセル４０５ｔがリセット状態からセット状態への遷移を開始するのと同じパルス数で設定される（または実質的に設定される）。いくつかの実施形態では、３つ以上のメモリセルが同じアナログストレージユニットに設けられ得、例えば、それぞれが、異なる厚さの記憶材料を含む記憶要素を有するメモリセルの４、８、またはそれ以上のデッキを提供する。
いくつかの実施形態では、プログラミング感度の差が、例えば、同じ記憶材料を有し、同じ厚さを有する記憶要素を有する、図３ａ及び図４ａに示されるものに類似した３Ｄクロスポイントメモリアレイなどの３Ｄメモリアレイの異なるデッキのメモリセル、つまり異なるパリティのデッキのメモリセル、例えば、第１のデッキのメモリセル及び第１のデッキに隣接する第２のデッキのメモリセルなどで得られ得ることがさらに分かった。再び図３ａの図面を参照し、例えば、それぞれの記憶要素３３２ｂ及び３３２ｔの記憶材料が同じ材料であり、同じ厚さを有する場合に、（下部デッキの）メモリセル３０５ｂ及び（下部デッキに隣接する、または例えば異なるパリティを有する、３Ｄアレイで下部デッキにすぐ続く）メモリセル３０５ｔを検討する。いかなる理論にも拘束されることなく、異なる熱プロファイルが、対応するワードラインとビットラインとの間のプログラミングパルスの適用中に、メモリセル３０５ｂ及び３０５ｔで、及び特にそれぞれの記憶要素３３２ｂ及び３３２ｔで、確立され得る。例えば、メモリセル３０５ｂ及び３０５ｔのプログラミング応答は、同じプログラミングパルスの下では異なる場合があり、例えば同じ電圧差は、下部ワードラインＷＬ＿Ｂ１ ３１０と共有ディジットラインＤＬ ３１５との間に適用され、上部ワードラインＷＬ＿Ｔ１ ３１０と共有ディジットラインＤＬ ３１５の間に適用される。
別の言い方をすれば、プログラミングパルス中、正のプログラミングパルスが適用されると（例えば、ワードラインに印加される電圧に対して、より高い電圧がディジットラインに印加される）、プログラミング電流は、ディジットライン（例えば、図３ａのＤＬ ３１５）からワードライン（例えば、下部デッキのセル３０５ｂの１つのＷＬ＿Ｂｘ、または上部デッキのセル３０５ｔの１つのＷＬ＿Ｔｘ）へ、メモリセルを通って流れる場合がある。図３ａに示されるように、電流は、電流の方向に対して異なる内部構造の向きを有するそれぞれのセル３０５ｂ及び３０５ｔを通って流れる。さらに、記憶要素３３２ｂは、下部セル３０５ｂにおいてワードラインＷＬ＿Ｂｘ ３１０ｂに対してよりもディジットラインＤＬ ３１５に対してより近く、一方、記憶要素３３２ｔは、上部メモリセル３０５ｔにおいてディジットラインＤＬ ３１５よりもワードラインＷＬ＿Ｔｘ ３１０ｔにより近い。おそらくこれらの差に基づいて、核形成及び結晶成長の速度は、下部３０５ｂメモリセル及び上部３０５ｔメモリセルで異なり、異なるプログラミング感度を生じさせる場合がある（例えば、リセットＡｂ及びＡｔ状態からセットＣｂ及びＣｔ状態へ遷移するための異なる範囲Ｒｂ及びＲｔ）。
したがって、それぞれのメモリセルが、他のメモリセル（それぞれ３０５ｔ及び３０５ｂ）のそれぞれのプログラミング感度（Ｒｔ及びＲｂ）とは異なるそれぞれのプログラミング感度（Ｒｂ及びＲｔ）を有する、複数のメモリセル（３０５ｂ及び３０５ｔ）を含むデバイスまたはアナログストレージメモリユニットが提供される。メモリセル３０５ｂ及び３０５ｔは、マルチデッキメモリアレイ上の異なるデッキにあり得る。アナログストレージユニット内の第１のメモリセル３０５ｂは、第１のワードラインＷＬ＿Ｂｘ ３１０ｂと第１のディジットラインＤＬ ３１５との間の第１の中央電極３２２ｂ、第１のワードラインＷＬ＿Ｂｘ ３１０ｂと第１の中央電極３２２ｂとの間に第１の選択要素３３１ｂ、及び第１の中央電極３２２ｂと第１のディジットラインＤＬ ３１５との間に第１の記憶要素３３２ｂを有してよく、第１の記憶要素３３２ｂは、第１の厚さ及び第１の組成を有し、アナログストレージユニット内の第２のメモリセル３０５ｔは、第２のディジットラインＤＬ ３１５と第２のワードラインＷＬ＿Ｔｘ ３１０ｔとの間に第２の中央電極３３２ｔ、第２のディジットラインＤＬ ３１５と第２の中央電極３２２ｔとの間に第２の選択要素３３１ｔ、及び第２の中央電極３２２ｔと第２のワードラインＷＬ＿Ｔｘ ３１０ｔとの間に第２の記憶要素３２２ｔを有してよく、第２の記憶要素３３２ｔは、第１の厚さに等しい第２の厚さ、及び第１の組成に等しい第２の組成を有する。デバイスはまた、それぞれのメモリセルでプログラムされたそれぞれのアナログ情報を読み取り、それぞれのメモリセルから読み取られたそれぞれのアナログ情報の組み合わせに基づいて出力を提供するように構成された読み取り回路を含み得る。いくつかの例では、それぞれのアナログ情報を読み取ることは、例えばサブスレッショルド電圧バイアスの下での電流測定など、非破壊的な読み取りによって実施され得る。アナログ情報は、ヘブ学習段階の間にプログラミングパルスの同じシーケンスを適用して、メモリセル３０５ｂ及び３０５ｔでプログラムされた可能性がある。
図５ａは、本開示の実施形態による、メモリデバイスを使用したアナログストレージをサポートする三次元メモリアレイの一例を示し、図５ｂは、図５ａのメモリセルの電気量の図を示す。より具体的には、図５ａは、アナログストレージをサポートするメモリアレイ５００ａの一部を示している。メモリアレイ５００ａは、図１を参照して説明されたメモリアレイ１０２の部分の一例であり得る。図５ａの図面は、ディジットラインの方向に沿ってメモリアレイ５００ａの断面を示し、それぞれ図２ａ、図３ａ、及び図４ａのメモリアレイ２００、３００ａ、及び４００ａに類似している。メモリアレイ５００ａは、メモリアレイ３００ａ及び／または４００ａと共通するいくつかの態様を有するため、メモリアレイ５００ａは、非常に簡潔に、及びすべての対応する態様における上記説明を参照して説明される。４つのデッキ（デッキ０、デッキ１、デッキ２、及びデッキ３）が図５ａに示されているが、デッキの数はこの例に限定されない。
図５ａの断面では、ディジットライン５１５（例えば、デッキ１とデッキ２との間で共有される下部ディジットラインＤＬ＿Ｂ ５１５＿Ｂ、及びデッキ２とデッキ３との間で共有される上部ディジットラインＤＬ＿Ｔ ５１５＿Ｔ）は、図面の平面で左から右に通り、一方、ワードライン５１０（例えば、デッキ０の下部ワードラインＷＬ＿Ｂｘ ５１０＿Ｂｘ、デッキ１とデッキ２との間で共有される中央ワードラインＷＬ＿Ｍｘ ５１０＿Ｍｘ、及びデッキ３の上部ワードラインＷＬ＿Ｔｘ ５１０＿Ｔｘ）はページの中に入る。ディジットライン５１５及びワードライン５１０は、図１を参照した、ディジットライン１１５及びワードライン１１０の例であり得る。
メモリセル５０５＿０、５０５＿１、５０５＿２、及び５０５＿３は、図１のメモリセル１０５の例であり得る。それらはそれぞれのデッキでのワードライン５１０とディジットライン５１５の交差に配置される（ワードライン及び／またはディジットラインは、隣接するデッキによって共有され得る）。隣接するデッキはまた、異なるパリティのデッキと呼ぶことができるため、例えば、デッキ０及びデッキ１は、デッキ１及びデッキ２、またはデッキ２及びデッキ３のように、異なるパリティデッキである。同じパリティのデッキは、例えばデッキ０及びデッキ２またはデッキ１及びデッキ３であり得る。図２ａ、図３ａ、及び図４ａを参照して説明されるセル２０５、３０５、及び４０５と同様に、メモリセル５０５はそれぞれ、下部電極（ＢＥ）５２１、選択要素（ＳＤ）５３１、中央電極（ＭＥ）５２２、記憶要素（ＰＭ）５３２、及び上部電極（ＴＥ）５２３を含み得る。各ラベルで、文字接尾辞は、対応するデッキの要素／構成要素を指す（例えば、デッキ０の場合は＿０など）。
メモリアレイ５００ａでは、異なるデッキのメモリセル５０５は、異なるデッキのメモリセルの記憶要素の記憶材料の組成と同じ組成または異なる組成である場合がある、それぞれの組成を有する記憶材料を含む記憶要素によって特徴付けられ得る。さらにまたは代わりに、異なるデッキのメモリセル５０５は、異なるデッキのメモリセルの記憶要素の記憶材料の厚さと同じまたは異なる厚さである場合がある、それぞれの厚さ（Ｔｈ＿０、Ｔｈ＿１、Ｔｈ＿２、及びＴｈ＿３）を有する記憶材料を含む記憶要素によって特徴付けられ得る。言い換えると、異なるデッキのメモリセルは、同じ組成から形成され、同じまたは異なる厚さのそれぞれの記憶要素を有する場合もあれば、それらは同じまたは異なる組成から形成され、同じ厚さのそれぞれの記憶要素を有する場合もあれば、それらの任意の組み合わせを有する場合もある。異なるデッキのセルのプログラミング感度は、上述のように、異なるデッキパリティに起因する場合がある差も検討して、そのような組成及び／または厚さの差に基づいて区別され得る。異なるデッキのそれぞれのメモリセルでプログラムされた（したがって異なるプログラミング感度を有する）それぞれのアナログ情報を読み取ることによって、それぞれのアナログ情報の組み合わせに基づいて出力を提供することが可能である。
制限なしに、及び数例を挙げるだけで、一実施形態では、メモリアレイ５００ａの１つのデッキのメモリセル（例えば、メモリセル５０５＿１）は、異なるデッキのメモリセル（例えば、メモリセル５０５＿２など）と同じ組成及び厚さの記憶要素を有し得る。したがって、この例では、５３２＿１及び５３２＿２の組成は同じであり、厚さＴｈ＿１は厚さＴｈ＿２と同じである。同時に、１つのデッキのメモリセル（例えば、メモリセル５０５＿０）は、異なるデッキのメモリセル（例えば、メモリセル５０５＿１など）と同じ組成、及び異なる厚さの記憶要素を有し得る。したがって、この例で続けると、５３２＿０及び５３２＿１の組成は同じであり、一方、厚さＴｈ＿０は厚さＴｈ＿１及びＴｈ＿２未満である。さらに、デッキ３上のメモリセル５０５＿３は、メモリアレイ５００ａのすべての他のメモリセルの記憶要素の組成と同じ組成を有するが、それらのすべてとは異なる厚さＴｈ＿３を有する記憶要素を有し得、特にＴｈ＿３はＴｈ＿２、Ｔｈ＿１、及びＴｈ＿０よりも大きい場合がある。
上記実施形態の説明を考慮すると、メモリセル５０５＿０、５０５＿１、５０５＿２、及び５０５＿３は、図５ｂを参照して以下にさらに説明されるように、すべて異なるプログラミング感度を有し得る。実際のところ、メモリセル５０５＿０及び５０５＿１は、同じ材料及び異なる厚さ（Ｔｈ＿０＜Ｔｈ＿１）の記憶材料を含むため、それらは、少なくとも表示で、及び図４ａ及び図４ｂを参照して説明されるそれらの態様について異なる。同じ論法は、同じ材料及び異なる厚さ（Ｔｈ＿１＜Ｔｈ＿３及び／またはＴｈ＿２＜Ｔｈ＿３）の記憶要素を含む、メモリセル５０５＿１（及び／または５０５＿２）及び５０５＿３に適用され得る。さらに、メモリセル５０５＿１及び５０５＿２は、同じ材料及び厚さ（Ｔｈ＿１＝Ｔｈ＿２）の記憶要素を含むが、それらは、プログラミングパルス中、電流の流れの方向に関して相対的な向きで異なるため、それらは少なくとも表示で、及び図３ａ及び図３ｂを参照して説明されるそれらの態様について異なる。
結論として、及び図５ｂを参照して、デッキ０上のメモリセル５０５＿０は、閾値電圧が、中間状態Ｂ＿０を介してリセット状態Ａ＿０からセット状態Ｃ＿０に遷移するとき（例えば、図５ｂの約５プログラミングパルスから約１０プログラミングパルスに―曲線５９１＿０）、範囲Ｒ＿０でそれぞれのプログラミング感度を有し得る。デッキ１のメモリセル５０５＿１は、閾値電圧が、中間状態Ｂ＿１を介してリセット状態Ａ＿１からセット状態Ｃ＿１に遷移するとき（例えば、約５０プログラミングパルスから約１００プログラミングパルスに―曲線５９１＿１）、領域Ｒ＿１でそれぞれのプログラミング感度を有し得る。デッキ２のメモリセル５０５＿２は、閾値電圧が中間状態Ｂ＿２を介してリセット状態Ａ＿２からセット状態Ｃ＿２に遷移するとき（例えば、約１０プログラミングパルスから約５０プログラミングパルスに―曲線５９１＿２）、範囲Ｒ＿２でそれぞれのプログラミング感度を有し得、デッキ３のメモリセル５０５＿３は、閾値電圧が中間状態Ｂ＿３を介してリセット状態Ａ＿３からセット状態Ｃ＿３に遷移するとき（例えば、約１００プログラミングパルスから約５００プログラミングパルスに―図５ｂの曲線５９１＿３）、範囲Ｒ＿３でそれぞれのプログラミング感度を有し得る。プログラミング感度範囲Ｒ＿０～Ｒ＿３のそれぞれは、上述のように、適切な記憶材料の組成及び／または厚さ（Ｔｈ＿０～Ｔｈ＿３）を選択することによって、製作プロセス中にトリミングされ得る。いくつかの実施形態では、遷移範囲Ｒ＿０～Ｒ＿３の位置及び幅は、範囲が連続している、または部分的に重なり合っていることを確実にするために調整され得る。言い換えると、メモリセル５０５＿０は、メモリセル５０５＿２が遷移を開始するための同じパルス数で設定され得（または実質的に設定され得）、メモリセル５０５＿２は、メモリセル５０５＿１が遷移を開始するための同じ数のパルスで設定され得（または実質的に設定され得）、メモリ５０５＿１は、例えばメモリセル５０５＿３が遷移を開始するための同じパルス数で設定され得る（または実質的に設定され得る）。
メモリセル５０５＿０～５０５＿３は、同じアナログストレージユニットまたはデバイスの一部と見なされ得、いくつかの実施形態では、ハブ学習段階などの学習段階の間にプログラミングパルスの同じシーケンスでプログラムされ得る。アナログ情報は、例えば、サブスレッショルドバイアス条件下で電流を測定する等、非破壊的にメモリセル５０５＿０～５０５＿３のそれぞれから読み取られ得る。メモリセル５０５は、同時にまたは連続して読み取られ得る。出力は、アナログ情報読み取りの組み合わせに少なくとも部分的に基づいて提供され得る。例えば、各メモリセル５０５＿０～５０５＿３の測定されたサブスレッショルド電流は、所望の粒度でデジタル信号に変換され得、変換されたデジタル信号は組み合わされ得る。
図６は、本開示の様々な実施形態による、メモリデバイスを使用したアナログストレージをサポートする読み取り回路の一例を示す。メモリセル６０５、検知回路６２５、組み合わせ回路６５５、及び出力６３５が図６に示される。それらは、図１のメモリセル１０５、検知回路１２５、及び入出力１３５の例であり得る。メモリセル６０５ｂ及び６０５ｔは、下部３０５ｂまたは４０５ｂメモリセル及び上部３０５ｔまたは４０５ｔメモリセルの例であり得るか、いずれにせよ本明細書で説明される任意の実施形態による異なるプログラミング感度を有する（例えば、異なる組成及び／または厚さのそれぞれの記憶材料を含む、またはアナログストレージユニットデバイスのそれぞれのメモリセルの他の要素に対して異なって配置された記憶要素を有する）メモリセルの例であり得る。
検知回路６２５ｂ及び６２５ｔは、それぞれメモリセル６０５ｂ及び６０５ｔに結合されている。検知回路６２５は、メモリセル６０５に記憶されたアナログ情報を非破壊的に読み取るように構成される。いくつかの実施形態では、検知回路６２５は、ビットライン対ワードライン電圧がメモリセルの閾値電圧よりも低いときに、メモリセル６０５のサブスレッショルド電流、例えばそれぞれのセルを通って流れる電流を測定する。いくつかの実施形態では、検知回路６２５は、異なるときにメモリセル６０５ｂ及び６０５ｔに結合される唯一の回路であり得る。
組み合わせ回路６５５は、検知回路６２５ｂ及び６２５ｔによってメモリセル６０５ｂ及び６０５ｔから読み取られたそれぞれのアナログ情報を組み合わせ、出力６３５を提供し得る。いくつかの実施形態では、検知回路６２５は、それぞれのメモリセル６０５を流れるサブスレッショルド電流を表す値を２進数でエンコードし得るアナログデジタル（Ａ２Ｄ）変換器を含み得る。一例として、メモリセル６０５ｂ及び６０５ｔのそれぞれでプログラムされたアナログ情報の読み取りは、４ビットの文字列（または異なるＡ２Ｄ粒度の他の例では、異なる数のビット）の形で組み合わせ回路６５５に送信され得る。組み合わせ回路６５５は、次に２つの文字列を、全体としてアナログメモリユニットに記憶されるアナログ情報を表すビットのより長い文字列（例えば、８ビットの文字列）に結合し得る。言い換えると、読み取り回路６００は、それぞれのメモリセルでプログラムされたそれぞれのアナログ情報を読み取り、それぞれのメモリセルから読み取られたそれぞれのアナログ情報の組み合わせに基づいて出力を提供するように構成され得る。
アナログメモリユニットの読み取り操作は、複数のメモリセル６０５から重み（またはサブスレッショルド電流）を検出することによって、アナログメモリセル６０５に記憶されたアナログ値を検出するように構成され得る。アナログ値は、検出された重みの組み合わせである場合がある。
コントローラ（例えば、メモリコントローラ１４０）は、読み取り操作のためにアナログメモリユニット６０５を選択し得る。場合によっては、コントローラは、読み取り操作のためにアナログメモリユニット６０５の１つまたは複数のメモリセルを選択し得る。コントローラはまた、メモリセル６０５に関連する１つまたは複数のディジットライン及び／またはワードラインを識別または選択し得る。
コントローラは、メモリセル６０５に入力を提供し得る。入力は、例えば選択されたメモリセルに結合されたワードライン及びディジットラインになど、選択されたメモリセルに印加された読み取り電圧値を含み得る。場合によっては、ワードラインはすべて同じ読み取り電圧にバイアスをかけられ、ディジットラインはすべて同じ読み取り電圧にバイアスをかけられる。場合によっては、コントローラは、１つまたは複数のワードライン及び／またはディジットラインを、それぞれ、他のワードライン及び／またはディジットラインとは異なる電圧にバイアスをかけ得る。
コントローラは、メモリセル６０５と結合された１つまたは複数のディジットラインで生成された１つまたは複数の信号を検出し得る。信号は、メモリセル６０５と結合されたワードライン及びディジットラインに入力を適用することに基づいて生成され得る。信号は、電流信号（例えば、Ｉ＿ｓｅｔ、Ｉ＿ｒｅｓｅｔ、及びＩ＿ｉｎｔ）を含み得る。個々の信号または個々の重みは、メモリセル６０５と結合された各ディジットライン上で検出され得る。
コントローラは、メモリセルと結合されたディジットラインで生成された信号を検出することに基づいて、アナログメモリユニットに記憶されたアナログ値を決定し得る。コントローラは、信号または各ディジットラインの重みを結合して、合計の重みを生成し得る。アナログ値は、合計の重みに基づいてよい。
図７は、本開示の実施形態による、メモリデバイスを使用したアナログストレージをサポートするデバイスのブロック図を示す。ブロック図７００のメモリシステム７０１は、電子メモリ装置と呼ぶことができ、図１を参照して説明されたメモリコントローラ１４０、メモリセル１０５、及び検知構成要素１２５の例であり得るメモリコントローラ７４０、メモリセル７０５、及び検知構成要素７２５を含む。メモリシステム７０１はまた、組み合わせ構成要素７３５を含み得る。メモリシステム７０１の構成要素は、互いと電子通信し得、図１～図６を参照して説明された機能を実行し得る。いくつかの例では、検知構成要素７２５及び組み合わせ構成要素７３５は、メモリコントローラ７４０の構成要素であり得る。
メモリコントローラ７４０は、他の構成要素と組み合わせて、メモリシステム７０１全体で電圧を印加し、メモリセル７０５にデータを書き込み、メモリセル７０５からデータを読み取り、一般に、図１～図６に説明されるように、メモリシステム７０１を操作し得る。メモリコントローラ７４０は、バイアス構成要素７５０及びタイミング構成要素７５５を含み得る。メモリコントローラ７４０は、図１を参照して説明されるように、ワードライン１１０、ビットライン１１５、及び検知構成要素１２５の例であり得るワードライン７１０、ビットライン７１５、及び検知構成要素７２５と電子通信し得る。
メモリコントローラ７４０は、それらの様々なノードに電圧を印加することによってワードライン７１０またはビットライン７１５をアクティブ化するように構成され得る。例えば、バイアス構成要素７５０は、本明細書で説明されるように、メモリセル７０５を読み取るまたは書き込むためにワードライン７１０及び／またはビットライン７１５に電圧を印加するように構成され得る。いくつかの例では、メモリコントローラ７４０は、図１を参照して説明されるように、行デコーダ、列デコーダ、または両方を含み得る。これにより、メモリコントローラ７４０は、１つまたは複数のメモリセル７０５にアクセスできるようになる。さらに、バイアス構成要素７５０は、検知構成要素７２５の動作のための電圧電位を提供し、組み合わせ構成要素７３５を管理し得る。
いくつかの例では、メモリコントローラ７４０は、タイミング構成要素７５５を使用してその動作を実行し得る。例えば、タイミング構成要素７５５は、本明細書で説明される読み取り及び書き込みなどのメモリ機能を実行するための切り替え及び電圧印加のタイミングを含む、様々なワードライン及び／またはビットラインの選択のタイミングを制御し得る。いくつかの例では、タイミング構成要素７５５は、バイアス構成要素７５０の動作を制御し得る。
メモリセル７０５は、それぞれの記憶要素の中の記憶材料の組成及び／または厚さに基づいて異なるプログラミング感度を有し得る。例えば、図３ａ～図５ｂを参照して説明されるいくつかの例においてのように、１つのデッキに配置されたメモリセルは、第１のプログラミング感度を有し得、異なるデッキに配置されたメモリセルは、第１のプログラミング感度とは異なる第２のプログラミング感度を有し得る。異なるデッキのメモリセルは、本明細書で説明されるように、プログラミング感度が拡張されたアナログストレージユニットにおいてグループ化され得る。
プログラミング段階の間に、メモリコントローラは、プログラミングパルスのシーケンスを複数のメモリセル７０５に適用し、その中に記憶されたアナログ情報を修正し得る。例えば、ヘブ学習段階の間、コントローラは、ＷＬ７１０及びＢＬ７１５のバイアスを介してアナログストレージユニット内のメモリセル７０５にアクセスし得る。それぞれのメモリセルは、複数のメモリセル内の他のセルのそれぞれのプログラミング感度とは異なるそれぞれのプログラミング感度を有する。いくつかの例では、メモリセルは、マルチデッキメモリアレイの異なるデッキに配置され得る。コントローラは、複数のメモリセルに１つまたは複数のプログラミングパルスを適用し、１つまたは複数のプログラミングパルスを適用することに少なくとも部分的に基づいて、それぞれのメモリセルにそれぞれのアナログ情報を記憶し得る。１つまたは複数のプログラミングパルスを適用することに応えて、各メモリセルは、他のメモリセルの他の状態変化速度とは異なるそれぞれの速度で状態を変化させ、それぞれのアナログ情報ストレージを生じさせ得る。いくつかの実施形態では、アナログメモリストレージユニットのメモリセルに記憶されたアナログ情報の組み合わせはシナプス荷重を表す場合がある。
読み取り段階の間、検知構成要素７２５は、メモリセル７０５に記憶されたアナログ情報を（例えば、ディジットラインを介して）読み取り得る。いくつかの例では、検知構成要素７２５は、バイアス構成要素７５０によってそれぞれのアクセスラインにバイアスをかけることに少なくとも部分的に基づいて、それぞれのメモリセルに結合された１つまたは複数のそれぞれのアクセスラインで生成された１つまたは複数の信号を検出するように構成される。検知構成要素７２５はまた、１つまたは複数の信号を検出することに少なくとも部分的に基づいて、それぞれのメモリセルによって記憶されたアナログ値を決定するように構成され得る。場合によっては、検知構成要素７２５は、例えば、メモリセル７０５の閾値電圧未満である、ビットライン７１５とワードライン７１０との間の電圧差により、サブスレッショルド条件下でメモリセルがバイアスをかけられるときに、メモリセル７０５を通って流れる電流を測定する。検知構成要素７２５は、組み合わせ構成要素７３５にメモリセル７０５から読み取られたアナログ情報を提供するように構成される。いくつかの実施形態では、検知構成要素７２５は、検出された信号の（例えば、サブスレッショルド電流の）アナログデジタル（Ａ２Ｄ）エンコードを実施する。
組み合わせ構成要素７３５は、メモリセル７０５から検知構成要素７２５によって読み取られたアナログ情報を受信し、情報を組み合わせ、それぞれのアナログ情報の組み合わせに基づいて出力を提供するように構成される。メモリコントローラ７４０は、検知構成要素７２５及び組み合わせ構成要素７３５と協調し、メモリセル７０５から読み取られたそれぞれのアナログ情報の組み合わせに基づいて出力を提供し得る。いくつかの例では、出力はシナプス荷重を表す場合がある。
図８は、本開示の実施形態による、メモリデバイスを使用したアナログストレージをサポートするデバイスのブロック図を示す。
ブロック図８００で、デバイス８１５は、図１を参照して説明されたメモリコントローラ１４０などのコントローラによって実装または実行される。アナログストレージデバイス８１５は、バイアス構成要素８２０、タイミング構成要素８２５、入出力構成要素８３０、プログラミング構成要素８４０、読み取り構成要素８４５、及び組み合わせ構成要素８３５を含み得る。これらの構成要素のそれぞれは、（例えば、１つまたは複数のバスを介して）互いと直接的にまたは間接的に通信し得る。
入出力構成要素８３０は、図１の入出力１３５の一例であり得る。コマンド、アドレス、及びデータは、デバイス８１５によって、ホストデバイス（図示せず）などの他のデバイスと交換され得る。例えば、ヘブ学習段階の間、デバイス８１５は、入出力構成要素８３０を介して、シナプスの刺激に相当し得るプログラミング命令及びデータを受信し得る。別の例では、アクセス段階の間、デバイス８１５は、入出力構成要素８３０で、読み取られた命令及び対応するアドレスを受信し得、デバイス８１５は、入出力構成要素８３０で、アクセス（例えば、読み取り）操作の結果とともに出力を提供し得る。
プログラミング構成要素８４０は、アナログストレージプログラミング及び／またはヘブ学習段階などのプログラミング段階の間に、図１のメモリセル１０５などのメモリセルにアクセスし得る。いくつかの例では、バイアス構成要素８２０と、及びタイミング構成要素８２５と協調して、プログラミング構成要素８４０は、ワードライン１１０及びビットライン１１５などのアクセスラインにバイアスをかけ、アドレス指定されたメモリセルに１つまたは複数のプログラミングパルスを適用し得る。
読み取り構成要素８４５は、バイアス構成要素８２０及びタイミング構成要素８２５と協調して、読み取り操作のためにアナログメモリユニットの少なくとも１つのメモリセルを選択し得、メモリユニットは、他のメモリセルのプログラミング感度とは異なるそれぞれのプログラミング感度を有する複数のメモリセルを含む。アナログメモリユニット内のメモリセルは、３Ｄ ＸＰｏｉｎｔメモリアレイなどのマルチデッキメモリアレイの異なるデッキに配置され得る。メモリセルは、本明細書で説明されるように、異なる厚さ及び／または組成の記憶材料を含むそれぞれの記憶要素で互いと異なる場合がある。読み取り構成要素８４５は、それぞれのメモリセルでプログラムされたそれぞれのアナログ情報を読み取るように構成された読み取り回路を含み得る。
組み合わせ構成要素８３５は、メモリユニットのそれぞれのメモリセルから読み取り構成要素８４５によって読み取られたそれぞれのアナログ情報を組み合わせ、アナログ情報の組み合わせに基づいて出力を提供し得る。いくつかの例では、組み合わせ構成要素８３５及び読み取り構成要素８４５は、単独の構成要素に実装され得る。組み合わせ構成要素８３５によって提供される出力は、デバイス８１５によって使用され得る、及び／または入出力構成要素８３０を介して、ホストデバイス（図示せず）などの外部デバイスと交換され得る。いくつかの例では、出力は、本明細書で説明されるように、シナプス荷重を表す場合がある。
図９は、本開示の実施形態による、メモリデバイスを使用したアナログストレージをサポートするシステムのブロック図を示す。システム９００は、様々な構成要素を接続するまたは物理的にサポートするためにプリント基板であるか、またはそれを含む場合があるデバイス９０５を含む。いくつかの例では、デバイス９０５は、コンピュータ、ラップトップコンピュータ、ノートブックコンピュータ、タブレットコンピュータ、携帯電話などであり得る。
デバイス９０５は、図１を参照して説明されるメモリアレイ１０２の一例、及び図２～図５のアレイ２００、３００ａ、４００ａ、及び５００ａであり得るメモリセル９２０の１つまたは複数のアレイを含む。メモリセルは、ユニット内の他のメモリセルのそれぞれのプログラミング感度とは異なるそれぞれのプログラミング感度を有する複数のメモリセルを含むアナログメモリユニットを含み得る。いくつかの実施形態では、メモリセル９２０は、上述の図で説明されるように、または本出願の他の実施形態に従って、メモリセル１０５、２０５、３０５ｂ、３０５ｔ、４０５ｂ、４０５ｔ、５０５＿０、５０５＿１、５０５＿２、及び／または５０５＿３の例を含み得る。例えば、アナログストレージユニットのメモリセルは、マルチデッキメモリアレイの異なるデッキに配置され得、それらは、本明細書で説明されるように、異なる厚さ及び／または組成の記憶材料を有するそれぞれの記憶要素を含み得る。
デバイス９０５はまた、メモリコントローラ９１５、プロセッサ９３０、ＢＩＯＳ構成要素９２５、周辺構成要素（複数可）９４０、及び入出力（Ｉ／Ｏ）コントローラ９３５を含み得る。デバイス９０５の構成要素は、バス９１０を介して互いと電子通信し得る。
プロセッサ９３０は、メモリコントローラ９１５を介してメモリアレイ９２０を操作するように構成され得る。場合によっては、プロセッサ９３０は、図１を参照して説明されるメモリコントローラ１４０の機能を実行し得る。他の場合では、メモリコントローラ１４０及び／または９１５は、プロセッサ９３０に統合され得る。プロセッサ９３０は、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、個別ゲートまたはトランジスタ論理、個別ハードウェア構成要素である場合もあれば、プロセッサ９３０は、これらの種類の構成要素の組み合わせである場合もあり、プロセッサ９３０は、シナプス荷重の記憶及び読み取りなどアナログの記憶及び取り出しを含む、本明細書で説明される様々な機能を実行し得る。プロセッサ９３０は、例えば、デバイス９０５に神経模倣処理を含む様々な機能またはタスクを実行させるために、メモリアレイ９２０に記憶されたコンピュータ可読命令を実行するように構成され得る。
ＢＩＯＳ構成要素９２５は、システム９００の様々なハードウェア構成要素を初期化及び実行するファームウェアとして操作される基本入出力システム（ＢＩＯＳ）を含むソフトウェア構成要素であり得る。ＢＩＯＳ構成要素９２５はまた、プロセッサ９３０と、例えば周辺構成要素９４０、入出力コントローラ９３５などの様々な構成要素との間のデータの流れを管理し得る。ＢＩＯＳ構成要素９２５は、読み出し専用メモリ（ＲＯＭ）、フラッシュメモリ、または他の不揮発性メモリに記憶されたプログラムまたはソフトウェアを含み得る。
周辺構成要素（複数可）９４０は、任意の入力デバイスもしくは出力デバイス、またはデバイス９０５に統合されるそのようなデバイス用のインターフェースであり得る。例は、ディスクコントローラ、サウンドコントローラ、グラフィックスコントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、シリアルポートもしくはパラレルポート、またはペリフェラルコンポーネントインターコネクト（ＰＣＩ）もしくはアクセラレーテッドグラフィックスポート（ＡＧＰ）スロットなどのペリフェラルカードスロットを含み得る。
入出力コントローラ９３５は、プロセッサ９３０と、周辺構成要素（複数可）９４０、入力デバイス９４５、または出力デバイス９５０との間のデータ通信を管理し得る。入出力コントローラ９３５はまた、デバイス９０５に統合されない周辺機器を管理し得る。場合によっては、入出力コントローラ９３５は、外部周辺機器への物理的な接続部またはポートを表し得る。
入力９４５は、デバイス９０５またはその構成要素に入力を提供する、デバイス９０５にとっては外部のデバイスまたは信号を表し得る。これは、ユーザーインターフェース、または他のデバイスとのインターフェースもしくは他のデバイス間のインターフェースを含み得る。場合によっては、入力９４５は、周辺構成要素（複数可）９４０を介してデバイス９０５とインターフェースする周辺機器である場合もあれば、入出力コントローラ９３５によって管理される場合もある。
出力９５０は、デバイス９０５またはその構成要素のいずれかから出力を受信するように構成された、デバイス９０５にとっては外部のデバイスまたは信号を表し得る。出力９５０の例は、ディスプレイ、音声スピーカ、印刷装置、別のプロセッサ、またはプリント基板などを含み得る。場合によっては、出力９５０は、周辺構成要素（複数可）９４０を介してデバイス９０５とインターフェースする周辺機器である場合もあれば、入出力コントローラ９３５によって管理される場合もある。
メモリコントローラ９１５、デバイス９０５、及びメモリセル９２０の構成要素は、その機能を実施するように設計された回路から作られている場合がある。これは、例えば、本明細書で説明される機能を実施するように構成された、導電線、トランジスタ、コンデンサ、インダクタ、抵抗器、増幅器、または他の能動素子もしくは非能動素子などの様々な回路要素を含み得る。
図１０～図１２は、本開示の実施形態による、メモリデバイスを使用したアナログストレージのための方法を示す。
図１０は、アナログストレージのための方法１０００を示すフローチャートを示す。いくつかの実施形態では、アナログストレージは、例えば神経模倣電子処理との関連でシナプス荷重の記憶のために使用され得る。方法１０００の操作は、本明細書で説明されるように、コントローラまたはその構成要素によって実施され得る。例えば、方法１０００の操作は、図１、図７、及び／または図９を参照して説明されるように、メモリコントローラ１４０、７４０、及び／または９１５によって実行され得る。いくつかの例では、コントローラは、デバイスの機能要素を制御するためのコードのセットを実行して、以下に説明される機能を実行し得る。さらにまたは代わりに、コントローラは、専用のハードウェアを使用して、以下に説明される機能の態様を実行し得る。
１０１０で、コントローラは、複数のメモリセル内のそれぞれのメモリセルが、複数のメモリセル内の他のセルのそれぞれのプログラミング感度とは異なるそれぞれのプログラミング感度を有する複数のメモリセルにアクセスし得る。１０１０の操作は、本明細書で説明される方法に従って実行され得る。特定の例では、１０１０の操作の態様は、図８を参照して説明されるように、プログラミング構成要素８４０によって実行され得る。
１０２０で、コントローラは、複数のメモリセルに１つまたは複数のプログラミングパルスを適用し得る。１０２０の操作は、本明細書で説明される方法に従って実行され得る。特定の例では、１０２０の操作の態様は、図８を参照して説明されるように、プログラミング構成要素８４０によって実行され得る。
１０３０で、コントローラは、１つまたは複数のプログラミングパルスを適用することに少なくとも部分的に基づいて、それぞれのメモリセルにそれぞれのアナログ情報を記憶し得る。１０３０の操作は、本明細書で説明される方法に従って実行され得る。特定の例では、８１５の操作の態様は、図８を参照して説明されるように、プログラミング構成要素８４０によって実行され得る。
いくつかの実施形態では、操作１０１０～１０３０は、複数のメモリセルのアモルファスメモリ状態への前処理の後に実行され得る。いくつかの実施形態では、複数のメモリセルにアクセスすることは、マルチデッキメモリアレイの異なるデッキのそれぞれのメモリセルに結合された、例えばワードライン及びディジットラインなどのそれぞれのアクセスラインにバイアスをかけることを含む。いくつかの実施形態では、それぞれのアナログ情報を記憶することは、複数のメモリセルに１つまたは複数のプログラミングパルスを適用することに応えて、他のそれぞれのメモリセルの他のそれぞれの状態変化速度とは異なるそれぞれの速度でそれぞれのメモリセルの状態を変化させることを含む。いくつかの実施形態では、シナプス荷重値を記憶することは、それぞれのメモリセルにそれぞれのアナログ情報を記憶することに基づいてよい。
方法１０００を実行するための装置が説明される。装置は、複数のメモリセル内のそれぞれのメモリセルが、複数のメモリセル内の他のセルのそれぞれのプログラミング感度とは異なるそれぞれのプログラミング感度を有する複数のメモリセルにアクセスするための手段、複数のメモリセルに１つまたは複数のプログラミングパルスを適用するための手段、及び１つまたは複数のプログラミングパルスを適用することに少なくとも部分的に基づいて、それぞれのメモリセルにそれぞれのアナログ情報を記憶するための手段を含み得る。
方法１０００を実行するための別の装置が説明される。装置は、複数のメモリセル、及びメモリセルと電子通信するメモリコントローラを含み得る。メモリコントローラは、書き込み操作のために、アナログメモリユニットの少なくとも１つのメモリセルにアクセスするように作動し、アナログメモリユニットは、それぞれのプログラミング感度が複数のメモリセルの他のセルのそれぞれのプログラミング感度とは異なる。メモリコントローラは、複数のメモリセルに１つまたは複数のプログラミングパルスを適用し、１つまたは複数のプログラミングパルスを適用することに少なくとも部分的に基づいてそれぞれのメモリセルにそれぞれのアナログ情報を記憶するよう作動する。
上述の方法及び装置のいくつかの例は、マルチデッキメモリアレイの異なるデッキのそれぞれのメモリセルに結合されたそれぞれのアクセスラインにバイアスをかけるためのプロセス、特徴、手段、または命令をさらに含み得る。上述の方法及び装置のいくつかの例では、アナログストレージユニット内のメモリセルは、記憶材料の組成及び／もしくは厚さにおいて、またはそれぞれのメモリセルの他の要素（例えば、電極及び／または選択要素）に対する相対的な配置において互いと異なる記憶要素を含み得る。上述の方法及び装置のいくつかの例では、それぞれのアナログ情報を記憶することは、複数のメモリセルに１つまたは複数のプログラミングパルスを適用することに応えて、他のそれぞれのメモリセルの他のそれぞれの状態変化速度とは異なるそれぞれの速度でそれぞれのメモリセルの状態を変化させることを含み得る。上述の方法及び装置のいくつかの例では、それぞれの変化速度は、メモリセルのそれぞれのメモリ要素のメモリ材料のそれぞれの組成及び／または厚さに基づく場合がある。上述の方法及び装置のいくつかの例は、複数のメモリセルをアモルファスメモリ状態に前処理するためのプロセス、特徴、手段、または命令をさらに含み得る。上述の方法及び装置のいくつかの例は、それぞれのメモリセルにそれぞれのアナログ情報を記憶することに基づいて、シナプス荷重値を記憶するためのプロセス、特徴、手段、または命令をさらに含み得る。上述の方法及び装置のいくつかの例では、シナプス荷重は、ユニットのそれぞれのメモリセルに記憶されたアナログ情報の構成によって表し得る。上述の方法及び装置のいくつかの例では、１つまたは複数のプログラミングパルスは、ヘブ学習段階などのトレーニング段階の間に複数のメモリセルに同時に適用され得る。
図１１は、本開示の実施形態による、メモリデバイスを使用したアナログストレージのための方法１１００を示すフローチャートを示す。方法１１００の操作は、本明細書で説明されるように、コントローラまたはその構成要素によって実施され得る。例えば、方法１１００の操作は、図１、図７、及び／または図９を参照して説明されるように、メモリコントローラ１４０、７４０、及び／または９１５によって実行され得る。いくつかの例では、コントローラは、デバイスの機能要素を制御するためのコードのセットを実行して、以下に説明される機能を実行し得る。さらにまたは代わりに、コントローラは、専用のハードウェアを使用して、以下に説明される機能の態様を実行し得る。
１１１０で、コントローラは、複数のメモリセル内のそれぞれのメモリセルが、複数のメモリセル内の他のセルのそれぞれのプログラミング感度とは異なるそれぞれのプログラミング感度を有する複数のメモリセルにアクセスし得る。１１１０の操作は、本明細書で説明される方法に従って実行され得る。特定の例では、１１１０の操作の態様は、図８を参照して説明されるように、読み取り構成要素によって実行され得る。
１１２０で、コントローラは、それぞれのメモリセルから、それぞれのメモリセルでプログラムされたアナログ情報を読み取り得る。１１２０の操作は、本明細書で説明される方法に従って実行され得る。特定の例では、１１２０の操作の態様は、図８を参照して説明されるように、読み取り構成要素によって実行され得る。
１１３０で、コントローラは、それぞれのメモリセルから読み取られたアナログ情報を組み合わせ得る。１１３０の操作は、本明細書で説明される方法に従って実行され得る。特定の例では、１１３０の操作の態様は、図８を参照して説明されるように、読み取り構成要素と協調して組み合わせ構成要素によって実行され得る。
１１４０で、コントローラは、アナログ情報を組み合わせることに基づいて出力を提供し得る。１１４０の操作は、本明細書で説明される方法に従って実行され得る。特定の例では、１１４０の操作の態様は、図８を参照して説明されるように、おそらくＩ／Ｏ構成要素と協調して組み合わせ構成要素によって実行され得る。
方法１１００を実行するための装置が説明される。装置は、読み取り操作のために、アナログメモリユニットであって、複数のメモリセル内の他のセルのそれぞれのプログラミング感度とは異なるそれぞれのプログラミング感度を有する複数のメモリセルを含むアナログメモリユニットの少なくとも１つのメモリセルにアクセスするための手段、それぞれのメモリセルからそれぞれのメモリセルでプログラムされたアナログ情報を読み取るための手段、それぞれの各メモリセルから読み取られたアナログ情報を組み合わせるための手段、及びアナログ情報を組み合わせることに基づいて出力を提供するための手段を含み得る。
方法１１００を実行するための別の装置が説明される。装置は、メモリセル、及びメモリセルと電子通信するメモリコントローラを含んでよく、メモリコントローラは、読み取り操作のためにアナログメモリユニットの少なくとも１つのメモリセルを選択するよう作動し、アナログメモリユニットは、複数のメモリセル内の他のセルのそれぞれのプログラミング感度とは異なるそれぞれのプログラミング感度を有する複数のメモリセル、それぞれのメモリセルからそれぞれのメモリセルでプログラムされたアナログ情報を読み取るための手段、それぞれのメモリセルから読み取られたアナログ情報を結合するための手段、及びアナログ情報を組み合わせることに基づいて出力を提供するための手段を含む。
上述の方法及び装置のいくつかの例は、それぞれのアクセスラインにバイアスをかけることに少なくとも部分的に基づいて、それぞれのメモリセルに結合された１つまたは複数のそれぞれのアクセスラインで生成される１つまたは複数の信号を検出するためのプロセス、特徴、手段、または命令をさらに含み得る。場合によっては、プロセス、特徴、手段、または命令は、１つまたは複数の信号を検出すること、及び／またはそれぞれのメモリセルに結合された少なくとも１つのそれぞれのアクセスラインに関連するサブスレッショルド電流を検出すること（例えば、メモリセルの非破壊的な読み取りを実行すること）に少なくとも部分的に基づいて、それぞれのメモリセルによって記憶されたアナログ値を決定するために構成される。
上述の方法及び装置のいくつかの例は、第１のプログラミング感度を有する第１のメモリセルの第１のワードライン及び第１のディジットラインにバイアスをかけるための、及び第１のプログラミング感度とは異なる第２のプログラミング感度を有する第２のメモリセルの第２のワードライン及び第２のディジットラインにバイアスをかけるためのプロセス、特徴、手段、または命令をさらに含み得る。いくつかの実施形態では、３つ以上のメモリセルが存在し得る。プログラミング感度の差は、第１の及び第２のメモリセルのそれぞれの記憶要素に含まれる記憶材料の異なる組成及び／または厚さに基づく場合があり、いくつかの実施形態では、メモリセルはマルチデッキメモリアレイの異なるデッキにあり得る。プロセス、特徴、手段、または命令は、各メモリセルから、その中に記憶された対応するアナログ情報を読み取るために、及び読み取られたアナログ情報の組み合わせに基づいて出力を提供するために構成され得る。
図１２は、本開示の実施形態による、メモリデバイスを使用したアナログストレージのための方法１２００を示すフローチャートを示す。方法１２００の操作は、本明細書に説明されるように製造段階の間に実施され得る。例えば、方法１２００の操作は、図２、図３ａ、図４ａ、及び図５ａを参照して説明されるように、メモリアレイ２００、３００ａ、４００ａ、及び／または５００ａを形成するために実行され得る。いくつかの例では、メモリアレイ２００、３００ａ、４００ａ、及び／または５００ａは、シリコンウェハなどの半導体基板の上に形成され得る。ただし、他の基板も可能である。
１２１０で、複数のメモリセル内のそれぞれのメモリセルが、複数のメモリセル内の他のメモリセルのそれぞれのプログラミング感度とは異なるそれぞれのプログラミング感度を有する複数のメモリセルが形成される。１２１０の操作は、材料堆積などの形成技法を使用して実行され得る。材料堆積（例えば、導電層及び／または絶縁層の堆積）の例は、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層蒸着（ＡＬＤ）、分子線エピタキシー（ＭＢＥ）、及び他の堆積技法を含む。いくつかの例では、１２１０の操作はまた、パターンを画定するためのフォトリソグラフィ技法を使用して実行され得る。１２１０の操作はまた、とりわけドライエッチング及び／またはウェットエッチング技法などの選択的または非選択的な除去技法、及び洗浄技法を使用して実行され得る。１２１０の操作はまた、化学機械研磨（ＣＭＰ）、熱処理などの他の半導体処理技術を使用して実行され得る。
１２２０で、複数のメモリセルに結合された読み取り回路が形成され、読み取り回路は、それぞれのメモリセルを読み取り、それぞれのメモリセルから読み取られたそれぞれのアナログ情報の組み合わせに基づいて出力を提供するように構成される。１２２０の操作は、本明細書で説明される実施形態に従って、ＣＭＯＳ集積回路製作技法などの半導体製造処理に従って実行され得る。いくつかの例では、読み取り回路は、図８を参照して説明されるように、読み取り構成要素及び組み合わせ構成要素を含む。他の構成要素及び回路が、シリコンウェハ上のデバイス内に形成される場合がある。
破線のボックス及び線で表される、図１２に示される残りの方法ブロックは、いくつかの実施形態による追加の任意選択の方法ステップを含む。１２３０で、一実施形態によれば、複数のメモリセルを形成することは、マルチデッキメモリアレイを形成することを含み、それぞれのメモリセルはマルチデッキメモリアレイの異なるデッキにある。例えば、図３ａ及び図４ａを参照すると、（少なくとも）２つのデッキメモリアレイ３００ａ／４００ａが形成され、メモリセル３０５ｂ／４０５ｂ及び３０５ｔ／４０５ｔは、それぞれ下部デッキ及び上部デッキにある。３つ以上のデッキが可能である。例えば、図５ａを参照すると、４つのデッキのメモリアレイ５００ａが形成され、メモリセル５０５＿０、５０５＿１、５０５＿２、及び５０５＿３は、それぞれデッキ０、デッキ１、デッキ２、及びデッキ３にある。より多くのデッキ、またはより少ないデッキが可能である。
さらに、１２４０で、マルチデッキメモリアレイの各デッキのために、下部アクセスライン材料、上部アクセスライン材料、及び下部アクセスライン材料と上部アクセスライン材料との間の記憶要素材料が任意選択で形成され得、記憶要素材料はカルコゲニドを含む。例えば、第１のパリティのデッキにおいてなど場合によっては、下部アクセスラインはワードラインである場合があり、上部アクセスラインはビットラインである場合があり、または逆に、例えば、第１のパリティとは異なるパリティを有するデッキにおいてなど他の場合には、下部アクセスラインがビットラインである場合があり、上部アクセスラインがワードラインである場合がある。選択要素材料はまた、記憶要素材料と上部アクセスラインとの間に形成され得る。場合によっては、例えば、デッキのパリティに応じて、選択要素材料は、記憶要素材料とワードラインとの間で結合される場合もあれば、選択要素材料は、記憶要素材料とセルのビットラインとの間で結合される場合もある。
さらに、１２５０で、マルチデッキメモリアレイ内の１つのデッキのために記憶要素材料を形成することは、任意選択で、マルチデッキメモリアレイ内の別のデッキのそれぞれのカルコゲニド含有材料の別の厚さまたは組成とは異なる厚さ及び／または組成を有するそれぞれのカルコゲニド含有材料を形成することを含み得る。
言い換えると、メモリセルは、互いと異なるそれぞれのプログラミング感度で形成される。例えば、アレイ３００ａ及び４００ａの下部デッキ及び上部デッキのメモリセル３０５ｂ／４０５ｂ及び３０５ｔ／４０５ｔを考える。プログラミング感度は、例えば、異なる厚さ及び／または組成の記憶材料を含むメモリセル３０５ｂ／４０５ｂ及び３０５ｔ／４０５ｔのそれぞれの記憶要素（３３２ｂ／４３２ｂ及び３３２ｔ／４３２ｔ）に基づいて異なる場合がある。それぞれデッキ＝、デッキ１、デッキ２、及びデッキ３のそれぞれメモリセル５０５＿０、５０５＿１、５０５＿２、及び５０５＿３を考慮すると、同様の考察は、図５ａの例示的な４デッキのメモリアレイ５００ａに当てはまる。例えば、図６を参照して説明されるように、それぞれのメモリセル、及び特にその中に記憶されたアナログ情報を読み取るように構成された読み取り回路など、読み取り回路も形成される。いくつかの実施形態では、読み取り回路によって、サブスレッショルドバイアス状況における電流測定などの非破壊的な読み取りが実行され得る。読み取り回路は、これもまた本明細書の説明に従って製作された組み合わせ回路と協調して、アナログストレージユニットのメモリセルから読み取られたアナログ情報を組み合わせ、組み合わせに基づいて出力を提供し得る。場合によっては、出力は、上述のように、ヘブ学習段階などのトレーニングプロセス中にアナログメモリユニットに記憶されたシナプス荷重を表し得る。
上述の方法は可能な実施態様を説明すること、ならびに動作及びステップは再配置または修正され得ること、ならびに他の実施態様が可能であることに留意されたい。さらに、方法の２つ以上の実施形態が組み合わされてもよい。
本明細書に説明される情報及び信号は、様々な異なる技術及び技法のうちのいずれかを使用して表され得る。例えば、上記の説明全体を通して言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光学場もしくは光学粒子、またはこれらの任意の組み合わせにより、表され得る。一部の図面は、信号を単一の信号として示す場合があるが、信号が信号のバスを表し得、バスは様々なビット幅を有し得ることが、当業者によって理解される。
用語「電子通信」及び「結合される」は、構成要素間の電子の流れをサポートする構成要素間の関係を指す。これは、構成要素間の直接接続を含む場合もあれば、中間構成要素を含む場合もある。互いと電子通信するまたは互いに結合された構成要素は、（例えば、通電した回路で）電子または信号を能動的に交換している場合もあれば、（例えば、非通電回路内で）電子または信号を能動的に交換していないが、回路が通電すると、電子または信号を交換するように構成され、作動し得る。例として、スイッチ（例えば、トランジスタ）を介して物理的に接続された２つの構成要素は、電子通信する、またはスイッチの状態（つまり、開または閉）に関わりなく結合され得る。
本明細書で使用される場合、用語「実質的に」は、修飾された特性（用語「実質的に」によって修飾された動詞または形容詞）が絶対的である必要はないが、特性の利点を達成するのに十分に近いことを意味する。
本明細書で使用される場合、用語「電極」は、導電体を指す場合があり、場合によっては、メモリセルまたはメモリアレイの他の構成要素への電気接点として使用され得る。電極は、メモリアレイの要素または構成要素間に導電経路を提供するトレース、ワイヤ、導電線、導電層などを含み得る。
カルコゲニド材料は、元素Ｓ、Ｓｅ、及びＴｅの少なくとも１つを含む材料または合金であり得る。本明細書で説明される相変化材料は、カルコゲニド材料であり得る。カルコゲニド材料は、Ｓ、Ｓｅ、Ｔｅ、Ｇｅ、Ａｓ、Ａｌ、Ｓｂ、Ａｕ、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、ビスマス（Ｂｉ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、酸素（Ｏ）、銀（Ａｇ）、ニッケル（Ｎｉ）、白金（Ｐｔ）の合金を含み得る。例示的なカルコゲニド材料及び合金は、Ｇｅ－Ｔｅ、Ｉｎ－Ｓｅ、Ｓｂ－Ｔｅ、Ｇａ－Ｓｂ、Ｉｎ－Ｓｂ、Ａｓ－Ｔｅ、Ａｌ－Ｔｅ、Ｇｅ－Ｓｂ－Ｔｅ、Ｔｅ－Ｇｅ－Ａｓ、Ｉｎ－Ｓｂ－Ｔｅ、Ｔｅ－Ｓｎ－Ｓｅ、Ｇｅ－Ｓｅ－Ｇａ、Ｂｉ－Ｓｅ－Ｓｂ、Ｇａ－Ｓｅ－Ｔｅ、Ｓｎ－Ｓｂ－Ｔｅ、Ｉｎ－Ｓｂ－Ｇｅ、Ｔｅ－Ｇｅ－Ｓｂ－Ｓ、Ｔｅ－Ｇｅ－Ｓｎ－Ｏ、Ｔｅ－Ｇｅ－Ｓｎ－Ａｕ、Ｐｄ－Ｔｅ－Ｇｅ－Ｓｎ、Ｉｎ－Ｓｅ－Ｔｉ－Ｃｏ、Ｇｅ－Ｓｂ－Ｔｅ－Ｐｄ、Ｇｅ－Ｓｂ－Ｔｅ－Ｃｏ、Ｓｂ－Ｔｅ－Ｂｉ－Ｓｅ、Ａｇ－Ｉｎ－Ｓｂ－Ｔｅ、Ｇｅ－Ｓｂ－Ｓｅ－Ｔｅ、Ｇｅ－Ｓｎ－Ｓｂ－Ｔｅ、Ｇｅ－Ｔｅ－Ｓｎ－Ｎｉ、Ｇｅ－Ｔｅ－Ｓｎ－Ｐｄ、またはＧｅ－Ｔｅ－Ｓｎ－Ｐｔを含み得るが、これらに限定さない。ハイフンでつないだ化学組成表記は、本明細書で使用されるように、特定の化合物または合金に含まれる元素を示し、示される元素を伴うすべての化学量論を表すことを意図している。例えば、Ｇｅ－ＴｅはＧｅｘＴｅｙを含み得、ここで、ｘとｙは任意の正の整数である。可変抵抗材料の他の例は、二元金属酸化物材料、あるいは、２つ以上の金属（例えば、遷移金属、アルカリ土類金属）、及び／または希土類金属を含む混合原子価酸化物を含み得る。実施形態は、特定の可変抵抗材料またはメモリセルのメモリ要素に関連する材料に限定されない。例えば、可変抵抗材料の他の例は、記憶要素を形成するために使用することができ、とりわけ、カルコゲニド材料、巨大磁気抵抗材料、またはポリマーベースの材料を含み得る。
用語「絶縁される」は、電子がそれらの間で現在流れることが可能でない構成要素の間の関係を指し、それらの間に開回路が存在する場合に、構成要素が相互に絶縁される。例えば、スイッチによって物理的に接続された２つの構成要素は、スイッチが開放されるとき、相互に絶縁され得る。
本明細書で使用される場合、用語「短絡」は、問題の２つの構成要素間の単一の中間構成要素のアクティブ化を介して構成要素間に導電経路が確立される構成要素間の関係を指す。例えば、第２の構成要素に短絡した第１の構成要素は、２つの構成要素間のスイッチが閉じられると、第２の構成要素と電子を交換し得る。したがって、短絡は、電子通信する構成要素（またはライン）間の電荷の流れを可能にする動的な動作である場合がある。
メモリデバイスを含む本明細書で説明されるデバイスは、シリコン、ゲルマニウム、シリコンゲルマニウム合金、ガリウムヒ素、窒化ガリウムなどの半導体基板上に形成され得る。場合によっては、基板は、半導体ウェハである。他の場合では、基板は、シリコンオンガラス（ＳＯＧ）もしくはシリコンオンサファイア（ＳＯＳ）などのシリコンオンインシュレータ（ＳＯＩ）基板、または別の基板上の半導体材料のエピタキシャル層であり得る。基板または基板のサブ領域の導電率は、リン、ホウ素、またはヒ素を含むがこれらに限定されない様々な化学種を使用したドーピングを通して、制御できる。ドーピングは、基板の初期形成または成長中に、イオン注入により、または任意の他のドーピング手段により、実行され得る。
本明細書で説明される１つまたは複数のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し、ソース、ドレイン、及びゲートを含む３端子デバイスを含み得る。端子は、導電性材料、例えば金属を介して他の電子要素に接続することができる。ソースとドレインは導電性であり得、高濃度にドープされた、例えば縮退した半導体領域を含み得る。ソースとドレインは、低濃度にドープされた半導体領域またはチャネルによって分離することができる。チャネルがｎ型である場合（つまり、多数キャリアが電子である場合）、ＦＥＴはｎ型ＦＥＴと呼ぶことができる。チャネルがｐ型である場合（つまり、多数キャリアがホールである場合）、ＦＥＴはｐ型ＦＥＴと呼ぶことができる。チャネルは、絶縁ゲート酸化物で覆われている場合がある。チャネルの導電率は、ゲートに電圧を印加することによって制御できる。例えば、正の電圧または負の電圧をそれぞれｎ型ＦＥＴまたはｐ型ＦＥＴに印加すると、結果としてチャネルが導電性になり得る。トランジスタの閾値電圧以上の電圧がトランジスタゲートに印加されると、トランジスタは「オン」または「アクティブ化」され得る。トランジスタの閾値電圧よりも低い電圧がトランジスタゲートに印加されると、トランジスタは「オフ」または「非アクティブ化」され得る。
添付の図面に関連して本明細書に記載される説明は、例示的な構成を説明しており、実施され得る、または特許請求の範囲に含まれるすべての実施例を表すものではない。本明細書で使用される「例示的」という用語は、「例、事例、または例示として役立つ」ことを意味し、「好ましい」または「他の例よりも有利である」という意味ではない。発明を実施するための形態には、説明される技法の理解を提供する目的で、具体的な詳細が含まれる。しかし、これらの技法は、これらの具体的な詳細がなくても実践され得る。いくつかの事例では、説明される実施例の概念が曖昧になることを避けるために、周知の構造及びデバイスがブロック図の形式で示される。
添付の図では、類似した構成要素または特徴は同じ参照ラベルを有し得る。さらに、同じ種類の様々な構成要素は、参照ラベルの後にダッシュを付け、類似する構成要素を区別する第２のラベルを付けることで区別され得る。明細書で第１の参照ラベルだけが使用される場合、説明は、第２の参照ラベルとは関わりなく、同じ第１の参照ラベルを有する類似する構成要素のいずれか１つに適用できる。
本明細書に説明される情報及び信号は、様々な異なる技術及び技法のうちのいずれかを使用して表され得る。例えば、上記の説明全体を通して言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光学場もしくは光学粒子、またはこれらの任意の組み合わせにより、表され得る。
本明細書の開示に関連して説明される様々な例示的なブロック及びモジュールは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ、もしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタ論理、個別ハードウェア構成要素、または本明細書で説明される機能を実行するように設計されたこれらの任意の組み合わせを用いて、実装または実行され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代替的に、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであってもよい。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えばデジタルシグナルプロセッサ（ＤＳＰ）とマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと併用する１つまたは複数のマイクロプロセッサ、または任意の他のそのような構成）として、実装されてもよい。
本明細書で説明される機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはこれらの任意の組み合わせによって実装され得る。プロセッサによって実行されるソフトウェアで実装されると、機能は、コンピュータ可読媒体上の１つまたは複数の命令またはコードとして記憶または送信され得る。他の例及び実施態様は、本開示及び添付の特許請求の範囲の範囲内である。例えば、ソフトウェアの性質上、上述の機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、結線、またはこれらのいずれかの組み合わせを使用して実装することができる。機能を実装する特徴はまた、機能の部分が異なる物理的な場所に実装されるように分散されることを含む、様々な位置に物理的に配置され得る。また、特許請求の範囲を含む本明細書で使用される場合、項目のリスト（例えば、「の少なくとも１つ」または「の１つまたは複数の」などの句で始まる項目のリスト）で使用される「または」は、例えば、Ａ、Ｂ、またはＣの少なくとも１つのリストが、ＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわち、Ａ及びＢ及びＣ）を意味するような包括的なリストを示す。また、本明細書で使用される場合、句「に基づく」は、条件の閉集合への言及として解釈されないものとする。例えば、「条件Ａに基づく」として説明される例示的なステップは、本開示の範囲から逸脱することなく、条件Ａ及び条件Ｂの両方に基づき得る。言い換えると、本明細書で使用される場合、句「に基づく」は、句「に少なくとも部分的に基づく」と同じように解釈されるものとする。
本明細書の説明は、当業者が本開示を作成または使用することを可能にするために提供される。本開示に対する様々な変更は、当業者には容易に明らかであり、本明細書で定義される全般的原理は、本開示の範囲から逸脱することなく、他の変形形態に適用することができる。したがって、本開示は、本明細書で説明される例及び設計に限定されるのではなく、本明細書で開示される原理及び新たな特徴と一貫した最も広い範囲を認められるべきである。

Claims (26)

  1. デバイスであって、
    複数のメモリセル内のそれぞれのメモリセルが、前記複数のメモリセル内の他のメモリセルのそれぞれのプログラミング感度とは異なる前記それぞれのプログラミング感度を有する、前記複数のメモリセルと、
    前記それぞれのメモリセルでプログラムされたそれぞれのアナログ情報を読み取り、前記それぞれのメモリセルから読み取られた前記それぞれのアナログ情報の組み合わせに基づいて出力を提供するように構成された読み取り回路と
    を備える、前記デバイス。
  2. マルチデッキメモリアレイを備え、前記それぞれのメモリセルが前記マルチデッキメモリアレイの異なるデッキにある、請求項１に記載のデバイス。
  3. 第１のメモリセルの第１の記憶要素が第１の記憶材料を含み、第２のメモリセルの第２の記憶要素が、前記第１の記憶材料とは異なる第２の記憶材料を含む、請求項２に記載のデバイス。
  4. 第１のメモリセルの第１の記憶要素が、第１の厚さを有する記憶材料を含み、第２のメモリセルの第２の記憶要素が、前記第１の厚さとは異なる第２の厚さを有する前記記憶材料を含む、請求項２に記載のデバイス。
  5. 前記それぞれのメモリセルが、
    第１のメモリセルであって、
    第１のワードラインと第１のディジットラインとの間の第１の中央電極と、
    前記第１のワードラインと前記第１の中央電極との間の第１の選択要素と、
    前記第１の中央電極と前記第１のディジットラインとの間の第１の記憶要素であって、第１の厚さ及び第１の組成を有する、前記第１の記憶要素と
    を備える、前記第１のメモリセルと、
    第２のメモリセルであって、
    第２のディジットラインと第２のワードラインとの間の第２の中央電極と、
    前記第２のディジットラインと前記第２の中央電極との間の第２の選択要素と、
    前記第２の中央電極と前記第２のワードラインとの間の第２の記憶要素であって、前記第１の厚さに等しい第２の厚さ及び前記第１の組成に等しい第２の組成を有する、前記第２の記憶要素と
    を備える、前記第２のメモリセルと
    を備える、請求項２に記載のデバイス。
  6. 前記読み取り回路が、前記それぞれのメモリセルのそれぞれの抵抗、それぞれのコンダクタンス、またはそれぞれの閾値電圧に少なくとも部分的に基づいて、それぞれのアナログ情報を読み取るように構成される、請求項１に記載のデバイス。
  7. 前記読み取り回路が、前記それぞれのメモリセルでプログラムされたそれぞれのアナログ情報を非破壊的に読み取るように構成される、請求項６に記載のデバイス。
  8. 前記複数のメモリセル内のそれぞれのメモリセルが、アナログプログラミング操作中に前記メモリセルに適用される１つまたは複数のプログラミングパルスに応えて、他のそれぞれのメモリセルの他のそれぞれの状態変化速度とは異なるそれぞれの速度で状態を変化させるように構成される、請求項１に記載のデバイス。
  9. 前記複数のメモリセルがシナプス荷重を記憶するように構成される、請求項１に記載のデバイス。
  10. 方法であって、
    複数のメモリセル内のそれぞれのメモリセルが、前記複数のメモリセル内の他のセルのそれぞれのプログラミング感度とは異なる前記それぞれのプログラミング感度を有する、前記複数のメモリセルにアクセスすることと、
    １つまたは複数のプログラミングパルスを前記複数のメモリセルに適用することと、
    前記１つまたは複数のプログラミングパルスを前記適用することに少なくとも部分的に基づいて、それぞれのメモリセルにそれぞれのアナログ情報を記憶することと
    を含む、前記方法。
  11. 前記複数のメモリセルにアクセスすることが、マルチデッキメモリアレイの異なるデッキのそれぞれのメモリセルに結合されたそれぞれのアクセスラインにバイアスをかけることを含む、請求項１０に記載の方法。
  12. 前記それぞれのアナログ情報を記憶することが、前記複数のメモリセルに前記１つまたは複数のプログラミングパルスを適用することに応えて、他のそれぞれのメモリセルの他のそれぞれの状態変化速度とは異なるそれぞれの速度で、それぞれのメモリセルの状態を変化させることを含む、請求項１０に記載の方法。
  13. 前記複数のメモリセルをアモルファスメモリ状態に前処理することをさらに含む、請求項１０に記載の方法。
  14. 前記それぞれのメモリセルに前記それぞれのアナログ情報を記憶することに基づいて、シナプス荷重値を記憶することをさらに含む、請求項１０に記載の方法。
  15. 方法であって、
    複数のメモリセル内のそれぞれのメモリセルが、前記複数のメモリセル内の他のセルのそれぞれのプログラミング感度とは異なる前記それぞれのプログラミング感度を有する、前記複数のメモリセルにアクセスすることと、
    前記それぞれのメモリセルから、前記それぞれのメモリセルでプログラムされたアナログ情報を読み取ることと、
    前記それぞれのメモリセルから読み取られた前記アナログ情報を組み合わせることと、
    前記アナログ情報を組み合わせることに基づいて出力を提供することと
    を含む、前記方法。
  16. 前記複数のメモリセルにアクセスすることが、マルチデッキメモリアレイの異なるデッキのそれぞれのメモリセルに結合されたそれぞれのアクセスラインにバイアスをかけることを含む、請求項１５に記載の方法。
  17. 前記読み取ることが、
    前記それぞれのアクセスラインにバイアスをかけることに少なくとも部分的に基づいて、前記それぞれのメモリセルに結合された１つまたは複数のそれぞれのアクセスラインで生成された１つまたは複数の信号を検出することと、
    前記１つまたは複数の信号を検出することに少なくとも部分的に基づいて、前記それぞれのメモリセルによって記憶されたアナログ値を決定することと
    を含む、請求項１６に記載の方法。
  18. 前記１つまたは複数の信号を検出することが、前記それぞれのメモリセルに結合された少なくとも１つのそれぞれのアクセスラインに関連するサブスレッショルド電流を検出することを含む、請求項１７に記載の方法。
  19. 前記出力に基づいてシナプス荷重値を決定することをさらに含む、請求項１５に記載の方法。
  20. 方法であって、
    複数のメモリセル内のそれぞれのメモリセルが、前記複数のメモリセル内の他のメモリセルのそれぞれのプログラミング感度とは異なる前記それぞれのプログラミング感度を有する、前記複数のメモリセルを形成することと、
    前記複数のメモリセルに結合された読み取り回路を形成することであって、前記読み取り回路が、前記それぞれのメモリセルを読み取り、前記それぞれのメモリセルから読み取られたそれぞれのアナログ情報の組み合わせに基づいて出力を提供するように構成される、前記形成することと
    を含む、前記方法。
  21. 前記複数のメモリセルを形成することが、マルチデッキメモリアレイを形成することを含み、前記それぞれのメモリセルが前記マルチデッキメモリアレイの異なるデッキにある、請求項２０に記載の方法。
  22. 前記マルチデッキメモリアレイを形成することが、各デッキについて、
    下部アクセスライン材料を形成することと、
    上部アクセスライン材料を形成することと、
    前記下部アクセスライン材料と前記上部アクセスライン材料との間で記憶要素材料を形成することであって、前記記憶要素材料がカルコゲニドを含む、前記形成することと
    を含む、請求項２１に記載の方法。
  23. 前記マルチデッキメモリアレイ内の１つのデッキのために前記記憶要素材料を形成することが、前記マルチデッキメモリアレイ内の別のデッキのそれぞれのカルコゲニド含有材料の別の厚さまたは組成とは異なる厚さ及び／または組成を有するそれぞれのカルコゲニド含有材料を形成することを含む、請求項２２に記載の方法。
  24. システムであって、
    複数のメモリセル内のそれぞれのメモリセルが、前記複数のメモリセル内の他のメモリセルのそれぞれのプログラミング感度とは異なる前記それぞれのプログラミング感度を有する、前記複数のメモリセルを含むメモリアレイと、
    トレーニング段階の間にトレーニング刺激を受け取るように構成された入力構成要素と、
    前記受け取られた刺激に基づいて、前記複数のメモリセルでそれぞれのアナログ情報をプログラムするために１つまたは複数のプログラミングパルスを適用するように構成されたプログラミング構成要素と、
    前記それぞれのメモリセルでプログラムされた前記それぞれのアナログ情報を読み取るように構成された読み取り構成要素であって、前記それぞれのメモリセルから読み取られた前記それぞれのアナログ情報の組み合わせに基づいて出力を提供するようにさらに構成された、前記読み取り構成要素と
    を備え、
    前記出力が、前記トレーニング段階の間に受け取られた刺激に関連するシナプス荷重に対応する
    前記システム。
  25. 前記メモリアレイがマルチデッキメモリアレイを備え、前記それぞれのメモリセルが前記マルチデッキメモリアレイの異なるデッキにある、請求項２４に記載のシステム。
  26. 前記マルチデッキメモリアレイのデッキのそれぞれのメモリセルが、前記マルチデッキメモリアレイの異なるデッキの別のそれぞれのメモリセルのそれぞれの記憶要素材料の別の厚さまたは組成とは異なる厚さ及び／または組成を有するそれぞれの記憶要素材料を含む、請求項２５に記載のシステム。
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