CN114270374B - 神经网络存储器 - Google Patents

神经网络存储器 Download PDF

Info

Publication number
CN114270374B
CN114270374B CN202080058483.4A CN202080058483A CN114270374B CN 114270374 B CN114270374 B CN 114270374B CN 202080058483 A CN202080058483 A CN 202080058483A CN 114270374 B CN114270374 B CN 114270374B
Authority
CN
China
Prior art keywords
memory cells
voltage
memory
array
neural
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202080058483.4A
Other languages
English (en)
Other versions
CN114270374A (zh
Inventor
M·博尼亚蒂
I·托尔托雷利
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN114270374A publication Critical patent/CN114270374A/zh
Application granted granted Critical
Publication of CN114270374B publication Critical patent/CN114270374B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/54—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using elements simulating biological cells, e.g. neuron
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • G06N3/065—Analogue means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/08—Learning methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0035—Evaluating degradation, retention or wearout, e.g. by counting writing cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0097—Erasing, e.g. resetting, circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biomedical Technology (AREA)
  • Theoretical Computer Science (AREA)
  • Health & Medical Sciences (AREA)
  • General Health & Medical Sciences (AREA)
  • Molecular Biology (AREA)
  • Biophysics (AREA)
  • Artificial Intelligence (AREA)
  • General Physics & Mathematics (AREA)
  • Computational Linguistics (AREA)
  • Data Mining & Analysis (AREA)
  • Evolutionary Computation (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Neurology (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

在一实例中，一种设备可包含：存储器胞元阵列；以及神经存储器单元控制器，其耦合到所述存储器胞元阵列且经配置以在第一训练间隔期间向所述阵列的存储器胞元断言相应电压脉冲，以从与复位状态相关联的电压改变所述存储器胞元的相应阈值电压以实现相应突触权值改变。所述神经存储器单元控制器可经配置以起始期间无脉冲施加到所述存储器胞元的休眠间隔，以实现所述存储器胞元的所述改变后的相应阈值电压从与设定状态相关联的电压朝向与所述复位状态相关联的所述电压的相应电压漂移，且在所述休眠间隔之后响应于所述改变后的相应阈值电压的所述相应电压漂移而确定所述存储器胞元的输出。

Description

神经网络存储器
技术领域
本公开大体上涉及操作设备，例如存储器，且更明确地说，涉及神经网络存储器。
背景技术
存储器装置通常可提供为计算机或其它电子装置中的内部半导体集成电路。存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(random access memory，RAM)、只读存储器(read only memory，ROM)、动态RAM(dynamic RAM，DRAM)、同步动态RAM(synchronous dynamic RAM，SDRAM)、铁电RAM(ferroelectric RAM，FeRAM)、磁性RAM(magnetic RAM，MRAM)、电阻式RAM(resistive RAM，RRAM)、快闪存储器、相变存储器(phasechange memory，PCM)等。存储器装置可以是易失性或非易失性的。非易失性存储器，例如FeRAM，可维持其所存储的逻辑状态很长一段时间，即使无外部电源存在也是这样。除非通过外部电源周期性地刷新，否则易失性存储器胞元可能随时间推移而丢失其所存储状态。
各种存储器阵列可组织成交叉点架构，其中存储器胞元(例如，两个终端胞元)位于用以存取所述胞元的第一信号线和第二信号线的相交点(例如，存取线与感测线的相交点)处。一些存储器胞元可为例如布置成三维交叉点架构(例如，3DXPointTM)胞元或自选存储器(SSM)胞元的存储器胞元，其状态(例如，所存储的数据值)取决于存储器胞元的电阻和/或阈值电压。一些存储器胞元包括可充当存储器胞元(例如，3DXPoint)的选择元件和存储元件的不同硫族化物材料。在一些其它实例中，一些存储器胞元包括可充当选择元件和存储元件(例如，SSM)两者的单一硫族化物材料。
一般来说，改进存储器装置可包含增大存储器胞元密度、增大读取/写入速度、增大可靠性、增大数据保持、降低功率消耗或降低制造成本以及其它度量。
附图说明
图1说明根据本公开的各种实施例的呈存储器装置的存储器阵列形式的设备的实例。
图2说明根据本公开的实施例的支持神经网络存储器的三维存储器阵列的实例。
图3说明根据本公开的实施例的存储器阵列的实例，其展示支持神经网络存储器的存储器胞元上的操作的特征。
图4说明根据本公开的实施例的存储器胞元的阈值电压时间标绘图的实例曲线图。
图5说明根据本公开的实施例的存储器胞元的阈值电压分布的实例曲线图。
图6说明根据本公开的实施例的使用存储器装置的神经网络存储器的实例方法。
具体实施方式
本文中描述了经配置以模拟可存在于神经系统中的神经-生物架构和/或存储突触权值以表示学习的系统、设备、装置和方法。实例设备可包含存储器胞元阵列和耦合到所述存储器胞元阵列的神经存储器单元控制器。神经存储器单元控制器可经配置以在第一训练间隔期间向阵列的存储器胞元断言相应电压脉冲，以从与复位状态相关联的电压改变存储器胞元的相应阈值电压以实现相应突触权值改变。神经存储器单元控制器可进一步经配置以起始休眠间隔(在所述休眠间隔期间，无脉冲施加到所述存储器胞元)，以实现存储器胞元的改变后的相应阈值电压从与设定状态相关联的电压朝向与复位状态相关联的电压的相应电压漂移，且在休眠间隔之后响应于改变后的相应阈值电压的相应电压漂移而确定存储器胞元的输出。
在神经网络中，突触权值可指两个节点(例如，生物神经网络中的神经元)之间的连接的强度和/或振幅。经由生物神经网络发射的信息的性质和内容可部分地基于在节点之间形成的突触的特性(例如，突触权值)。存储器阵列可作为人工神经网络存储器(例如，神经形态系统和装置)而操作，且可经设计以实现传统计算机架构可能不可能的结果。举例来说，神经形态系统可用以实现更常与生物系统相关联的结果，例如学习、视觉(vision或visual)处理、听觉处理、高级计算、休眠、其它过程或其组合。人工神经网络在本文中可称为神经网络。
如本文中将进一步描述，存储器胞元可布置成阵列(例如，神经存储器单元)以模拟例如学习等神经-生物功能性。存储器胞元可包含可响应于电压脉冲的量值和/或施加到其的电压脉冲的极性(例如，在训练间隔期间)而改变物理状态的硫族化物材料。设定物理状态为导电状态(例如，对电流流动的低电阻)，且复位物理状态为较不导电状态(例如，对电流流动的较高电阻)。硫族化物材料的物理状态在设定状态与复位状态之间的改变是至少部分地基于在可配置材料(例如，在3DXPoint存储器胞元的情况下)两端的电压量值和/或经由可配置材料施加的电流的方向和/或在可配置材料两端的电压的极性与经由可配置材料(例如，在SSM胞元的情况下)施加的电流的方向的组合而由不同材料配置造成。硫族化物材料的物理状态在设定状态与复位状态之间的改变可以模拟方式改变存储器胞元的阈值电压值。存储器胞元的硫族化物材料的模拟阈值电压改变可表示神经形态存储器系统中的突触权值。突触权值的变化可表示和/或解释为表示学习和其它生物功能。在训练间隔期间，可将一定量的电压脉冲施加到存储器胞元(例如，短设定脉冲或读取脉冲)。电压脉冲可具有例如高于或低于存储器胞元的阈值电压的量值(“亚阈值”)。可在训练间隔期间调整施加到神经存储器单元的存储器胞元的脉冲的时间长度。
在生物学中，学习事件可为神经元之间的尖峰的因果性传播使得连接突触的突触权值增大的结果。在人工神经网络中，学习事件可为训练间隔的结果。在生物学中，突触的突触权值增大可由导电性增强表示。固态存储器阵列(例如，3DXPoint或SSM胞元阵列)可模拟突触阵列，每一突触由权值或存储器胞元电导率表征。电导率越大(例如，由具有相对低阈值电压的存储器胞元展现)，突触权值越大，且存储器学习程度越高。电导率越小(例如，由具有相对高阈值电压的存储器胞元展现)，突触权值越小，且存储器学习程度越小。作为一实例，当通过电压脉冲增强存储器胞元时，突触权值和/或至少两个存储器胞元之间的连接可模拟学习。
如本文中所使用，术语“增强”是指当与具有低电导率(例如，高阈值电压和/或对电流流动的高电阻)的存储器胞元相比时，具有对应于高电导率(例如，对电流流动的低电阻)的相对低阈值电压(Vth)的存储器胞元。增强的存储器胞元表示训练间隔期间的相对较大学习程度。换句话说，在训练间隔期间施加到存储器胞元的电压实现相应存储器胞元的相应阈值电压朝向设定状态的改变。增强的存储器胞元可视为与非增强存储器胞元相比存储较大的突触权值。训练间隔可包含向阵列的存储器胞元断言的一或多个电压脉冲。
如本文中所使用，术语“非增强”是指相较于具有高电导率(例如，低阈值电压和/或对电流流动的低电阻)的存储器胞元，具有对应于低电导率(例如，对电流流动的高电阻)的相对高阈值电压的存储器胞元。非增强存储器胞元表示训练间隔期间的相对较小学习程度(或简称为未学习)。换句话说，在训练间隔期间施加到存储器胞元的电压并不实现存储器胞元的阈值电压朝向设定状态的显著改变。非增强存储器胞元可视为与增强的存储器胞元相比存储较小的突触权值。然而，实施例不限于此惯例。在一些实施例中，非增强存储器胞元可视为存储较大突触权值，且增强的存储器胞元可视为存储较小突触权值。
本文中描述了描述经配置以模拟可存在于神经系统中的神经-生物架构和/或存储与增强和非增强存储器胞元相关联的突触权值的神经网络存储器阵列的系统、装置和方法。存储器胞元可通过使硫族化物材料的材料配置在设定状态与复位状态之间改变而存储数据，其还可按模拟方式改变相应存储器胞元的相应阈值电压值。经编程存储器胞元的相应阈值电压因此可处于与设定状态和复位状态相关联的阈值电压之间的任何地方。在允许在存储器胞元中存储可变突触权值的同时，阈值电压的模拟可变性还可产生关于存储器胞元是否已在训练间隔之后增强的二元确定的困难。出现所述困难是因为胞元阵列将具有跨越与设定状态和复位状态相关联的频谱之间的频谱的阈值电压，且应被视为增强还是非增强的阈值电压之间的清晰区别并不显而易见。
然而，根据本公开的至少一个实施例，可起始休眠间隔以允许存储器胞元在训练间隔期间在硫族化物材料的材料配置已改变之后经历电压漂移。如本文中所使用，术语「休眠间隔」是指不允许存取阵列的存储器胞元以使得可发生电压漂移的时间周期。存储器装置可在休眠间隔期间处于闲置状态(例如，低功率和/或断开)。电压漂移是指存储器胞元(例如，3DXPoint胞元或SSM胞元)的阈值电压在一段时间内朝向复位状态的改变(例如，电阻的改变)。换句话说，电压漂移是指存储器胞元随时间推移而具有增大的阈值电压的趋势。当不存取阵列的存储器胞元时，电压漂移可发生。
存储器胞元的电压漂移可为逐渐或快速的，且电压漂移发生的程度可取决于休眠间隔之前的存储器胞元的阈值电压值。举例来说，相较于在给定持续时间的休眠间隔期间具有较低阈值电压的存储器胞元，具有较高阈值电压的存储器胞元可更快地和/或在更大程度上朝向复位状态漂移。因为具有较高阈值电压的存储器胞元比具有较低阈值电压的存储器胞元更快地朝向复位状态漂移，所以休眠间隔对存储器胞元阵列的设定与复位之间的阈值电压分布的影响是使其加宽。设定与复位之间的阈值电压分布的此加宽的结果允许更好地确定任何特定存储器胞元是增强还是非增强存储器胞元。换句话说，被视为增强与非增强的存储器胞元之间的信噪比(SNR)改进，从而产生比尚未允许漂移的存储器胞元阵列更多的数字输出。
存储器胞元阵列的存储器胞元的电压漂移可仿真生物功能休眠。在生物学中，突触复位在休眠期间发生，且表示用于学习的重要功能。在学习循环之后，休眠能够排除非增强突触，从而提供更好的信息设定和新的物理空间以专用于新的学习和新的存储器。同样，本文中所公开的休眠间隔可仿真休眠，从而产生非增强存储器胞元的复位。
神经存储器单元控制器可耦合到布置在神经网络中的存储器胞元阵列。神经网络单元控制器可经配置以致使在训练间隔期间将脉冲施加到阵列的存储器胞元，以仿真经由由存储器胞元的阈值电压表示的突触权值的学习。神经存储器单元控制器可增大被视为增强与非增强的存储器胞元的SNR以区分在休眠间隔之后已学习的胞元与未学习的胞元。休眠间隔可仿真神经网络存储器中的生物功能休眠。使用这些方法，神经存储器单元控制器可在训练间隔与休眠间隔之间来回切换(例如，电压漂移)，以区分已学习(例如，突触权值增大)的阵列的存储器胞元。
如本文中所使用，“一(a/an)”或“数个”可以指某事物中的一或多个，且“多个”可以指此类事物中的两个或更多个。例如，存储器装置可以指一或多个存储器装置，且多个存储器装置可以指两个或更多个存储器装置。另外，如本文中所使用的指定符“N”、“P”及“S”，尤其相对于图式中的附图标记，指示如此指定的数个特定特征可与本公开的数个实施例包含在一起。标示之间的数目可相同或不同。
本文中的图遵循编号常规，其中一或多个第一数字对应于图号，且剩余的数字识别图式中的元件或组件。可通过使用类似数字来识别不同图之间的类似元件或组件。举例来说，101可指代图1中的元件“01”，且类似元件可在图2中指代为201。
图1说明根据本公开的各种实施例的呈存储器装置100的存储器阵列101形式的设备的实例。如本文中所使用，“设备”可指但不限于多种结构或结构的组合中的任何一种，例如，电路或电路系统、一或多个裸片、一或多个模块、一或多个装置或一或多个系统。图1是存储器装置100的各种组件和特征的说明性表示。如此，应了解，展示存储器装置100的组件和特征是为了说明功能上的相互关系，而非其在存储器装置100内的实际物理位置。
虽然图1中包含的一些元件标记有数字指示符，而其它对应元件未经标记，但它们是相同的或将理解为相似的，以便增大所描绘特征的可见性和清晰度。举例来说，尽管描绘若干存储器胞元，但仅一个存储器胞元标记有参考数字105。
在图1的说明性实例中，存储器装置100包含存储器阵列101。存储器阵列101包含可编程以存储不同状态的存储器胞元105。在一些实施例中，每一存储器胞元105可为可编程的以存储可标示为逻辑0和逻辑1的两个状态。在一些实施例中，存储器胞元105可经配置以存储多于两个的逻辑状态。在一些实施例中，存储器胞元105可包含3DXPoint胞元或SSM胞元，例如具有不同硫族化物材料以作为选择组件和存储组件(例如，3DXPoint)而操作或具有单一硫族化物材料以作为选择组件和存储组件(例如，SSM)两者而操作的存储器胞元。
如本文中将进一步描述，存储器胞元105可布置成阵列(例如，神经存储器单元)以模拟例如学习和休眠等神经生物功能性。存储器胞元可包含可响应于施加到其的电压的各种特性(例如，量值、施加量和/或持续时间)和/或施加到其的极性(例如，正或负)而改变物理状态(例如，硫族化合物材料配置)的硫族化合物材料。设定物理状态为导电性较强(例如，对电流流动的低电阻)的硫族化物材料配置，且复位物理状态为导电性较差(例如，对电流流动的较高电阻)的硫族化物材料的另一配置。使硫族化物材料的物理状态或配置在设定状态与复位状态之间改变(例如，以可称为“非二元”或“模拟”的方式)可按对应的非二元或模拟方式改变存储器胞元的阈值电压值。存储器胞元的模拟阈值电压改变可表示神经形态存储器系统中的突触权值。突触权值的变化可表示和/或解释为表示学习和其它生物功能。
在一些实施例中，存储器胞元105的每一行连接到第一信号线110-1、110-2或110-N(例如，存取线，有时称为字线)，且存储器胞元105的每一列连接到第二信号线115-1、115-2或115-S(例如，感测线，有时称为位线)。存取线110和感测线115两者还可泛称为信号线。存取线110与感测线115可大体上彼此垂直，且可支持存储器胞元阵列。如本文中所使用，术语“大体上”意味着经修饰特征(例如，由术语大体上修饰的动词或形容词)不必是绝对的，但要足够接近以便实现特性的优点。尽管图1中未说明以便不混淆本公开的实例，但存储器阵列101可包含衬底(本文中结合图2进一步描述)。
一般来说，一个存储器胞元105可位于两个信号线(例如存取线110和感测线115)的相交点处。举例来说，存储器胞元105位于存取线110-1与感测线115-S的相交点处。此相交点可称为存储器胞元105的地址。
硫族化物材料可为包含元素硫(S)、硒(Se)和碲(Te)中的至少一者的材料或合金。硫族化物材料可为玻璃或非玻璃。在一些实例中，3DXPoint存储器胞元和SSM胞元可包含硫族化物玻璃和/或非玻璃材料。存储器胞元105可例如包含硫族化物玻璃，例如硒(Se)、碲(Te)、砷(As)、锑(Sb)、碳(C)、锗(Ge)和硅(Si)的合金。在某一实例中，主要具有硒(Se)、砷(As)和锗(Ge)的硫族化物材料可被称作SAG合金。在一些实例中，SAG合金可包含硅(Si)或铟(In)或其组合且此类硫族化物材料可相应地被称作SiSAG合金或InSAG合金，或其组合。在一些实例中，硫族化物玻璃可包含额外元素，例如氢(H)、氧(O)、氮(N)、氯(Cl)或氟(F)，其各自可呈原子或分子形式。硫族化物非玻璃材料可包含S、Se、Te、锗(Ge)、砷(As)、铝(Al)、锑(Sb)、金(Au)、铟(In)、镓(Ga)、锡(Sn)、铋(Bi)、钯(Pd)、钴(Co)、氧(O)、银(Ag)、镍(Ni)、铂(Pt)的合金。实例硫族化物非玻璃材料和合金可包含但不限于Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd或Ge-Te-Sn-Pt。如本文中所使用的加连字符的化学组合物符号指示特定化合物或合金中包含的元素，并且旨在表示涉及所指示元素的所有化学计算量。举例来说，Ge-Te可包含GexTey，其中x和y可为任何正整数。硫族化物材料的其它实例可包含二元金属氧化物材料或混合价氧化物，包含两种或更多种金属，例如过渡金属、碱土金属和/或稀土金属。实施例不限于与存储器胞元的存储器元件相关联的一或多种特定硫族化物材料。材料的其它实例可用以形成存储器元件，且可包含巨磁阻材料或基于聚合物的材料，等等。
可通过启动或选择存取线110和感测线115来对存储器胞元105执行例如读取和编程等操作。启动或选择存取线110或感测线115可包含将电压施加到相应线。存取线110和感测线115可由导电材料制成，例如金属(例如，铜(Cu)、Al、Au、钨(W)、钛(Ti))、金属合金、碳、导电掺杂半导体或其它导电材料、合金、化合物，等。
在一些架构中，胞元的逻辑存储装置(例如，CBRAM胞元中的电阻组件、FeRAM胞元中的电容组件)可通过选择组件与感测线电隔离。术语“隔离”是指电子当前不能够在其间之间流动的组件之间的关系；如果组件之间存在开路，则组件彼此隔离。在其它架构中，例如包含SSM胞元的那些架构，硫族化物材料可充当选择组件和存储元件两者。存取线110可连接到选择组件，且可控制选择组件。举例来说，选择组件可为晶体管，且存取线110可连接到晶体管的栅极。
选择组件可为存储器胞元105的元件，其可包括硫族化物材料(例如，硫族化物玻璃)。选择组件可为3D XPointTM阵列的一部分，且在SSM胞元的情况下，硫族化物材料可充当选择组件和存储元件两者。启动存取线110可引起存储器胞元105的逻辑存储装置与其对应的感测线115之间的电连接或闭合回路。接着可存取感测线以对存储器胞元105进行读取或编程。在选择存储器胞元105后，所得信号可即刻用以确定所存储逻辑状态。在一些情况下，第一逻辑状态可对应于穿过存储器胞元105的零电流或可忽略的小电流，而第二逻辑状态可对应于有限电流。在一些情况下，存储器胞元105可包含包含存储组件和选择组件的存储器胞元，存储组件和选择组件两者皆由硫族化物材料、CBRAM胞元或FeRAM胞元制成。
可经由行解码器120和列解码器130控制对存储器胞元105的存取。举例来说，行解码器120可从存储器控制器140(例如，神经存储器单元控制器)接收行地址，且基于所接收的行地址启动适当的存取线110。类似地，列解码器130可从存储器控制器140接收列地址，且启动适当感测线115。举例来说，存储器阵列101可包含多个存取线110-1、110-2和110-N以及多个感测线115-1、115-2和115-S，其中S和N取决于阵列大小。因此，通过启动存取线110和感测线115，例如110-1和115-S，可存取相交点处的存储器胞元105。
在存取后，存储器胞元105可由感测组件125读取或感测以确定存储器胞元105的所存储的状态。举例来说，电压可施加到存储器胞元105(使用对应存取线110和感测线115)，且穿过存储器胞元105的所得电流的存在可取决于存储器胞元105的所施加电压和阈值电压。在一些情况下，可施加多于一个电压。此外，如果所施加的电压不导致电流流动，则可施加其它电压，直到感测组件125检测到电流为止。通过评估导致电流流动的电压，可确定存储器胞元105的阈值电压。在一些情况下，电压的量值可斜升，直到检测到电流流动。在其它情况下，可依序施加预定电压，直到检测到电流。同样，可将电压施加到存储器胞元105，且用以产生电流的电压的量值可取决于存储器胞元105的硫族化物材料的电阻和/或存储器胞元105的阈值电压。
在本文中所描述的其中存储器胞元为SSM胞元的一些实例中，根据读取干扰现象，施加读取脉冲(原本将正常地用以读取存储器胞元的脉冲)可以模拟方式改变存储器胞元105的相应阈值电压。换句话说，响应于已被施加脉冲，SSM胞元的初始阈值电压可递增地改变(例如，以模拟方式)。阈值电压的此改变可响应于存储器胞元的硫族化物材料被更改到不同状态。
存储器控制器140可产生行和列地址信号，以便启动所需存取线110和感测线115。存储器控制器140还可产生并控制在存储器装置100的操作期间使用的各种电压或电流。一般来说，本文中论述的所施加电压或电流的振幅、形状、极性和/或持续时间可经调整或变化，且可针对操作存储器装置100中论述的各种操作而不同。
存储器控制器140可执行学习算法，且控制在学习算法期间使用的各种电压或电流。学习算法可包含训练间隔期间执行的变量。训练间隔可包含例如电压脉冲的量、持续时间、极性和/或量值的变量。神经存储器单元控制器(例如，存储器控制器140)可将学习算法应用于阵列101，以尝试引发来自神经存储器单元的存储器胞元的学习事件。
学习算法变量可进一步包含一或多个休眠间隔以实现电压漂移。休眠间隔可涉及在其中不存取存储器胞元105的训练间隔之后的时间周期。休眠间隔可为神经网络内的生物功能休眠的仿真(例如，或再现)。
神经网络单元控制器(例如，存储器控制器140)可经配置以执行学习算法，且在训练间隔期间向阵列101的相应存储器胞元(例如，存储器胞元105)断言电压脉冲，以将存储器胞元的相应阈值电压从与复位状态相关联的电压朝向与设定状态相关联的电压改变。神经网络单元控制器可进一步起始休眠间隔，以实现存储器胞元的改变后的阈值电压从与设定状态相关联的电压朝向与复位状态相关联的电压的电压漂移，其中电压漂移是阈值电压朝向与复位状态相关联的电压的改变。
存储器胞元105的硫族化物材料可基于在训练间隔期间从存储器控制器140接收的电压脉冲而改变条件。神经存储器单元控制器可经配置以在训练间隔中断言相应电压脉冲，且起始休眠间隔以实现存储器胞元的相应阈值电压的相应电压漂移。神经存储器单元控制器可经配置以在休眠间隔之后向存储器胞元断言相应电压脉冲，以将相应硫族化物材料(例如，相变存储组件)从与复位状态相关联的非晶形条件改变到复位状态与设定状态之间的过渡状态(例如，朝向与设定状态相关联的结晶条件)。
当存储器胞元的改变后的阈值电压较之于与设定状态相关联的电压较接近于与复位状态相关联的电压时，存储器胞元的改变后的阈值电压在休眠间隔期间的电压漂移可更大。相比之下，当存储器胞元的改变后的阈值电压较之于与复位状态相关联的电压较接近于与设定状态相关联的电压时，存储器胞元的改变后的阈值电压在休眠间隔期间的电压漂移可更小。
举例来说，存储器控制器101可经配置以起始休眠间隔，以实现第一存储器胞元中的第一突触权值改变和第二存储器胞元中的第二突触权值改变。第一突触权值改变与第二突触权值改变可不同或相同，且可对应于第一存储器胞元和第二存储器胞元的阈值电压，所述阈值电压较之于设定状态较接近于与复位状态相关联的电压。在此实例中，电压漂移较大，因为第一存储器胞元和第二存储器胞元的阈值电压较之于设定状态较接近于复位状态。
在其它实例中，存储器控制器101可经配置以起始休眠间隔，以实现第一存储器胞元中的第一突触权值改变和第二存储器胞元中的第二突触权值改变。第一突触权值改变与第二突触权值改变可不同或相同，且可对应于第一存储器胞元和第二存储器胞元的改变后的相应阈值电压，所述阈值电压较之于复位状态较接近于与设定状态相关联的电压。在此实例中，响应于第一存储器胞元和第二存储器胞元的改变后的相应阈值电压较之于复位状态较接近于设定状态，电压漂移较小。使用这些方法，可通过增大被视为增强与非增强的阵列101的存储器胞元的SNR而在已学习的存储器胞元与尚未学习的存储器胞元之间作出区别。
在一些实施例中，可将后续训练间隔应用于存储器阵列101。每一训练间隔可在脉冲的数目、脉冲的量值、脉冲的极性和/或脉冲的持续时间方面变化。在非限制性实例中，在后续训练间隔期间的额外电压脉冲可各自减小存储器胞元(例如，3DXPoint胞元或SSM胞元)的电阻以表示增大的突触权值(例如，学习)。在其它实施例中，在后续训练间隔期间的额外电压脉冲可具有零效应和/或增大存储器胞元的电阻以表示减小的突触权值(例如，未学习)。举例来说，存储器控制器140可经配置以响应于存储器胞元的输出指示已响应于所实现的电压漂移而发生增大的学习，在后续训练间隔中的一者期间向阵列101的存储器胞元断言额外相应电压脉冲中的一者。
每一后续训练间隔可随后为休眠间隔，且神经存储器单元控制器(例如，存储器控制器140)可响应于存储器胞元105的输出指示已响应于所实现的电压漂移而发生增大的学习，在后续训练间隔中的一者期间向存储器胞元105断言额外相应电压脉冲。具体来说，当输出值指示被视为增强与非增强的存储器胞元105之间的相异SNR时，和/或当突触权值高时，可响应于休眠间隔和电压漂移而发生增大的学习。相比之下，减小的突触权值指示较高电阻且学习尚未发生。在一些实例中，突触权值可增大或保持不变，且存储器胞元105的电阻可响应于后续训练间隔而保持不变。
图2说明根据本公开的实施例的支持神经网络存储器的三维存储器阵列的实例。存储器阵列201可为参考图1描述的存储器阵列101的部分的实例。存储器阵列201可包含定位在衬底204上方的存储器胞元的第一阵列或叠组219-1和在第一阵列或叠组219-1顶部上的存储器胞元的第二阵列或叠组219-2。存储器阵列201还可包含存取线210-1、存取线210-2和感测线215-1，其可为存取线110和感测线115的实例，如参考图1所描述。
如在图2中所描绘的说明性实例中，第一叠组219-1和第二叠组219-2的存储器胞元可各自分别包含存储器胞元205-1和205-2。存储器胞元205-1和205-2可为结合图1所描述的存储器胞元105的实例。在一些实例中，第一叠组219-1和第二叠组219-2的存储器胞元205-1、205-2可各自包含除3DXPoint或SSM胞元外的类型的存储器胞元，其可适合于交叉点架构(例如，PCM胞元、SSM胞元、CBRAM胞元和/或FeRAM胞元)。虽然图2中包含的一些元件标记有数字指示符，而其它对应元件未经标记，但它们是相同的或将理解为相似的，以便增大所描绘特征的可见性和清晰度。
在某些情况下，第一叠组219-1的存储器胞元205-1可各自包含第一电极211-1、硫族化物材料213-1和第二电极217-1。另外，第二叠组219-2的存储器胞元可各自包含第一电极211-2、硫族化物材料213-2和第二电极217-2。在一些实施例中，存取线(例如，图1中的存取线210)可包含电极层(例如，保形层)来代替电极211或217，且因此可包括多层存取线。在此类实施例中，存取线的电极层可与存储器材料(例如，硫族化物材料213)介接。在一些实施例中，存取线(例如，存取线210、感测线215)可直接与存储器材料(例如，硫族化物材料213)介接，而在其间无电极层或电极。
在一些实施例中，第一叠组219-1和第二叠组219-2的存储器胞元可具有共同导电线，使得每一叠组219-1和219-2的对应(例如，在y方向上竖直对准)存储器胞元可共享感测线115或存取线110，如参考图1所描述。举例来说，第二叠组219-2的第一电极211-2和第一叠组219-1的第二电极217-1两者可皆耦合到感测线215-2，使得感测线215-2由竖直对准且邻近的存储器胞元(在y方向上)共享。
在一些情况下，存储器阵列201的架构可称为交叉点架构的实例，因为存储器胞元可形成于存取线210与感测线215之间的拓扑交叉点处，如图2中所说明。相较于一些其它存储器架构，此类交叉点架构可提供具有较低生产成本的相对高密度的数据存储装置。举例来说，具有交叉点架构的存储器阵列可具有面积减小的存储器胞元，且因此与一些其它架构相比可支持增大的存储器胞元密度。
存储器阵列201可包含形成于彼此之上的两个或更多个二维(2D)存储器阵列。与单个2D阵列相比，这可增大可放置或产生于单个裸片或衬底上的存储器胞元的数目，这又可降低生产成本或提高存储器装置的性能，或两者。在图2中所描绘的实例中，存储器阵列201包含两个层级的存储器胞元205(例如，存储器胞元205-1和存储器胞元205-1)，且可被视为3D存储器阵列。然而，层级的数目可不限于二，且其它实例可包含额外层级。每一层级可经对准或定位以使得存储器胞元205可跨越层级彼此对准(完全对准、重叠或大致对准)。
如图2中所示，堆叠的两个存储器胞元205-1、205-2可共享共同导电线，例如感测线215-2。感测线215-2可与上部存储器胞元205-2和下部存储器胞元205-1耦合。其它配置可为可能的，例如，第三层(未展示)可与上部存储器胞元205-2共享存取线。存取线210可连接到选择组件，且可控制选择组件。举例来说，选择组件可为晶体管，且存取线210可连接到晶体管的栅极。或者，选择组件可为电阻组件，其可包括硫族化物材料。启动存取线210可引起存储器胞元205的逻辑存储装置与其对应的感测线215之间的电连接或闭合回路。在一些实施例中，例如当存储器胞元205为SSM胞元时，逻辑存储装置还充当选择组件。接着可存取感测线以对存储器胞元205进行读取或编程。在选择存储器胞元205后，所得信号可即刻用以确定所存储逻辑状态。在一些情况下，第一逻辑状态可对应于穿过存储器胞元205的零电流或可忽略的小电流，而第二逻辑状态可对应于有限电流或阈值电流。
每一叠组219-1和叠组219-2的存储器胞元205可经历训练间隔和休眠间隔，从而实现连接突触的突触权值增大，如结合图1的实例所描述。具有多个叠组219的固态存储器阵列可模拟突触阵列，每一突触由权值或存储器胞元电导率表征。传导率越大，突触权值越大，且存储器学习程度就越高。传导率越小，突触权值越小，且存储器学习程度就越小。休眠间隔可在包含多个叠组219的存储器阵列中的训练间隔之后。训练间隔之后的休眠间隔可提供增强的(例如，展现较高学习程度)与非增强存储器胞元(例如，展现较小学习程度)之间的消歧。
图3说明根据本公开的实施例的存储器阵列301的实例，其展示支持神经网络存储器的存储器胞元上的操作的特征。存储器阵列301可类似于图1和2的实例存储器阵列101和201和/或类似于图3的存储器阵列303的交叉点阵列。存储器阵列301可包含可包含阵列301中的存储器胞元305的一部分或全部的神经存储器单元323。存储器阵列301可包含多个存储器胞元305-1、305-2、305-3、305-4、305-5、305-6、305-7、305-8、305-9、305-10、305-11及305-P(可统称为存储器胞元305)。每一存储器胞元305可对应于突触权值W1、W2、W3、W4、W5、W6、W7、W8、W9、W10、W11和WP。每一突触权值可基于存储器胞元305的阈值电压而改变。
存储器阵列301可包含可包含阵列301中的存储器胞元305的一部分或全部的神经存储器单元323。神经存储器单元323的存储器胞元305可耦合到感测线315-1、315-2、315-S(可统称为感测线315)和存取线310-1、310-2、310-3、310-N(可统称为存取线310)。
在一些实例中，存储器阵列301的存储器胞元305的一部分可不包含于神经存储器单元323中。在实例阵列301中，神经存储器单元323包含存储器胞元305-1、305-2、305-3、305-4、305-5、305-6、305-7、305-8及305-9，且存储器胞元305-10、305-11及305-P可从神经存储器单元323排除。因此，耦合到存取线310-N的存储器胞元305可包含于存储器阵列301中，但不必为神经存储器单元323的一部分。在此类实例中，可从由神经存储器单元323存储的总输出值排除存储器胞元305-10、305-11及305-P。
神经存储器单元控制器(例如，图1的存储器控制器140)可选择神经存储器单元323用于读取操作。在一些情况下，神经存储器单元控制器可选择神经存储器单元323的一或多个存储器胞元305用于读取操作。神经存储器单元控制器可识别和/或选择与神经存储器单元323相关联的一或多个感测线315和/或存取线310。
在训练间隔期间，神经存储器单元控制器可将输入341提供到神经存储器单元323的存储器胞元305。输入341可包含施加到存取线310的电压值(例如，V1、V2、V3)。神经存储器单元控制器可将存取线310加偏压到包含于输入341中的一或多个电压值(例如，读取电压值)。在一些情况下，存取线310全部被加偏压到相同读取电压。在一些情况下，神经存储器单元控制器可将一或多个存取线加偏压到与其它存取线不同的电压。
输入341可更改包含于神经存储器单元323中的存储器胞元305-1、305-2、305-3、305-4、305-5、305-6、305-7、305-8和305-9的阈值电压。神经存储器单元控制器可断言输入341的电压脉冲V1、V2和V3以将包含于神经存储器单元323中的相应存储器胞元305的相应阈值电压朝向设定状态改变(例如，相应电阻的改变)。存储器胞元305可具有不同阈值相应阈值电压，其影响阈值电压可朝向设定状态移动的程度。
包含较低阈值电压的存储器胞元305可朝向与设定状态相关联的阈值电压更改，且包含较高突触权值。举例来说，存储器胞元305-1可具有较低阈值电压，且对应于突触权值W1。当存储器胞元305-1在训练间隔期间被施加脉冲时，存储器胞元305-1的阈值电压可朝向与设定状态相关联的电压改变，且突触权值W1与具有较高阈值电压的不同存储器胞元305相比将相对较高。在训练间隔之后，神经存储器单元控制器可针对耦合到第一信号线310的相应存储器胞元305中的每一者起始休眠间隔，以实现相应存储器胞元305的改变后的相应阈值电压的相应电压漂移，其中电压漂移使改变后的相应阈值电压朝向与复位状态相关联的电压更改。当与具有相对较高阈值电压的不同存储器胞元305相比时，存储器胞元305-1的电压漂移量值较小。
举例来说，包含较高阈值电压和较低突触权值的存储器胞元305可朝向与设定状态相关联的阈值电压更改。举例来说，存储器胞元305-2可具有较高阈值电压，且对应于突触权值W2。当存储器胞元305-2在训练间隔期间被施加脉冲时，存储器胞元305-2的阈值电压可朝向与设定状态相关联的电压改变，且突触权值W2可变得高于训练间隔之前。因为存储器胞元305-2的阈值电压较高且可与复位电压相关联，所以进一步朝向复位状态的电压漂移的量值可较大。
神经存储器单元控制器还可将未选存取线310-N(例如，不包含于神经存储器单元323中的存取线)加偏压到读取电压值。在一些情况下，施加到一或多个未选存取线310-N的读取电压值与施加到所选存取线310-1、310-2、310-3的电压值相同。在一些情况下，施加到未选存取线310-N的读取电压值不同于施加到所选存取线310-1、310-2、310-3中的一者的电压值。
神经存储器单元控制器可检测包含在与神经存储器单元323耦合的一或多个感测线315上产生的一或多个信号的输出343。可基于将输入341施加到与神经存储器单元323耦合的存取线310而产生感测线315上的输出343。输出343的信号可包括电流信号(例如，I1、I2、I3)。
可在与神经存储器单元323耦合的每一感测线315上检测个别信号、个别阈值电压和/或突触权值。每一信号或权值可具有贡献于所述信号的不同存储器胞元。举例来说，存储器胞元305-1、305-4和305-7可贡献于第一感测线315-1上的信号。存储器胞元305-2、305-5及305-8可贡献于第二感测线315-2上的信号。存储器胞元305-3、305-6和305-9可贡献于第三感测线315-S上的信号。
基于检测到在与神经存储器单元323耦合的感测线315上产生的信号，神经存储器单元控制器可确定存储在神经存储器单元323中的输出值。神经存储器单元控制器可组合每一感测线315上的信号和/或阈值电压(例如，突触权值)以产生总权值(可称为总输出值)。神经存储器单元控制器可对感测线315的信号求和以产生总输出值。在一些情况下，神经存储器单元控制器可通过将权值矩阵应用于表示一或多个存取线上的一或多个电压(例如V1、V2、V3)的电压的输入向量来产生乘积。举例来说，神经存储器单元控制器可通过矩阵乘法运算来应用向量，其中所述向量为输入341(V1、V2和V3)，且所述矩阵为包含于神经存储器单元323中的相应存储器胞元305的阈值电压。
举例来说，神经存储器单元控制器可经配置以经由存取线310中的每一者施加相应电压脉冲，以改变耦合到存取线310中的每一者和特定感测线315-1的相应存储器胞元305(例如，3DXPoint胞元或SSM胞元)的相应阈值电压。在训练间隔中，神经存储器单元控制器可将相应电压施加到存储器胞元305-1、305-4和305-7，以使相应阈值电压朝向与设定状态相关联的电压改变以实现突触权值改变(例如，W1、W4和W7)。存储器胞元305-1、305-4和305-7中的每一者分别对应于突触权值W1、W4和W7，且可在此情况下接收电压脉冲。
神经存储器单元控制器可进一步经配置以经由存取线310中的每一者施加后续相应电压脉冲，以使耦合到每一存取线310和不同感测线315-2的相应存储器胞元305的相应阈值电压在训练间隔中朝向与设定状态相关联的电压改变，以实现突触权值改变。在此情况下，对应于突触权值W2、W5和W8的存储器胞元305-2、305-5和305-8中的每一者可接收电压。此实例方法可对任何数目个感测线315继续以实现存储器胞元305的突触权值改变。在训练间隔之后，神经存储器单元控制器可经配置以起始存取线310中的每一者的休眠间隔，以实现相应存储器胞元305-1、305-2、305-4、305-5、305-7和305-8的改变后的阈值电压的电压漂移。电压漂移可使改变后的相应阈值电压朝向与复位状态相关联的电压更改。
图4说明根据本公开的实施例的存储器胞元的阈值电压时间标绘图的实例曲线图456。曲线图456为休眠间隔期间存储器胞元的阈值电压时间标绘图的实例，其沿着X轴表示为时间。在休眠间隔期间，存储器胞元(例如，图1、2或3的存储器胞元105、205和/或305)经历暗示电阻的对应改变455的电压漂移，其沿着Y轴说明。曲线图456包含与在底部的设定状态453相关联的电压和与朝向顶部的复位状态(例如，复位Vth)454相关联的电压。
如由图例所说明，线432表示在休眠间隔开始时具有相对高阈值电压(Vth)的存储器胞元和/或多个存储器胞元的群组。虚线431表示在休眠间隔开始时具有相对低阈值电压(Vth)的存储器胞元和/或多个存储器胞元的群组。虽然此处将个别休眠间隔表示为一实例，但可使用任何数目个休眠间隔。
相对高和低阈值电压可为神经存储器单元控制器(例如，图1的存储器控制器140)经由存取线断言电压脉冲(或多个电压脉冲)以在训练间隔期间使相应存储器胞元的阈值电压朝向与设定状态453相关联的电压改变以实现突触权值改变的结果。在训练间隔之后，神经存储器单元控制器可起始休眠间隔，以实现相应存储器胞元的改变后的相应阈值电压的电压漂移。电压漂移使改变后的阈值电压朝向与复位状态454相关联的电压更改。
由线432表示的存储器胞元的阈值电压在休眠间隔开始时可相对较高，且由虚线431表示的存储器胞元的阈值电压在休眠间隔开始时可相对较低。由线432和431表示的存储器胞元的阈值电压不限于在设定或复位状态中开始或结束休眠间隔。由线432和431表示的存储器胞元可在与设定状态相关联的阈值电压、与复位状态相关联的阈值电压或在设定状态与复位状态之间的阈值电压下开始和/或结束休眠间隔。
在休眠间隔期间，随着时间457增大，由线432表示的存储器胞元的电压漂移可增大到(或朝向)与复位状态454相关联的阈值电压。电压漂移可增大阵列的存储器胞元的SNR，以通过允许具有较高改变后的相应阈值电压的相应存储器胞元的一部分比对应于较小电压漂移量值的具有较低改变后的相应阈值电压(例如，电阻的改变455)的存储器胞元的不同部分对应于较大电压漂移量值，来区分被视为增强与非增强的存储器胞元。换句话说，曲线图456将由虚线431表示的存储器胞元说明为具有相对小的电压漂移量值，因为阈值电压在训练间隔之后的改变为与设定状态相关联的阈值电压。
换句话说，因为具有较高阈值电压的存储器胞元432比具有较低阈值电压的存储器胞元431更快地朝向复位状态454漂移，所以休眠间隔对存储器胞元阵列的设定453与复位454之间的阈值电压分布的影响是使其加宽。设定453与复位454之间的阈值电压分布在时间457结束时的此加宽的结果允许更好地确定任何特定存储器胞元是增强还是非增强存储器胞元。
电压漂移的量值可对应于神经网络的学习响应于电压漂移量值的增大或减小的增大或减小。举例来说，对应于由线432表示的存储器胞元的较大电压漂移量值指示具有阵列的硫族化物元素的存储器胞元(例如，3DXPoint胞元或SSM胞元)保持不变(例如，在训练间隔期间)，接近于与复位状态454相关联的电压。较小电压漂移量值指示具有阵列的硫族化物元素的存储器胞元朝向与设定状态453相关联的电压而训练。与较小电压相比，较大电压与较少训练的胞元相关联。在训练间隔之后应用休眠间隔可增大相应存储器胞元的设定和复位状态的SNR，以区分被视为增强与非增强的存储器胞元，使得可识别已学习的存储器胞元与尚未学习的存储器胞元之间的区别。在时间457结束时(例如，休眠间隔的结束)，存储器胞元432和431的Vth的差大于时间457开始时(例如，休眠间隔的开始)。存储器胞元432和431的Vth在设定453与复位454之间的此差在时间457结束时的结果允许更好地确定任何特定存储器胞元是增强还是非增强存储器胞元。
图5说明根据本公开的实施例的存储器胞元的阈值电压分布的实例曲线图528。曲线图528为其中存储器胞元(例如，图1、2或3的存储器胞元105、205和/或305)经历电压漂移的多个休眠间隔的实例。低阈值电压(Vth)群组531可类似于具有结合图4描述的相对低阈值电压的存储器胞元431的群组。高阈值电压(Vth)群组532可类似于具有结合图4所描述的相对高阈值电压的存储器胞元432的群组。说明为Y轴，曲线图528包含相应存储器胞元的电阻的改变555(例如，阈值电压的改变)，其具有与在底部的设定状态(设定Vth)553相关联的电压和朝向顶部的与复位状态(复位Vth)554相关联的电压。
实例曲线图528包含表示休眠间隔的时间557从左到右增大的X轴。为了清楚和易于比较，低Vth群组531的休眠间隔534-1、534-2和534-M以及高Vth群组532的休眠间隔538-1、538-2和538-Q在相同的图5中说明为虚曲线图。换句话说，高Vth群组532和低Vth群组531两者均参考Y轴555，其中低Vth群组531和高Vth群组532两者的时间557在时间上同时发生。
低Vth群组531和高Vth群组532可以是为包括神经存储器单元(例如，图3的神经存储器单元323)的部分或整个阵列(例如，图1、2和3的101、201、301)的存储器胞元。休眠间隔534-1和538-1分别说明在时间1(T1)处的相同休眠间隔对低Vth群组531和高Vth群组532的影响。休眠间隔534-2和538-2分别说明在时间2(T2)处的相同(例如，后续)休眠间隔对低Vth群组531和高Vth群组532的影响。休眠间隔534-M和538-Q分别说明在时间3(T3)处的相同(例如，后续)休眠间隔对低Vth群组531和高Vth群组532的影响。
休眠间隔534-1、534-2和534-M可为存储器胞元的低Vth群组531的多个休眠间隔，且可统称为休眠间隔534。休眠间隔534-1、534-2、534-M可各自在训练间隔之后以实现电压漂移。休眠间隔538-1、538-2和538-Q可为存储器胞元的高Vth群组532应用的多个休眠间隔，且可统称为休眠间隔532。休眠间隔538-1、538-2、538-Q可各自在训练间隔之后以实现电压漂移。
神经存储器单元控制器(例如，图1的存储器控制器140)可耦合到信号线(例如，图1的存取线110和感测线115)，其中存储器胞元(例如，图1的存储器胞元105)连接在每一信号线的相交点处。神经存储器单元控制器可经配置以经由一或多个存取线在训练间隔期间断言相应电压脉冲(例如，图3的输入341的V1、V2、V3)，以使在与一或多个感测线的相交点处耦合到第一信号线中的每一者的阵列的相应存储器胞元的相应阈值电压在训练间隔中朝向与设定状态相关联的电压改变以实现相应突触权值改变。
举例来说，低Vth群组531的存储器胞元和高Vth群组532的存储器胞元可各自耦合到神经存储器单元阵列的感测线和存取线。在训练间隔期间，电压脉冲可施加到存储器胞元以使存储器胞元中的每一者中的硫族化物材料配置朝向与设定状态相关联的条件改变。高Vth群组532可包含呈较接近于复位状态的材料配置和相对高电阻(例如，低电流流动)的硫族化物材料，且阈值电压朝向设定状态的改变与低Vth群组531相比可相对较小。
举例来说，在训练间隔之后但在休眠间隔538之前，高Vth群组532的相应存储器胞元可经历相应阈值电压朝向设定状态的改变。低Vth群组531可包含呈较接近于设定状态的材料配置和相对低电阻(例如，高电流流动)的硫族化物材料，且相对阈值电压朝向设定状态的改变与高Vth群组532相比可相对较大。换句话说，在训练间隔之后但在休眠间隔534之前，低Vth群组534的存储器胞元可经历朝向设定状态的阈值电压改变。
在一些实施例中，神经存储器单元控制器可经配置以闲置(例如，低功率和/或断电)以实现休眠间隔。可以交替方式应用休眠间隔以在训练间隔之后。多个休眠间隔可在其间无训练间隔的情况下应用于相应存储器胞元，和/或可在其间无休眠间隔的情况下应用多个训练间隔。休眠间隔和训练间隔的量和/或次序可为学习算法的一部分。休眠间隔534和538说明为在训练间隔之后的休眠间隔的非限制性实例。举例来说，休眠间隔534-1可在第一训练间隔之后，休眠间隔534-2和534-M可在后续训练间隔之后。
当移除电压脉冲(例如，不再存取阵列的存储器胞元)时，可由神经存储器单元控制器起始休眠间隔。举例来说，神经存储器单元控制器可针对耦合到存取线的相应存储器胞元中的每一者在训练间隔之后起始休眠间隔(例如，第一休眠间隔534-1和538-1)，以实现存储器胞元的改变后的相应阈值电压朝向与复位状态554相关联的电压的相应电压漂移。
当存储器胞元的改变后的阈值电压较之于与复位状态554相关联的电压较接近于与设定状态553相关联的电压时，休眠间隔的电压漂移较小。当存储器胞元的改变后的阈值电压较之于与设定状态553相关联的电压较接近于与复位状态554相关联的电压时，在休眠间隔期间朝向复位状态554的电压漂移较大。换句话说，在第一休眠间隔534-1之后，低Vth群组531的存储器胞元朝向复位状态554的改变小于高Vth群组532的存储器胞元的第一休眠间隔538-1。神经存储器单元控制器可经配置以在休眠间隔之后从感测线读取电压，以确定阵列的总输出值。
基于阵列的总输出值，神经存储器单元控制器可将后续训练间隔应用于存储器胞元阵列。举例来说，神经存储器单元控制器可在后续训练间隔中向一或多个存取线断言后续相应电压脉冲，以改变相应存储器胞元的阈值电压，以部分地基于阵列的总输出值实现后续相应突触权值改变(例如，图3的存储器胞元305-1的W1)。
在后续训练间隔之后，神经存储器单元控制器可起始后续休眠间隔。神经存储器单元控制器可在第一休眠间隔534-1、538-1之后确定存储器胞元阵列中的存储器胞元的输出值，从而实现第一相应电压漂移，且在第一休眠间隔534-1、538-1之后部分地基于阵列的输出值确定后续训练间隔的不同相应电压脉冲，从而实现相应第一电压漂移。
举例来说，神经存储器单元控制器可进一步经配置以起始后续休眠间隔(例如，休眠间隔534-2和538-2)以在每一后续训练间隔之后实现电压漂移，其中每一实现的电压漂移增大阵列的存储器胞元的SNR，以区分被视为增强与非增强的存储器胞元。换句话说，低Vth群组531在休眠间隔534-1、534-2和534-M之后的电阻的改变555的趋势是保持与设定状态553相关联的相应阈值电压的趋势(例如，保持通过训练间隔实现的增强突触)。在高Vth群组532在休眠间隔538-1、538-2和538-Q之后的电阻的改变555的趋势为不在训练间隔之后保持与复位状态554相关联的非增强阈值电压的趋势。
当应用每一后续休眠间隔时，具有相对高Vth 532的存储器胞元将朝向复位Vth554漂移，且具有相对低Vth 531的存储器胞元将保持较接近于与设定Vth 553相关联的电压。使用这些方法，可以增大设定和复位状态的SNR以区分已经历学习的阵列的存储器胞元(例如，突触被增强，低Vth群组531)和未经历学习的存储器胞元(例如，非增强突触，高Vth群组531)。换句话说，后续漂移间隔可增大阵列的相应存储器胞元的设定和复位状态的SNR，以区分具有增大的突触权值(例如，增强)和减小的突触权值(非增强)的存储器胞元的部分，且可通过在训练间隔之后允许电压漂移(例如，休眠间隔)而增大被视为增强与非增强的存储器胞元的SNR。
图6说明根据本公开的实施例的使用存储器装置的神经网络存储器的实例方法677。方法677的操作可由如本文中所描述的神经存储器单元控制器(例如，图1的存储器控制器140)或其组件实施。举例来说，可在如参考图1到5所描述的神经存储器单元内执行方法677的操作。在一些实例中，神经存储器单元控制器可执行一组代码以控制存储器装置的功能元件来执行下文所描述的功能。另外或替代地，神经存储器单元控制器可使用专用硬件来执行下文所描述的功能的方面。
在框692处，方法677包含由耦合到存储器胞元(例如，图1的存储器胞元105)的阵列(例如，图1的阵列101)的神经存储器单元控制器在第一训练间隔期间向阵列的存储器胞元断言相应电压脉冲，以实现存储器胞元的相应阈值电压朝向与设定状态相关联的电压的改变。
在框694处，方法677包含由神经存储器单元控制器起始第一休眠间隔(在此期间，无脉冲施加到存储器胞元)，以实现存储器胞元的改变后的相应阈值电压的第一相应电压漂移，其中电压漂移为相应存储器胞元的相应阈值电压朝向与复位状态相关联的电压的改变。
在一些实施例中，方法677可包含由神经存储器单元控制器在后续训练间隔期间向阵列的存储器胞元断言不同相应电压脉冲，以实现存储器胞元的相应阈值电压进一步朝向与设定状态相关联的电压的后续改变。以此方式，在初始训练间隔之后具有低阈值电压的存储器胞元可保持与设定状态相关联的电压。
方法677可进一步包含由神经存储器单元控制器起始后续休眠间隔，以实现存储器胞元的改变后的相应阈值电压的相应后续电压漂移，其中后续相应电压漂移的量值小于第一相应电压漂移的量值。举例来说，存储器胞元的每一相应存储器胞元可包含在后续相应电压漂移期间响应于存储器胞元具有相对高阈值电压而处于越来越高的阈值电压条件下的硫族化物材料。另外，存储器胞元的硫族化物材料可在后续电压漂移期间响应于存储器胞元具有相对低阈值电压而处于越来越稳定的低阈值条件。这可增大存储器胞元的SNR以区分被视为增强与非增强的存储器胞元。以此方式，神经存储器单元可经配置以模拟神经生物功能，例如休眠和学习。
虽然已在本文中说明并描述了具体实施例，但所属领域的一般技术人员将了解，经计算以实现相同结果的布置可取代所展示的具体实施例。本公开意欲涵盖本公开的数个实施例的调适或变化。应理解，以说明方式而非限制方式进行了以上描述。在查阅以上描述后，以上实施例和本文未具体描述的其它实施例的组合对于所属领域的一般技术人员来说将是显而易见的。本公开的数个实施例的范围包含其中使用上述结构和方法的其它应用。因此，本公开的数个实施例的范围应参考所附权利要求书以及此类权利要求被赋予的等同物的完整范围而确定。
在前述具体实施方式中，出于简化本公开的目的而将一些特征一起分组在单个实施例中。本公开的此方法不应被理解为反映本公开的所公开实施例必须比在每项权利要求中明确叙述那样使用更多特征的意图。实际上，如所附权利要求书所反映，本发明标的物在于单个所揭示实施例的不到全部的特征。因此，所附权利要求特此并入于具体实施方式中，其中每项权利要求就其自身而言作为单独实施例。

Claims (21)

1.一种用于神经网络存储器的具有休眠间隔的设备，所述设备包括：
存储器胞元的阵列；以及
神经存储器单元控制器，其耦合到所述存储器胞元阵列且经配置以：
在第一训练间隔期间向所述阵列的多个存储器胞元断言相应多个电压脉冲，以从与复位状态相关联的电压改变所述多个存储器胞元的相应阈值电压以实现相应突触权值改变；
起始期间无脉冲施加到所述多个存储器胞元的休眠间隔，以实现所述多个存储器胞元的改变后的相应阈值电压从与设定状态相关联的电压朝向与所述复位状态相关联的所述电压的相应电压漂移；以及
响应于在所述休眠间隔之后所述改变后的相应阈值电压的所述相应电压漂移，确定所述多个存储器胞元的输出。
2.根据权利要求1所述的设备，其中所述神经存储器单元控制器经配置以起始所述休眠间隔，以实现第一存储器胞元中的第一突触权值改变和第二存储器胞元中的第二突触权值改变；且
其中所述第一存储器胞元具有较之于设定状态较接近于与复位状态相关联的电压的阈值电压，且所述第二存储器胞元具有较之于所述复位状态较接近于与所述设定状态相关联的电压的阈值电压；且其中所述第一突触权值改变小于所述第二突触权值改变。
3.根据权利要求1所述的设备，其中所述多个存储器胞元为包含硫族化物材料以作为选择组件和存储组件操作的自选存储器SSM胞元。
4.根据权利要求1所述的设备，其中所述多个存储器胞元分别包括硫族化物材料选择组件和相应相变存储组件。
5.根据权利要求4所述的设备，其中所述神经存储器单元控制器经配置以在所述第一训练间隔中断言所述相应多个电压脉冲包括所述神经存储器单元控制器经配置以向所述多个存储器胞元断言所述相应多个电压脉冲以使所述相应相变存储组件从与所述复位状态相关联的材料配置改变到与从复位到设定的过渡状态相关联的材料配置。
6.根据权利要求4所述的设备，其中所述神经存储器单元控制器经配置以在所述第一训练间隔中断言所述相应多个电压脉冲包括所述神经存储器单元控制器经配置以向所述多个存储器胞元断言所述相应多个电压脉冲以在所述训练间隔之后使所述相应相变存储组件从与所述复位状态相关联的材料配置朝向与所述设定状态相关联的材料配置改变。
7.根据权利要求1所述的设备，其中所述神经存储器单元控制器进一步经配置以使所述阵列的所述多个存储器胞元作为神经网络而操作，其中所述多个存储器胞元的所述改变后的相应阈值电压表示突触权值；且
其中在后续训练间隔期间，额外相应多个电压脉冲各自减小所述多个存储器胞元的电阻以表示增大的突触权值。
8.根据权利要求7所述的设备，其中所述神经存储器单元控制器经配置以响应于所述存储器胞元的所述输出指示已响应于所实现的电压漂移而发生增大的学习，在所述后续训练间隔中的一者期间向所述阵列的所述多个存储器胞元断言所述额外相应多个电压脉冲中的一者。
9.根据权利要求7所述的设备，其中电压漂移的量值对应于所述神经网络的学习响应于电压漂移量值的增大或减小的增大或减小。
10.根据权利要求1所述的设备，其中所述神经存储器单元控制器进一步经配置以使所述阵列的所述多个存储器胞元作为神经网络而操作，其中所述多个存储器胞元的所述改变后的相应阈值电压表示突触权值；且
其中在后续训练间隔期间，额外相应多个电压脉冲制止改变所述多个存储器胞元的电阻和所述突触权值。
11.一种用于神经网络存储器的具有休眠间隔的设备，所述设备包括：
多个第一信号线；
多个第二信号线；
存储器胞元的阵列；以及
神经存储器单元控制器，其耦合到所述多个第一信号线和所述多个第二信号线，所述神经存储器单元控制器经配置以：
经由所述多个第一信号线中的每一者在训练间隔期间断言相应多个电压脉冲，以使在与所述多个第二信号线中的每一者的相交点处耦合到所述多个第一信号线中的每一者的所述阵列的多个相应存储器胞元的相应阈值电压朝向与设定状态相关联的电压改变以实现相应突触权值改变；
在所述训练间隔之后，针对耦合到所述第一信号线的所述多个相应存储器胞元中的每一者起始休眠间隔，以实现所述多个相应存储器胞元的改变后的相应阈值电压的相应电压漂移，其中所述电压漂移使所述改变后的相应阈值电压朝向与复位状态相关联的电压更改；以及
在所述休眠间隔之后读取电压以确定所述阵列的总输出值。
12.根据权利要求11所述的设备，其中所述神经存储器单元控制器进一步经配置以在后续训练间隔中经由所述多个第一信号线中的每一者断言后续相应电压脉冲，以改变所述相应多个存储器胞元的阈值电压，以部分地基于所述阵列的所述总输出值实现后续相应突触权值改变。
13.根据权利要求12所述的设备，其中所述神经存储器单元控制器进一步经配置以起始后续休眠间隔，且在每一后续训练间隔之后实现所述电压漂移，其中每一实现的电压漂移增大被视为增强与非增强的所述阵列的所述多个存储器胞元的信噪比。
14.根据权利要求11所述的设备，其中所述休眠间隔通过允许具有较高改变后的相应阈值电压的所述多个存储器胞元的一部分比对应于较小电压漂移量值的具有较低改变后的相应阈值电压的所述多个存储器胞元的不同部分对应于较大电压漂移量值，来增大被视为增强与非增强的所述阵列的所述多个存储器胞元的信噪比。
15.根据权利要求14所述的设备，其中所述较小电压漂移量值指示所述阵列的所述多个存储器胞元中的存储器胞元朝向与所述设定状态相关联的电压而训练。
16.根据权利要求14所述的设备，其中所述较大电压漂移量值指示所述阵列的所述多个存储器胞元中的存储器胞元未经训练或保持接近于与所述复位状态相关联的电压。
17.一种用于神经网络存储器的具有休眠间隔的方法，所述方法包括：
由耦合到布置成阵列的多个存储器胞元的神经存储器单元控制器在第一训练间隔期间向所述阵列的所述多个存储器胞元断言相应多个电压脉冲，以实现所述多个存储器胞元的相应阈值电压朝向与设定状态相关联的电压的改变；以及
由所述神经存储器单元控制器起始期间无脉冲施加到所述多个存储器胞元的第一休眠间隔，以实现所述多个存储器胞元的改变后的相应阈值电压的第一相应电压漂移，其中电压漂移为所述多个存储器胞元的所述相应阈值电压朝向与复位状态相关联的电压的改变。
18.根据权利要求17所述的方法，其进一步包括：
由所述神经存储器单元控制器在后续训练间隔期间向所述阵列的所述多个存储器胞元断言不同相应电压脉冲，以实现所述多个存储器胞元的相应阈值电压进一步朝向与所述设定状态相关联的所述电压的后续改变；以及
由所述神经存储器单元控制器起始后续休眠间隔，以实现所述多个存储器胞元的所述改变后的相应阈值电压的相应后续电压漂移，其中所述相应后续电压漂移的量值小于所述第一相应电压漂移的量值。
19.根据权利要求18所述的方法，其进一步包括：
在所述第一休眠间隔之后确定所述阵列的所述多个存储器胞元的输出值，从而实现所述第一相应电压漂移；以及
在所述第一休眠间隔之后部分地基于所述阵列的所述输出值确定所述后续训练间隔的所述不同相应电压脉冲，从而实现所述第一相应电压漂移。
20.根据权利要求18所述的方法，其中所述后续休眠间隔增大所述阵列的相应多个存储器胞元的所述设定状态和所述复位状态的信噪比，以区分被视为增强与非增强的所述多个存储器胞元的部分。
21.根据权利要求18所述的方法，其中所述多个存储器胞元中的每一相应存储器胞元包含在所述相应后续电压漂移期间响应于所述多个存储器胞元具有相对高阈值电压而处于材料配置的越来越高的阈值电压下的硫族化物材料。
CN202080058483.4A 2019-08-21 2020-08-05 神经网络存储器 Active CN114270374B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/546,520 US10861539B1 (en) 2019-08-21 2019-08-21 Neural network memory
US16/546,520 2019-08-21
PCT/US2020/044972 WO2021034502A1 (en) 2019-08-21 2020-08-05 Neural network memory

Publications (2)

Publication Number Publication Date
CN114270374A CN114270374A (zh) 2022-04-01
CN114270374B true CN114270374B (zh) 2024-05-03

Family

ID=73653744

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080058483.4A Active CN114270374B (zh) 2019-08-21 2020-08-05 神经网络存储器

Country Status (6)

Country Link
US (2) US10861539B1 (zh)
EP (1) EP4018389A4 (zh)
JP (1) JP2022544982A (zh)
KR (1) KR20220050160A (zh)
CN (1) CN114270374B (zh)
WO (1) WO2021034502A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102126791B1 (ko) * 2017-11-23 2020-06-25 서울대학교산학협력단 교차점 어레이를 이용한 신경 연결망 및 그 패턴 인식방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102959566A (zh) * 2010-07-07 2013-03-06 高通股份有限公司 用于具有离散级突触和概率性stdp的数字神经处理的方法和系统
CN104704568A (zh) * 2012-10-09 2015-06-10 美光科技公司 电阻可变存储器中的漂移加速

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4529493B2 (ja) * 2004-03-12 2010-08-25 株式会社日立製作所 半導体装置
JP5157313B2 (ja) * 2007-08-15 2013-03-06 富士通株式会社 半導体装置
US8463723B2 (en) * 2009-03-01 2013-06-11 International Business Machines Corporation Electronic synapse
US8649212B2 (en) * 2010-09-24 2014-02-11 Intel Corporation Method, apparatus and system to determine access information for a phase change memory
US8712940B2 (en) * 2011-05-31 2014-04-29 International Business Machines Corporation Structural plasticity in spiking neural networks with symmetric dual of an electronic neuron
DE102014202107A1 (de) * 2014-02-05 2015-08-06 Martin Salinga Vorrichtung zur Auswertung eines Zeitintervalls zwischen zwei Anregungen
US9721657B1 (en) * 2016-04-02 2017-08-01 Intel Corporation Managing threshold voltage shift in nonvolatile memory
KR20180058060A (ko) * 2016-11-23 2018-05-31 에스케이하이닉스 주식회사 피크 커런트 분산이 가능한 상변화 메모리 장치
KR20180111156A (ko) * 2017-03-31 2018-10-11 에스케이하이닉스 주식회사 피드-백 라인을 가진 포스트-시냅틱 뉴런을 포함하는 뉴로모픽 소자 및 뉴로모픽 소자의 동작 방법
KR20190007642A (ko) * 2017-07-13 2019-01-23 에스케이하이닉스 주식회사 다수의 시냅스 블록들을 갖는 뉴로모픽 소자
US11222255B2 (en) * 2017-08-17 2022-01-11 Samsung Electronics Co., Ltd. Neuromorphic processing apparatus
US11308382B2 (en) * 2017-08-25 2022-04-19 International Business Machines Corporation Neuromorphic synapses
US10366747B2 (en) 2017-11-30 2019-07-30 Micron Technology, Inc. Comparing input data to stored data
US10381075B2 (en) * 2017-12-14 2019-08-13 Micron Technology, Inc. Techniques to access a self-selecting memory device
US10424376B2 (en) 2017-12-24 2019-09-24 Micron Technology, Inc. Material implication operations in memory

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102959566A (zh) * 2010-07-07 2013-03-06 高通股份有限公司 用于具有离散级突触和概率性stdp的数字神经处理的方法和系统
CN104704568A (zh) * 2012-10-09 2015-06-10 美光科技公司 电阻可变存储器中的漂移加速

Also Published As

Publication number Publication date
EP4018389A1 (en) 2022-06-29
JP2022544982A (ja) 2022-10-24
WO2021034502A1 (en) 2021-02-25
US11380391B2 (en) 2022-07-05
EP4018389A4 (en) 2023-10-11
US20210104276A1 (en) 2021-04-08
US10861539B1 (en) 2020-12-08
KR20220050160A (ko) 2022-04-22
CN114270374A (zh) 2022-04-01

Similar Documents

Publication Publication Date Title
CN111480200B (zh) 自动参考存储器单元读取的方法和存储器设备
TWI828033B (zh) 存取一自選擇記憶體裝置之技術
KR102419543B1 (ko) 메모리 디바이스를 사용한 가중치 저장
JP2022538592A (ja) ニューラルネットワークメモリ
TWI778374B (zh) 神經網路記憶體
CN114270374B (zh) 神经网络存储器
US20240087619A1 (en) Matrix formation for performing computational operations in memory
US20240038322A1 (en) Performing sense operations in memory
TWI765456B (zh) 使用記憶體裝置之類比儲存
US20230290413A1 (en) Storing one data value by programming a first memory cell and a second memory cell

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant