JP2022538592A - ニューラルネットワークメモリ - Google Patents

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マッティア ボニアルディ
インノチェンツォ トルトレッリ
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マイクロン テクノロジー，インク．
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Abstract

例示的な装置は、メモリアレイ及びメモリコントローラを含み得る。メモリアレイは、第１の複数のメモリセルを含む第１の部分を含み得る。メモリアレイはさらに、第２の複数のメモリセルを含む第２の部分を含み得る。メモリコントローラは、第１の部分及び第２の部分に結合され得る。メモリコントローラは、短期記憶動作のために第１の複数のメモリセルを作動させるように構成され得る。メモリコントローラはさらに、長期記憶動作のために第２の複数のメモリセルを作動させるように構成され得る。

Description

本開示は、概して、メモリアレイのニューラルネットワークメモリに関連する装置及び方法に関する。
以下は、概して、メモリデバイスに関し、より具体的には、メモリデバイスを使用した重み記憶に関する。メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタルディスプレイなどの様々な電子デバイスに情報を記憶するために、広く使用されている。情報は、メモリデバイスの様々な状態をプログラムすることにより記憶される。例えば、バイナリデバイスには２つの状態があり、多くの場合、論理「１」または論理「０」で示される。他のシステムでは、３つ以上の状態が記憶され得る。記憶された情報にアクセスするために、電子デバイスの構成要素は、メモリデバイスに記憶された状態を読み出し得る、または検知し得る。情報にアクセスするために、電子デバイスの構成要素は、メモリデバイスに状態を書き込み得る、またはプログラムし得る。
磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化型ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、及び位相変化メモリ（ＰＣＭ）などを含む、様々な種類のメモリデバイスが存在する。メモリデバイスは、揮発性または不揮発性であり得る。ＦｅＲＡＭなどの不揮発性メモリは、外部電源がない場合でも、自身の記憶された論理状態を長期間維持し得る。揮発性メモリセルは、外部電源により定期的に更新されなければ、時間の経過とともに自身の記憶された状態を失い得る。
一般に、メモリデバイスの改善には、数ある指標の中でも、メモリセル密度の増加、読み出し／書き込み速度の向上、信頼性の向上、データ保持の延長、消費電力の削減、または製造コストの削減などが含まれ得る。
本開示の実施形態による、メモリシステムの例示的な図解を示す。 本開示の実施形態による、メモリデバイスを使用した重み記憶に対応する三次元メモリアレイの一部分の実施例を示す。 本開示のいくつかの実施形態による、メモリアレイの一部分の斜視図を示す。 本開示の実施形態による、メモリデバイスを使用した短期記憶学習を行うための、重み記憶をサポートする複数のメモリセルでの動作の特徴を示すメモリアレイの実施例を示す。 本開示の実施形態による、メモリデバイスを使用した長期記憶学習を行うための、重み記憶をサポートする複数のメモリセルでの動作の特徴を示すメモリアレイの実施例を示す。 本開示のいくつかの実施形態による、三次元（３Ｄ）クロスポイントメモリアレイのメモリセルの閾値電圧のグラフの例を示す。 本開示の実施形態による、ＳＥＴ状態の自己選択（ＳＳＭ）メモリセルの閾値電圧を示すグラフの例を示す。 本開示の実施形態による、ＲＥＳＥＴ状態の自己選択（ＳＳＭ）メモリセルの閾値電圧を示すグラフの例を示す。 本開示の実施形態による、メモリデバイスを使用した短期記憶学習または長期記憶学習の方法を示す。 本開示の実施形態による、メモリデバイスを使用した短期記憶学習または長期記憶学習の方法を示す。
本開示の実施例は、装置を含み得る。例示的な装置は、メモリアレイ及びメモリコントローラを含み得る。メモリアレイは、第１の複数のメモリセルを含む第１の部分を含み得る。メモリアレイはさらに、第２の複数のメモリセルを含む第２の部分を含み得る。メモリコントローラは、第１の部分及び第２の部分に結合され得る。メモリコントローラは、短期記憶動作のために第１の部分を作動させるように構成され得る。メモリコントローラはさらに、長期記憶動作のために第２の部分を作動させるように構成され得る。
いくつかのニューロモルフィックシステムは、ＰＣＭデバイスまたは自己選択メモリデバイス（図２－３に関連して説明される）などの抵抗変化型ＲＡＭ（ＲＲＡＭ）を使用して、シナプスの値（すなわち重み）（例えばシナプス荷重）を記憶し得る。このような可変抵抗メモリは、複数のレベルを記憶するように構成された、及び／または広いセンスウィンドウを有し得るメモリセルを含み得る。このような種類のメモリは、パルス（例えばスパイク）制御によりトレーニング動作を実行するように構成され得る。このようなトレーニング動作は、スパイクタイミング依存可塑性（ＳＴＤＰ）を含み得る。ＳＴＤＰは、ノード（例えばニューロン）間で送信されるスパイクの相関関係により誘発されるヘブ学習の形式であり得る。ＳＴＤＰは、ノード（例えばニューロン）間の接続の強度を調整するプロセスの例であり得る。
ニューラルネットワークでは、シナプス荷重は、２つのノード（例えばニューロン）間の接続の強度または振幅を指す。ニューラルネットワークを介して送信される情報の性質及び内容は、シナプスを表すノード間に形成される接続の属性に部分的に基づき得る。例えば、接続の属性は、シナプスの重みであり得る。数ある中でも、ニューロモルフィックシステム及びデバイスは、従来のコンピュータアーキテクチャでは不可能であり得る結果を達成するために設計され得る。例えば、ニューロモルフィックシステムは、学習、視野または視覚処理、聴覚処理、高度なコンピューティング、または他のプロセス、あるいはこれらの組み合わせなどの生物学的システムに、より一般的に関連する結果を達成するために使用され得る。例として、シナプス荷重及び／または少なくとも２つのメモリセル間の接続は、シナプス、またはシナプスの接続性の強さまたは度合を表し、短期記憶及び長期記憶の生物学的発生に対応するそれぞれの短期接続または長期接続に関連付けられ得る。後述されるように、短期型または長期型の少なくとも２つのメモリセル間のシナプス荷重を増加させるために、使用するメモリセルのタイプに応じて、一連のニューラルネットワーク動作が実行され得る。
ニューラルネットワーク動作の学習イベントは、ニューロン間のスパイクの因果伝播を表し得、接続しているシナプスの荷重増加を可能にする。シナプスの荷重増加は、メモリセルの導電性の増加により表され得る。可変抵抗メモリアレイ（例えば３Ｄクロスポイントまたは自己選択メモリ（ＳＳＭ）アレイ）は、重みまたはメモリセルコンダクタンスによりそれぞれ特徴付けられるシナプスのアレイを模倣し得る。コンダクタンスが大きくなるほど、シナプス荷重は大きくなり、記憶学習の度合いは高くなる。短期記憶学習は、高速及び／または可逆記憶学習であり得、可逆的なメカニズムにより、シナプスのアナログ荷重は増大し、すなわちその電気伝導は増加する。長期記憶学習は、低速及び／または不可逆記憶学習であり得、セルコンダクタンスは特定の状態（例えばＳＥＴまたはＲＥＳＥＴ）でも不可逆的に増加し、より長い経験依存的な学習から生じる忘れられない記憶をもたらす。例として、（メモリセルを長期メモリセルに変換するために）長期メモリセルで強制書き込みサイクルを実行することによるセルコンダクタンスの増加は、不可逆であり得、よって、強制書き込みサイクルを実行する前のメモリセルをリセットするよりも、長期メモリセルをリセットするほうが、セルコンダクタンスは高くなる。しかし、既に劣化された長期メモリセルで長期記憶動作を実行することによるセルコンダクタンスの増加は、リセットで元に戻すことができる。
各関連タイプの記憶学習動作を実行するために、異なるメモリセル（例えば短期メモリセルまたは長期メモリセル）が使用され得る。メモリセルは、後述される動作に基づいて、短期メモリセルまたは長期メモリセルになり得る。可逆及び不可逆的な劣化メカニズムを可変抵抗（例えばカルコゲニドベース）クロスポイントアレイで使用することで、セルが伝導するアナログ電圧（例えば下記では閾値電圧（Ｖｔ）と称される）を表し得るセルの導電性に影響を与え、従って、生物学的ニューロンの学習の様々な方法を模倣することができる。
神経系に存在し得る神経生物学的アーキテクチャを模倣するように、及び／または長期及び短期の学習または関係性に関連付けられたシナプス荷重を記憶するように構成されたシステム、デバイス、及び方法が、本明細書で説明される。メモリ装置は、第１の部分と第２の部分とを含むメモリアレイを含み得る。メモリアレイの第１の部分は、第１の複数の可変抵抗メモリセルを含み得、第２の部分は、第２の複数の可変抵抗メモリセルを含み得る。第２の部分は、強制書き込みサイクルにより劣化され得る。劣化メカニズムには、カルコゲニド材料の損傷が含まれ得る。カルコゲニド材料以外の材料で構成されるメモリセルを含むいくつかの実施形態では、劣化メカニズムには、メモリセル間の熱的関係性、メモリセル間の制御ゲート結合を介した制御、メモリセルに対応する電荷損失、温度により生じる信号損失または閾値損失などが含まれ得る。
メモリコントローラは、短期記憶動作のために第１の部分を作動させるように構成され得る。第１の部分の作動には、複数のパルスを第１の複数のメモリセルに印加することが含まれ得る。例えば、メモリコントローラは、第１の部分における第１の複数の可変抵抗メモリセルのセルコンダクタンスを増加させるために、複数のＲＥＡＤ妨害パルスまたは短ＳＥＴパルスを印加し得る。第１の複数のメモリセルの作動は、短期学習を表し得る。メモリコントローラは、長期記憶学習のために第２の部分を作動させるように構成され得る。長期記憶動作を実行している間の第２の部分の作動には、前の強制書き込みサイクルパルスの劣化により引き起こされるセルコンダクタンスをさらに超えてセルコンダクタンスを増加させるために、複数のＲＥＡＤ妨害パルスまたは短ＳＥＴパルスを実行することが含まれ得る。第２の複数の可変抵抗メモリセルは、長期学習を表し得る。第２の部分により表される長期学習は、第２の複数のメモリセルの劣化により引き起こされ得る。いくつかの事例では、複数のメモリセルは、グループで読み出され得、読み出し動作中に、シナプス荷重が検出され、組み合わされ得る。
上記で紹介された本開示の特徴は、図１～図３のメモリデバイスに即して下記でさらに説明される。その後、図４Ａ（短期学習）及び図４Ｂ（長期学習）の複数のメモリセルの具体例が説明される。本開示のこれらの特徴及び他の特徴はさらに、メモリデバイスを使用した重み記憶に関する装置図、システム図、及びフローチャートにより例示され、これらを参照して説明される。
図１は、本開示のいくつかの実施形態による、メモリデバイス１２８を含むコンピューティングシステム１００の形態の装置のブロック図である。本明細書で使用されるメモリデバイス１２８、コントローラ１４０、及びメモリアレイ１３０はまた、別個に「装置」とみなされ得る。
この実施例では、システム１００は、メモリアレイ１３０を含むメモリデバイス１２８に結合された（例えば接続された）ホスト１２６を含む。ホスト１２６は、数ある様々な種類のホストの中でも、パーソナルラップトップコンピュータ、デスクトップコンピュータ、デジタルカメラ、スマートフォン、またはメモリカードリーダなどのホストシステムであり得る。ホスト１２６は、システムマザーボード及び／またはバックプレーンを含み得、いくつかの処理リソース（例えば１つ以上のプロセッサ、マイクロプロセッサ、またはいくつかの他の種類の制御回路）を含み得る。システム１００は、別個の集積回路を含んでもよく、またはホスト１２６及びメモリデバイス１２８の両方が、同一の集積回路上に存在してもよい。システム１００は、例えば、サーバシステム及び／または高性能コンピューティング（ＨＰＣ）システム及び／またはこれらの一部であり得る。図１に示される実施例は、フォンノイマン型アーキテクチャを有するシステムを示すが、本開示の実施形態は、フォンノイマン型アーキテクチャによく伴う１つ以上の構成要素（例えばＣＰＵ、ＡＬＵなど）が含まれ得ない非フォンノイマン型アーキテクチャで実施されてもよい。
明確にするために、システム１００は、本開示に特別な関連性を有する特徴に焦点を当てるように簡略化されている。メモリアレイ１３０は、例えば、自己選択メモリ（ＳＳＭ）アレイ、３次元（３－Ｄ）Ｘポイントメモリアレイ、ＳＴＴ ＲＡＭアレイ、ＰＣＲＡＭアレイ、ＲＲＡＭアレイ、ＮＡＮＤフラッシュアレイ、及び／またはＮＯＲフラッシュアレイであり得る。アレイ１３０は、アクセス線（本明細書ではワード線または選択線と称され得る）により結合された行と、センス線（本明細書ではデータ線またはデジット線と称され得る）により結合された列とに配置されたメモリセルを含み得る。図１では単一のアレイ１３０が示されるが、実施形態はこのように限定されない。例えば、メモリデバイス１２８は、いくつかのアレイ１３０（例えばＮＡＮＤフラッシュセルのいくつかのバンクなど）を含み得る。
メモリデバイス１２８は、バス１３５（例えばＩ／Ｏバス）経由でＩ／Ｏ回路１４４を介して提供されるアドレス信号をラッチするアドレス回路１４２を含む。アドレス信号は、アドレス回路１４２を介して受信され、メモリアレイ１３０にアクセスするために、行デコーダ１４６及び列デコーダ１３７によりデコードされる。アドレス信号はまた、コントローラ１４０に提供され得る（例えばアドレス回路１４２を介して、及び／または制御バス１３１を介して）。データは、検知回路（図示せず）を使用してデータ線上の電圧及び／または電流の変化を検知することにより、メモリアレイ１３０から読み出され得る。検知回路は、メモリアレイ１３０からデータのページ（例えば行）を読み出し、ラッチし得る。Ｉ／Ｏ回路１４４は、Ｉ／Ｏバス１３５経由でホスト１２６と双方向データ通信を行うために使用され得る。書き込み回路１４８は、メモリアレイ１３０にデータを書き込むために使用される。
バンク制御ロジック及び／またはシーケンサと称され得るメモリコントローラ１４０は、制御バス１３１によりホスト１２６から提供される信号をデコードする。これらの信号には、データ読み出し、データ書き込み、及びデータ消去の動作を含むメモリアレイ１３０で実行される動作を制御するために使用されるチップイネーブル信号、書き込みイネーブル信号、及びアドレスラッチ信号が含まれ得る。様々な実施形態では、コントローラ１４０は、ホスト１２６からの命令を実行し、メモリアレイ１３０へのアクセスを順序付ける役割を果たす。メモリコントローラ１４０は、ステートマシン、シーケンサ、またはある他の種類のコントローラであり得る。
メモリコントローラ１４０は、様々な構成要素、例えば行デコーダ１４６、列デコーダ１３７などを介して、メモリセルの動作（例えば読み出し、書き込み、再書き込み、リフレッシュ、放電）を制御し得る。いくつかの事例では、行デコーダ１４６及び列デコーダ１３７のうちの１つ以上は、コントローラ（例えばメモリコントローラ）１４０と同じ場所に配置され得る。メモリコントローラ１４０は、所望のアクセス線（例えば図２のアクセス線２１０）及びセンス線（例えばセンス線２１５）を活性化するために、行及び列のアドレス信号を生成し得る。メモリコントローラ１４０はまた、メモリアレイ（例えばメモリアレイ２０１）の動作中に使用される様々な電圧または電流を生成及び制御し得る。一般に、本明細書で論じられる印加電圧または印加電流の振幅、形状、極性、及び／または持続時間は、調整または変更され得、メモリアレイ（２０１）の作動で論じられた様々な動作により異なり得る。さらに、メモリアレイ１３０内の１つ、複数、または全てのメモリセルは、同時にアクセスされ得、例えば、全てのメモリセルまたはメモリセルのグループが単一の論理状態に設定されるリセット動作中に、メモリアレイ１３０の複数または全てのセルは同時にアクセスされ得る。
メモリアレイ１３０は、複数のメモリセルの第１の部分１２２と、複数のメモリセルの第２の部分１２４とを含み得る。第１の部分１２２は、第１の部分１２２を使用して短期記憶学習を表すように、特定の方法でプログラムされ得る。例として、セルの第１の部分１２２で複数のニューラルネットワーク動作を実行する時、第１の部分１２２は、最初にプログラム解除され得る。複数の短期記憶動作は、読み出し妨害（ＳＳＭメモリの場合）または短ＳＥＴパルス（３Ｄクロスポイントメモリの場合）を使用して、短期メモリセルを特定の回数プログラムすることを含み得る。短期記憶動作のそれぞれは、第１の部分１２２のセルのそれぞれに関連付けられたシナプス荷重を増加させ得る。第１の部分１２２の短期学習は、可逆であり得る。
第２の部分１２４は、第２の部分１２４を使用して長期記憶学習を表すように、特定の方法で、強制書き込みサイクルを使用してパルス化され得る。強制書き込みサイクルは、長期メモリセルとして使用される第２の部分１２４のメモリセルで長期記憶動作を実行する前に、実行され得る。特定の数の強制書き込みサイクルを第２の部分１２４で実行して、長期学習が模倣され得る。強制書き込みサイクルに続いて、第２の部分１２４のセルのそれぞれに関連付けられたシナプス荷重を増加させるために、第２の部分１２４のセルで複数の長期記憶動作が実行され得る。下記の図２～図４Ｂに関連してさらに説明されるように、第２の部分１２４の長期学習は、不可逆であり得る。
図２は、本開示の様々な実施形態による、メモリデバイスを使用した重み記憶に対応する３Ｄメモリアレイ２０１の一部分の実施例を示す。メモリアレイ２０１は、図１を参照して説明されたメモリアレイ１３０の部分の実施例であり得る。メモリアレイ２０１は、基板２０４の上に配置されたメモリセルの第１のアレイまたはデッキ２１９－１と、第１のアレイまたはデッキ２１９－１の上部に存在するメモリセルの第２のアレイまたはデッキ２１９－２とを含み得る。メモリアレイ２０１はまた、アクセス線２１０－１、アクセス線２１０－２、センス線２１５－１、及びセンス線２１５－２を含み得、これらは、図１を参照して説明されたアクセス線及びセンス線の実施例であり得る。図２に示される図解の実施例のように、第１のデッキ２１９－１及び第２のデッキ２１９－２のメモリセルはそれぞれ、メモリセル２０５－１及び２０５－２などの自己選択メモリセルを含み得る。いくつかの実施例では、第１のデッキ２１９－１及び第２のデッキ２１９－２のメモリセル２０５－１、２０５－２はそれぞれ、クロスポイントアーキテクチャに適し得る別の種類のメモリセル、例えばＣＢＲＡＭセルまたはＦｅＲＡＭセルを含み得る。図２に含まれるいくつかの要素は数字標識でラベル付けされており、他の該当する要素はラベル付けされていないが、描かれる特徴の視認性及び明瞭さを高めるために、他の該当する要素も同じである、または類似していると理解されよう。
いくつかの事例では、第１のデッキ２１９－１の自己選択メモリセル２０５－１はそれぞれ、第１の電極２１１－１と、可変抵抗（例えばカルコゲニド）材料２１３－１と、第２の電極２１７－１とを含み得る。さらに、第２のデッキ２１９－２の自己選択メモリセルはそれぞれ、第１の電極２１１－２と、可変抵抗（例えばカルコゲニド）材料２１３－２と、第２の電極２１７－２とを含み得る。いくつかの実施形態では、アクセス線（例えば図２のアクセス線２１０）は、電極２１１または２１７の代わりに電極層（例えば共形層）を含み得、従って多層アクセス線を含み得る。このような実施形態では、アクセス線の電極層は、メモリ材料（例えばカルコゲニド材料２１３）とインターフェースし得る。いくつかの実施形態では、アクセス線（例えばアクセス線２１０、センス線２１５）は、電極層または電極を介さずに、メモリ材料（例えばカルコゲニド材料２１３）と直接インターフェースし得る。
第１のデッキ２１９－１及び第２のデッキ２１９－２の自己選択メモリセルは、いくつかの実施形態では、共通の導電線を有し得、よって、各デッキ２１９－１及び２１９－２の対応する（例えばｙ方向に垂直に整列された）自己選択メモリセルは、図１を参照して説明されたセンス線（２１５）またはアクセス線（２１０）を共有し得る。例えば、第２のデッキ２１９－２の第１の電極２１１－２、及び第１のデッキ２１９－１の第２の電極２１７－１は、両方ともセンス線２１５－２に結合され得、よって、センス線２１５－２は、垂直に整列された隣接する（ｙ方向の）自己選択メモリセルにより共有される。
メモリアレイ２０１のアーキテクチャは、図２に示されるように、アクセス線２１０とセンス線２１５との間のトポロジカルクロスポイントにメモリセルが形成され得るため、いくつかの事例では、クロスポイントアーキテクチャの実施例として言及され得る。このようなクロスポイントアーキテクチャは、いくつかの他のメモリアーキテクチャと比べると、比較的高密度のデータストレージを低生産コストで提供し得る。例えば、クロスポイントアーキテクチャを備えたメモリアレイは、面積が縮小されたメモリセルを有し得、その結果、いくつかの他のアーキテクチャと比べて、より高いメモリセル密度に対応し得る。
図２の実施例は、２つのメモリデッキを示すが、他の構成は、任意の数のデッキを含み得る。いくつかの実施形態では、メモリデッキのうちの１つ以上は、可変抵抗（例えばカルコゲニド）材料２１３を含む自己選択メモリセルを含み得る。他の実施形態では、メモリデッキの１つ以上は、強誘電体材料を含むＦｅＲＡＭセルを含み得る。さらに他の実施形態では、メモリデッキの１つ以上は、金属酸化物またはカルコゲニド材料を含むＣＢＲＡＭセルを含み得る。カルコゲニド材料２１３は、例えばセレン（Ｓｅ）、テルル（Ｔｅ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）、及びシリコン（Ｓｉ）の合金などのカルコゲニドガラスを含み得る。いくつかの実施形態では、主にセレン（Ｓｅ）、ヒ素（Ａｓ）、及びゲルマニウム（Ｇｅ）を有するカルコゲニド材料は、ＳＡＧ合金と称され得る。
メモリセル２０５は、いくつかの実施形態では、自己選択メモリ（ＳＳＭ）セルを含み得る。メモリセル２０５はまた、別の種類のメモリセル、例えば３Ｄクロスポイントメモリセル、記憶構成要素及び選択構成要素を含む相変化メモリ（ＰＣＭ）セル、ＣＢＲＡＭセル、またはＦｅＲＡＭセルを含み得ることが理解されよう。
いくつかの実施例では、後述されるように、ニューラルネットワーク動作がセル２０５で実行され得、これにより、セル２０５で実行される短期及び／または長期記憶動作の作用に応答して、セル２０５の導電性が増加する。例として、特定のメモリセル２０５で複数の短期記憶動作を実行することは、特定のメモリセル２０５の導電性を増加させ、これにより短期記憶学習の増加が表され得る。特定のセル２０５の導電性が増加したことにより、セルは、短期記憶学習前よりも低い閾値電圧で伝導する。このように、導電性のアナログ増加を使用して、短期記憶学習が表され得る。
さらに、第２の特定のメモリセル２０５は、第２の特定のメモリセル２０５でニューラルネットワーク動作を実行する前に劣化され得、これにより長期記憶学習が表される。一例として、他の（例えば長期の）記憶動作を実行する前に、第２の特定のメモリセル２０５の劣化により、所与の状態（例えばＳＥＴまたはＲＥＳＥＴ）の第２の特定のメモリセル２０５の導電性は、不可逆的に増加し得る。このように、事前に組み込まれた導電性の増加により、長期記憶学習は、事前に劣化されていないメモリセル（例えば短期記憶学習に使用されるセル）と比べて、より厳密に模倣される。短期及び長期記憶動作に関するさらなる詳細は、本明細書でさらに説明される。
メモリアレイ２０１は、互いの上部に形成された２つ以上の二次元（２Ｄ）メモリアレイを含み得る。これは、単一の２Ｄアレイと比較して、単一のダイまたは基板の上に配置または作成され得るメモリセルの数を増やすことができ、これにより、製造コストの削減、メモリデバイスの性能の向上、またはこれら両方を実現し得る。図２に描かれる実施例では、メモリアレイ２０１は、２つのレベルのメモリセル２０５（例えばメモリセル２０５－１及びメモリセル２０５－２）を含み、よって、３Ｄメモリアレイと見なされ得るが、しかし、レベルの数は２つに限定されなくてもよく、他の実施例はさらなるレベルを含み得る。メモリセル２０５がレベルを越えて互いと整列（正確に整列、重なり合って整列、またはほぼ整列）され得るように、各レベルは整列または配置され得る。
例として、スイッチを介して物理的に接続された２つの構成要素（例えばトランジスタ）は、電子通信状態である、またはスイッチの状態（つまり開または閉）に関係なく結合された状態であり得る。トランジスタは、トランジスタの閾値電圧以上の電圧がトランジスタゲートに印加されるとき、「オン」の状態、すなわち「活性化」状態になり得る。トランジスタの閾値電圧よりも低い電圧がトランジスタゲートに印加されるとき、トランジスタは「オフ」の状態、すなわち「非活性化」状態になり得る。
図２に示されるように、積層された２つのメモリセル２０５－、２０５－２は、センス線２１５－２などの共通の導電線を共有し得る。すなわち、センス線２１５－２は、上部メモリセル２０５－２及び下部メモリセル２０５－１と結合され得る。他の構成も可能であり得、例えば、第３の層（図示せず）が、上部メモリセル２０５－２とアクセス線を共有してもよい。
いくつかの事例では、電極がメモリセル２０５をアクセス線２１０またはセンス線２１５に結合し得る。「電極」という用語は、導電体を指し、メモリアレイ２０１の要素または構成要素の間に導電経路を提供するトレース、ワイヤ、導電線、または導電層などを含み得る。従って、電極という用語は、いくつかの事例では、アクセス線２１０またはセンス線２１５などの信号線を指し得、並びにいくつかの事例では、アクセス線とメモリセル２０５との電気接触として使用される追加の導電要素を指し得る。いくつかの実施形態では、メモリセル２０５は、第１の電極と第２の電極との間に配置されたカルコゲニド材料を含み得る。第１の電極は、カルコゲニド材料をアクセス線２１０に結合し得、第２の電極は、カルコゲニド材料をセンス線２１５に結合し得る。第１の電極と第２の電極は、同じ材料（例えば炭素）でも異なる材料でもよい。一実施形態では、メモリセル２０５は、１つ以上のアクセス線と直接結合され得、アクセス線以外の電極は省略されてもよい。
読み出しと書き込み、短期記憶動作、及び／または長期記憶動作などの動作が、アクセス線２１０のうちの１つ及びセンス線２１５のうちの１つを活性化または選択することにより、メモリセル２０５で実行され得る。アクセス線２１０またはセンス線２１５を活性化または選択することは、それぞれの信号線に電圧を印加することを含み得る。アクセス線２１０またはセンス線２１５の活性化は、メモリセル２０５に電圧をもたらし、これによりコンダクタンスを増加させ、これにより特定のメモリセル２０５に関連付けられたシナプス荷重を増加させ得る。シナプス荷重の増加は、学習（例えば後述される短期学習または長期学習）の増加を示し得る。アクセス線２１０及びセンス線２１５は、金属（例えば銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ））、金属合金、炭素、導電的にドープされた半導体などの導電材料、あるいは他の導電材料、合金、または化合物などから成り得る。
いくつかのアーキテクチャでは、セルの記憶構成要素（例えばＣＢＲＡＭセルの抵抗構成要素、ＦｅＲＡＭセルの容量性構成要素）は、選択構成要素により信号線から電気的に絶縁され得る。「絶縁された」という用語は、電子が現在流れることができない構成要素間の関係を指し、構成要素間に開回路がある場合、構成要素は互いに絶縁されている。例えば、スイッチにより物理的に接続されている２つの構成要素は、スイッチが開いている時には、互いに絶縁され得る。本明細書で説明されるように、他の実施例では、選択構成要素は、カルコゲニド材料を含み得る可変抵抗メモリセルの可変抵抗構成要素であり得る。可変抵抗メモリセルは、後述されるように、自己選択メモリセルを指し得る。具体的には、可変抵抗メモリセルは、メモリセルの選択構成要素及び記憶構成要素の両方として機能することができる単一の材料（例えばカルコゲニド材料）から成る、自己選択メモリセルであり得る。
アクセス線２１０は、選択構成要素に接続され得、選択構成要素を制御し得る。例えば、選択構成要素は、トランジスタであり得、アクセス線２１０は、トランジスタのゲートに接続され得る。あるいは、選択構成要素は、カルコゲニド材料を含み得る可変抵抗構成要素であり得る。アクセス線２１０を活性化すると、メモリセル２０５の記憶構成要素とそれに対応するセンス線２１５との間に、電気接続または閉回路が生じ得る。次に、センス線にアクセスして、メモリセル２０５に記憶されるデータの読み出しまたは書き込みが行われ得る。メモリセル２０５を選択すると、派生した信号を使用して、記憶された論理状態が特定され得る。いくつかの事例では、第１の論理状態は、メモリセル２０５にわたる無電流、または無視できるほど小さい電流に対応し得るが、第２の論理状態は、有限電流または閾値電流に対応し得る。本明細書で説明されるように、一連の導電性の増加は、短期記憶または長期記憶の学習の増加に対応し得る。一例として、ニューラルネットワーク動作が短期メモリセルで実行され得、これにより、短期メモリセルの導電性が増加し、短期記憶学習の増加が表される。同様に、ニューラルネットワーク動作が長期メモリセル（例えば事前に劣化されたセル）で実行され得、これにより、長期メモリセルの導電性が増加し、長期記憶学習の増加が表される。短期記憶学習または長期記憶学習が発生したことを示すニューラルネットワークアルゴリズムに応答して、ニューラルネットワーク動作は実行され得る。
メモリセル２０５は、アクセスされると、センス構成要素（図示せず）により読み出され、または検知されて、メモリセル２０５の記憶された状態が特定され得る。抵抗可変メモリセルなどのいくつかのメモリセルでは、記憶された状態は、メモリセルの閾値電圧と同義であり得る。例えば、電圧がメモリセル２０５に印加され得（対応するアクセス線２１０及びセンス線２１５を使用して）、メモリセル２０５を通る派生電流の存在は、印加された電圧及びメモリセル２０５の閾値電圧に依存し得る。いくつかの事例では、複数の電圧が印加され得る。さらに、印加された電圧により電流が派生しない場合、センス構成要素により電流が検出されるまで、他の電圧が印加され得る。電流が派生した電圧を査定することにより、メモリセル２０５の記憶された論理状態が特定され得る。いくつかの事例では、電流が検出されるまで、電圧の大きさが増加され得る。他の事例では、電流が検出されるまで、所定の電圧が連続的に印加され得る。同様に、メモリセル２０５に電流が印加され得、電流を生成するための電圧の大きさは、メモリセル２０５の電気抵抗または閾値電圧に依存し得る。電流がセルを流れる（例えば伝導する）閾値電圧の増加は、ニューラルネットワーク学習（例えば短期記憶学習または長期記憶学習、閾値電圧が増加したセルの種類による）の増加を示し得る。
いくつかの事例では、メモリセル２０５（例えば相変化メモリセルまたは自己選択メモリセル）は、カルコゲニド材料を含み得る。メモリセルのカルコゲニド材料は、アクセス動作中は非晶状態のままであり得る。いくつかの事例では、メモリセルを作動させることは、メモリセルに様々な形状のプログラミングパルスを印加して、メモリセルの特定の閾値電圧をプログラムすることを含み得、つまり、メモリセルの閾値電圧は、プログラミングパルスの形状を変化させることにより変更され得、これにより、メモリセル内のカルコゲニド材料の位相または状態が変更され得る。短期メモリセルでは、カルコゲニド材料のこの変更された位相または状態は、短期メモリセルをリセットする（例えばＲＥＳＥＴを実行する）ことにより、元に戻され得る。しかし、長期メモリセルでは、初期の劣化（強制書き込みサイクル動作の実行により引き起こされた劣化）は、長期メモリセルをリセットしても元に戻らない。長期メモリセルをリセットしても、その閾値電圧（または導電性）は、リセットされた短期メモリセルと同一の閾値電圧にはリセットされない。
例えばＳＳＭメモリの場合はカルコゲニド材料の非晶質度、または３Ｄクロスポイントの場合はカルコゲニド材料の非晶質度または結晶質度に応じて、カルコゲニド材料の導電度が閾値電圧により表されるという点で、閾値電圧は、カルコゲニド材料に関連し得る。閾値電圧は、メモリセルに関連して発生した学習の具体的な度合または量を示し得る。
センス構成要素は、ラッチングと称され得る、検知されたメモリセル２０５に関連付けられた信号の検出及び増幅を行うために、様々なトランジスタまたは増幅器を含み得る。次いで、セル２０５が伝導する電圧に応答して検出されたメモリセル２０５の応答は、出力として列デコーダを介して出力され得る。いくつかの事例では、センス構成要素は、列デコーダまたは行デコーダの一部であり得る。あるいは、別の実施形態では、センス構成要素は、列デコーダまたは行デコーダに接続され得る、またはそれらと電子通信し得る。少なくとも１つの実施形態では、図２に示されているものの代替的な選択肢または付加的な選択肢として、センス構成要素が複数のアクセス線２１０に結合されるようにセンス構成要素を配置することが含まれ得る。例として、センス構成要素は、その機能目的を失うことなく、列デコーダ（図示された）または行デコーダ（センス構成要素との関連付けは図示せず）と関連付けられ得ることが、当業者には理解されよう。
メモリアレイ２０１は、学習量に対応する「アナログ」方式で変更されたメモリセル２０５の閾値電圧を有することにより、学習量に基づいて神経生物学的アーキテクチャを模倣するように構成され得る。メモリアレイ２０１は、カルコゲニドメモリの特性及び対応する劣化メカニズムの効果を利用して、学習量に対応する出力を提供し得、これはアナログ出力と称され得る。図６Ａ～図８Ｂに関連して下記でさらに説明されるが、劣化メカニズムは、メモリセルで実行されるサイクル数に基づき得る。例として、０～１００回サイクルが実行されたメモリセルは、劣化メカニズムの影響が少なくあり得、短期記憶学習セルと称され得る。例として、１０，０００回以上の強制書き込みサイクルを経験したメモリセルは、劣化メカニズムの影響が大きくあり得、長期記憶学習セルと称され得る。
いくつかのメモリデバイスでは、カルコゲニド材料２１３－１、２１３－２（以下２１３と総称する）に電子パルスを印加することにより、カルコゲニド材料２１３は影響を受け得、これには、いくつかの事例では、物理的形態の変化が含まれ得る。いくつかのカルコゲニド材料２１３の物理的形態には、非晶状態及び結晶状態が含まれる。これらの物理的形態の抵抗は異なり、これにより、カルコゲニド材料２１３は、カルコゲニド材料２１３に関連する様々な閾値電圧を有することが可能となる。いくつかのカルコゲニドメモリシステムでは、カルコゲニド材料２１３を非晶状態にするために、コントローラは、電気パルスでカルコゲニド材料２１３を加熱し、パルスを除去することによりカルコゲニド材料２１３を急速に冷却し得る。急速な冷却により、カルコゲニド材料２１３の構造は、秩序の乱れた状態となり、よって高抵抗になり得る。
いくつかの３Ｄクロスポイント及び／またはＰＣＭシステムでは、カルコゲニド材料２１３を結晶状態にするために、コントローラは、電気パルスでカルコゲニド材料２１３を加熱し、電気パルスを下げることによりカルコゲニド材料２１３をゆっくりと冷却し得る。ゆっくりと冷却することにより、カルコゲニド材料２１３の構造がより秩序立った状態となり、よって低抵抗となる時間が提供され得る。メモリアレイ２０１のメモリセルは、カルコゲニド材料のこれらの特性を使用して、学習量に対応する閾値電圧に関連付けられたアナログ値に関連付けられ得る。
メモリアレイ２０１の第１の部分は、短期記憶動作を実行するために使用され得、メモリアレイ２０１の第２の部分は、長期記憶動作を実行するために使用され得る。複数のニューラルネットワーク動作を実行するために、複数の短期記憶動作は、メモリアレイ２０１の第１の部分（例えば図１の第１の部分１２２など）で実行され得、複数の長期記憶動作は、第２の部分（例えば図１の第２の部分１２４など）で実行され得る。短期記憶動作は、短期メモリセルが基準のコンダクタンス（例えばシナプス荷重）にリセットできるような可逆的な方法で、メモリアレイのセルに関連付けられたシナプス荷重を増加させ得る。第２の部分などの長期メモリセルでは、長期記憶動作を実行する前に、長期メモリセルのコンダクタンスを増加させる複数の強制書き込みサイクルが実行され得る。強制書き込みサイクルによりもたらされる長期メモリセルの劣化は、コンダクタンスを不可逆的に増加させ得る。これらの長期メモリセルで長期記憶動作が実行されると、長期記憶動作によるコンダクタンスの増加は元に戻すことができるが、基準のコンダクタンスに戻すことはできない。言い換えると、強制書き込みサイクル動作の前に長期メモリセルをリセットして得られるコンダクタンスは、強制書き込みサイクル動作の後に長期メモリセルをリセットして得られるコンダクタンスよりも、小さくなる。
図３は、本開示のいくつかの実施形態による、メモリアレイ３０３の一部の斜視図を示す。メモリアレイ３０３は、いくつかのアクセス線３１０及びいくつかのセンス線３１５、例えば本明細書ではビット線と呼ばれ得るデータ／センス線の交点にメモリセル３０５が配置されたクロスポイントアーキテクチャを有し得る。示されるように、アクセス線３１０は、互いに略平行であり、互いに略平行であるセンス線３１５に略直交する。しかし、実施形態は、平行／直交構造に限定されない。
様々な実施形態では、メモリセル３０５は、「積層」構造を有し得る。各メモリセル３０５は、アクセス線３１０とセンス線３１５との間に形成されたそれぞれの選択構成要素と直列に接続された記憶構成要素を含み得る。記憶構成要素は、可変抵抗記憶構成要素であり得る。可変抵抗記憶構成要素は、一対の電極、例えば３０８と３１２との間に形成された可変抵抗記憶構成要素材料３０９を含み得る。選択構成要素は、一対の電極、例えば３１２と３１６との間に形成された選択材料３１４を含み得る。
メモリアレイ３０３のメモリセル３０５は、相変化材料と直列の選択構成要素を含み得、よって、メモリアレイ３０３は、相変化材料及びスイッチ（ＰＣＭＳ）アレイと称され得る。いくつかの実施形態では、選択構成要素は、例えば、２端子のオボニック閾値スイッチ（ＯＴＳ）であり得る。ＯＴＳは、例えば、導電性電極などの一対の導電材料の間に形成されたカルコゲニド材料を含み得る。閾値電圧未満の電圧がＯＴＳの両端に印加されたことに応答して、ＯＴＳは「オフ」状態、例えば非導電状態に留まり得る。あるいは、閾値電圧よりも大きい電圧がＯＴＳの両端に印加されたことに応答して、ＯＴＳは「オン」状態にスナップバックし得る。「オン」状態では、ＯＴＳデバイスは、かなりの電流を伝導することができ、その端子の電圧は、いわゆる「保持電圧」レベルでほぼ一定であり続ける。
本開示の実施形態は、ＰＣＭＳクロスポイントアレイまたは特定のセル選択スイッチに限定されない。例えば、本開示の方法及び装置は、例えば数ある種類のメモリセルの中でも、抵抗変化型ランダムアクセスメモリ（ＲＲＡＭ）セル、導電性ブリッジランダムアクセスメモリ（ＣＢＲＡＭ）セル、及び／またはスピン注入ランダムアクセスメモリ（ＳＴＴ－ＲＡＭ）セルを利用するアレイなどの他のクロスポイントアレイに適用することができる。
可変抵抗記憶構成要素がＰＣＭを含むいくつかの実施形態では、相変化材料は、カルコゲニド合金であり得、数ある相変化材料の中でも、インジウム（Ｉｎ）－アンチモン（Ｓｂ）－テルル（Ｔｅ）（ＩＳＴ）材料、例えばＩｎ２Ｓｂ２Ｔｅ５、Ｉｎ１Ｓｂ２Ｔｅ４、Ｉｎ１Ｓｂ４Ｔｅ７など、またはゲルマニウム（Ｇｅ）－アンチモン（Ｓｂ）－テルル（Ｔｅ）（ＧＳＴ）材料、例えばＧｅ８Ｓｂ５Ｔｅ８、Ｇｅ２Ｓｂ２Ｔｅ５、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ１Ｓｂ４Ｔｅ７、Ｇｅ４Ｓｂ４Ｔｅ７などが挙げられる。本明細書で使用されるハイフン付きの化学組成表示は、特定の混合物または化合物に含まれる元素を示し、示される元素を含む全ての化学量論を表すことが意図される。他の相変化材料として、例えば、Ｇｅ－Ｔｅ、Ｉｎ－Ｓｅ、Ｓｂ－Ｔｅ、Ｇａ－Ｓｂ、Ｉｎ－Ｓｂ、Ａｓ－Ｔｅ、Ａｌ－Ｔｅ、Ｇｅ－Ｓｂ－Ｔｅ、Ｔｅ－Ｇｅ－Ａｓ、Ｉｎ－Ｓｂ－Ｔｅ、Ｔｅ－Ｓｎ－Ｓｅ、Ｇｅ－Ｓｅ－Ｇａ、Ｂｉ－Ｓｅ－Ｓｂ、Ｇａ－Ｓｅ－Ｔｅ、Ｓｎ－Ｓｂ－Ｔｅ、Ｉｎ－Ｓｂ－Ｇｅ、Ｔｅ－Ｇｅ－Ｓｂ－Ｓ、Ｔｅ－Ｇｅ－Ｓｎ－Ｏ、Ｔｅ－Ｇｅ－Ｓｎ－Ａｕ、Ｐｄ－Ｔｅ－Ｇｅ－Ｓｎ、Ｉｎ－Ｓｅ－Ｔｉ－Ｃｏ、Ｇｅ－Ｓｂ－Ｔｅ－Ｐｄ、Ｇｅ－Ｓｂ－Ｔｅ－Ｃｏ、Ｓｂ－Ｔｅ－Ｂｉ－Ｓｅ、Ａｇ－Ｉｎ－Ｓｂ－Ｔｅ、Ｇｅ－Ｓｂ－Ｓｅ－Ｔｅ、Ｇｅ－Ｓｎ－Ｓｂ－Ｔｅ、Ｇｅ－Ｔｅ－Ｓｎ－Ｎｉ、Ｇｅ－Ｔｅ－Ｓｎ－Ｐｄ、及びＧｅ－Ｔｅ－Ｓｎ－Ｐｔが挙げられ得る。可変抵抗材料の他の例として、遷移金属酸化物材料、あるいは２つ以上の金属、例えば遷移金属、アルカリ土類金属、及び／または希土類金属を含む合金が挙げられる。実施形態は、特定の可変抵抗性材料、またはメモリセル３０５の記憶構成要素に関連する材料に、限定されない。例えば、記憶構成要素を形成するために使用され得る可変抵抗材料の他の例には、数ある中でも、二元金属酸化物材料、巨大磁気抵抗材料、及び／または様々なポリマーベースの可変抵抗材料が挙げられる。
いくつかの実施形態では、電極は、メモリセル３０５の選択構成要素と記憶構成要素との間で共有され得る。また、いくつかの実施形態では、アクセス線３１０及びセンス線３１５は、メモリセル３０５に対応する上部または下部電極として機能し得る。
いくつかの実施形態では、可変抵抗記憶構成要素材料３０９は、選択材料３１４と同じ材料（複数可）のうちの１つ以上を含み得る。しかし、実施形態は、このように限定されない。例えば、可変抵抗記憶構成要素材料３０９と選択材料３１４は、異なる材料を含んでもよい。本開示の様々な実施形態によれば、抵抗記憶構成要素材料３０９とセル選択材料３１４との相対的配置は、図３に示されるものと逆であってもよい。
本明細書で説明される材料は、様々な薄膜技術により形成され得、様々な薄膜技術には、数ある中でも、スピンコーティング、ブランケット式コーティング、低圧化学蒸着（ＣＶＤ）などの化学蒸着（ＣＶＤ）、プラズマ強化化学蒸着（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、プラズマ強化ＡＬＤ、物理蒸着（ＰＶＤ）、熱分解、及び／または熱成長などが含まれるが、これらに限定されない。あるいは、材料は、本来の位置で成長され得る。本明細書で説明及び図示される材料は、層として形成され得るが、材料はこのように限定されず、他の三次元構成で形成されてもよい。
図３には示されていないが、いくつかの実施形態では、メモリアレイ３０３は、３Ｄアーキテクチャの一部であり得、例えばタイル、デッキなどのいくつかの平面が互いに垂直に積層されている。このような実施形態では、アクセス線３１０及びセンス線３１５は、例えば、３Ｄアレイの１つの平面のメモリセルに通信可能に結合され得る。さらに、メモリアレイ３０３は、例えばアクセス線３１０及びセンス線３１５を介して、メモリアレイに関連付けられた回路、例えばメモリアレイ３０３の作動に関連付けられた様々な回路の中でもデコード回路に、接続され得る。メモリアレイ３０３に関連付けられたこのような回路の要素、例えばトランジスタなどは、例えば、メモリアレイ１００の基礎となるように形成され得る。
動作時、メモリアレイ３０３のメモリセル３０５は、選択されたアクセス線３１０及びセンス線３１５を介して、メモリセル３０５の両端に、例えば書き込み電圧などの電圧を印加することにより、プログラムされ得る。メモリセル３０５を特定のデータ状態にプログラムするために、例えば記憶構成要素の抵抗レベル（例えば閾値電圧）を調整することにより、メモリセル３０５の両端の電圧パルスの幅及び／または大きさは、調整され、例えば多様に変化し得る。メモリセルの閾値電圧の調整は、調整されるメモリセルに関連付けられた特定の量の学習（例えばニューラルネットワーク学習）に対応し得る。メモリセルの閾値電圧の調整は、複数のＲＥＡＤパルス（例えば自己選択メモリセルを使用する場合はＲＥＳＥＴ読み出し妨害パルス）または短ＳＥＴパルス（３Ｄ Ｘｐｏｉｎｔ（商標）メモリセルなどの３Ｄクロスポイントメモリセルを使用する場合）を実行することにより、実現され得る。例として、短ＳＥＴパルスは、セルのコンダクタンスを増加させる閾値下電圧短ＳＥＴパルスであり得る。
例えば読み出しなどの検知動作を使用して、閾値電圧が特定され、これによりメモリセル３０５の学習に関連付けられたシナプス荷重の量が特定され得る。例えば、特定の電圧が、選択されたメモリセル３０５に対応するセンス線３１５及びアクセス線３１０に印加され得、派生電圧差に応答してセルを流れる電流が検知され得、これは、メモリセル３０５の閾値電圧を示す。検知動作はまた、選択されたセル３０５のデータ状態を検知するために、選択されていないアクセス線３１０及びセンス線３１５、例えば選択されていないセルに接続されたワード線及びビット線を、特定の電圧にバイアス印加することを含み得る。
図４Ａは、本開示の様々な実施形態による、メモリデバイスを使用した重み記憶に対応するメモリアレイ４０１の実施例を示す。メモリアレイ４０１は、図１～図３をそれぞれ参照して説明されたメモリデバイス１００の一部及びメモリアレイ２０１または３０３の実施例であり得る。メモリアレイ４０１は、シナプスの重みに対応し、よってセルに関連付けられた学習の量に対応するアナログコンダクタンスに関連付けられた複数のメモリセル４０５を含み得る。このようにして、複数のメモリセル４０５は、神経系に存在し得る神経生物学的アーキテクチャを模倣するように、及び／または１つ以上のシナプス荷重を記憶するように構成され得る。よって、複数のメモリセル４０５は、ニューロモルフィックシステム及び／またはニューラルネットワークの一部分の実施例であり得る。
いくつかのニューロモルフィックシステムは、ＰＣＭデバイスまたは自己選択メモリデバイスなどの抵抗変化型ＲＡＭ（ＲＲＡＭ）を使用して、シナプスの値（または荷重）を記憶し得る。このような抵抗変化型メモリは、複数のレベルを記憶するように構成された、及び／または広いセンスウィンドウを有し得るメモリセルを含み得る。このような種類のメモリは、パルス（例えばスパイク）制御によりトレーニング動作を実行するように構成され得る。このようなトレーニング動作は、スパイクタイミング依存可塑性（ＳＴＤＰ）を含み得る。ＳＴＤＰは、ノード（例えばニューロン）間で送信されるスパイクの相関関係により誘発されるヘブ学習の形式であり得る。ＳＴＤＰは、ノード（例えばニューロン）間の接続の強度を調整するプロセスの例であり得る。
図４Ａは、本開示の実施形態による、メモリデバイスを使用した短期記憶学習を行うための、重み記憶をサポートする複数のメモリセル４０５の読み出し動作の特徴を示すメモリアレイ４０１の実施例を示す。メモリアレイ４０１は、図３を参照して説明されたメモリアレイ３０３の実施例であり得る。メモリアレイ４０１は、複数のメモリセル４０５－１、４０５－２、４０５－３、４０５－４、４０５－５、４０５－６、４０５－７、４０５－８、４０５－９を含み得る。複数のメモリセル４０５は、複数のセンス線４１５－１、４１５－２、…、４１５－Ｓ（以下複数のセンス線４１５と総称する）、及び複数のアクセス線４１０－１、４１０－２、４１０－３、…、４１０－Ｎ（以下複数のアクセス線４１０と総称する）に結合され得る。
複数のメモリセル４０５の読み出し動作は、複数のメモリセル４０５のそれぞれが伝導する閾値電圧（例えばシナプス荷重）を検出し、これらの閾値電圧を組み合わせて（例えばシナプス荷重を組み合わせて）組み合された出力４４３を生成するように構成され得る。
コントローラ（例えばメモリコントローラ１４０）は、読み出し動作のために特定のメモリセル４０５またはメモリセル４０５のグループを選択し得る。いくつかの事例では、コントローラは、読み出し動作のために１つ以上のメモリセル４０５を選択し得る。コントローラはまた、複数のメモリセル４０５のうちの少なくとも１つに関連付けられた１つ以上のセンス線４１５及び／またはアクセス線４１０を識別すなわち選択し得る。
コントローラは、複数のメモリセル４０５に入力４４１を提供し得る。入力４４１は、複数のアクセス線４１０に印加される複数の電圧値（例えばＶ１、Ｖ２、Ｖ３）を含み得る。コントローラは、アクセス線４１０を、入力４４１に含まれる１つ以上の電圧値（例えば読み出し電圧値）にバイアス印加し得る。いくつかの事例では、アクセス線４１０は全て、同じ読み出し電圧にバイアス印加される。いくつかの事例では、コントローラは、１つ以上のアクセス線を他のアクセス線とは異なる電圧にバイアス印加し得る。
コントローラはまた、１つ以上の選択されていないアクセス線４１０－Ｎ（例えば複数のメモリセル４０５のうちのいくつかと結合されていない１つ以上のアクセス線）を、読み出し電圧値にバイアス印加し得る。いくつかの事例では、１つ以上の選択されていないアクセス線４１０－Ｎに印加される読み出し電圧値は、選択されたアクセス線４１０－１、４１０－２、４１０－３に印加される電圧値と同じである。いくつかの事例では、１つ以上の選択されていないアクセス線４１０－Ｎに印加される読み出し電圧値は、選択されたアクセス線４１０－１、４１０－２、４１０－３のうちの少なくとも１つに印加される少なくとも１つの電圧値とは異なる。
コントローラは、複数のメモリセル４０５のうちの少なくとも１つに結合された１つ以上のセンス線４１５で生成された１つ以上の信号を含む出力４４３を検出し得る。センス線４１５の出力４４３は、複数のメモリセル４０５のうちの少なくとも１つと結合されたアクセス線４１０に入力４４１を印加することに基づいて、生成され得る。例として、入力４４１は、セル４０５に印加される特定の電圧であり得、特定の電圧が少なくともセル４０５の閾値電圧であることに応答して、セル４０５は、出力信号を生成し得、これはセンス線４１５に沿って電流信号の１つとして送信される。例えば、出力４４３の信号には、特定のセンス線４１５に対応する電流信号（例えばＩ１－ＳＴ、Ｉ２－ＳＴ、Ｉ３－ＳＴ）が含まれ得る。電流信号Ｉ１－ＳＴ、Ｉ２－ＳＴ、及びＩ３－ＳＴは、短期記憶学習から生じる電流信号であり得る。セルの閾値電圧が低下すると、セルのコンダクタンスが増加し、入力４４１によりセルの伝導が引き起こされる可能性が高くなり、これは短期記憶学習を示す。
例として、ニューラルネットワーク動作（例えば短期記憶動作または長期記憶動作）は、図５に示されるように、３Ｄクロスポイントアレイのメモリセルで実行されるいくつかの短ＳＥＴパルスを含み得る。短ＳＥＴパルスは、セルの電圧をＲＥＳＥＴ状態とＳＥＴ状態との間ノードのどこかに変更することを目的とした、ＳＥＴパルスよりも短い短プログラミングパルスであり得る。短ＳＥＴパルスは、あらかじめ調整されたＲＥＳＥＴ状態のメモリセルで実行され得る。さらに、例として、ニューラルネットワーク動作（例えば短期記憶動作または長期記憶動作）は、図６Ａ～図６Ｂに示されるように、自己選択メモリ（ＳＳＭ）アレイのＳＳＭセルで実行されるいくつかのＲＥＳＥＴ読み出し妨害パルスを含み得る。ＲＥＳＥＴ読み出し妨害パルスは、セルの状態を妨害し得る読み出しパルスを指す。例として、複数のこのようなＲＥＳＥＴ読み出し妨害パルスを印加する効果は、セルの状態を妨害して、セルのＲＥＳＥＴ状態の電圧をセルのＳＥＴ状態に向かって移行させる傾向にすることであり得る。ＲＥＳＥＴ読み出し妨害パルスは、あらかじめ調整されたＲＥＳＥＴ状態にあるＳＳＭセルで実行され得る。短期記憶動作は、ＲＥＳＥＴ状態に置かれ、かつ基準のコンダクタンスを有するメモリセル（短期メモリセル）で実行され得る。対照的に、長期記憶動作は、いくつかの強制書き込みサイクルが行われたメモリセルで実行され得、強制書き込みサイクルにより、長期メモリセルのコンダクタンスは恒久的に増加した状態になっている。長期メモリセルのコンダクタンスは、リセットされた後でも、強制書き込みサイクル（長期メモリセルを恒久的に劣化させる）が実行される前のメモリセルのコンダクタンスよりも、大きくなる。明確に説明すると、劣化された長期メモリセルの初期コンダクタンスは、長期記憶動作により増加し得、この増加したコンダクタンスは、リセット後、初期コンダクタンスに戻すことができるが、劣化により増加したコンダクタンスは、元に戻すことはできない。
個々の重みを表す個々の信号は、複数のメモリセル４０５と結合された各センス線４１５上で検出され得る。各信号は、信号に寄与する異なるメモリセルを有し得る。例えば、第１のメモリセル４０５－１は、第１のセンス線４１５－１の信号に寄与し得る。第２のメモリセル４０５－２は、第２のセンス線４１５－２の信号に寄与し得る。第３のメモリセル４０５－３は、第３のセンス線４１５－３上の信号に寄与し得る。第４のメモリセル４０５－４も、第１のセンス線４１５－１の信号に寄与し得、第５のメモリセル４０５－５も、第２のセンス線４１５－２の信号に寄与し得、以下同様である。
コントローラは、複数のメモリセル４０５に印加された特定の電圧で複数のメモリセルのそれぞれが伝導するかどうかを検出したことに基づいて、複数のメモリセルに関連付けられた閾値電圧を特定し得る。コントローラは、各センス線４１５の信号を組み合わせて、総合的な重みを表す総合信号を生成し得る。どのセルまたはいくつのセルが伝導するかに対応するアナログ値は、総合的な重みに比例し、及び／または総合的な重みに基づき得る。コントローラは、センス線４１５の信号を合計して、総合的な重みを生成し得る。いくつかの事例では、コントローラは、１つ以上のアクセス線上の１つ以上の電圧を表す電圧の入力ベクトル（例えばベクトルＶ１、Ｖ２、Ｖ３）に重み行列を適用することにより、積を生成し得る。積を生成することにより、複数のメモリセル４０５の閾値電圧を表す出力４４３が得られ得る。いくつかの事例では、読み出し動作中のセンス線の電流は、同じセンス線上の複数のセルに記憶された複数のアナログ重みの組み合わせであり得る。
図４Ｂは、本開示の実施形態による、メモリデバイスを使用した長期記憶学習を行うための、重み記憶をサポートする複数のメモリセル４０５の読み出し動作の特徴を示すメモリアレイ４４５の実施例を示す。メモリアレイ４４５は、図３を参照したメモリアレイ３０３の実施例であり得る。メモリアレイ４４５は、複数のメモリセル４０５を含み得る。複数のメモリセル４０５は、複数のセンス線４１５－１、４１５－２、…、４１５－Ｓ（以下複数のセンス線４１５と総称する）、及び複数のアクセス線４１０－１、４１０－２、４１０－３、…、４１０－Ｎ（以下複数のアクセス線４１０と総称する）に結合され得る。
複数の長期記憶動作を実行する前に、複数の強制書き込みサイクル動作がメモリアレイ４４５で実行され、メモリアレイ４４５のセルは不可逆的に劣化され得る。セルの不可逆的な劣化により、セルは、長期メモリセルとして機能することが可能となる。複数の強制書き込みサイクル動作により、メモリアレイ４４５のメモリセルの導電性が増加し得、これは、強制書き込みサイクル動作に続いて実行される長期記憶動作中のシナプス荷重の増加を表す。対照的に、ニューラルネットワーク動作を実行する前に強制書き込みサイクルが実行されていない図４Ａで示されるメモリアレイ４０１のセルは、初期のコンダクタンスが低く、これはシナプス荷重が低いことを表す。従って、図４Ａに示されるメモリアレイ４０１のセルは、短期メモリセルとして機能し得る。
コントローラは、複数のメモリセル４０５に結合された１つ以上のセンス線４１５で生成された１つ以上の信号を含む出力４４９を検出し得る。センス線４１５の出力４４９は、複数のメモリセル４０５と結合されたアクセス線４１０に入力４４７を印加することに基づいて、生成され得る。例として、入力４４７は、セル４０５に印加される特定の電圧であり得、特定の電圧が少なくともセル４０５の閾値電圧であることに応答して、セル４０５は、出力信号を生成し得、これはセンス線４１５に沿って電流信号の１つとして送信される。例えば、出力４４９の信号には、電流信号（例えばＩ１－ＬＴ、Ｉ２－ＬＴ、Ｉ３－ＬＳＴ）が含まれ得る。電流信号Ｉ１－ＬＴ、Ｉ２－ＬＴ、及びＩ３－ＬＴは、長期記憶学習から生じる電流信号であり得る。例として、長期記憶動作が実行される前に、１０，０００サイクルを超える多数の強制書き込みサイクルがメモリセル４０５で実行され得、これにより、長期記憶動作で生じるコンダクタンスは、図５－６Ｂに関連してさらに説明されるように、セルが短期メモリセルであった場合よりも、高くなる。
図４Ａに関連して説明される短期（ＳＴ）記憶学習、及び図４Ｂに関連して説明される長期（ＬＴ）記憶学習は、図４Ａの短期記憶学習には出力（Ｉ１－ＳＴ、Ｉ２－ＳＴ、Ｉ３－ＳＴ）４４３のアナログ電流読み出しを使用して、図４Ｂの長期記憶学習には出力（Ｉ１－ＬＴ、Ｉ２－ＬＴ、Ｉ３－ＬＴ）４４９のアナログ電流読み出しを使用して、実行され得る。
いくつかの実施例では、第１の部分のセル（例えば短期メモリセル）に記憶されたデータは、短期記憶学習の出力電流ベクトル（例えばベクトルＩ１－ＳＴ、Ｉ２－ＳＴ、Ｉ３－ＳＴ）が特定の電流閾値を上回ることに応答して、第２の部分に記憶されるように転送され得る。例として、記憶学習は、短期記憶学習から長期記憶学習への切り替えとして示され得る。従って、短期記憶学習に関連する重みパターンは、Ｉ１－ＳＴ ＞ Ｉ（閾値）、Ｉ２－ＳＴ ＞ Ｉ（閾値）、Ｉ３－ＳＴ ＞ Ｉ（閾値）である場合に、短期メモリアレイから長期メモリアレイに移動され得る。長期増強（アレイのメモリセルで１０，０００回を超える強制書き込みサイクルを実行するなど）の後、Ｉ１－ＬＴ＞Ｉ１－ＳＴ、Ｉ２－ＬＴ＞Ｉ１－ＳＴ、Ｉ３－ＬＴ＞Ｉ３－ＳＴとなる。言い換えると、メモリセル間の学習が特定の閾値を超えて増加したという指示に応答して、短期学習に関連付けられたメモリセル（例えば図４Ａで説明され、かつ図１のメモリアレイ１３０の第１の部分１２２に関連付けられたセル）に記憶されたデータは、長期学習に関連付けられたメモリセル（例えば図４Ｂで説明され、かつ図１のメモリアレイ１３０の第２の部分１２４に関連付けられたセル）に、転送され得る。
短期増強（短期記憶学習に関連付けられた）は、アレイの低訓練領域（例えば１００～１，０００回の書き込みサイクル）におけるアナログ電圧の低下（コンダクタンスの増加）を伴い得、従って、図５及び図６Ｂに関連して説明されるように、ＲＥＳＥＴの事前調整から始まる可逆的伝導増加を特徴とする。短期増強は、ＳＳＭ技術を使用した読み出しパルス（ＲＥＳＥＴ読み出し妨害）または３Ｄクロスポイントを使用した短ＳＥＴパルスなどの可逆的な劣化メカニズムにより、可能となり得る。
長期増強（長期記憶学習に関連付けられた）は、１０，０００～１００，０００回以上の書き込みサイクルの後にアレイを訓練することによる不可逆的な電圧低下（コンダクタンスの増加）を伴い得る。この事例では、短期記憶学習を使用して得られたパターンは、不可逆的な劣化メカニズムによりさらに強化され、これにより短期メモリセルが長期メモリセルに切り替わり得る。図６Ａに関連して説明されるように、さらなる増強が強制書き込みサイクルにより可能となり、ＳＥＴ電圧が不可逆的に低下し得る。
図５は、本開示のいくつかの実施形態による、三次元（３Ｄ）クロスポイントメモリアレイのメモリセルの閾値電圧のグラフ５５６の例を示す。グラフ５５６は、ＲＥＳＥＴ状態５５１及びＳＥＴ状態５５３のそれぞれに関して、セルの電圧にサイクル数がどのように影響するかを示す。
グラフ５５６は、ｙ軸に沿った閾値電圧５５５と、ｘ軸に沿ったサイクル数５５７を示す。閾値電圧５５５は、任意の単位で示され、必ずしも実際の閾値電圧を示すわけではないが、閾値電圧の増加または減少を示す。０サイクルと１００サイクルとの間の間隔５５２は、短期記憶学習フェーズに関連付けられる。１０，０００サイクルを超える間隔５５４は、長期記憶学習フェーズに関連付けられる。短期記憶学習中のメモリセルのコンダクタンスは、長期記憶学習フェーズ中よりも、低くなり得る（閾値電圧が高いことで示される）。短期記憶学習フェーズ（間隔５５２）と長期記憶学習フェーズ（間隔５５４）との間の間隔は、コンダクタンスの不可逆的な増加が生じる間隔を指す。サイクル数５５７が増加すると、メモリセルの閾値電圧５５５が低下し、これは、より多くのサイクル数がメモリセルで実行されて、コンダクタンスが増加したことを示す。このコンダクタンスの増加は、学習の増加を示し、シナプス荷重の増加を表し得る。
一例では、短期記憶学習を示す間隔５５２は、短期メモリセル（例えば図１の第１の部分１２２）で短期記憶動作を実行した結果を示し得、長期記憶学習を示す間隔５５４は、長期メモリセル（例えば図１の第２の部分１２４）で長期記憶動作を実行した結果を示し得る。
図６Ａは、本開示の実施形態による、ＳＥＴ状態の自己選択（ＳＳＭ）メモリセルの閾値電圧を示すグラフ６６６の例を示す。６６１で示されるプロットは、正極性読み出しに関する。６６３で示されるプロットは、負極性読み出しに関する。
グラフ６６６は、ｙ軸にメモリセルの閾値電圧６６５を、ｘ軸に実行されたサイクル数６６７を示す。閾値電圧６６５は、任意の単位で示され、必ずしも実際の閾値電圧を示すわけではないが、閾値電圧の増加または減少を示す。０サイクルと１００サイクルとの間の間隔６６２は、短期記憶学習フェーズに関連付けられる。１０，０００サイクルを超える間隔６６４は、長期記憶学習フェーズに関連付けられる。短期記憶学習中のメモリセルのコンダクタンスは、長期記憶学習フェーズ中よりも、低くなり得る。短期記憶学習フェーズ（間隔６６２）と長期記憶学習フェーズ（間隔６６４）との間の間隔は、コンダクタンスの不可逆的な増加が生じる間隔を指す。サイクル数６６７が増加すると、メモリセルの閾値電圧が低下し、これは、コンダクタンスの増加を示す。このコンダクタンスの増加は、学習の増加を示し、シナプス荷重の増加を表し得る。
図６Ｂは、本開示の実施形態による、ＲＥＳＥＴ状態の自己選択（ＳＳＭ）メモリセルの閾値電圧を示すグラフ６７６の例を示す。６７１で示されるプロットは、負極性読み出しに関する。６７３で示されるプロットは、正極性読み出しに関する。
グラフ６７６は、ｙ軸にメモリセルの閾値電圧６７５を、ｘ軸にサイクル数６７７を示す。閾値電圧６７５は、任意の単位で示され、必ずしも実際の閾値電圧を示すわけではないが、閾値電圧の増加または減少を示す。０サイクルと１００サイクルとの間の間隔６７２は、短期記憶学習フェーズに関連付けられる。約１０，０００サイクルを超える間隔６７４は、長期記憶学習フェーズに関連付けられる。短期記憶学習中のメモリセルのコンダクタンスは、長期記憶学習フェーズ中よりも、低くなり得る。短期記憶学習フェーズ（間隔６７２）と長期記憶学習フェーズ（間隔６７４）との間の間隔は、コンダクタンスの不可逆的な増加が生じる間隔を指す。サイクル数６７７が増加すると、メモリセルの閾値電圧６７５が低下し、これは、コンダクタンスの増加を示す。このコンダクタンスの増加は、メモリセル間の学習の増加を示し、メモリセル間のシナプス荷重の増加であり得る。
図７は、本開示の実施形態による、メモリデバイスを使用した短期記憶学習及び長期記憶学習の例示的な方法７９０を示す。方法７９０は、本明細書で説明されるように、コントローラ（例えば図１のコントローラ１４０）またはその構成要素により実施され得る。いくつかの実施例では、コントローラは、デバイスの機能要素を制御するためのコード集合を実行して、後述される機能を実行し得る。コントローラは、後述される機能の態様を、ハードウェア及び／またはファームウェアを使用して実行し得る。
７９２にて、方法は、メモリアレイの複数の短期メモリセルで第１の複数のニューラルネットワーク動作を実行することを含み得る。コントローラは、ニューラルネットワーク動作を短期メモリセルで実行させ得る。ニューラルネットワーク動作は、生物学的短期記憶学習を模倣する短期記憶動作であり得る。
７９４にて、方法７９０は、メモリアレイの複数の長期メモリセルで第２の複数のニューラルネットワーク動作を実行することを含み得る。コントローラは、ニューラルネットワーク動作を長期メモリセルで実行させ得る。ニューラルネットワーク動作は、生物学的長期記憶学習を模倣する長期記憶動作であり得る。
７９６にて、方法７９０は、シナプス荷重に関連付けられたデータが短期メモリから長期メモリに移行されたことに応答して、複数の短期メモリセルのうちの少なくとも１つに記憶されたデータを、複数の長期メモリセルのうちの少なくとも１つに記憶されるように転送することを含み得る。例として、短期メモリセルは、シナプス荷重を示し得、これが増加したシナプス荷重に変化したことから、短期メモリセルのデータは長期メモリセルに転送され、長期メモリセルがこの増加したシナプス荷重を示し得る。
図８は、本開示の実施形態による、メモリデバイスを使用した短期記憶学習及び長期記憶学習の例示的な方法８８０を示す。方法８８０は、本明細書で説明されるように、コントローラ（例えば図１のコントローラ１４０）またはその構成要素により実施され得る。いくつかの実施例では、コントローラは、デバイスの機能要素を制御するためのコード集合を実行して、後述される機能を実行し得る。コントローラは、後述される機能の態様を、ハードウェア及び／またはファームウェアを使用して実行し得る。
８９１にて、方法８８０は、ニューラルネットワーク動作のために、可変抵抗メモリセルのアレイの第１の部分を短期メモリセルとして作動させることを含み得る。短期メモリセルとしての可変抵抗メモリセルのアレイの第１の部分の作動には、実行される動作の数に基づいて短期メモリセルが可逆的に劣化するように作動させることが含まれ得る。
８９３にて、方法８８０は、ニューラルネットワーク動作のために、アレイの第２の部分を長期メモリセルとして作動させることを含み得る。アレイの第２の部分の作動には、実行される動作の数に基づいて長期メモリセルが不可逆的に劣化するように作動させることが含まれ得る。
８９５にて、方法８８０は、ニューラルネットワーク動作に関する短期メモリのシナプス荷重の増加を表すために、リセット状態とセット状態との間で、可変抵抗メモリセルのうちの第１のメモリセルのコンダクタンスを増加させることを含み得る。８９７にて、方法８８０は、ニューラルネットワーク動作に関する長期メモリのシナプス荷重の増加を表すために、劣化されたリセット状態と劣化されたセット状態との間で、複数の可変抵抗メモリセルのうちの第２のメモリセルのコンダクタンスを増加させることを含み得る。
前述の方法は可能な実施態様を説明すること、並びに動作及びステップは再配置あるいは変更されてもよいこと、並びに他の実施態様が可能であることに、留意されたい。さらに、２つ以上の方法の実施形態が組み合わされてもよい。
メモリデバイスを含む本明細書で論じられるデバイスは、シリコン、ゲルマニウム、シリコンゲルマニウム合金、ガリウムヒ素、窒化ガリウムなどの半導体基板上に形成され得る。いくつかの事例では、基板は、半導体ウェーハである。他の事例では、基板は、シリコンオンガラス（ＳＯＧ）またはシリコンオンサファイア（ＳＯＰ）などのシリコンオンインシュレータ（ＳＯＩ）基板、あるいは別の基板上の半導体材料のエピタキシャル層であり得る。基板または基板のサブ領域の導電性は、リン、ホウ素、またはヒ素を含むがこれらに限定されない様々な化学種を使用したドーピングを通して、制御され得る。ドーピングは、基板の初期形成または成長中に、イオン注入により、または任意の他のドーピング手段により、実行され得る。
添付の図面に関連して本明細書に記載される説明は、例示的な構成を説明しており、実施され得る、または特許請求の範囲に含まれる全ての実施例を表すものではない。本明細書で使用される「例示的」という用語は、「例、事例、または例示として役立つ」ことを意味し、「好ましい」または「他の例よりも有利である」という意味ではない。発明を実施するための形態には、説明される技法の理解を提供する目的で、具体的な詳細が含まれる。しかし、これらの技法は、これらの具体的な詳細がなくても実践され得る。いくつかの事例では、説明される実施例の概念が曖昧になることを避けるために、周知の構造及びデバイスがブロック図の形式で示される。
本明細書に説明される情報及び信号は、様々な異なる技術及び技法のうちのいずれかを使用して表され得る。例えば、上記の説明全体を通して言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光学場もしくは光学粒子、またはこれらの任意の組み合わせにより、表され得る。
本明細書の開示に関連して説明される様々な例示的なブロック及びモジュールは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ、もしくは他のプログラムマブル論理デバイス、個別ゲートもしくはトランジスタ論理、個別ハードウェア構成要素、または本明細書で説明される機能を実行するように設計されたこれらの任意の組み合わせを用いて、実装または実行され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代替的に、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであってもよい。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えばデジタル信号プロセッサ（ＤＳＰ）とマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと併用する１つ以上のマイクロプロセッサ、または任意の他のこのような構成）として、実装されてもよい。
本明細書の説明は、当業者が本開示を作成または使用することを可能にするために提供される。本開示に対する様々な変更は、当業者には容易に明らかであり、本明細書で定義される全般的原理は、本開示の範囲から逸脱することなく、他の変形形態に適用することができる。従って、本開示は、本明細書で説明される実施例及び設計に限定されず、本明細書で開示される原理及び新たな特徴と一貫した最も広い範囲を認められるべきである。
前述の発明を実施するための形態では、本明細書の一部を形成し、例示として具体的な実施例が示される添付図面への参照が行われる。図面では、同様の番号は、いくつかの図を通して実質的に類似する構成要素を表す。他の実施例を利用してもよく、本開示の範囲から逸脱することなく構造的、論理的、及び／または電気的な変更を行ってもよい。
本明細書の図は、最初の一桁または複数桁の数字が図面の図番号に対応し、残りの桁の数字が図面の要素または構成要素を識別する、番号付け規則に従う。異なる図面において類似する要素または構成要素は、類似の数字を使用することにより識別され得る。理解されるように、本開示のいくつかの付加的な実施形態を提供するために、本明細書の様々な実施形態に示される要素は、追加、交換、及び／または除去することができる。さらに、理解されるように、図に提供される要素の比率及び相対的大きさは、本開示の実施形態を例示することを意図しており、限定的な意味として解釈されるべきではない。
本明細書で使用される「ａ」、「ａｎ」、または「いくつかの（ａ ｎｕｍｂｅｒ ｏｆ）」ものは、１つ以上のそのようなものを指し得る。「複数の（ｐｌｕｒａｌｉｔｙ）」ものは、２つ以上を意図する。本明細書で使用される「結合される（ｃｏｕｐｌｅｄ）」という用語は、電気的に結合されること、介在要素なしで直接的に結合及び／または直接的に接続されること（例えば直接の物理的な接触により）、あるいは介在要素により間接的に結合及び／または間接的に接続されることを含み得る。用語「結合される」はさらに、相互に協働または作用する（例えば因果関係にあるような）２つ以上の要素を含み得る。
本明細書では具体的な実施例が示され説明されたが、示された実施形態は、同じ結果を達成するように意図された構成と置き換えられてもよいことを、当業者は理解するであろう。この開示は、本開示の１つ以上の実施形態の適応形態または変形形態を含める意図がある。上記の説明は、例示的なものであり、限定的なものではないことを理解されたい。本開示の１つ以上の実施例の範囲は、添付の特許請求の範囲を、添付の特許請求の範囲が権利を有する均等物の全範囲と併せて参照して、特定されるべきである。

Claims (20)

  1. 第１の複数の可変抵抗メモリセルを含む第１の部分と、
    強制書き込みサイクルにより劣化された第２の複数の可変抵抗メモリセルを含む第２の部分と、
    を備えるメモリアレイと、
    前記第１の部分及び前記第２の部分に結合されたメモリコントローラと、
    を備えた装置であって、
    前記メモリコントローラは、
    短期記憶動作のために前記第１の部分を作動させることと、
    長期記憶動作のために前記第２の部分を作動させることと、
    を実行するように構成される、
    前記装置。
  2. 前記コントローラは、ＲＥＳＥＴ読み出し妨害パルスを印加して、前記第１の複数の可変抵抗メモリセルのうちの前記ＲＥＳＥＴ読み出し妨害を適用したいずれかのメモリセルのコンダクタンスを変更させることにより、短期記憶動作のために前記第１の部分を作動させるように構成され、
    前記コンダクタンスは、シナプス荷重またはシナプス荷重の一部分を表す、
    請求項１に記載の装置。
  3. 前記コントローラは、短ＳＥＴパルスを実行して、前記第１の複数の可変抵抗メモリセルのうちの前記短ＳＥＴパルスを印加したいずれかのメモリセルのコンダクタンスを変更させることにより、短期記憶動作のために前記第１の部分を作動させるように構成され、
    前記コンダクタンスは、シナプス荷重またはシナプス荷重の一部分を表す、
    請求項１に記載の装置。
  4. 前記メモリコントローラは、ＲＥＳＥＴ状態中の前記第１の複数のメモリセルのうちのいずれかのメモリセルのコンダクタンスを、ＳＥＴ状態に遷移せずに、パルスを印加して増加させることにより、短期記憶動作のために前記第１の部分を作動させるように構成され、
    前記コンダクタンスを増加させることは、短期シナプス荷重の増加を表す、
    請求項１～３のいずれか１項に記載の装置。
  5. 前記コントローラは、前記第１の複数のメモリセルのうちのいずれかのメモリセルの前記コンダクタンスをリセットすることにより、短期記憶動作のために前記第１の部分を作動させるように構成される、請求項４に記載の装置。
  6. 前記メモリコントローラは、前記第１の複数の可変抵抗メモリセルの前記ＲＥＳＥＴ状態よりも、コンダクタンスの高いＲＥＳＥＴ状態中の前記第２の複数の可変抵抗メモリセルのうちのいずれかのメモリセルのコンダクタンスを、パルスを印加して増加させることにより、長期記憶動作のために前記第２の部分を作動させるように構成され、
    前記コンダクタンスを増加させることは、長期シナプス荷重の増加を表す、
    請求項５に記載の装置。
  7. 前記メモリコントローラは、前記第２の部分を作動させる前に、前記第２の複数の可変抵抗メモリセルで前記強制書き込みサイクルを実行するように構成される、請求項１～３のいずれか１項に記載の装置。
  8. 前記強制書き込みサイクルを実行するように構成された前記メモリコントローラは、少なくとも１０，０００回の強制書き込みサイクルを実行するように構成された前記メモリコントローラを含む、請求項７に記載の装置。
  9. 前記強制書き込みサイクルを実行するように構成された前記メモリコントローラは、前記第２の複数の可変抵抗メモリセルを、前記第１の複数の可変抵抗メモリセルの劣化状態よりも進行した劣化状態にさせるように構成された前記メモリコントローラを含む、請求項７に記載の装置。
  10. 前記強制書き込みサイクルを実行するように構成された前記メモリコントローラは、前記第２の複数の可変抵抗メモリセルのそれぞれに関連付けられたコンダクタンスを、不可逆的に増加させるように構成された前記メモリコントローラを含む、請求項７に記載の装置。
  11. 前記いくつかの短期記憶動作を実行するように構成された前記メモリコントローラは、前記第１の複数の可変抵抗メモリセルのうちのいずれかのメモリセルで、１０００回未満の短期記憶動作を実行するように構成された前記メモリコントローラを含む、請求項７に記載の装置。
  12. 第１の複数の可変抵抗メモリセルを含む第１の部分と、
    劣化された第２の複数の可変抵抗メモリセルを含む第２の部分と、
    を備えるメモリアレイと、
    前記メモリアレイに結合されたメモリコントローラと、
    を備えた装置であって、
    前記メモリコントローラは、
    短期記憶動作のために前記第１の部分を作動させることと、
    長期記憶動作のために前記第２の部分を作動させることと、
    作動基準が満たされたことに応答して、前記第１の複数の可変抵抗メモリセルのうちの特定の１つのメモリセルを、前記第２の複数の可変抵抗メモリセルのうちの１つのメモリセルとして、再分類することと、
    を実行するように構成される、
    前記装置。
  13. 前記作動基準は、前記第１の複数の可変抵抗メモリセルのうちの前記特定の１つのメモリセルで、閾値回数を超える短期記憶動作が実行されることを含む、請求項１２に記載の装置。
  14. 前記作動基準は、ＲＥＳＥＴ状態中の前記第１の複数の可変抵抗メモリセルのうちの前記特定の１つのメモリセルのコンダクタンスが、閾値より大きくなることを含む、請求項１２に記載の装置。
  15. 前記メモリコントローラは、長期記憶動作のために前記第１の複数の可変抵抗メモリセルのうちの前記特定の１つのメモリセルを作動させる前に、前記第１の複数の可変抵抗メモリセルのうちの前記特定の１つのメモリセルで強制書き込みサイクルを実行するように構成される、請求項１２～１４のいずれか１項に記載の装置。
  16. 短期記憶動作のために前記第１の部分を作動させるように構成された前記メモリコントローラは、前記第１の複数の可変抵抗メモリセルの部分集合のそれぞれのコンダクタンスを変更するように構成された前記メモリコントローラを含み、前記コンダクタンスは学習アルゴリズムのデータに対応し、
    前記メモリコントローラは、前記学習アルゴリズムが長期学習の発生を示したことに応答して、前記第２の複数のメモリセルの部分集合に、前記データを移動させるように構成される、
    請求項１２～１４のいずれか１項に記載の装置。
  17. メモリアレイの複数の短期メモリセルで第１の複数のニューラルネットワーク動作を実行することと、
    前記メモリアレイの複数の長期メモリセルで第２の複数のニューラルネットワーク動作を実行することと、
    前記複数の短期メモリセルのうちの少なくとも１つのメモリセルに記憶されたデータを、前記複数の長期メモリセルのうちの少なくとも１つのメモリセルに記憶するように、転送することと、
    を含む方法であって、
    前記データは、前記第１の複数のニューラルネットワーク動作に関するシナプス荷重を表し、
    前記データを転送することは、前記第１の複数のニューラルネットワーク動作が長期学習の発生を示したことに応答して、前記データを転送することを含む、
    前記方法。
  18. 前記第１の複数のニューラルネットワーク動作を実行することは、前記第１の複数のニューラルネットワーク動作に関する前記シナプス荷重の増加に対応する前記第１の複数の短期メモリセルに記憶されたデータを変更することを含む、請求項１７に記載の方法。
  19. 前記データを転送することは、前記シナプス荷重が閾値シナプス荷重を超えていることに応答して転送することを含む、請求項１７～１８のいずれか１項に記載の方法。
  20. ニューラルネットワーク動作のために、可変抵抗メモリセルのアレイの第１の部分を短期メモリセルとして作動させることと、
    前記ニューラルネットワーク動作のために、前記アレイの第２の部分を長期メモリセルとして作動させることと、
    を含む方法であって、
    前記アレイの前記第１の部分を作動させることは、前記ニューラルネットワーク動作に関する短期メモリのシナプス荷重の増加を表すために、ＲＥＳＥＴ状態とＳＥＴ状態との間で、前記可変抵抗メモリセルのうちの第１のメモリセルのコンダクタンスを増加させることを含み、
    前記アレイの前記第２の部分を作動させることは、前記ニューラルネットワーク動作に関する長期メモリのシナプス荷重の増加を表すために、劣化されたＲＥＳＥＴ状態と劣化されたＳＥＴ状態との間で、前記複数の可変抵抗メモリセルのうちの第２のメモリセルのコンダクタンスを増加させることを含み、
    前記劣化されたＲＥＳＥＴ状態は、前記ＲＥＳＥＴ状態よりも大きなコンダクタンスを有し、
    前記劣化されたＳＥＴ状態は、前記ＳＥＴ状態よりも大きなコンダクタンスを有する、
    前記方法。
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