CN115527580A - 自动参考存储器单元读取的方法和存储器设备 - Google Patents

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Abstract

本申请涉及自动参考存储器单元读取的方法和存储器设备。描述了与自动参考存储器单元读取技术有关的方法、系统和装置。在将用户数据存储在存储器单元中之前，自动参考读取可以对用户数据进行编码以包括具有第一逻辑状态的一定数量的位。随后，可以通过向存储器单元施加读取电压，同时通过激活具有第一逻辑状态的存储器单元的子集来监测一系列开关事件，来执行对编码用户数据的读取。自动参考读取可以识别与存储器单元的子集的中值阈值电压值相关的特定开关事件。然后，自动参考读取可以确定参考电压，所述参考电压考虑了存储器单元的子集的阈值电压分布的统计特性。自动参考读取可以基于确定参考电压来识别要保持读取电压的持续时间。

Description

自动参考存储器单元读取的方法和存储器设备
分案申请的相关信息
本申请是申请号为201880081341.2、申请日为2018年12月21日、发明名称为“自动参考存储器单元读取的方法和存储器设备”的中国发明专利申请的分案申请。
交叉引用
本申请要求Mirichigni等人于2018年12月21日提交的，题为“自动参考存储器单元读取技术(Auto-Referenced Memory Cell Read Techniques)”的PCT申请第PCT/US2018/067287号的专利优先权，该PCT申请要求Mirichigni等人于2017年12月22日提交的，题为“自动参考存储器单元读取技术(Auto-Referenced Memory Cell ReadTechniques)”的美国专利申请第15/853,328号的专利优先权，申请各自已转让给其受让人，并且各自被明确地通过引用整体并入本文。
技术领域
技术领域涉及自动参考存储器单元读取技术。
背景技术
以下整体涉及操作存储器阵列，并且更具体地涉及自动参考存储器单元读取技术。
存储器装置被广泛用于在诸如计算机、无线通信装置、相机、数字显示器等的各种电子装置中存储信息。信息通过对存储器装置的不同状态进行编程来存储。例如，二进制装置具有两种状态，通常由逻辑“1”或逻辑“0”表示。在其他系统中，可以存储多于两个状态。为了访问存储的信息，电子装置的组件可以读取或感测存储器装置中的存储状态。为了存储信息，电子装置的组件可以在存储器装置中写入或编程状态。
存在各种类型的存储器装置，包括磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、闪存存储器、相变存储器(PCM)以及其他存储器装置。存储器装置可以是易失性的或非易失性的。非易失性存储器单元即使在没有外部电源的情况下也可在很长一段时间内保持其存储的逻辑状态。易失性存储器单元可能会随时间推移而失去其存储状态，除非通过外部电源对其进行定期刷新。
通常，改进存储器装置可以包括增大存储器单元密度、增大读/写速度、增大可靠性、增大数据保持力、减小功耗或降低制造成本以及其他量度。当存储器单元表现出可变的电气特性时，可能需要一种稳健的读取技术来提高存储器单元的性能和可靠性。
发明内容
描述了一种方法。所述方法可以包括：在控制器处，从主机装置接收输入向量的第一组位，将所述第一组位中具有第一逻辑值的至少一部分与存储在所述控制器处的阈值进行比较，至少部分地基于所述比较来分配存储器块以存储一或多个位和所述第一组位，生成第二组位，所述第二组位包含所述第一组位中的至少一些和所述一或多个位，以及发起将所生成的第二组位存储在所述存储器块中。
描述了一种方法。所述方法可以包括：向存储器阵列施加激活电压以激活所述存储器阵列的一组存储器单元，在第一时间，至少部分地基于施加所述激活电压来确定第一组存储器单元已经被激活，在所述第一时间之后的一段持续时间内保持施加所述激活电压，以及在所述持续时间结束之后，读取包括所述第一组存储器单元的第二组存储器单元的逻辑状态。
描述了一种设备。所述设备可以包括：存储器介质和与所述存储器介质耦合的控制器，其中所述控制器可操作为：从主机装置接收输入向量的第一组位，将所述第一组位中具有第一逻辑值的至少一部分与存储在所述控制器处的阈值进行比较，至少部分地基于所述比较来分配所述存储器介质的存储器块以存储一或多个位和所述第一组位，生成第二组位，所述第二组位包含所述第一组位中的至少一些和所述一或多个位，以及发起将所生成的第二组位存储在所述存储器块中。
描述了一种设备。所述设备可以包括：存储器阵列和与所述存储器阵列电子通信的控制器，其中所述控制器可操作为：向所述存储器阵列施加激活电压以激活所述存储器阵列的一组存储器单元，在第一时间，至少部分地基于施加所述激活电压来确定第一组存储器单元已经被激活，在所述第一时间之后的一段持续时间内保持施加所述激活电压，以及在所述持续时间结束之后，读取包括所述第一组存储器单元的第二组存储器单元的逻辑状态。
附图说明
图1例示了根据本公开的实施例的具有支持自动参考存储器单元读取技术的存储器单元三维(3D)阵列的存储器装置图的示例。
图2例示了根据本公开的实施例的支持自动参考存储器单元读取技术的3D存储器阵列的示例。
图3例示了根据本公开的实施例的支持自动参考存储器单元读取技术的阈值电压分布的示例。
图4A和图4B例示了根据本公开的实施例的支持自动参考存储器单元读取技术的技术。
图5A和5B例示了根据本公开的实施例的支持自动参考存储器单元读取技术的用户数据模式和电路图的示例。
图6例示了根据本公开的实施例的自动参考存储器单元读取技术。
图7和8示出了根据本公开的实施例的支持自动参考存储器单元读取技术的装置的框图。
图9例示了根据本公开的实施例的包括支持自动参考存储器单元读取技术的存储器阵列的系统的框图。
图10和11例示了根据本公开实施例的用于自动参考存储器单元读取技术的方法。
具体实施方式
一种稳健的读取技术可以提高存储器单元的性能和可靠性。在一些情况下，存储器单元表现出不均匀的可变电气特性，其可能由各种因素引起，包括统计过程变化、循环事件(例如，对存储器单元的读取或写入操作)或漂移(例如，硫族化物合金的电阻变化)等等。自动参考存储器单元读取技术可以提供一种可靠且稳健的读取技术，其中通过确定参考电压(例如，VREF)来执行对一组数据(例如，码字、页面)的读取，该参考电压考虑了存储该组数据的存储器单元的统计特性(例如，阈值电压的标准偏差、阈值电压的估计中值)。在一些情况下，存储器装置可以包括以3D体系结构(诸如3D XPointTM(3DXP))排列的PCM单元阵列以存储该组数据。3DXP体系结构中的PCM单元(其可以称为3DXP存储器单元)可以表示与第一组阈值电压相关联的第一逻辑状态(例如，逻辑1，SET状态)或与第二组阈值电压相关联的第二逻辑状态(例如，逻辑0，RESET状态)。
在一些情况下，自动参考读取减少或消除了存储器装置中可能存在的一组单独的读取参考存储器单元。由于各种原因，诸如制造工艺步骤期间的不同工艺条件(例如，等离子体密度的不均匀加载模式)、不同的循环事件等等，读取参考存储器单元可能与大多数存储有用户数据的存储器单元不具有共同的电气特性。因此，在读取操作期间，一组单独的读取参考存储器单元可能无法提供可靠的参考方案。
自动参考读取可以包括一种编码技术，其允许在将用户数据存储在存储器单元(例如，PCM单元、3DXP存储器单元)中之前，用户数据中的一些数字位(例如，128位的码字)具有给定的逻辑状态(例如，逻辑状态1)。在一些实施例中，逻辑状态1(例如，PCM单元的SET状态，其可以被称为SET单元或位)对应于一组阈值电压，该组阈值电压低于与逻辑状态0(例如，PCM单元的RESET状态，其可以被称为RESET单元或位)相关联的一组阈值电压。编码技术可以在给定范围内提供具有逻辑状态1的多个位(例如，SET位)，该给定范围可以通过预定因子k确立。在一些情况下，具有逻辑状态1的位的数量(例如，32个SET位)与用户数据中位的总数量(例如，128位)之间的比率可以被称为权重(例如，25％的权重)或权重模式。在一些示例中，编码技术可以确保编码的用户数据具有在由预定因子k确立的权重范围内(例如，在50％和(50+50/k)％之间)的特定权重。k值越大，则范围可能变得越窄，从而可能导致自动参考读取的准确性提高。此外，编码技术可以通过存储与编码的用户数据相关联的k个位数在编码操作期间跟踪用户数据的变化。该k个位数，被称为翻转位，可以指示原始用户数据的状态，从而可以准确地执行对编码的用户数据的解码。
自动参考读取技术可以包括将电压(例如，读取电压)施加到被配置为激活含编码的用户数据的一组存储器单元的存储器阵列。电压可以作为时间的函数以一定速率增加，该速率提供了在特定电压值和特定时间之间的双射对应(例如，一对一的对应)。在一些实施例中，读取电压相对于时间具有恒定的增加率。在其他实施例中，读取电压具有单调递增的阶梯形状，使得在第一时间段内施加第一电压，之后在第二时间段内施加第二不同的电压。施加的电压可以通过激活存储编码的用户数据的一组存储器单元来发起一系列开关事件。开关事件可以归因于当存储器单元两端所施加的电压超过阈值电压(VTH)——例如，与存储器单元相关联的阈值电压时，存储器单元导通(例如，传导可观量的电流)。因此，响应于增大的读取电压来发起一系列开关事件可以类似于根据其阈值电压值以升序来识别存储器单元。
一组存储器单元中表现出第j开关事件的特定存储器单元可以被认为在该组存储器单元中具有第j小的阈值电压值。自动参考读取技术可以用于识别与具有逻辑状态1的存储器单元(例如，SET单元)的中值阈值电压值相关的特定开关事件(例如，第j开关事件)(例如，通过利用阈值电压分布的统计特性)。可以确定已经被激活的存储器单元，包括表现出第j开关事件的存储器单元，具有逻辑状态1(例如，SET单元)。
一旦检测到第j开关事件(例如，第j存储器单元被激活)，则可以使用自动参考读取技术来识别固定时间(例如，基准延迟时间)以维持施加读取电压。施加的读取电压可在固定时间期间继续增加，以检测其他开关事件(例如，其他存储器单元激活)。在固定时间到期之后，可以确定在固定时间期间激活的其他存储器单元具有逻辑状态1(例如，SET单元，其VTH值大于表现出第j开关事件的存储器单元的特定VTH值)。固定时间可以由许多因子决定，包括具有逻辑状态1的存储器单元(例如，SET单元)的VTH分布的标准偏差、在识别第j存储器单元(例如，表现出第j开关事件的SET单元)中的不确定性因子、裕度因子等等。在一些实施例中，当固定时间到期时，自动参考读取确定到该时间激活的所有存储器单元都是具有逻辑状态1的存储器单元(例如，SET单元)。可以将编码的用户数据的剩余存储器单元(例如，当固定时间到期时的非活动存储器单元)确定为具有逻辑状态0的存储器单元(例如，RESET单元)。
在存储器装置中的存储器阵列的背景下，本文进一步描述了上面介绍的本公开的特征。然后，描述了特定的非限制性示例，用于例示说明根据一些实施例的自动参考读取技术的各种特征(例如，包括PCM单元或3DXP存储器单元的存储器阵列)。参考与自动参考存储器单元读取技术有关的设备图、系统图和流程图来进一步例示说明和描述本公开的这些和其他特征。然而，如本领域普通技术人员将理解，也可以具体地设想其他替代方案和不同变型并且均落入本公开的范围内。
图1例示了根据本公开的实施例的示例性存储器装置100。存储器装置100也可以被称为电子存储器设备。图1是存储器装置100的各种组件和特征的例示性表示。同样，应当理解，存储器装置100的组件和特征被示出为例示说明功能上的相互关系，并且可以并不代表它们在存储器装置100内的实际物理位置。
在图1的说明性示例中，存储器装置100包括3D存储器阵列102。3D存储器阵列102包括可以被编程为存储不同状态的存储器单元105。在一些实施例中，每个存储器单元105可以被编程为存储两个状态，表示为逻辑0和逻辑1。在一些实施例中，存储器单元105可以被配置为存储多于两个逻辑状态。在一些实施例中，存储器单元105可以包括PCM单元(例如，3DXP存储器单元)。尽管图1中包括的一些元件用数字指示符标记，但是其他对应的元件未被标记，尽管它们是相同的或将被理解为是相似的，以努力增加所描绘的特征的可见性和清晰度。
3D存储器阵列102可以包括彼此相邻地形成的两个或更多个二维(2D)存储器阵列(例如，在彼此的顶部上或彼此紧挨)。与2D阵列相比，这可以增加可以被放置或创建在单个管芯或衬底上的存储器单元105的数量，继而可以降低生产成本或提高存储器装置的性能，或两者兼具。基于图1中描绘的示例，存储器阵列102包括两层存储器单元105，并且可以被认为是3D存储器阵列；然而，层的数量可以不限于两个。每一层可被对准或定位成使得存储器单元105可以跨每一层彼此对准(精确地、重叠或近似)，从而形成存储器单元堆叠145。在一些情况下，存储器单元堆叠145可以包括安装在另一个上的PCM单元(例如，3DXP存储器单元)。
在一些实施例中，存储器单元105的每一行连接到存取线110，并且存储器单元105的每一列连接到位线115。存取线110和位线115可以基本上彼此垂直，并且可以形成存储器单元的阵列。如图1所示，存储器单元堆叠145中的两个存储器单元105可以共享诸如位线115等的公共导线。即，位线115可以与上部存储器单元105的底部电极和下部存储器单元105的顶部电极电子通信。在其他实施例中，存储器单元105中的每一个(例如，上部存储器单元、下部存储器单元)可以配置有其自己的位线。在这种情况下，存储器单元可以被绝缘层隔开。其他配置也是可能的，例如，第三层可以与下层共享存取线110。通常，一个存储器单元105可以位于两条导电线(例如，存取线110和位线115)的交点处。这一交点可以被称为存储器单元的地址。目标存储器单元105可以是位于通电的存取线110和位线115的交点处的存储器单元105；也就是说，可以给存取线110和位线115通电，以便在它们的交点处读取或写入存储器单元105。与相同的存取线110或位线115电子通信(例如，与其相连接)的其他存储器单元105可以被称为非目标存储器单元105。
如以上所讨论的，电极可以耦合到存储器单元105和存取线110或位线115。术语电极可以指电导体，并且在一些情况下，可以用作与存储器单元105的电触点。电极可以包括在存储器装置100的元件或组件之间提供导电路径的迹线、线、导线、导电层等。在一些实施例中，存储器单元105可以包括定位在第一电极和第二电极之间的硫族化物合金。第一电极的一侧可以耦合到存取线110，而第一电极的另一侧可以耦合到硫族化物合金。另外，第二电极的一侧可以耦合到位线115，而第二电极的另一侧可以耦合到硫族化物合金。第一电极和第二电极可以是相同的材料(例如，碳)或不同的材料。在其他实施例中，存储器单元105可以包括附加电极，以将硫族化物合金分成两部分，如图2所示。硫族化物合金的第一部分可以具有与硫族化物合金的第二部分不同的组成。在一些实施例中，硫族化物合金的第一部分可以具有与硫族化物合金的第二部分不同的功能。附加电极可以是与第一电极或第二电极相同的材料(例如，碳)或不同的材料。
可以通过通电或选择存取线110和位线115在存储器单元105上执行诸如读取和写入等的操作。在一些实施例中，存取线110可以被称为字线110，位线115可以被称为数位线115。在不损失理解或操作的情况下，对字线和位线或其类似物的引用可以互换。通电或选择字线110或数位线115可以包括向相应的线施加电压。字线110和数位线115可以由诸如金属(例如，铜(Cu)、铝(Al)、金(Au)、钨(W)、钛(Ti))、金属合金、碳、导电掺杂半导体或其他导电材料、合金、化合物等制成。
在一些体系结构中，存储器单元的逻辑存储器装置(例如，电容器、电阻器)可以通过选择组件与数位线电隔离。字线110可以连接到选择组件并且可以控制选择组件。例如，选择组件可以是晶体管，并且字线110可以连接到晶体管的栅极。使字线110通电导致存储器单元105的逻辑存储器装置与其对应的数位线115之间的电连接或闭合回路。随后可以访问数位线以读取或写入存储器单元105。在选择存储器单元105时，所得到的信号可以用于确定存储的逻辑状态。在一些情况下，第一逻辑状态可以对应于无电流或可忽略的小电流，而第二逻辑状态可以对应于有限量的电流。在一些情况下，存储器单元105可以包括3DXP存储器单元或自选择存储器单元，它们两者都具有两个端子并且可以不利用单独的选择组件。这样，3DXP存储器单元或自选择存储器单元的一个端子可以电连接到字线110，而3DXP存储器单元或自选择存储器单元的另一端子可以电连接到数位线115。
可以通过行解码器120和列解码器130来控制访问存储器单元105。例如，行解码器120可以从存储器控制器140接收行地址，并且基于所接收的行地址来给适当的字线110通电。类似地，列解码器130可以从存储控制器140接收列地址，并给适当的数位线115通电。例如，存储器阵列102可以包括标记为WL_B1(或WL_T1)至WL_BM(或WL_TM)的多条字线110，以及标记为DL_1至DL_N的多条数位线115，其中M和N取决于阵列尺寸。因此，通过给字线110和数位线115(例如，WL_B2和DL_3)通电，可以在它们的交点处访问存储器单元105。
在访问时，感测组件125可以读取或感测存储器单元105，以确定存储器单元105的存储的状态。例如，可以将一定电压施加到存储器单元105(通过使用对应的字线110和数位线115)，并且所得到的电流的存在可以取决于存储器单元105的施加的电压和阈值电压。在一些情况下，可以施加多于一个电压。另外，如果施加的电压没有导致电流流动，则可以施加其他电压，直到感测组件125检测到电流为止。通过评估导致电流流动的电压，可以确定存储器单元105的存储的逻辑状态。在一些情况下，电压的幅度可以逐渐增大，直到检测到电流流动为止(例如，存储器单元导通、接通、传导电流或变为已激活)。在其他情况下，可以顺序施加预定电压，直到检测到电流为止。类似地，可以将一定电流施加到存储器单元105，并且产生电流的电压的大小可以取决于存储器单元105的电阻或阈值电压。在一些情况下，存储器单元105(例如，PCM单元)包括改变其晶体学构造(例如，在结晶相和非晶相之间)的材料，这继而又决定了存储器单元105能存储信息的阈值电压。在其他情况下，存储器单元105(例如，自选择存储器单元)包括保持为晶体学构造(例如，非晶相)的材料，该材料可以表现出能存储信息的可变的阈值电压。
感测组件125可以包括各种晶体管或放大器，以便检测或放大信号的差异，这可以被称为锁存。然后可以通过列解码器130将检测到的存储器单元105的逻辑状态作为输入/输出(I/O)135输出。在一些情况下，感测组件125可以是列解码器130或行解码器120的一部分。或者，感测组件125可以连接到列解码器130或行解码器120或与其电子通信。图1还(以虚线框)示出了布置感测组件125-a的替代选择。本领域技术人员将理解，感测组件125可以与列解码器130或行解码器120任一者相关联而不会损失任何功能。
可以通过类似地给相关字线110和数位线115通电来设置或写入存储器单元105，并且可以在存储器单元105中存储至少一个逻辑值。列解码器130或行解码器120可以接受数据，例如I/O 135，以将其写入存储器单元105。
在一些存储器体系结构中，访问存储器单元105可能会劣化或破坏存储的逻辑状态，并且可以执行重写或刷新操作以使存储器单元105返回到原始逻辑状态。例如，在DRAM中，电容器可能在感测操作期间部分或完全放电，从而破坏存储的逻辑状态。因此，逻辑状态可以在感测操作之后被重写。另外，给单个字线110通电可能导致该行中所有存储器单元的放电；因此，该行中的几个或所有存储器单元105可经历重写过程。在诸如自选择存储器、PCM(例如，3DXP存储器)、FeRAM或3D与非门(NAND)存储器的非易失性存储器中，访问存储器单元105可能不会破坏逻辑状态，因此，存储器单元105在访问后可以不经历重写。
存储器控制器140可以通过各种组件(例如，行解码器120、列解码器130和感测组件125)控制存储器单元105的操作(例如，读取、写入、重写、刷新、放电)。在一些情况下，行解码器120、列解码器130和感测组件125中的一或多个可以与存储器控制器140位于同一位置。存储器控制器140可以生成行地址信号和列地址信号，以便为给定字线110和数位线115通电。存储器控制器140还可以生成并控制在存储器装置100的操作期间使用的各种电压或电流。
在一些实施例中，存储器控制器140通过I/O 135接收用户数据，并确定用户数据是否满足预定条件。预定条件可以根据用户数据中的位中的具有逻辑状态1(例如，PCM存储器单元的SET状态)的位的数量来确立。存储控制器140可以在将用户数据存储在存储器单元105中之前对用户数据进行编码以满足预定条件。存储器控制器140可以在编码操作期间向用户数据添加一定数量的位以跟踪对用户数据所作的改变。作为编码操作的结果，可以将编码的用户数据配置为使具有逻辑状态1的位的数量(例如，SET单元的数量)在具有两个已知边界的范围内(例如，在具有总共128位的编码用户数据中，64位作为下边界且80位作为上边界)。
存储控制器140可以识别具有接近于存储编码的用户数据的存储器单元(例如，SET单元)的子集的中值阈值电压的阈值电压值的存储器单元105(例如，SET单元中的第j存储器单元)。存储控制器140可以施加读取电压(例如，通过字线110和数位线115)，并增加读取电压直到第j存储器单元导通(例如，第j开关事件)。当存储器控制器140检测到第j存储器单元导通时(例如，通过感测组件125)，存储器控制器140可在固定量的时间(例如，读取参考延迟)期间继续增加读取电压，同时检测到其他存储器单元105导通。在一些实施例中，当固定量的时间到期时，存储器控制器140确定已经导通(例如，已经被激活)的存储器单元105是具有逻辑状态1的存储器单元105(例如，SET单元)。另外，存储器控制器140可以确定直到固定量的时间到期仍未导通(例如，未激活)的剩余存储器单元105是具有逻辑状态0的存储器单元105(例如，与比SET单元的阈值电压更大的阈值电压相关联的RESET单元)。
通常，本文中讨论的施加的电压或电流的幅度、波形、极性或持续时间可以被调整或改变，并且对于在操作存储器装置100中讨论的各种操作可以是不同的。此外，可以同时访问存储器阵列102内的一个、多个或所有存储器单元105；例如，在复位操作期间可以同时访问存储器阵列102的多个或所有单元，在复位操作中，所有存储器单元105或一组存储器单元105被设置为单个逻辑状态。
图2例示了根据本公开的实施例的支持自动参考存储器单元读取技术的存储器阵列202的示例。存储器阵列202可以是参考图1描述的存储器阵列102的部分的示例。如图2所示，存储器阵列202包括多种材料以构造存储器单元105-a。每个存储器单元105-a沿竖直方向(例如，垂直于衬底)堆叠，以形成存储器单元堆叠(例如，存储器单元堆叠145)。存储器单元105-a可以是参考图1描述的存储器单元105的示例。存储器阵列202可以被称为3D存储器阵列。存储器阵列202的体系结构可以被称为交叉点体系结构。尽管图2中包括的一些元件用数字指示符标记，但是其他对应的元件未被标记，尽管它们是相同的或将被理解为是相似的，以努力增加所描绘的特征的可见性和清晰度。
存储器阵列202还包括字线110-a和位线115-a，其可以是参考图1描述的字线110和位线115的示例。图2中所描绘的字线110-a和位线115-a之间的材料的图示可以表示图1中的存储器单元105的下部部分。存储器阵列202包括电极205、逻辑存储元件210、选择器装置元件220和衬底225。在一些示例中，包括硫族化物合金的单个组件(未示出，代替选择器装置元件220、逻辑存储元件210和电极205-b)可以同时充当逻辑存储元件和选择器装置。电极205-a可以与位线115-a电子通信，而电极205-c可以与字线110-a电子通信。
被描述为空的空间的绝缘材料可以同时是电绝缘的和热绝缘的。如本文所述，在PCM技术中，可以通过改变存储器单元105-a中的逻辑存储元件210的电阻来存储各种逻辑状态，这继而又表现出存储器单元105-a的变化的阈值电压。在一些情况下，存储各种逻辑状态包括使电流流过存储器单元105-a、加热存储器单元105-a中的逻辑存储元件210或完全或部分熔化存储器单元105-a中的逻辑存储元件210的材料。在基于硫族化物的存储器中可以利用其他存储机制，例如阈值电压调制。
在一些情况下，存储器阵列202可以包括存储器单元堆叠的阵列，并且每个存储器单元堆叠可以包括多个存储器单元105-a。可以通过形成诸如字线110-a等的导电材料的堆叠来制造存储器阵列202，其中每种导电材料通过它们之间的电绝缘材料与相邻的导电材料分开。电绝缘材料可以包括氧化物或氮化物材料，诸如氧化硅、氮化硅或其他电绝缘材料。这些材料可以在衬底225上方形成，诸如硅晶片或任何其他半导体或氧化物衬底。随后，可以利用各种工艺步骤在字线110-a和位线115-a之间形成材料，从而使得每个存储器单元105-a可以与字线110-a和位线115-a耦合。
选择器装置元件220可以通过电极205-b与逻辑存储元件210连接。在一些示例中，选择器装置元件220和逻辑存储元件210的定位可以被翻转。包括选择器装置元件220、电极205-b和逻辑存储元件210的复合堆叠可以通过电极205-c连接到字线110-a，并且通过电极205-a连接到位线115-b。选择器装置元件可以帮助选择特定的存储器单元105-a，或者可以帮助防止杂散电流流过与选定存储器单元105-a相邻的非选定存储器单元105-a。选择器装置元件220可以包括电非线性组件(例如，非欧姆组件)，诸如金属-绝缘体-金属(MIM)结、双向定限开关(OTS)或金属-半导体-金属(MSM)开关以及其他类型的双端子选择器装置(诸如二极管)。在一些情况下，选择器装置元件包括硫族化物合金。在一些示例中，选择器装置包括硒(Se)、砷(As)、硅(Si)和锗(Ge)的合金。
如以上所讨论的，图2的存储器单元105-a可以包括具有可变电阻的材料。可变电阻材料可以指各种材料体系，包括例如金属氧化物、硫族化物等。硫族化物材料是包括元素硫(S)、碲(Te)或硒(Se)中的至少一种的材料或合金。许多硫族化物合金都是可能的，例如，锗-锑-碲合金(Ge-Sb-Te)是一种硫族化物材料。也可以采用此处未明确叙述的其他硫族化物合金。
为了设置低电阻状态，可以通过使电流流过存储器单元105-a来加热存储器单元105-a。由电流流过具有有限电阻的材料而引起的加热可称为焦耳加热或欧姆加热。焦耳加热可以与电极或相变材料的电阻相关。将相变材料加热至升高的温度(但低于其熔化温度)可以导致相变材料结晶并形成低电阻状态。在一些情况下，可以通过除了焦耳加热以外的方式来加热存储器单元105-a，例如通过使用激光。为了设置高电阻状态，可以例如通过焦耳加热将相变材料加热到其熔化温度以上。通过去除施加的电流以快速冷却相变材料，可以淬灭或锁定熔融材料的非晶态结构。
在一些情况下，在多个循环操作(例如，一系列读或写操作)之后，存储器单元105-a可表现出不同的电气特性。例如，在接收到相同的编程脉冲以存储逻辑状态1(例如，SET编程脉冲)之后，在存储器单元105-a相对较新(例如，具有少量读取或写入操作的PCM单元)的情况下，对应于逻辑状态1的存储器单元105-a(例如，PCM单元)的阈值电压与已经循环进行大量读取或写入操作的存储器单元105-a相比可以不同。另外，在一些情况下，存储器单元105-a中的硫族化物材料(例如，逻辑存储元件210)可能在写入操作期间在硫族化物材料的编程(例如，结晶或淬灭)之后经历电阻的改变(可以称为漂移)。这种电阻的改变可能导致存储器单元105-a的阈值电压变化，并且例如在经过一段时间之后，可能妨碍从存储器单元105-a(例如，PCM单元)精确地读取信息。在一些实施例中，变化量可以是环境温度的函数。
当存储器单元105-a(例如，PCM单元)表现出本文所述的不同电气特性时，自动参考读取可以提供一种稳健的读取技术。存储器单元105-a可以被配置为存储编码用户数据，该编码用户数据包括修改的用户数据(或在一些情况下为原始用户数据)和可以被添加到其上的指示修改状态的多个位(例如，翻转位)。在一些情况下，存储在存储器单元105-a中的编码用户数据已被修改为包括一定数量的具有逻辑状态1的位。具有逻辑状态1的位的数量可以在预定范围内变化。自动参考读取可以确定要施加到存储器单元105-a的读取参考电压，即可以用来辨别存储器单元105-a是否表现出逻辑状态1(例如，PCM单元的SET状态)或逻辑状态0(例如，PCM单元的RESET状态)的电压。自动参考读取可通过考虑存储器单元105-a的电气特性(例如，在大量循环事件之前或之后、经过一定时间之前或之后)来确定存储器单元105-a的读取参考电压。在一些实施例中，可以基于多个因子来确定参考电压，包括具有逻辑状态1的存储器单元105(例如，SET单元)的估计中值阈值电压、具有逻辑状态1的存储器单元105的阈值电压的标准偏差、裕度因子以及其他因子。可以基于具有逻辑状态1的存储器单元的数量的预定范围来确定估计的中值阈值电压。另外，裕度因子可以解释估计中值阈值电压时的不确定性。
图3例示了根据本公开的实施例的支持自动参考存储器单元读取技术的存储器单元的阈值电压(VTH)分布图301和302的示例。每个VTH分布图301或302表示与存储器单元的两个逻辑状态(例如，逻辑状态1、逻辑状态0)相对应的两组阈值电压。存储器单元(例如，PCM单元)可以是参考图1和2描述的存储器单元105或105-a的实施例。逻辑状态1可以对应于存储器单元的第一组阈值电压(例如，VTH分布310、VTH分布320)。在一些情况下，逻辑状态1被称为PCM单元的SET状态。逻辑状态0可以对应于存储器单元的第二组阈值电压(例如，VTH分布330、VTH分布340)。在一些情况下，逻辑状态0被称为PCM单元的RESET状态。
VTH分布图301描绘了多个存储器单元(y轴)具有作为存储器单元阈值电压(x轴)的函数的一定VTH。VTH分布图301的存储器单元可以表示根据本公开的编码方案存储编码用户数据的一组存储器单元。换句话说，编码用户数据可以具有在预定范围内的具有逻辑状态1(例如，SET单元)的多个位。VTH分布310例示了具有逻辑状态1的存储器单元的VTH分布(例如，SET单元的SET VTH分布)。VTH分布330例示了具有逻辑状态0的存储器单元的VTH分布(例如，RESET单元的RESET VTH分布)。VTH分布310可以具有表示为VTH1的中值。VTH分布310的标准偏差(例如，σSET)决定VTH分布310的宽度。类似地，VTH分布330可以具有表示为VTH3的中值和决定VTH分布330的宽度的标准偏差(例如，σRESET)。
具有逻辑状态1的存储器单元(例如，SET单元)的最高阈值电压与具有逻辑状态0的存储器单元(例如，RESET单元)的最低阈值电压之差称为读取窗口预算350。可以将期望的读取参考电压确定为在读取窗口预算350的中间或附近，如图3中的VREF_0所示。VTH分布图301可以例示作为相对较新的存储器单元(例如，具有少量循环操作的PCM单元)或最近被编程的存储器单元(例如，没有明显漂移的存储器单元)的一组存储器单元(例如，PCM单元)的VTH分布。在一些实施例中，每个分布可以在其中值VTH附近是非对称的(未示出)。在一些实施例中，每个分布可以表现出不同的VTH值范围(未示出)。
类似地，VTH分布图302描绘了多个存储器单元(y轴)具有作为存储器单元阈值电压(x轴)的函数的一定VTH。VTH分布图302可以例示存储在一组存储器单元中的编码用户数据(例如，由VTH分布图301表示的编码用户数据)的VTH分布，该组存储器单元可能已经经历了代表不同电气特性的大量循环操作。VTH分布320例示了具有逻辑状态1的存储器单元的VTH分布。VTH分布340例示了具有逻辑状态0的存储器单元的VTH分布。VTH分布320可以具有表示为VTH2的中值，该中值可以大于VTH1。VTH分布340可以具有表示为VTH4的中值，该中值可以大于VTH3。VTH分布320的σSET可以大于VTH分布310的σSET。VTH分布340的σRESET可以大于VTH分布330的σRESET。结果，VTH分布图302的读取窗口预算360可以不同于(例如，小于)VTH分布图301的读取窗口预算350。因此，用于VTH分布图301的读取参考电压VREF_0可能不适用于VTH分布图302。新的期望读取参考电压VREF_1可以被配置为支持对VTH分布图302的存储器单元的精确读取。读取窗口预算的变化和读取参考电压的相关变化可能是存储器单元经历大量循环操作或发生明显漂移事件的结果。
自动参考读取可以针对两种情况提供稳健的读取技术，例如，VTH分布图301或302中所示的存储器单元。在一些实施例中，自动参考读取识别具有接近中值VTH值的VTH值(例如，VTH分布310的VTH1，VTH分布320的VTH2)的存储器单元。自动参考读取可以基于以下知识来确定这种存储器单元(例如，按照升序，具有第j阈值电压值的存储器单元)，即编码用户数据包括在预定范围内的具有逻辑状态1(例如，SET单元))的多个位。自动参考读取可以向存储器单元施加读取电压(例如，激活电压)，以便检测存储器单元导通(例如，存储器单元表现出第j开关事件)，同时读取电压幅度相对于时间增大。读取电压可以提供读取电压值和时间之间的双射对应。
在检测到第j开关事件之后，自动参考读取可以在预定持续时间内继续增加读取电压，以检测具有逻辑状态1切换的其他存储器单元。预定持续时间可以由σSET(例如，VTH分布310的σSET，VTH分布320的σSET)以及其他因子来确定，并考虑了VTH分布(例如，VTH分布310、VTH分布320)中的扩散。与在预定持续时间完成时的读取电压相对应的读取电压值可以被称为期望读取参考电压(例如，VREF_0、VREF_1)。换句话说，自动参考读取可以适当地定位读取参考电压(例如，VREF_0、VREF_1)作为具有逻辑状态1的存储器单元的给定VTH分布(例如，VTH分布310，VTH分布320)的中值VTH(例如，VTH1、VTH2)和σSET的函数，以从存储编码用户数据的存储器单元中准确读取信息。
图4A例示了根据本公开的各种实施例的支持自动参考存储器单元读取技术的示例图401。图401示出了施加到存储器单元(例如，参照图1和2描述的存储器单元105)的读取电压(例如，VREAD)。可以通过位线(例如，参照图1和2描述的位线115)和字线(例如，参照图1和图2描述的字线110)将读取电压施加到存储器单元。读取电压可以提供读取电压值和时间之间的双射对应。在一些实施例中，读取电压具有如图3所示的恒定的斜率(例如，20mV/ns)。
图401还例示了用户数据模式(例如，对应于存储器单元a1至a8的01110100)。用户数据模式可能已被编码为将具有逻辑状态1的存储器单元的数量实现为在预定范围内。举例来说，图401中的用户数据模式有四个具有逻辑状态1(例如，SET位)的存储器单元。在一些情况下，可以将具有逻辑状态1的存储器单元的数量表示为权重(例如，当八个存储器单元中的四个具有逻辑状态1时，权重为50％)。图示401示出了具有逻辑状态1的四个存储器单元(例如，a2、a3、a4和a6)。存储器单元a2、a3、a4和a6可以具有四个不同的VTH值，而所有四个VTH值都表示逻辑状态1。举例来说，图401示出，存储器单元a3的VTH值是四个中的最低值，而存储器单元a6的VTH值是最高的值。自动参考读取可以确定第三VTH值(例如，与存储器单元a4相关联的VTH值)接近四个不同的VTH值的中值VTH值。
自动参考读取可以在时间T0处开始读取电压VREAD的斜线上升。图401还示出了与每个存储器单元相关联的水平线。一些水平线有台阶，而另一些则没有。当存储器单元两端施加的VREAD大于存储器单元的VTH时，水平线中的台阶表示开关事件(例如，存储器单元导通、被激活或接通)。因此，水平线可以表示在VREAD增加时存储器单元的响应(例如，存在或不存在流过存储器单元的电流)。举例来说，存储器单元a3可以在时间T1导通(例如，图4A中表示的开关事件S1)，并且可以是具有逻辑状态1的四个存储器单元中的导通的第一存储器单元。在时间T1，VREAD超过存储器单元a3的阈值电压，在图4A中表示为VTH_a3，并且如开关事件S1所示激活存储器单元a3。
随后，当存储器单元a4(例如，VTH值接近中值VTH值的存储器单元)接通时，自动参考读取可以检测到第三开关事件，然后识别预定持续时间(例如，TREF)。自动参考读取可以继续增加VREAD，直到预定持续时间到期为止。附加存储器单元a6可以在TREF时间段内进行切换，如图401中所示的开关事件S2所示。在一些实施例中，当预定持续时间过去时(例如，在时间TSET+TREF)，自动参考读取停止将VREAD施加到存储器单元，并确定所有已经被激活(例如，导通)的存储器单元是具有逻辑状态1的存储器单元，即a2、a3、a4和a6。直到时间TSET+TREF到期，其他存储器单元，即a1、a5、a7和a8并未导通(例如，未检测到开关事件)，并且自动参考读取可以确定存储器单元a1、a5、a7和a8表现出逻辑状态0。
图4B示出了根据本公开的各种实施例的支持自动参考存储器单元读取技术的示例图402。图402示出了用于自动参考读取的图401的一般情况。图402包括在存储编码用户数据的存储器单元中具有逻辑状态1的存储器单元的VTH的分布(例如，分布420)。图402还包括在存储编码用户数据的存储器单元中具有逻辑状态0的存储器单元的VTH的分布(例如，分布440)。分布420可以是参考图3描述的VTH分布310或320的示例。分布440可以是参考图3描述的VTH分布330或340的示例。图402还示出了与具有逻辑状态1的存储器单元相关联的多个开关事件，其可以在VREAD电压在时间Ti开始增加时发生。在一些实施例中，时间Ti处的VREAD电压小于分布420的最低VTH，使得第一开关事件可以对应于导通的具有最低VTH的存储器单元，如图402所示。在其他实施例中，时间Ti处的VREAD电压大于最低VTH值但小于中值VTH值。然后，在时间Ti，可以在Ti处导通多个存储器单元，从而使得可以减少总读取时间。
自动参考读取可以识别与分布420的中值VTH相关的第j开关事件。第j开关事件可以对应于或可以不对应于分布420的真中值VTH。在一些实施例中，第j开关事件的这种标识可以至少部分地基于用户数据模式的编码。编码可以确保已编码用户数据模式的权重(例如，整个用户数据模式中具有逻辑状态1的存储器单元的数量)在与设计因子(例如k值)相关联的预定范围(例如，[50％,(50+50/k)％])。较大的k值会提供较窄的预定范围，进而支持对第j开关事件进行更准确的确定。
在一些实施例中，当自动参考读取在时间TSET检测到第j开关事件时，自动参考读取识别固定持续时间TREF。这种确定可以至少部分地基于分布420的标准偏差、与在时间TSET处识别第j开关事件相关联的不确定性因子、确保在可接受的误差范围内捕获具有逻辑状态1的附加存储器单元的裕度等。在固定持续时间TREF期间，自动参考读取可以继续增加VREAD，同时可以切换具有逻辑状态1的附加存储器单元(例如，附加存储器单元经历以组425示出的开关事件)。在一些实施例中，当时间达到TSET+TREF时，自动参考读取停止施加VREAD。然后，自动参考读取可以确定在时间TSET+TREF之前已被激活(例如，导通、接通)的存储器单元是具有逻辑状态1的存储器单元(例如，分布420的存储器单元)。另外，自动参考读取可以确定在时间TSET+TREF之前尚未打开的存储器单元是具有逻辑状态0的存储器单元(例如，分布440的存储器单元)。
图5A示出了根据本公开的实施例的支持自动参考存储器单元读取技术的示例性用户数据模式501。用户数据模式501将用户数据550的原始形式和用户数据550的编码形式例示为编码用户数据560。在一些情况下，用户数据550可以被称为输入向量。编码用户数据560可以包括附加位(例如，b1至b4)。附加位可以被称为翻转位，并且如本文所述指示用户数据的状态。自动参考读取可以包括编码技术，该编码技术用于在预定区间内生成具有一定权重(例如，用户数据中位的总数量中具有逻辑状态1的位的数量)的编码用户数据。在一些实施例中，区间是50％至
Figure BDA0003788253940000151
其中k是预定因子。在一些情况下，区间表达为
Figure BDA0003788253940000152
例如，当k等于4时，区间为50％至62.5％(例如，[50％,62.5％])。除50％以外的其他权重作为区间的下限可能也是可行的。为了简明地描述所描绘的特征，图5A中的图示将50％作为区间的下限。然而，如本领域普通技术人员将理解的，可以设想其他替代和不同变型，并且落入本公开的范围内。
作为示例，用户数据550具有16位(例如，a1至a16)，如图5A所示。在k等于4的情况下，满足编码用户数据的预定区间为[50％,62.5％]。当k＝4时，各种形式的编码用户数据560在图5A中示出。编码技术可以将k个翻转位(例如，当k＝4时，b1至b4)添加到用户数据550(例如，a1至a16)以生成编码数据560。另外，原始用户数据模式可以被划分为k个部分(例如，当k＝4时为四个部分或段)。例如，第一部分可以包括位a1至a4。第一部分可以与第一翻转位b1相关联。第二部分可以包括位a5至a8。第二部分可以与第二翻转位b2相关联。第三部分可以包括位a9至a12。第三部分可以与第三翻转位b3相关联。第四部分可以包括位a13至a16。第四部分可以与第四翻转位b4相关联。在一些实施例中，b1至b4的初始值对应于逻辑状态1(例如，编码用户数据560-a的1111)。翻转位中的逻辑状态1可以指示原始用户数据的相应部分未反转。相反，翻转位中的逻辑状态0可以指示原始用户数据的对应部分被反转。
如本文所述，自动参考读取可以将编码用户数据560的权重确定为百分比。例如，编码用户数据560-a的权重为25％(例如，用户数据中16位中的4位具有逻辑状态1)，这不满足当k＝4时的[50％,62.5％]的预定区间。此外，编码技术可以在翻转位的逻辑状态的所有可能组合中改变翻转位的逻辑状态，以找到具有在预定区间(例如，当k＝4时的区间[50％,62.5％])内的特定权重的特定编码用户数据。当有k个翻转位(例如k＝4)时，总共有2k(例如，24＝16)个组合，例如1111、1110、1101、1100……0001和0000。
当翻转位的逻辑状态对应于逻辑状态0时，自动参考读取可以反转用户数据的对应部分的逻辑状态并评估权重。举例来说，当如编码用户数据560-b中所示翻转位为1110时，第四部分的逻辑状态(例如，a13至a16)从0110反转为1001。然后，编码技术可以确定编码用户数据560-b的权重为25％(例如，用户数据中16位中的4位具有逻辑状态1)，这不满足权重在[50％,62.5％]区间内的预定条件。编码技术可以将第四部分的逻辑状态恢复回到0110，并且将翻转位的内容改变为下一个组合(例如，如编码用户数据560-c中所示的1101)。编码技术可以将第三部分的逻辑状态(例如，位a9至a12)从0100反转为1011，如编码用户数据560-c中所示，并确定编码用户数据560-c的权重为38％(例如，用户数据中16位中的6位具有逻辑状态1)，其也不满足权重在[50％,62.5％]区间内的预定条件。
自动参考读取可以继续改变翻转位的内容，根据翻转位反转用户数据的相应部分的位的逻辑值，并由此评估编码用户数据的权重，直到编码用户数据满足预定条件(例如，[50％,62.5％]的区间)为止。例如，编码用户数据560-d具有38％的权重并且不满足[50％,62.5％]权重区间的预定条件。编码用户数据560-e具有1011的翻转位内容，并且用户数据的第二部分(例如，位a5至a8)从0000反转为1111。编码用户数据560-e的权重为50％(例如，用户数据中16位中的8位具有逻辑状态1)，其满足权重在[50％,62.5％]之间的预定条件。编码技术可以基于确定编码用户数据560-e满足预定条件而停止改变翻转位的内容，并且编码用户数据560-e可以存储在存储器单元中。当从存储器单元读取编码用户数据时，翻转位内容(例如，1011)可以用于精确地解码编码用户数据。例如，当读取编码用户数据560-e时，可以基于翻转位b2的值(例如，b2的逻辑状态0指示位a5至a8已经被反转)，将编码用户数据560-e的位a5至a8的逻辑状态(例如，1111)反转回其原始逻辑状态(例如，0000)。
图5B示出了根据本公开的实施例的支持自动参考存储器单元读取技术的示例图502。图502可以表示实现参考图5A所述的编码技术的电路图。图示502示出了用户输入550-a。用户输入550-a可以是参考图5A所述的用户数据550的一般形式。用户输入550-a可以被称为输入向量。在一些情况下，用户输入550-a可以具有总共2n个位。图5B中所示的用户输入550-a可以是当k＝4并且具有四个段(例如，v1至v4)时的输入向量的示例。每个段(例如，段v1)可以具有
Figure BDA0003788253940000171
个位。图502还示出了编码用户数据560-f。编码用户数据560-f可以是编码用户数据560-e的一般形式，其中k等于4。编码用户数据560-f可以包括k个添加到用户输入550-a的位(例如，当k＝4时，位b1至b4)。另外，图502显示，每个添加的位(例如，位b1至b4)指示与所添加的位相关联的每个段中的位的状态(例如，b1的逻辑状态指示段v1中的位的状态)表示为
Figure BDA0003788253940000172
如参照图5A所描述的，图502表示当翻转位内容是逻辑状态0时，反转用户数据的编码方案。当翻转位内容为逻辑状态1时，在反转用户数据的情况下，编码技术可以不损失其功能。另外，本领域普通技术人员将理解，存在对于给定的k个值，其权重在预定权重区间
Figure BDA0003788253940000173
内的编码用户数据模式。换句话说，对于输入向量v中1和0的任何模式，可以存在翻转位的组合(例如，b1至bk)，它们可以对输入向量的k个段v1……vk进行操作，从而使得所得的编码输入向量的l和0的模式的权重(例如，在根据k个翻转位的组合应用反转之后)在
Figure BDA0003788253940000174
的范围内。
图6示出了根据本公开的实施例的支持自动参考存储器单元读取技术的示例图600。对于具有权重在预定区间(例如，50％至
Figure BDA0003788253940000175
)内的编码用户数据，自动参考读取可以获得可靠的读取参考。示例600示出了施加到存储编码用户数据的存储器单元的作为时间(例如，x轴)的函数的电压(例如，y轴)。该电压可以被称为激活电压或读取电压(例如，VREAD)。在一些实施例中，可以使用参照图1和2所述的位线115和字线110来施加读取电压。在一些实施例中，电压可以以恒定的增加速率增加，由此相对于时间具有恒定的斜率(例如，每纳秒增加20mV，20mV/nsec)。另外，阈值电压的两个分布并置以表示与具有逻辑状态1的存储器单元(例如，SET单元)相关联的阈值电压的分布620和与具有逻辑状态0的存储器单元(例如，RESET单元)相关联的阈值电压的分布640。分布620和640可以是参考图4A和4B所述的分布420和440的示例。
如图6所示，分布620可以具有阈值电压的中值(例如，VSET)。在一些情况下，VSET可以代表分布620的真中值阈值电压值。在其他情况下，VSET可以表示分布620的中值阈值电压值
Figure BDA0003788253940000181
的估计。分布620可以具有标准偏差(例如，σSET)。分布640可以具有阈值电压的中值(例如，VRESET)。如图6所示，分布620的最高阈值电压可以表示为E2。如图6所示，分布640的最低阈值电压可以表示为E3。如图6所示，E3和E2之间的差可以表示读取窗口预算。图6所示的读取窗口预算可以是参考图3所述的读取窗口预算350或360的示例。可以将读取参考电压(例如，VREF)放置在读取窗口预算内(例如，在读取窗口预算的中间或附近)以区分具有逻辑状态1的存储器单元(例如，分布620)和具有逻辑状态0的存储器单元(例如，分布640)。图6中所示的VREF可以是参考图3描述的VREF_0或VREF_1的示例。VREF可以对应于基于电压相对于时间的双射性质的时间(例如，TREF)，如图6所示。
在一些实施例中，分布620可以是具有标准偏差(例如，σSET＝100mV)的高斯分布。在一些实施例中，可以根据σSET确定在期望的原始误码率(RBER)下的分布620的半宽度(例如，E2-VSET)。例如，对于分布620的半宽度，2×10-4的RBER可以产生3.54倍的σSET。换句话说，在该示例中，鉴于σSET为100mV，表达式NxσSET中的N的值可以是3.54，并且(E2-VSET)等于354mV。应当理解，分布620的半宽度取决于分布620的标准偏差。
此外，在给定的RBER要求下，可以确定裕量电压(例如，图6中所示的Vmargin)以支持远离分布620的边缘(例如，E2)定位的VREF。分布620的半宽度(例如，E2-VSET,NσSET)和裕量电压(例如，Vmargin)可以表示VSET和VREF之间的电压差(例如，ΔV)。可以使用读取电压的恒定斜率(例如，20mV/nsec)将电压差(例如，ΔV)转换为时间差(例如，ΔT)。例如，当ΔV被确定为500mV时，则根据20m V/nsec的恒定斜率，对应的ΔT为25nsec。因此，当所施加的读取电压触发与中值阈值电压(例如，VSET)相对应的存储器单元以进行切换(例如，参考图4B所述的第j开关事件)时，自动参考读取可以确定并施加附加的时间延迟(例如，ΔT)，以检测附加的存储器单元切换(例如，由参照图4B所述的组425表示的存储器单元)，以便确定在特定RBER限制内(例如，2×10-4的RBER)为具有逻辑状态1的存储器单元。
在一些实施例中，确定分布(例如，分布620)的真中值(例如，VSET)可能是不实际的。自动参考读取可以通过利用顺序统计的属性来确定分布620的估计中值阈值电压
Figure BDA0003788253940000191
在一些实施例中，自动参考读取确定接近真中值的第j小值(例如，参考图4B描述的第j开关事件)。另外，自动参考读取可以利用以下事实，即编码用户数据具有在两个已知边界内的权重(例如，50％和
Figure BDA0003788253940000192
)。两个已知边界(例如，在编码用户数据中具有逻辑状态1的位的两个已知数量)可有助于最小化确定
Figure BDA0003788253940000193
和第j最小值的误差，如本文所述。
顺序统计可以与X1、X2……和Xn相关联作为从分布函数f(x)中提取的随机样本。X1、X2……和Xn可以以升序Y1、Y2……和Yn排列，其中Y1≤Y2……≤Yn。换句话说，Y1、Y2……和Yn可以表示基于各X值的大小的X1、X2……和Xn的有序序列。Yj可以被称为X1、X2……和Xn的第j顺序统计。特别地，Y1是X1、X2……和Xn的最小值，而Yn是X1、X2……和Xn的最大值。另外，当n是奇数时，其中
Figure BDA0003788253940000194
的Yj对应于分布函数f(x)的估计中值。当n是偶数时，分布函数f(x)的估计中值可以为
Figure BDA0003788253940000195
其中
Figure BDA0003788253940000196
第j顺序统计(例如，Yj)的概率密度函数可以表达为
Figure BDA0003788253940000197
其中F(y)是累积分布函数，f(y)是有序集合中的变量y(例如Y1、Y2……和Yn是y的特定值)的概率密度函数。
如以下示例所例示，自动参考读取可以利用顺序统计的属性来计算分布620的估计中值阈值电压值
Figure BDA0003788253940000198
出于说明目的，可以使用2×10-4的可接受的RBER。编码用户数据可以总共有128位。用于对用户数据进行编码的k值可以为4。因此，可能已经执行了对用户数据的编码以生成在[50％,
Figure BDA0003788253940000199
]，即[50％,62.5％]的区间中的编码用户数据的权重。换句话说，在128位的编码用户数据中具有逻辑状态1的存储器位的数量可以在64(例如，128位的50％，n＝64)至80(例如，128位的62.5％，n＝80)之间。换句话说，编码用户数据可以在[64,80]的区间中包括具有逻辑状态1的多个位。
可以确定特定的j值，即jopt,，以最小化不确定性Uj(例如，与识别作为中值的第j最小值相关联的不确定性)，针对给定j值，可以将其启发式表达为Uj＝3.54(σ64+σ80)+(μ64-μ80)。换句话说，对于给定j值，可以使用与给定j值相关联的概率密度函数针对n＝64和n＝80两种情况来估计标准偏差(例如，σ64,σ80)和均值(例如，μ64,μ80)。然后，可以通过列出作为各个j值的函数的所有可能的Uj值并选择使不确定性Uj最小化的特定j值(例如，j＝26)来确定特定j值，即jopt。随后，当n＝64时Y26概率密度分布和当n＝80时Y26的概率密度分布(例如，SET单元数量为64和80的两种已知极端情况的第26顺序统计的概率密度函数)可用于进一步的计算。即，σ64和μ64表示当n＝64时的第26顺序统计的概率密度函数(例如，其中n＝64的Y26)的标准偏差和均值。类似地，σ80和μ80表示当n＝80时的第26顺序统计的概率密度函数(例如，其中n＝80的Y26)的标准偏差和均值。此外，μ64和μ80可以通过使用表达式(μ64+μ80)/2+Δ来生成
Figure BDA0003788253940000201
的估计值，其中Δ是被应用以不具有计划估计量的校正。
在此示例中，jopt被确定为26，其产生128.7mV的最小不确定性Uj。换句话说，SET分布的第26最小阈值电压值可以被认为是与与128.7mV的最小不确定性相关联的估计中值阈值电压值
Figure BDA0003788253940000202
最接近的阈值电压值。如上所述，在此示例中，RBER等于2×10-4，标准偏差σSET等于100mV。另外，σ64和μ64的值可以对应于15.79mV和4,610.3mV。另外，σ80和μ80可以对应于14.55mV和4,589mV。
Figure BDA0003788253940000203
的估计值可以为4,562.7mV，其中Δ为-37mV，这可能意味着第j最小阈值电压可能比
Figure BDA0003788253940000204
小37mV。
基于以上概述的过程和计算，可以使用图6中所示的示例图600进一步描述自动参考读取。自动参考读取可以在时间T0向存储权重在预定区间(例如，50％至
Figure BDA0003788253940000205
)的用户数据的存储器单元施加读取电压。读取电压的初始值(例如，在T0处施加到存储器单元的电压)可以足够小，以便不会导通具有逻辑状态1的任何存储器单元(例如，SET单元)。在一些实施例中，读取电压的初始值可以大于分布620的最低VTH值，但是小于分布620的VSET，以减少用于读取分布620的存储器单元的总时间。在一些实施例中，读取电压可以相对于时间以恒定的增加速率增加(例如，20mV/nsec)。在其他实施例中，读取电压具有单调递增的阶梯形状。在时间＝T1时，读取电压可以变得足够大以致使具有最低阈值电压的存储器单元(例如，具有最小阈值电压的SET单元)切换。如本领域普通技术人员将理解的，增加读取电压可以等同于生成VTH值的有序序列(例如，Y1、Y2……和Yn排列，其中Y1≤Y2……≤Yn)，如分布620中。自动参考读取可以继续增加读取电压，同时跟踪导通的多个存储器单元(例如，SET单元)。
自动参考读取可以在时间TSET以预定顺序检测特定的开关事件(例如，与本文所述的jopt事件相对应的第26开关事件)。换句话说，在时间TSET，具有第26最小阈值电压值(例如，第j开关事件)的存储器单元可以导通。因此，自动参考读取可以在时间TSET确定读取电压接近
Figure BDA0003788253940000206
的估计值。自动参考读取可以通过使用以下表达式
Figure BDA0003788253940000207
Figure BDA0003788253940000211
确定电压差(例如，ΔV)，其通过使用本文所述的示例性数字生成505.4mV，其中Vsafeguard对应于50mV。Vsafeguard可以表示能够使VREF很好地远离E2的电压值。自动参考读取可以通过使用恒定斜率的读取电压(例如，20mV/nsec)来产生与ΔV相对应的时间延迟(例如，ΔT)，并且将时间延迟确定为25.3nsec。自动参考读取可以在ΔT持续时间内维持增加的读取电压并检测附加存储器单元的切换(例如，参照图4B所述的组425中表示的存储器单元)。应当认识到，分布620的半宽度(例如，N×σSET)可以显着地作用于ΔV(例如，505mV中的354mV)。因此，自动参考读取考虑了分布620的标准偏差以确定可靠的读取参考点。
在时间TE2处，当读取电压可能超过存储器单元的最大阈值电压值时，具有分布620中最大阈值电压值的SET单元可以导通。由于ΔT持续时间尚未到期，自动参考读取可能会继续增加读取电压。在时间TREF处，随着ΔT持续时间到期，自动参考读取可以停止向存储器单元施加读取电压，并且可以确定在ΔT持续时间结束时已经导通的所有存储器单元都是具有逻辑状态1的存储器单元(例如，SET单元)。自动参考读取可以确定在ΔT持续时间结束时尚未导通的所有存储器单元(例如，具有分布640中表示为E3的最低阈值电压的存储器单元)是具有逻辑状态0的存储器单元(例如，RESET单元)。
总而言之，自动参考读取可以确定特定的最小阈值电压值(例如，第j开关事件)接近分布620(例如，编码用户数据的SET单元)的中值阈值电压。可以按照顺序统计的属性，基于与权重(例如，具有逻辑状态1的存储器单元的数量)和对于编码用户数据该权重必须满足的区间相关联的预定因子来实现这种确定。当自动参考读取检测到第j开关事件时，自动参考读取可以在预定时间段期间继续增加读取电压，以检测附加开关事件。预定时间段可以考虑分布620的标准偏差和本文所述的其他因子(例如，与确定第j开关事件相关联的不确定性Vsafeguard)。当预定时间段到期时，自动参考读取可以确定已经切换的所有存储器单元都属于分布620(例如，编码用户数据的SET单元)。因此，自动参考读取可以确定尚未切换的剩余存储器单元属于分布640(例如，编码用户数据的RESET单元)。
图7示出了根据本公开的实施例的支持自动参考存储器单元读取技术的存储器阵列705的框图700。存储器阵列705可以被称为电子存储器设备，并且可以是如本文所述的存储器装置100的组件的示例。
存储器阵列705可以包括一或多个存储器单元710、存储器控制器715、字线720、参考组件730、感测组件735、数位线740和锁存器745。这些组件可以彼此电子通信，并且可以执行本文描述的一或多个功能。在一些情况下，存储器单元710可以包括3DXP存储器单元。在一些情况下，存储器控制器715可以包括偏压组件750和定时组件755。在一些情况下，感测组件735可以用作参考组件730。在其他情况下，参考组件730可以是任选的。而且，图7示出了布置感测组件736、锁存器746和参考组件731(在虚线框中)的替代示意性选择。本领域技术人员将理解，感测组件和相关联的组件(即，锁存器和参考组件)可以与列解码器或行解码器相关联，而不会损失任何功能。
存储器控制器715可以与字线720、数位线740和感测组件735电子通信，它们可以是参考图1和2所描述的字线110、数位线115和感测组件125的示例。存储器阵列705的组件可以彼此电子通信，并且可以执行参考图1至图6所描述的功能的各方面。在一些情况下，参考组件730、感测组件735和锁存器745可以是存储器控制器715的组件。
在一些实施例中，数位线740与感测组件735和存储器单元710电子通信。存储器单元710可以以逻辑状态(例如，第一、第二或第三逻辑状态)可写。字线720可以与存储器控制器715和存储器单元710电子通信。感测组件735可以与存储器控制器715、数位线740、锁存器745和参考线760电子通信。参考组件730可以与存储器控制器715和参考线760电子通信。感测控制线765可以与感测组件735和存储器控制器715电子通信。除了上面未列出的组件之外，这些组件还可以经由其他组件、连接或总线与存储器阵列705内部和外部的其他组件电子通信。
存储器控制器715可以被配置为通过向那些各种节点施加电压来给字线720或数位线740通电。例如，如本文所述，偏压组件750可以被配置为施加电压以操作存储器单元710来读取或写入存储器单元710。在一些情况下，存储器控制器715可以包括行解码器、列解码器或两者兼有，如本文所述。这可以使存储器控制器715能够访问一或多个存储器单元105，如参考图1所例示的。偏压组件750还可以向参考组件730提供电压，以便生成用于感测组件735的参考信号。另外，偏压组件750可以提供用于感测组件735的操作的电压。
在一些实施例中，存储器控制器715可以使用定时组件755执行其操作。例如，定时组件755可以控制各种字线选择或位线偏置的定时，包括用于切换和施加电压以执行诸如本文所讨论的读取和写入等的存储器功能的定时。在一些情况下，定时组件755可以控制偏压组件750的操作。
参考组件730可以包括用来为感测组件735生成参考信号的各种组件。参考组件730可以包括被配置为产生参考信号的电路系统。在一些情况下，参考组件730可以使用其他3DXP存储器单元来实现。感测组件735可以将来自存储器单元710的信号(通过数位线740)与来自参考组件730的参考信号进行比较。在确定逻辑状态时，感测组件可以随后将输出存储在锁存器745中，在该锁存器中可以根据存储器阵列705是其一部分的电子装置的操作来使用该输出。感测组件735可以包括与锁存器745和存储器单元710电子通信的感测放大器。
可以以硬件、由处理器执行的软件、固件或其任何组合来实现存储器控制器715或其各种子组件中的至少一些。如果以由处理器执行的软件来实现，则存储器控制器715或其各种子组件中的至少一些的功能可以由被设计为执行本公开所述功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑装置、分立门或晶体管逻辑、分立硬件组件或其任何组合来执行。存储器控制器715或其各种子组件中的至少一些可以物理地位于各种位置处，包括被分布成使得功能的部分由一或多个物理装置在不同的物理位置处实现。在一些实施例中，根据本公开的各种实施例，存储器控制器715或其各种子组件中的至少一些可以是单独且不同的组件。在其他示例中，根据本公开的各种实施例，存储器控制器715或其各种子组件中的至少一些可以与一或多个其他硬件组件组合，包括但不限于I/O组件、收发器、网络服务器、另一计算装置、本公开中所述的一或多个其他组件或其组合。
存储器控制器715可以从主机装置(未示出)接收输入向量的第一组位，将该第一组位中具有第一逻辑值的至少一部分与存储在控制器处的阈值进行比较，基于比较来分配存储器块以存储一或多个位和该第一组位，生成包括第一组位中的至少一些和该一或多个位的第二组位，以及发起将所生成的第二组位存储在存储器块中。存储器控制器715还向存储器阵列施加激活电压以激活存储器阵列的一组存储器单元，在第一时间，基于施加激活电压来确定第一组存储器单元已经被激活，在第一时间之后的一段持续时间内保持施加激活电压，以及在持续时间结束之后，读取包括第一组存储器单元的第二组存储器单元的逻辑状态。
图8示出了根据本公开的实施例的支持自动参考存储器单元读取技术的存储器控制器815的框图800。存储器控制器815可以是参考图7和9描述的存储器控制器715和915的各方面的示例。存储器控制器815可以包括偏压组件820、定时组件825、I/O组件830、编码组件835、编程组件840和读取组件845。这些模块中的每一个可以直接或间接地彼此通信(例如，经由一条或多条总线)。
在一些实施例中，偏压组件820可以向存储器阵列施加激活电压以激活存储器阵列的一组存储器单元。在一些实施例中，偏压组件820还可以在一段持续时间内保持施加激活电压。
在一些实施例中，I/O组件830可以从主机装置(未示出)接收输入向量的第一组位。
在一些实施例中，编码组件835可以将第一组位中具有第一逻辑值的至少一部分与存储在控制器处的阈值进行比较，并基于具有第一逻辑状态的位的数量确定输入向量的模式权重，该第一逻辑状态与存储器单元的第一组阈值电压相关联，其中第一组阈值电压小于与不同于第一逻辑状态的第二逻辑状态相关联的第二组阈值电压。在一些实施例中，编码组件835还可以基于与阈值相关联的因子将第一组位划分为一或多个位段，从一或多个位段中选择至少一个位段，以及将所选择的至少一个位段的一组位的逻辑状态反转，其中一或多个位的值基于该组位的经反转逻辑状态。
在一些实施例中，编码组件835可以基于该因子确定一或多个位段的位段数量，其中一或多个位的数量对应于位段的数量，生成包括第一组位的至少一些和一或多个位的第二组位，基于确定第一组位的数量不满足阈值来反转第一组位的相应逻辑状态，以及基于反转第一组位的相应逻辑状态，确定第一组位的数量不满足阈值。在一些实施例中，编码组件835可以基于确定在反转之后第一组位的数量不满足阈值，恢复第一组位的原始逻辑状态，将第一组位中具有第一逻辑值的另一部分与存储在控制器处的阈值进行比较，并将百分比与百分比范围进行比较，该百分比范围基于与阈值相关联的因子。
在一些情况下，比较第一组位中的至少一部分包括识别输入向量中具有第一逻辑状态的位的百分比。在一些情况下，比较第一组位中的至少一部分包括：确定第一组位的数量不满足阈值。在一些情况下，比较第一组位中的至少一部分包括：将输入向量的模式权重与基于与阈值相关联的因子的范围进行比较。
在一些实施例中，编程组件840可以基于比较来分配存储器块以存储一或多个位和第一组位。在一些实施例中，编程组件840可以发起将所生成的第二组位存储在存储器块中。
在一些实施例中，读取组件845可以在第一时间基于施加激活电压来确定第一组存储器单元已经被激活，并且在持续时间结束之后读取包括第一组存储器单元的第二组存储器单元的逻辑状态。在一些实施例中，读取组件845可以确定第二组存储器单元对应于第一逻辑状态。在一些情况下，读取组件845还可以确定第三组存储器单元对应于不同于第一逻辑状态的第二逻辑状态，其中第三组存储器单元在持续时间结束之后是非活动的。
图9示出了根据本公开的实施例的包括支持自动参考存储器单元读取技术的装置905的系统900的图。装置905可以是如本文例如参考图1所述的存储器装置100的示例或包括其组件。装置905可以包括用于双向语音和数据通信的组件，包括用于发送和接收通信的组件，包括存储器控制器915、存储器单元920、基本I/O系统(BIOS)组件925、处理器930、I/O控制器935和外围组件940。这些组件可以经由一或多个总线(例如，总线910)电子通信。
存储器控制器915可以如本文所述操作一或多个存储器单元。具体地，存储器控制器915可以被配置为支持自动参考存储器单元读取技术。在一些情况下，存储器控制器915与交叉点阵列耦合，并且可操作为执行如本文参考图8所述的访问操作(例如，编程或读取)。在一些情况下，存储器控制器915可以从主机装置(未示出)接收输入向量的第一组位，将第一组位中具有第一逻辑值的至少一部分与存储在控制器处的阈值进行比较，基于比较来分配存储器块以存储一或多个位和第一组位，生成包括第一组位中的至少一些和该一或多个位的第二组位，以及发起将所生成的第二组位存储在存储器块中。在一些实施例中，存储器控制器915还可以向存储器阵列施加激活电压以激活存储器阵列的一组存储器单元，在第一时间，基于施加激活电压来确定第一组存储器单元已经被激活，在第一时间之后的一段持续时间内保持施加激活电压，以及在持续时间结束之后，读取包括第一组存储器单元的第二组存储器单元的逻辑状态。
存储器单元920可以如本文所述存储信息(即，以逻辑状态的形式)。在一些实施例中，存储器单元920可以包括包含3DXP存储器单元的交叉点存储器阵列。存储器单元920也可以被称为存储器介质。在一些情况下，存储器介质可以包括相变存储器单元的三维交叉点阵列。
BIOS组件925是包括作为固件操作的BIOS的软件组件，其可以初始化并运行各种硬件组件。BIOS组件925还可以管理处理器和各种其他组件(例如，外围组件940、I/O控制器935等)之间的数据流。BIOS组件925可以包括存储在ROM、闪存存储器或任何其他非易失性存储器中的程序或软件。
处理器930可以包括智能硬件装置(例如，通用处理器、DSP、中央处理单元(CPU)、微控制器、ASIC、FPGA、可编程逻辑装置、离散门或晶体管逻辑组件、分立硬件组件或其任何组合)。在一些情况下，处理器930可以被配置为使用存储器控制器来操作存储器阵列。在其他情况下，可以将存储器控制器集成到处理器930中。处理器930可以被配置为执行存储在存储器中的计算机可读指令，以执行各种功能(例如，支持自动参考存储器单元读取技术的功能或任务)。
I/O控制器935可以管理装置905的输入和输出信号。I/O控制器935还可以管理未集成到装置905中的外围装置。在一些情况下，I/O控制器935可以表示到外部外围装置的物理连接或端口。在一些情况下，I/O控制器935可以利用诸如
Figure BDA0003788253940000251
Figure BDA0003788253940000261
等的操作系统或其他已知操作系统。在其他情况下，I/O控制器935可以表示调制解调器、键盘、鼠标、触摸屏或类似装置或与之交互。在一些情况下，I/O控制器935可以被实现为处理器的一部分。在一些情况下，用户可以通过I/O控制器935或通过由I/O控制器935控制的硬件组件与装置905进行交互。
外围组件940可以包括任何输入或输出装置，或者用于这些装置的接口。示例可能包括磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口或外围卡插槽，诸如外围组件互连(PCI)或加速图形端口(AGP))插槽。
输入装置945可以表示在装置905外部的向装置905或其组件提供输入的装置或信号。这可以包括用户界面或与其他装置的接口或在其他装置之间的接口。在一些情况下，输入装置945可以由I/O控制器935管理，并且可以经由外围组件940与装置905交互。
输出装置950还可以表示装置905外部的被配置为接收来自装置905或其任何组件的输出的装置或信号。输出装置950的示例可以包括显示器、音频扬声器、打印装置、另一处理器或印刷电路板等。在一些情况下，输出装置950可以是经由外围组件940与装置905交互的外围元件。在一些情况下，输出装置950可以由I/O控制器935管理。
装置905的组件可以包括被设计为执行其功能的电路系统。这可以包括各种电路元件，例如，导线、晶体管、电容器、电感器、电阻器、放大器或被配置为执行本文所述功能的其他有源或非有源元件。装置905可以是计算机、服务器、膝上型计算机、笔记本计算机、平板计算机、移动电话、可穿戴电子装置、个人电子装置等。或者，装置905可以是这种装置的一部分或一方面。
图10示出了流程图，该流程图例示了根据本公开的实施例的用于自动参考存储器单元读取技术的方法1000。方法1000的操作可以由本文所述的存储器装置100或其组件来实现。例如，方法1000的操作可以由如参照图1和7至9所述的存储器控制器来执行。在一些实施例中，存储器装置100可以执行一组代码来控制装置的功能元件执行本文所述的功能。除此之外或另选地，存储器装置100可以使用专用硬件来执行本文所述功能的各方面。
在框1005处，存储器装置100可以在控制器处从主机装置接收输入向量的第一组位。框1005的操作可以根据本文所述的方法来执行。在某些示例中，框1005的操作的各方面可以由如参考图7至9所述的I/O组件或控制器执行。
在框1010处，存储器装置100可以将第一组位中具有第一逻辑值的至少一部分与存储在控制器处的阈值进行比较。框1010的操作可以根据本文所述的方法来执行。在某些示例中，框1010的操作的各方面可以由参考图7至9所述的编码组件来执行。
在框1015处，存储器装置100可以至少部分地基于比较来分配存储器块以存储一或多个位和第一组位。框1015的操作可以根据本文所述的方法来执行。在某些示例中，框1015的操作的各方面可以由参考图7至9所述的编程组件来执行。
在1020处，存储器装置100可以生成第二组位，该第二组位包括第一组位的至少一些和一或多个位。1020的操作可以根据本文所述的方法来执行。在某些示例中，框1020的操作的各方面可以由参考图7至9所述的编码组件来执行。
在1025处，存储器装置100可以发起将所生成的第二组位存储在存储器块中。1025的操作可以根据本文所述的方法来执行。在某些示例中，1025的操作的各方面可以由参考图7至9所述的编程组件来执行。
在一些实施例中，方法1000还可以包括：至少部分地基于与阈值相关联的因子，将第一组位划分为一或多个位段，从一或多个位段中选择至少一个位段，以及将所选择的至少一个位段的一组位的逻辑状态反转，其中一或多个位的值至少部分地基于该组位的反转逻辑状态。在一些实施例中，方法1000还可以包括：至少部分地基于该因子来确定一或多个位段的位段数量，其中该一或多个位的数量对应于位段的数量。在一些实施例中，方法1000还可以包括：识别输入向量中具有第一逻辑状态的位的百分比，以及将该百分比与百分比范围进行比较，该百分比范围至少部分地基于与阈值相关联的因子。
在一些实施例中，方法1000还可以包括：确定第一组位的数量不满足阈值，和至少部分地基于确定第一组位的数量不满足阈值来反转第一组位的相应逻辑状态。在一些实施例中，方法1000还可以包括：至少部分地基于反转第一组位的相应逻辑状态，确定第一组位的数量不满足阈值，基于确定在反转后第一组位的数量不满足阈值，恢复第一组位的原始逻辑状态，以及将第一组位中具有第一逻辑值的另一部分与存储在控制器处的阈值进行比较。在一些实施例中，方法1000还可以包括：将输入向量的模式权重与至少部分地基于与阈值相关联的因子的范围进行比较。在一些实施例中，方法1000还可以包括：至少部分地基于具有第一逻辑状态的位的数量确定输入向量的模式权重，该第一逻辑状态与存储器单元的第一组阈值电压相关联，其中该第一组阈值电压小于与不同于第一逻辑状态的第二逻辑状态相关联的第二组阈值电压。
在一些实施例中，描述了一种用于自动参考存储器单元读取技术的设备。该设备可以包括：用于在控制器处从主机装置接收输入向量的第一组位的构件，用于将第一组位中具有第一逻辑值的至少一部分与存储在控制器处的阈值进行比较的构件，用于至少部分地基于比较来分配存储器块以存储一或多个位和第一组位的构件，用于生成包含第一组位中的至少一些和该一或多个位的构件，以及用于发起将所生成的第二组位存储在存储器块中的构件。
在一些实施例中，该设备还可以包括：用于至少部分地基于与阈值相关联的因子将第一组位划分为一或多个位段的构件，用于从一或多个位段中选择至少一个位段的构件，以及用于将所选择的至少一个位段的一组位的逻辑状态反转的构件，其中该一或多个位的值至少部分地基于该组位的反转逻辑状态。在一些实施例中，该设备还可以包括：用于至少部分地基于该因子来确定一或多个位段的位段数量的构件，其中该一或多个位的数量对应于位段的数量。在一些实施例中，该设备还可以包括：用于识别输入向量中具有第一逻辑状态的位的百分比的构件，和用于将该百分比与百分比范围进行比较的构件，该百分比范围至少部分地基于与阈值相关联的因子。
在一些实施例中，该设备还可以包括：用于确定第一组位的数量不满足阈值的构件，和用于至少部分地基于确定第一组位的数量不满足阈值来反转第一组位的相应逻辑状态的构件。在一些实施例中，该设备还可以包括：用于至少部分地基于反转第一组位的相应逻辑状态确定第一组位的数量不满足阈值的构件，用于基于确定在反转后第一组位的数量不满足阈值而恢复第一组位的原始逻辑状态的构件，以及用于将第一组位中具有第一逻辑值的另一部分与存储在控制器处的阈值进行比较的构件。在一些实施例中，该设备还可以包括用于将输入向量的模式权重与至少部分基于与阈值相关联的因子的范围进行比较的构件。在一些实施例中，该设备还可以包括：用于至少部分地基于具有第一逻辑状态的位的数量确定输入向量的模式权重的构件，该第一逻辑状态与存储器单元的第一组阈值电压相关联，其中第一组阈值电压小于与不同于第一逻辑状态的第二逻辑状态相关联的第二组阈值电压。
图11示出了流程图，该流程例示了根据本公开的实施例的用于自动参考存储器单元读取技术的方法1100。方法1100的操作可以由本文所述的存储器装置100或其组件来实现。例如，方法1100的操作可以由如参照图1和7至9所述的存储器控制器来执行。在一些实施例中，存储器装置100可以执行一组代码来控制装置的功能元件执行本文所述的功能。除此之外或另选地，存储器装置100可以使用专用硬件来执行本文所述功能的各方面。
在框1105处，存储器装置100可以向存储器阵列施加激活电压以激活存储器阵列的一组存储器单元。框1105的操作可以根据本文所述的方法来执行。在某些示例中，框1105的操作的各方面可以由参考图7至9所述的偏压组件来执行。
在框1110处，存储器装置100可以在第一时间至少部分地基于施加激活电压来确定第一组存储器单元已经被激活。框1110的操作可以根据本文所述的方法来执行。在某些示例中，框1110的操作的各方面可以由参考图7至9所述的读取组件来执行。
在框1115处，存储器装置100可以在第一时间之后的持续时间内保持施加激活电压。框1115的操作可以根据本文所述的方法来执行。在某些示例中，框1115的操作的各方面可以由参考图7至9所述的偏压组件来执行。
在框1120处，存储器装置100可以在持续时间结束之后读取包括第一组存储器单元的第二组存储器单元的逻辑状态。框1120的操作可以根据本文所述的方法来执行。在某些示例中，框1120的操作的各方面可以由参考图7至9所述的读取组件来执行。
在一些情况下，方法1100可以包括确定第二组存储器单元对应于第一逻辑状态。在一些情况下，确定第一组存储器单元已经被激活基于一组存储器单元的子集的中值阈值电压值，其中存储器单元的子集的阈值电压小于组中剩余存储器单元的阈值电压。在一些情况下，持续时间基于激活附加存储器单元来确定，其中第二组存储器单元包含第一组存储器单元和附加存储器单元。在一些情况下，激活电压具有小于一组存储器单元的最小阈值电压的初始值。在其他情况下，激活电压具有大于一组存储器单元的最小阈值电压并且小于该组存储器单元的中值阈值电压的初始值。在一些情况下，激活电压相对于时间具有恒定的增加率。在一些实施例中，方法1100还可以包括：确定第三组存储器单元对应于不同于第一逻辑状态的第二逻辑状态，其中第三组存储器单元在持续时间结束之后是非活动的。
在一些实施例中，描述了一种用于自动参考存储器单元读取技术的设备。该设备可以包括用于向存储器阵列施加激活电压以激活存储器阵列的一组存储器单元的构件，用于在第一时间至少部分地基于施加激活电压来确定第一组存储器单元已经被激活的构件，用于在第一时间之后的一段持续时间内保持施加激活电压的构件，以及用于在持续时间结束之后，读取包括第一组存储器单元的第二组存储器单元的逻辑状态的构件。在一些情况下，该设备还可以包括用于确定第二组存储器单元对应于第一逻辑状态的构件。
在一些情况下，确定第一组存储器单元已经被激活至少部分地基于一组存储器单元的子集的中值阈值电压值，其中该组存储器单元的子集的阈值电压小于该组中剩余存储器单元的阈值电压。在一些情况下，持续时间至少部分地基于激活附加存储器单元来确定，其中第二组存储器单元包含第一组存储器单元和附加存储器单元。在一些情况下，激活电压具有小于一组存储器单元的最小阈值电压的初始值。在一些情况下，激活电压具有大于一组存储器单元的最小阈值电压并且小于该组存储器单元的中值阈值电压的初始值。在一些情况下，激活电压相对于时间具有恒定的增加速率。在一些情况下，该设备还可以包括用于确定第三组存储器单元对应于不同于第一逻辑状态的第二逻辑状态的构件，其中第三组存储器单元在持续时间结束之后是非活动的。
应注意，本文所述的方法描述了可能的实施方式，并且操作和步骤可以重新布置或以其他方式修改，并且其他实施方式也是可能的。此外，可以组合来自两个或更多个方法的实施例。
本文所述的信息和信号可以使用多种不同的科技和技术中的任何一种来表示。例如，在以上整个说明书中可能引用的数据、指令、命令、信息、信号、位、符号和芯片可以由电压、电流、电磁波、磁场或粒子、光场或粒子或它们的任何组合来表示。一些附图可能将信号图示为单个信号；然而，本领域普通技术人员将理解，信号可以代表信号总线，其中总线可以具有各种位的宽度。
术语“电子通信”和“耦合”是指支持组件之间的电子流动的组件之间的关系。这可以包括组件之间的直接连接，或者可以包括中间组件。彼此电子通信或耦合的组件可能正在主动交换电子或信号(例如，在通电的电路中)，或者可能并非正在主动交换电子或信号(例如，在断电的电路中)，但其可以被配置和操作为在电路通电后交换电子或信号。举例来说，无论开关的状态如何(即，断开或闭合)，经由开关(例如，晶体管)物理地连接的两个组件处于电子通信中或可以被耦合。
如本文所使用的，术语“基本上”是指修饰的特征(例如，由术语基本上修饰的动词或形容词)可能不是绝对的，而是足够接近以实现特征的优点。
如本文所使用的，术语“电极”可以指电导体，并且在一些情况下，可以用作与存储器单元或存储器阵列的其他组件的电触点。电极可以包括在存储器装置100的元件或组件之间提供导电路径的迹线、线、导线、导电层等。
硫族化物材料可以是包括元素S、Se和Te中的至少一种的材料或合金。本文所讨论的相变材料可以是硫族化物材料。硫族化物材料可以包括S、Se、Te、Ge、As、Al、Sb、Au、铟(In)、镓(Ga)、锡(Sn)、铋(Bi)、钯(Pd)、钴(Co)、氧(O)、银(Ag)、镍(Ni)、铂(Pt)的合金。硫族化物材料和合金的示例可以包括但不限于，Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd或Ge-Te-Sn-Pt。如本文所使用的，连字符的化学组成符号表示特定化合物或合金中包括的元素，并且旨在表示涉及所指示元素的所有化学计量。例如，Ge-Te可以包括GexTey，其中x和y可以是任何正整数。可变电阻材料的其他示例可以包括二元金属氧化物材料或包括两种或更多种金属的混合价氧化物，例如过渡金属、碱土金属或稀土金属。实施例不限于特定的可变电阻材料或与存储器单元的存储器元件相关联的材料。例如，可变电阻材料的其他示例可以用于形成存储器元件，并且可以包括硫族化物材料、庞磁电阻材料或基于聚合物的材料等。
术语“隔离的”是指组件之间的关系，其中电子目前无法在它们之间流动；如果各组件之间存在开路，则它们彼此隔离。例如，当开关断开时，通过开关物理连接的两个组件可以彼此隔离。
本所文讨论的包括存储器装置100的装置可以形成在半导体衬底上，例如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些情况下，衬底是半导体晶片。在其他情况下，衬底可以是绝缘体上硅(SOI)衬底，诸如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可以通过使用各种化学物质(包括但不限于磷、硼或砷)通过掺杂来控制衬底或衬底的子区域的电导率。可以在衬底的初始形成或生长期间通过离子注入或通过任何其他掺杂手段来执行掺杂。
本文所讨论的一或多个晶体管可以表示场效应晶体管(FET)，并且包括三端装置，该三端装置包括源极、漏极和栅极。端子可以通过导电材料(例如，金属)连接到其他电子元件。源极和漏极可以是导电的，并且可以包含重掺杂的(例如，简并)半导体区域。源极和漏极可以被轻掺杂的半导体区域或沟道分开。如果沟道是n型(即多数载流子是电子)，则FET可以称为n型FET。如果沟道是p型(即多数载流子是空穴)，则FET可以称为p型FET。沟道可以被绝缘栅氧化物覆盖。可以通过向栅极施加电压来控制沟道电导率。例如，分别向n型FET或p型FET施加正电压或负电压可能会导致沟道导通。当将大于或等于晶体管阈值电压的电压施加到晶体管栅极时，晶体管可能处于“导通”或“激活”状态。当将小于晶体管阈值电压的电压施加到晶体管栅极时，晶体管可能处于“关断”或“停用”状态。
结合附图在本文中阐述的说明描述了示例性配置，并且不代表可以实现的或在权利要求的范围内的所有示例。在本文中所使用的的术语“示例性”是指“用作示例、实例或说明”，而不是“优选”或“优于其他示例”。为了提供对所描述的技术的理解的目的，详细说明包括了特定细节。然而，可以在没有这些特定细节的情况下实践这些技术。在一些情况下，公知的结构和装置按照框图形式显示以便避免模糊所述示例的构思。
在附图中，相似的组件或特征可以具有相同的附图标记。此外，可以通过在附图标记之后加上在相似组件之间进行区分的连接号和第二标记来区分相同类型的各种组件。如果在说明书中仅使用第一附图标记，则该说明适用于具有相同的第一附图标记的任何类似组件，而与第二附图标记无关。
本文所述的信息和信号可以使用多种不同的科技和技术中的任何一种来表示。例如，在以上整个说明书中可能引用的数据、指令、命令、信息、信号、位、符号和芯片可以由电压、电流、电磁波、磁场或粒子、光场或粒子或其任何组合来表示。
结合本文公开内容所描述的各种例示性逻辑块、模块可以用被设计为执行本文所述功能的通用处理器、DSP、ASIC、FPGA或其他可编程逻辑装置、分立门或晶体管逻辑、分立硬件组件或其任何组合来实现或执行。通用处理器可以是微处理器，但是另选地，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器也可以被实现为计算装置的组合(例如，DSP和微处理器的组合、多个微处理器、一或多个微处理器与DSP核心的组合，或者任何其它这种配置)。
本文所述的功能可以以硬件、由处理器执行的软件、固件或其任何组合来实现。如果以由处理器执行的软件实现，则功能可以作为一或多个指令或代码存储在计算机可读介质上或通过计算机可读介质传输。其他示例和实施方式也在本公开和所附权利要求的范围内。例如，由于软件的性质，本文所述的功能可以使用由处理器执行的软件、硬件、固件、硬接线或这些中的任何的组合来实现。实现功能的特征还可以物理地位于各种位置，包括分布式，从而使得功能的各部分在不同的物理位置处实现。而且，如本文中所使用，包括在权利要求中，在项目列表(例如，以诸如“至少一个”或“一或多个”等的短语开头的项目列表)中使用的“或”表示包含性列表，使得例如，A、B或C中至少一个的列表意思是指A或B或C，或AB或AC或BC，或ABC(即A和B和C)。而且，如本文所使用的，短语“基于”不应被解释为对封闭条件集的引用。例如，在不脱离本公开的范围的情况下，被描述为“基于条件A”的示例性步骤可以同时基于条件A和条件B两者。换句话说，如本文所使用的，短语“基于”应以与短语“至少部分基于”相同的方式来理解。
计算机可读介质包括非暂态计算机存储介质和通信介质，包括有利于将计算机程序从一个地方转移到另一地方的任何媒介。非暂态存储介质可以是可以由通用或专用计算机访问的任何可用介质。以举例的方式而非限制，非暂态计算机可读介质可以包含RAM、ROM、电可擦除可编程ROM(EEPROM)、光盘(CD)ROM或其他光盘存储设备、磁盘存储设备或其他磁性存储装置，或可用于承载或存储期望程序代码构件的任何其他非暂态介质，该期望程序代码设备采用指令或数据结构的形式并且可以由通用或专用计算机或通用或专用处理器进行访问。而且，任何连接都适当地称为计算机可读介质。例如，如果软件是使用同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或无线技术(诸如红外、无线电和微波)从网站、服务器或其他远程源传输的，则可以将同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或无线技术(诸如红外、无线电和微波)包含在介质的定义中。如本文所使用的磁盘和光盘，包括CD、激光盘、光盘、数字化通用盘(DVD)、软盘以及蓝光光盘，其中磁盘通常磁性地复制数据，而光盘利用激光器光学地复制数据。以上的组合同样包括在计算机可读介质的范围内。
本文的描述被提供为使本领域技术人员能够实现或使用本公开。对本公开的各种修改对于本领域技术人员而言将是显而易见的，并且在不脱离本公开范围的前提下在本文中限定的一般性原理可以应用于其他变型。因此，本公开并不旨在被限制于本文中所述的示例和设计，而是应当被赋予符合本文所公开原理和新颖特征的最宽泛的范围。

Claims (20)

1.一种方法，包含：
向存储器阵列施加激活电压以激活所述存储器阵列的一组存储器单元；
在第一时间，至少部分地基于施加所述激活电压来确定第一组存储器单元已经被激活；
在所述第一时间之后的一段持续时间内保持施加所述激活电压；以及
在所述持续时间结束之后，读取包括所述第一组存储器单元的第二组存储器单元的逻辑状态。
2.根据权利要求1所述的方法，进一步包含：
确定所述第二组存储器单元对应于第一逻辑状态。
3.根据权利要求1所述的方法，其中：
确定所述第一组存储器单元已经被激活至少部分地基于所述一组存储器单元的子集的中值阈值电压值，其中所述一组存储器单元的子集的阈值电压小于所述组中剩余存储器单元的阈值电压。
4.根据权利要求1所述的方法，其中：
所述持续时间至少部分地基于激活附加存储器单元来确定，其中所述第二组存储器单元包含所述第一组存储器单元和所述附加存储器单元。
5.根据权利要求1所述的方法，其中：
所述激活电压具有小于一组存储器单元的最小阈值电压的初始值。
6.根据权利要求1所述的方法，其中：
所述激活电压具有大于一组存储器单元的最小阈值电压并且小于所述一组存储器单元的中值阈值电压的初始值。
7.根据权利要求1所述的方法，其中：
所述激活电压相对于时间具有恒定的增加率。
8.根据权利要求1所述的方法，进一步包含：
确定第三组存储器单元对应于不同于第一逻辑状态的第二逻辑状态，其中所述第三组存储器单元在所述持续时间结束之后是非活动的。
9.一种电子存储器设备，包含：
存储器阵列；和
与所述存储器阵列电子通信的控制器，其中所述控制器可操作以：
向所述存储器阵列施加激活电压以激活所述存储器阵列的一组存储器单元；
在第一时间，至少部分地基于施加所述激活电压来确定第一组存储器单元已经被激活；
在所述第一时间之后的一段持续时间内保持施加所述激活电压；以及
在所述持续时间结束之后，读取包括所述第一组存储器单元的第二组存储器单元的逻辑状态。
10.根据权利要求9所述的电子存储器设备，其中所述控制器进一步可操作以：
确定所述第二组存储器单元对应于第一逻辑状态。
11.根据权利要求9所述的电子存储器设备，其中所述控制器进一步可操作以：
至少部分地基于所述一组存储器单元的子集的中值阈值电压值确定所述第一组存储器单元已经被激活，其中所述一组存储器单元的子集的阈值电压单元小于所述组中剩余存储器单元的阈值电压。
12.根据权利要求9所述的电子存储器设备，其中所述控制器进一步可操作以：
至少部分地基于激活附加存储器单元来确定所述持续时间，其中所述第二组存储器单元包含所述第一组存储器单元和所述附加存储器单元。
13.根据权利要求9所述的电子存储器设备，其中：
所述激活电压具有小于一组存储器单元的最小阈值电压的初始值。
14.根据权利要求9所述的电子存储器设备，其中：
所述激活电压具有大于一组存储器单元的最小阈值电压并且小于所述一组存储器单元的中值阈值电压的初始值。
15.根据权利要求9所述的电子存储器设备，其中：
所述激活电压相对于时间具有恒定的增加率。
16.根据权利要求9所述的电子存储器设备，其中所述控制器进一步可操作以：
确定第三组存储器单元对应于不同于第一逻辑状态的第二逻辑状态，其中所述第三组存储器单元在所述持续时间结束之后是非活动的。
17.一种设备，其包括：
偏置组件，其经配置以向存储器阵列施加电压以激活所述存储器阵列的一组存储器单元；及
感测组件，其与所述偏置组件耦合并经配置以：
在第一时间，至少部分地基于施加所述电压来确定第一组存储器单元已经被激活，其中所述偏置组件经配置以在所述第一时间之后的一段持续时间内保持施加所述电压；及
在所述持续时间结束之后，读取包括所述第一组存储器单元的第二组存储器单元的逻辑状态。
18.根据权利要求17所述的设备，其中所述感测组件经配置以：
确定所述第二组存储器单元对应于第一逻辑状态。
19.根据权利要求17所述的设备，其中所述感测组件经配置以：
至少部分地基于所述一组存储器单元的子集的中值阈值电压值来确定所述第一组存储器单元已经被激活，其中所述一组存储器单元的所述子集的阈值电压小于所述一组存储器单元中剩余存储器单元的阈值电压。
20.根据权利要求17所述的设备，其中所述感测组件经配置以：
至少部分地基于激活附加存储器单元来确定所述持续时间，其中所述第二组存储器单元包含所述第一组存储器单元和所述附加存储器单元。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019164850A (ja) * 2018-03-19 2019-09-26 東芝メモリ株式会社 メモリシステム
US10388362B1 (en) * 2018-05-08 2019-08-20 Micron Technology, Inc. Half-width, double pumped data path
US10714185B2 (en) * 2018-10-24 2020-07-14 Micron Technology, Inc. Event counters for memory operations
US11081146B2 (en) * 2019-01-21 2021-08-03 SK Hynix Inc. Storage device and operating method of the storage device for controlling voltage rising time
KR102656527B1 (ko) * 2019-04-05 2024-04-15 삼성전자주식회사 메모리 장치
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US11164619B2 (en) * 2019-08-19 2021-11-02 Micron Technology, Inc. Distribution-following access operations for a memory device
US10908845B1 (en) * 2019-08-27 2021-02-02 Micron Technology, Inc. Managing threshold voltage drift based on a temperature-dependent slope of the threshold voltage drift of a memory sub-system
US11349069B2 (en) * 2019-12-16 2022-05-31 Taiwan Semiconductor Manufacturing Company Limited Resistive memory devices using a carbon-based conductor line and methods for forming the same
US11262937B2 (en) 2020-05-01 2022-03-01 Micron Technology, Inc. Balancing data for storage in a memory device
DE112020007189T5 (de) 2020-05-13 2023-04-20 Micron Technology, Inc. Zählerbasierte verfahren und systeme zum zugreifen auf speicherzellen
US11302390B2 (en) 2020-07-10 2022-04-12 Micron Technology, Inc. Reading a multi-level memory cell
US11355209B2 (en) 2020-07-10 2022-06-07 Micron Technology, Inc. Accessing a multi-level memory cell
WO2022013589A1 (en) * 2020-07-14 2022-01-20 Micron Technology, Inc Methods and systems for improving access to memory cells
US11288160B2 (en) * 2020-08-17 2022-03-29 Micron Technology, Inc. Threshold voltage distribution adjustment for buffer
FR3118829A1 (fr) * 2021-01-14 2022-07-15 Commissariat A L'energie Atomique Et Aux Energies Alternatives Matrice de commutateurs elementaires formant un message, procedes d’ecriture et de lecture associes
US11367484B1 (en) 2021-01-21 2022-06-21 Micron Technology, Inc. Multi-step pre-read for write operations in memory devices
CN112863573B (zh) * 2021-01-27 2023-04-14 长江先进存储产业创新中心有限责任公司 一种确定用于对存储器执行操作的参考电压的方法
US11514983B2 (en) 2021-04-02 2022-11-29 Micron Technology, Inc. Identify the programming mode of memory cells based on cell statistics obtained during reading of the memory cells
US11615854B2 (en) 2021-04-02 2023-03-28 Micron Technology, Inc. Identify the programming mode of memory cells during reading of the memory cells
US11664073B2 (en) 2021-04-02 2023-05-30 Micron Technology, Inc. Adaptively programming memory cells in different modes to optimize performance
US11715520B2 (en) 2021-04-05 2023-08-01 Micron Technology, Inc. Socket structure for spike current suppression in a memory array
US11348640B1 (en) 2021-04-05 2022-05-31 Micron Technology, Inc. Charge screening structure for spike current suppression in a memory array
US11514985B2 (en) 2021-04-05 2022-11-29 Micron Technology, Inc. Spike current suppression in a memory array
US11527287B1 (en) 2021-05-27 2022-12-13 Micron Technology, Inc. Drift aware read operations
US11664074B2 (en) 2021-06-02 2023-05-30 Micron Technology, Inc. Programming intermediate state to store data in self-selecting memory cells
US11694747B2 (en) 2021-06-03 2023-07-04 Micron Technology, Inc. Self-selecting memory cells configured to store more than one bit per memory cell
US11538522B1 (en) 2021-06-30 2022-12-27 Micron Technology, Inc. Systems and methods for adaptive self-referenced reads of memory devices
US11562790B1 (en) 2021-06-30 2023-01-24 Micron Technology, Inc. Systems and methods for adaptive self-referenced reads of memory devices

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6781880B2 (en) 2002-07-19 2004-08-24 Micron Technology, Inc. Non-volatile memory erase circuitry
AU2002331580A1 (en) * 2002-08-14 2004-03-03 Intel Corporation Method for reading a structural phase-change memory
US6738298B1 (en) 2002-11-18 2004-05-18 Micron Technology, Inc. Automatic reference voltage regulation in a memory device
DE60317768T2 (de) 2003-04-10 2008-11-27 Stmicroelectronics S.R.L., Agrate Brianza Verfahren zum Auslesen einer nichtflüchtigen Speichervorrichtung und zugehörige Vorrichtung
EP1634299B1 (en) 2003-06-05 2009-04-01 Nxp B.V. Integrity control for data stored in a non-volatile memory
JP4330396B2 (ja) * 2003-07-24 2009-09-16 株式会社ルネサステクノロジ 半導体記憶装置
JP2005100527A (ja) 2003-09-25 2005-04-14 Matsushita Electric Ind Co Ltd 半導体不揮発性記憶装置
US7079436B2 (en) * 2003-09-30 2006-07-18 Hewlett-Packard Development Company, L.P. Resistive cross point memory
DE602005018738D1 (de) 2005-03-03 2010-02-25 St Microelectronics Srl Speichervorrichtung mit auf Zeitverschiebung basierender Referenzzellenemulation
EP1699054A1 (en) 2005-03-03 2006-09-06 STMicroelectronics S.r.l. A memory device with a ramp-like voltage biasing structure and reduced number of reference cells
ITVA20050028A1 (it) 2005-05-03 2006-11-04 St Microelectronics Srl Generatore di rampa e relativa decodifica di riga per memoria flash
JP4936746B2 (ja) * 2006-03-08 2012-05-23 ルネサスエレクトロニクス株式会社 半導体装置
CN100590735C (zh) * 2006-08-23 2010-02-17 财团法人工业技术研究院 应用于存储器的多稳态读出放大器
JP5214422B2 (ja) 2008-02-15 2013-06-19 株式会社東芝 データ記憶システム
US7660152B2 (en) * 2008-04-30 2010-02-09 International Business Machines Corporation Method and apparatus for implementing self-referencing read operation for PCRAM devices
US8406048B2 (en) * 2008-08-08 2013-03-26 Marvell World Trade Ltd. Accessing memory using fractional reference voltages
JP2011181134A (ja) 2010-02-26 2011-09-15 Elpida Memory Inc 不揮発性半導体装置の制御方法
US8531888B2 (en) * 2010-07-07 2013-09-10 Marvell World Trade Ltd. Determining optimal reference voltages for progressive reads in flash memory systems
US8737138B2 (en) 2010-11-18 2014-05-27 Micron Technology, Inc. Memory instruction including parameter to affect operating condition of memory
US8693252B2 (en) 2011-07-12 2014-04-08 Samsung Electronics Co., Ltd. Method and system for adjusting read voltage in flash memory device
US8767482B2 (en) 2011-08-18 2014-07-01 Micron Technology, Inc. Apparatuses, devices and methods for sensing a snapback event in a circuit
US8495285B2 (en) 2011-08-31 2013-07-23 Micron Technology, Inc. Apparatuses and methods of operating for memory endurance
JP5942781B2 (ja) * 2012-04-16 2016-06-29 ソニー株式会社 記憶制御装置、メモリシステム、情報処理システム、および、記憶制御方法
JP5293860B1 (ja) 2012-05-16 2013-09-18 富士ゼロックス株式会社 シリアル通信システム、画像形成システム及び送信装置
JP5929790B2 (ja) 2012-06-19 2016-06-08 ソニー株式会社 記憶制御装置、記憶装置、情報処理システム、および、それらにおける処理方法
US8832530B2 (en) * 2012-09-26 2014-09-09 Intel Corporation Techniques associated with a read and write window budget for a two level memory system
KR101934892B1 (ko) 2012-10-17 2019-01-04 삼성전자 주식회사 메모리 장치의 열화 상태 판정 방법 및 이를 이용한 메모리 시스템
US9141534B2 (en) 2012-12-14 2015-09-22 Sandisk Technologies Inc. Tracking read accesses to regions of non-volatile memory
US9275740B2 (en) 2013-08-05 2016-03-01 CNEXLABS, Inc. Method and apparatus for improving data integrity using threshold voltage recalibration
US9263136B1 (en) 2013-09-04 2016-02-16 Western Digital Technologies, Inc. Data retention flags in solid-state drives
US9312005B2 (en) * 2013-09-10 2016-04-12 Micron Technology, Inc. Accessing memory cells in parallel in a cross-point array
US9019754B1 (en) * 2013-12-17 2015-04-28 Micron Technology, Inc. State determination in resistance variable memory
DE102014207296A1 (de) 2014-04-16 2015-10-22 Robert Bosch Gmbh Vorrichtung und Verfahren zur Verarbeitung von Daten
US9142271B1 (en) * 2014-06-24 2015-09-22 Intel Corporation Reference architecture in a cross-point memory
JP2016054017A (ja) 2014-09-04 2016-04-14 株式会社東芝 半導体記憶装置
US10320429B2 (en) 2015-03-04 2019-06-11 Toshiba Memory Corporation Memory controller, memory system and memory control method
US9460784B1 (en) 2015-04-22 2016-10-04 Micron Technology, Inc. Reference voltage generation apparatuses and methods
JP6657634B2 (ja) * 2015-07-24 2020-03-04 ソニー株式会社 符号化装置、メモリシステム、通信システムおよび符号化方法
US10134470B2 (en) * 2015-11-04 2018-11-20 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
US9607691B1 (en) 2016-02-17 2017-03-28 Micron Technology, Inc. Memory cell architecture for multilevel cell programming
US10083731B2 (en) * 2016-03-11 2018-09-25 Micron Technology, Inc Memory cell sensing with storage component isolation
US10192606B2 (en) 2016-04-05 2019-01-29 Micron Technology, Inc. Charge extraction from ferroelectric memory cell using sense capacitors
US9892776B2 (en) 2016-06-13 2018-02-13 Micron Technology, Inc. Half density ferroelectric memory and operation
CN106898371B (zh) * 2017-02-24 2020-08-28 中国科学院上海微系统与信息技术研究所 三维存储器读出电路及其字线与位线电压配置方法

Also Published As

Publication number Publication date
WO2019126746A1 (en) 2019-06-27
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