JP6972353B2 - 自動参照のメモリセル読み出し技術 - Google Patents
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- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/004—Reading or sensing circuits or methods
- G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/563—Multilevel memory reading aspects
- G11C2211/5634—Reference cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/71—Three dimensional array
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/76—Array using an access device for each cell which being not a transistor and not a diode
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Description
特許に対する本出願は、2017年12月22日に出願の“Auto−Referenced Memory Cell Read Techniques”という名称のMirichigni等による米国特許出願番号15/853,328の優先権を主張する2018年12月21日に出願の“Auto−Referenced Memory Cell Read Techniques”という名称のMirichigni等によるPCT出願番号PCT/US2018/067287の優先権を主張し、該出願の各々は本願の譲受人に与えられ、該出願の各々は、参照によりその全体が本明細書に明白に組み込まれる。
Claims (23)
- コントローラにおいて、ホストデバイスから入力ベクトルのビットの第1のセットを受信することと、
第1の論理値を有する、ビットの前記第1のセットの内の少なくとも一部分を、前記コントローラにおいて蓄積された閾値と比較することであって、前記比較することは、前記入力ベクトルのパターンウェイトを、前記閾値と関連付けられた因子に少なくとも部分的に基づいた範囲と比較することを含む、ことと、
ビットの前記第1のセットの内の少なくとも前記一部分を前記比較することに少なとも部分的に基づいて、1つ以上のビットとビットの前記第1のセットとを蓄積するためにメモリのブロックを割り当てることと、
ビットの前記第1のセットの内の少なくとも幾つかと前記1つ以上のビットとを含むビットの第2のセットを生成することと、
生成されたビットの前記第2のセットをメモリの前記ブロック内に蓄積することを開始することと、
を含む方法。 - 前記閾値と関連付けられた前記因子に少なくとも部分的に基づいて、ビットの前記第1のセットを1つ以上のビット区域に分割することと、
前記1つ以上のビット区域の内の少なくとも1つのビット区域を選択することと、
選択された前記少なくとも1つのビット区域のビットのセットの論理状態を反転することであって、前記1つ以上のビットの値は、ビットの前記セットの反転された前記論理状態に少なくとも部分的に基づく、ことと、
を更に含む、請求項1に記載の方法。 - 前記因子に少なくとも部分的に基づいて、前記1つ以上のビット区域のビット区域の数を決定すること、を更に含み、前記1つ以上のビットの数は、ビット区域の前記数に対応する、請求項2に記載の方法。
- ビットの前記第1のセットの内の少なくとも前記一部分を比較することは、
第1の論理状態を有する前入力ベクトルのビットのパーセンテージを識別することと、
前記パーセンテージを、前記閾値と関連付けられた前記因子に少なくとも部分的に基づいたパーセンテージ範囲と比較することと、
を含む、請求項1に記載の方法。 - ビットの前記第1のセットの内の少なくとも前記一部分を比較することは、
ビットの前記第1のセットの数が前記閾値を満足しないと判定することと、
ビットの前記第1のセットの前記数が前記閾値を満足しないとの前記判定に少なくとも部分的に基づいて、ビットの前記第1のセットのそれぞれの論理状態を反転することと、
を含む、請求項1に記載の方法。 - ビットの前記第1のセットの前記それぞれの論理状態を反転することに少なくとも部分的に基づいて、ビットの前記第1のセットの前記数が前記閾値を満足しないと判定することと、
前記反転後の、ビットの前記第1のセットの前記数が前記閾値を満足しないとの前記判定に基づいて、ビットの前記第1のセットの元の論理状態を復元することと、
前記第1の論理値を有するビットの前記第1のセットの異なる部分を、前記コントローラにおいて蓄積された前記閾値と比較することと、
を更に含む、請求項5に記載の方法。 - メモリセルの閾値電圧の第1のセットと関連付けられた第1の論理状態を有するビットの数に少なくとも部分的に基づいて、前記入力ベクトルの前記パターンウェイトを判定すること、を更に含み、閾値電圧の前記第1のセットは、前記第1の論理状態とは異なる第2の論理状態と関連付けられた閾値電圧の第2のセットよりも小さい、請求項1に記載の方法。
- メモリアレイのメモリセルのグループを活性化するために、前記メモリアレイに活性化電圧を印加することと、
前記活性化電圧を印加することに少なくとも部分的に基づいて、メモリセルの第1のセットが活性化されていると第1の時間において判定することと、
前記第1の時間の後に継続期間の間、前記活性化電圧の印加を維持することと、
メモリセルの前記第1のセットを含むメモリセルの第2のセットの論理状態を、前記継続期間の終了後に読み出すことと、
を含む方法。 - メモリセルの前記第2のセットが第1の論理状態に対応すると判定すること、を更に含む、請求項8に記載の方法。
- メモリセルの前記第1のセットが活性化されているとの前記判定は、メモリセルの前記グループのサブセットの中央閾値電圧値に少なくとも部分的に基づき、メモリセルの前記グループの前記サブセットの閾値電圧は、前記グループの残りのメモリセルの閾値電圧よりも小さい、請求項8に記載の方法。
- 前記継続期間は、付加的なメモリセルを活性化することに少なくとも部分的に基づいて判定され、メモリセルの前記第2のセットは、メモリセルの前記第1のセットと前記付加的なメモリセルとを含む、請求項8に記載の方法。
- 前記活性化電圧は、メモリセルのセットの最小の閾値電圧よりも小さい初期値を有する、請求項8に記載の方法。
- 前記活性化電圧は、メモリセルのセットの最小の閾値電圧よりも大きく、メモリセルの前記セットの中央閾値電圧よりも小さい初期値を有する、請求項8に記載の方法。
- 前記活性化電圧は、時間に対して一定の増加率を有する、請求項8に記載の方法。
- メモリセルの第3のセットが第1の論理状態とは異なる第2の論理状態に対応すると判定すること、を更に含み、メモリセルの前記第3のセットは、前記継続期間の終了後に非活性化される、請求項8に記載の方法。
- メモリ媒体と、
前記メモリ媒体と結合されたコントローラと、
を含む電子メモリ装置であって、
前記コントローラは、
ホストデバイスから入力ベクトルのビットの第1のセットを受信することと、
第1の論理値を有する、ビットの前記第1のセットの内の少なくとも一部分を、前記コントローラにおいて蓄積された閾値と比較することであって、前記比較することは、前記入力ベクトルのパターンウェイトを、前記閾値と関連付けられた因子に少なくとも部分的に基づいた範囲と比較することを含む、ことと、
ビットの前記第1のセットの内の少なくとも前記一部分を前記比較することに少なくとも部分的に基づいて、1つ以上のビットとビットの前記第1のセットとを蓄積するために前記メモリ媒体のメモリのブロックを割り当てることと、
ビットの前記第1のセットの内の少なくとも幾つかと前記1つ以上のビットとを含むビットの第2のセットを生成することと、
生成されたビットの前記第2のセットをメモリの前記ブロック内に蓄積することを開始することと、
を行うように動作可能である、電子メモリ装置。 - 前記コントローラは、
前記閾値と関連付けられた前記因子に少なくとも部分的に基づいて、ビットの前記第1のセットを1つ以上のビット区域に分割することと、
前記1つ以上のビット区域の内の少なくとも1つのビット区域を選択することと、
選択された前記少なくとも1つのビット区域のビットのセットの論理状態を反転することであって、前記1つ以上のビットの値は、ビットの前記セットの反転された前記論理状態に少なくとも部分的に基づく、ことと、
を更に行うように動作可能である、請求項16に記載の電子メモリ装置。 - 前記コントローラは、
第1の論理状態を有する前記入力ベクトルのビットのパーセンテージを識別することと、
前記パーセンテージを、前記閾値と関連付けられた前記因子に少なくとも部分的に基づいたパーセンテージ範囲と比較することと、
を更に行うように動作可能である、請求項16に記載の電子メモリ装置。 - 前記コントローラは、
ビットの前記第1のセットの数が前記閾値を満足しないと判定することと、
ビットの前記第1のセットの前記数が前記閾値を満足しないとの前記判定に少なくとも部分的に基づいて、ビットの前記第1のセットの個別の論理状態を反転することと、
を更に行うように動作可能である、請求項16に記載の電子メモリ装置。 - 前記メモリ媒体は、相変化メモリセルの3次元クロスポイントアレイを含む、請求項16に記載の電子メモリ装置。
- メモリアレイと、
前記メモリアレイと電子通信するコントローラと、
を含む電子メモリ装置であって、
前記コントローラは、
前記メモリアレイのメモリセルのグループを活性化するために、前記メモリアレイに活性化電圧を印加することと、
前記活性化電圧を印加することに少なくとも部分的に基づいて、メモリセルの第1のセットが活性化していると第1の時間において判定することと、
前記第1の時間の後に継続期間の間、前記活性化電圧の印加を維持することと、
メモリセルの前記第1のセットを含むメモリセルの第2のセットの論理状態を、前記継続期間の終了後に読み出すことと、
を行うように動作可能である、電子メモリ装置。 - 前記コントローラは、メモリセルの前記第2のセットが第1の論理状態に対応すると判定すること、を更に行うように動作可能である、請求項21に記載の電子メモリ装置。
- 前記コントローラは、メモセルの前記グループのサブセットの中央閾値電圧値に少なくとも部分的に基づいて、メモリセルの前記第1のセットが活性化されていると判定すること、を更に行うように動作可能であり、メモリセルの前記グループの前記サブセットの閾値電圧は、前記グループの残りのメモリセルの閾値電圧よりも小さい、請求項21に記載の電子メモリ装置。
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