JP7026235B2 - 自動参照のメモリセル読み出し技術 - Google Patents

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Description

［クロスリファレンス］
特許に対する本出願は、２０１７年１２月２２日に出願の“Ａｕｔｏ－Ｒｅｆｅｒｅｎｃｅｄ Ｍｅｍｏｒｙ Ｃｅｌｌ Ｒｅａｄ Ｔｅｃｈｎｉｑｕｅｓ”という名称のＭｉｒｉｃｈｉｇｎｉ等による米国特許出願番号１５／８５３，３６４の優先権を主張する２０１８年１２月２０日に出願の“Ａｕｔｏ－Ｒｅｆｅｒｅｎｃｅｄ Ｍｅｍｏｒｙ Ｃｅｌｌ Ｒｅａｄ Ｔｅｃｈｎｉｑｕｅｓ”という名称のＭｉｒｉｃｈｉｇｎｉ等によるＰＣＴ出願番号ＰＣＴ／ＵＳ２０１８／０６６６５３の優先権を主張し、該出願の各々は、本願の譲受人に与えられ、該出願の各々は、参照によりその全体が本明細書に明白に組み込まれる。
以下は、一般的に、メモリアレイを動作することに関し、より具体的には、自動参照の（auto-referenced）メモリセル読み出し技術に関する。
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタル表示装置等の様々な電子デバイス内に情報を蓄積するために広く使用される。情報は、メモリデバイスの異なる状態をプログラミングすることによって蓄積される。例えば、バイナリデバイスは、論理“１”又は論理“０”によりしばしば示される２つの状態を有する。他のシステムでは、２つよりも多くの状態が蓄積され得る。蓄積された情報にアクセスするために、電子デバイスのコンポーネントは、メモリデバイス内の蓄積状態を読み出し得、又はセンシングし得る。情報を蓄積するために、電子デバイスのコンポーネントは、メモリデバイス内に状態を書き込み得、又はプログラミングし得る。
磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、及び相変化メモリ（ＰＣＭ）等を含む様々な種類のメモリデバイスが存在する。メモリデバイスは揮発性又は不揮発性であり得る。不揮発性メモリセルは、外部電源が存在しなくても長時間、それらの蓄積された論理状態を維持し得る。揮発性メモリセルは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。
メモリデバイスの改善は、メトリックの中でもとりわけ、メモリセル密度の増加、読み出し／書き込み速度の増加、信頼性の増加、データ保持の増加、電力消費の削減、又は製造コストの削減を一般的に含み得る。メモリセルが可変の電気的特徴を提示する場合にメモリセルの性能及び信頼性を増加させるために、よりロバスト性のある読み出し技術が望ましいことがある。
本開示の実施形態に従った自動参照のメモリセル読み出し技術をサポートするメモリセルの３次元（３Ｄ）アレイを有するメモリデバイスの略図の一例を説明する。 本開示の実施形態に従った自動参照のメモリセル読み出し技術をサポートする３Ｄメモリアレイの一例を説明する。 本開示の実施形態に従った自動参照のメモリセル読み出し技術をサポートするユーザデータパターンの例を説明する。 本開示の実施形態に従った自動参照のメモリセル読み出し技術をサポートするユーザデータパターンの例を説明する。 本開示の実施形態に従った自動参照のメモリセル読み出し技術をサポートする技術を説明する。 本開示の実施形態に従った自動参照のメモリセル読み出し技術をサポートする技術を説明する。 本開示の実施形態に従った自動参照のメモリセル読み出し技術をサポートするデバイスのブロック図を示す。 本開示の実施形態に従った自動参照のメモリセル読み出し技術をサポートするデバイスのブロック図を示す。 本開示の実施形態に従った自動参照のメモリセル読み出し技術をサポートするメモリアレイを含むシステムのブロック図を説明する。 本開示の実施形態に従った自動参照のメモリセル読み出し技術のための方法を説明する。 本開示の実施形態に従った自動参照のメモリセル読み出し技術のための方法を説明する。 本開示の実施形態に従った自動参照のメモリセル読み出し技術のための方法を説明する。 本開示の実施形態に従った自動参照のメモリセル読み出し技術のための方法を説明する。
幾つかの場合、メモリセルは、とりわけ、統計的プロセスの変化、サイクルイベント（例えば、メモリセル上の読み出し若しくは書き込み動作）、又はドリフト（例えば、カルコゲナイド合金の抵抗の変化）を含む様々な因子に由来し得る不均一で可変の電気的特徴を提示する。本開示の自動参照のメモリセル読み出し技術は、メモリセルに印加された読み出し電圧に応答して活性化されたメモリセルの数を追跡することによって、ユーザデータのセット（例えば、コードワード、ページ）の読み出しが実行される、信頼性及びロバスト性のある読み出し技術を提供し得る。幾つかの実例では、自動参照の読み出しは、ユーザデータを読み出しつつ、第１の論理状態と関連付けられたメモリセルが解明されているか否かを判断するために所定の数を使用し得る。更に、自動参照の読み出しは、ユーザデータを読み出しつつ、第１の論理状態と関連付けられたメモリセルの総数を判定し得る。
幾つかの態様では、自動参照の読み出し技術は、メモリデバイス内に存在し得る読み出し参照メモリセルの別個のセットを削減し、又は省く。読み出し参照メモリセルは、とりわけ、製造プロセスステップ中の異なるプロセス条件（例えば、プラズマ密度の不均一な負荷パターン）、異なるサイクルイベント等の様々な理由に起因して、ユーザデータが蓄積される主要なメモリセルと共通の電気的特徴を保有しないことがある。したがって、読み出し参照メモリセルの別個のセットは、読み出し動作の間に信頼性のある参照スキームを提供しないことがある。
自動参照の読み出し技術は、符号化されたユーザデータをメモリセル内に蓄積する前に、所与の論理状態（例えば、１の論理状態）を有するための、符号化されたユーザデータ内の所定の数のビットを確立するために、ユーザデータに適用するための符号化スキームを含み得る。符号化スキームは、符号化プロセスの間にユーザデータに複数のエキストラビット（パリティビットとも称され得る）を付加することを含み得る。幾つかの実施形態では、自動参照の読み出しは、ユーザデータを蓄積する場合に、所与の論理状態（例えば、１の論理状態）を有するユーザデータ内のビットの総数に対応するカウント情報を複数のメモリセル内に蓄積する異なる符号化スキームを使用し得る。幾つかの場合、カウント情報は、所与の論理状態を有するユーザデータ内のビットの総数を表す二進数として蓄積され得る。他の場合、カウント情報は、所与のウェイト（例えば、２０％、３０％、５０％（すなわち、カウント情報を蓄積するメモリセルの半分が所与の論理状態を有する）、７５％）のウェイトパターンを有するように符号化され得る。
幾つかの態様では、メモリデバイスは、ユーザデータを蓄積するための３Ｄ ＸＰｏｉｎｔ（登録商標）等の３Ｄアーキテクチャ内に配置されたＰＣＭセルのアレイを含み得る。３ＤＸＰｏｉｎｔ（登録商標）アーキテクチャ内のＰＣＭセル（３ＤＸＰメモリセルとも称され得る）は、閾値電圧の第１のセットと関連付けられた第１の論理状態（例えば、１の論理状態）、又は閾値電圧の第２のセットと関連付けられた第２の論理状態（例えば、０の論理状態）を表し得る。幾つかの実施形態では、１の論理状態（例えば、ＳＥＴセル又はビットとも称され得るＰＣＭセルのＳＥＴ状態）は、０の論理状態（例えば、ＲＥＳＥＴセル又はビットとも称され得るＰＣＭセルのＲＥＳＥＴ状態）と関連付けられた閾値電圧のセットよりも低い閾値電圧のセットに対応する。
自動参照の読み出し技術は、符号化されたユーザデータを含むメモリセルのグループを活性化するように構成されたメモリアレイへの電圧（例えば、読み出し電圧）の印加を含み得る。該電圧は、一定の変化率で、時間の関数として増加し得る。幾つかの場合、読み出し電圧は、第１の期間の間に第１の電圧が印加された後に第２の期間の間に異なる第２の電圧が続くような、単調に増加する階段形状を有する。印加された読み出し電圧は、符号化されたユーザデータを蓄積するメモリセルのグループを活性化することによって一連の切り替えイベントを開始し得る。切り替えイベントは、メモリセルに渡る印加電圧が閾値電圧（例えば、メモリセルと関連付けられた閾値電圧）を超えた場合にメモリセルがオンになること（例えば、明白な量の電流を伝導すること）に起因し得る。自動参照の読み出し技術は、読み出し電圧に応答してオンになる（例えば、活性化する）メモリセルの数を追跡し得る。
所定の数のメモリセルが第１の論理状態（例えば、１の論理状態）を有するようにユーザデータが符号化されている場合、自動参照の読み出し技術は、活性化されたメモリセルの数を、メモリデバイス内に蓄積された所定の数と比較し得る。活性化されたメモリセルの数が所定の数よりも少ない場合、自動参照の読み出し技術は、活性化された付加的なメモリセルを追跡しつつ（例えば、活性化されたメモリセルの数が所定の数に一致するまで）、メモリセルに読み出し電圧を印加すること（例えば、増加させること）を継続し得る。活性化されたメモリセルの数が所定の数に一致した場合、自動参照の読み出しは、メモリセルに読み出し電圧を印加することを停止し得、符号化されたユーザデータの活性化された全てのメモリセルが第１の論理状態を有するとの判定をなし得る。更に、自動参照の読み出しは、符号化されたユーザデータの残りのメモリセル（例えば、活性化されたメモリセルの数が所定の数に一致した場合に非活性のメモリセル）が第２の論理状態（例えば、０の論理状態）を有すると判定し得る。
第１の論理状態（例えば、１の論理状態）を有するユーザデータ内のビットの総数に対応するカウント情報を蓄積するメモリセルの付加的セットを用いてユーザデータが符号化されている場合、自動参照の読み出し技術は、該総数を識別するために、メモリセルの付加的セットからカウント情報を読み出し得る。該総数は、読み出し電圧に応答した、ユーザデータの活性化されたメモリセルの数を追跡しつつ、読み出し電圧が継続し得る（又は停止し得る）か否かに関する基準を提供するために、メモリデバイス内に蓄積され得る。活性化されたメモリセルの数が該総数よりも少ない場合、自動参照の読み出し技術は、活性化されたメモリセルの数が該総数に一致するまで、活性化された付加的なメモリセルを追跡しつつ、メモリセルに読み出し電圧を印加すること（例えば、増加させること）を継続し得る。活性化されたメモリセルの数が該総数に一致した場合、自動参照の読み出し技術は、メモリセルに読み出し電圧を印加することを停止し得、ユーザデータの活性化された全てのメモリセルが第１の論理状態を有する（例えば、ＳＥＴ又はＲＥＳＥＴセル）と判定し得る。また、自動参照の読み出し技術は、ユーザデータの残りのメモリセル（例えば、活性化されたメモリセルの数が所定の数に一致した場合に非活性のメモリセル）が第２の論理状態を有する（例えば、ＳＥＴ又はＲＥＳＥＴセル）と判定し得る。
幾つかの場合、カウント情報は、メモリセルの付加的セット内に蓄積される前に、第１の論理状態（例えば、１の論理状態）の固定数のビットを有するように符号化される。例として、メモリセルの付加的セットの半分は、カウント情報を表すために１の論理状態を有するように構成され得る。読み出し動作の間、自動参照の読み出しは、１の論理状態を有するメモリセルの付加的セットの全てのメモリセルが解明されたか否かを判定するために、メモリセルの付加的セットの活性化されたメモリセルの数を追跡し得る。メモリセルの付加的セットの全てのメモリセルが解明されている（例えば、活性化されている）場合、自動参照の読み出し技術は、メモリセル内にフラグをセットし得、メモリセルの付加的セットからカウント情報を抽出し得る。カウント情報は、メモリセルのレジスタ内に蓄積され得、フラグは、レジスタ内のカウント情報が、第１の論理状態（例えば、１の論理状態）を提示するユーザデータ内のビットの総数の（例えば、バイナリ形式での）有効表現であることを指し示し得る。レジスタ内のカウント情報は、上で説明したのと同様の方法で、ユーザデータ内で活性化されたメモリセルの数を追跡するためにその後使用され得る。幾つかの実施形態では、ユーザデータを蓄積するメモリセルと比較して、異なる読み出し電圧がメモリセルの付加的セットに印加され得る。付加的に又は代替的に、メモリセルの付加的セットと、ユーザデータを蓄積するメモリセルとの両方に単一の読み出し電圧が印加され得る。
上で紹介された開示の機構は、メモリデバイス内のメモリアレイの文脈で本明細書で更に説明される。幾つかの実施形態に従った自動参照の読み出し技術の様々な機構（例えば、ＰＣＭセル又は３ＤＸＰメモリセルを含むメモリアレイ）を説明するための非限定的な具体例がその後説明される。開示のこれら又はその他の機構は、自動参照のメモリセル読み出し技術に関連する装置図、システム図、及びフローチャートによって更に説明され、それらを参照しながら更に説明される。しかしながら、その他の代替及び異なる変形が予定され、本開示の範囲内にあると当業者は分かるであろう。
図１は、本開示の実施形態に従った例示的なメモリデバイス１００を説明する。メモリデバイス１００は、電子メモリ装置とも称され得る。図１は、メモリデバイス１００の様々なコンポーネント及び機構の説明される表現である。そのようなものだとして、メモリデバイス１００のコンポーネント及び機構は、機能的な相互関係を説明するために示され、メモリデバイス１００内のそれらの実際の物理的位置を表さないことがあると分かるべきである。図１の説明される例では、メモリデバイス１００は、３Ｄメモリアレイ１０２を含む。３Ｄメモリアレイ１０２は、異なる状態を蓄積するようにプログラム可能であり得るメモリセル１０５を含む。幾つかの実施形態では、各メモリセル１０５は、論理０及び論理１として示される２つの状態を蓄積するようにプログラム可能であり得る。幾つかの実施形態では、メモリセル１０５は、２つよりも多くの状態を蓄積するように構成され得る。メモリセル１０５は、幾つかの実施形態では、ＰＣＭセル（例えば、３ＤＸＰメモリセル）を含み得る。図１に含まれる幾つかの素子が数表示を用いてラベルが付されているが、描写された機構の視認性及び明確性を増加させるために、その他の対応する素子はラベルが付されていないが、それらは、同じであり、又は同様であると理解されるであろう。
３Ｄメモリアレイ１０２は、相互に隣接して（例えば、相互に積み重ねられて又は接して）形成された２つ以上の２次元（２Ｄ）メモリアレイを含み得る。これは、２Ｄアレイと比較して、単一のダイ又は基板上に配置又は創出され得るメモリセルの数を増加させ得、それは、順次、産出コストを削減し得、若しくはメモリデバイスの性能を増加させ得、又はそれら両方であり得る。図１に描写した例に基づくと、３Ｄメモリアレイ１０２は、メモリセル１０５の２つのレベルを含むが、レベルの数は２つに限定されない。各レベルは、メモリセル１０５が各レベルに渡って相互に（丁度、重複して、又は凡そ）整列され得、メモリセルスタック１４５を形成するように整列又は位置付けられ得る。幾つかの場合、メモリセルスタック１４５は、相互に積み重ねられて敷設されたＰＣＭセル（例えば、３ＤＸＰメモリセル）を含み得る。
幾つかの実施形態では、メモリセル１０５の各行はアクセス線１１０に接続され、メモリセル１０５の各列はビット線１１５に接続される。アクセス線１１０及びビット線１１５は、相互に対して実質的に直角であり得、メモリセルのアレイを創出し得る。図１に示すように、メモリセルスタック１４５内の２つのメモリセル１０５は、ビット線１１５等の共通の導電線を共有し得る。すなわち、ビット線１１５は、上部のメモリセル１０５の底部電極、及び下部のメモリセル１０５の最上部電極と電子通信し得る。他の実施形態では、メモリセル（例えば、上部のメモリセル、下部のメモリセル）の各々は、それ自体のビット線と共に構成され得る。こうした場合、（複数の）メモリセルは絶縁層により分離され得る。その他の構成が可能であり得、例えば、第３の層は、下部の層とアクセス線１１０を共有し得る。一般的に、１つのメモリセル１０５は、アクセス線１１０及びビット線１１５等の２つの導電線の交点に設置され得る。この交点は、メモリセルのアドレスと称され得る。対象のメモリセル１０５は、通電したアクセス線１１０とビット線１１５との交点に設置されたメモリセル１０５であり得、すなわち、アクセス線１１０及びビット線１１５は、それらの交点におけるメモリセル１０５を読み出す又は書き込むために通電され得る。同じアクセス線１１０又はビット線１１５と電子通信する（例えば、接続された）他のメモリセル１０５は、非対象のメモリセル１０５と称され得る。
上で論じたように、メモリセル１０５と、アクセス線１１０又はビット線１１５とに電極が結合され得る。用語、電極は、電気伝導体を指し得、幾つかの場合、メモリセル１０５への電気的コンタクトとして用いられ得る。電極は、メモリデバイス１００の素子又はコンポーネント間の導電経路を提供するトレース、ワイヤ、導電線、又は導電層等を含み得る。幾つかの実施形態では、メモリセル１０５は、第１の電極と第２の電極との間に位置付けられたカルコゲナイド合金を含み得る。第１の電極の一方の側面はアクセス線１１０に結合され得、第１の電極の他方の側面はカルコゲナイド合金に結合され得る。また、第２の電極の一方の側面はビット線１１５に結合され得、第２の電極の他方の側面はカルコゲナイド合金に結合され得る。第１の電極及び第２の電極は、同じ材料（例えば、炭素）であり得、又は異なり得る。他の実施形態では、メモリセル１０５は、図２に描写したようにカルコゲナイド合金を２つの部分に分離するための付加的な電極を含み得る。カルコゲナイド合金の第１の部分は、カルコゲナイド合金の第２の部分とは異なる組成を有し得る。幾つかの実施形態では、カルコゲナイド合金の第１の部分は、カルコゲナイド合金の第２の部分とは異なる機能を有し得る。付加的な電極は、第１の電極及び／又は第２の電極と同じ材料（例えば、炭素）であり得、又は異なり得る。
読み出し及び書き込み等の動作は、アクセス線１１０及びビット線１１５を通電又は選択することによってメモリセル１０５上で実施され得る。幾つかの実施形態では、アクセス線１１０はワード線１１０としても知られ得、ビット線１１５はデジット線１１５としても知られ得る。ワード線及びビット線、又はそれらの類似物への言及は、理解又は動作を失うことなく交換可能である。ワード線１１０又はデジット線１１５を通電又は選択することは、個別の線に電圧を印加することを含み得る。ワード線１１０及びデジット線１１５は、金属（例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ））、金属合金、炭素、導電的にドープされた半導体等の導電性材料、若しくはその他の導電性材料、合金、又は化合物等で作られてもよい。
幾つかのアーキテクチャでは、メモリセル１０５の論理蓄積デバイス（例えば、コンデンサ、抵抗器）は、選択コンポーネントによってデジット線１１５から電気的に絶縁され得る。ワード線１１０は、選択コンポーネントに接続され得、選択コンポーネントを制御し得る。例えば、選択コンポーネントはトランジスタであり得、ワード線１１０は、該トランジスタのゲートに接続され得る。ワード線１１０を通電することは、メモリセル１０５の論理蓄積デバイスとその対応するデジット線１１５との間の電気的接続又は閉回路をもたらす。デジット線１１５は、メモリセル１０５の読み出し又は書き込みの何れかのためにその後アクセスされ得る。メモリセル１０５を選択すると、もたらされる信号は、蓄積された論理状態を判定するために使用され得る。幾つかの場合、第１の論理状態は、電流なし又は無視できる程小さな電流に対応し得、一方、第２の論理状態は、有限の量の電流に対応し得る。幾つかの場合、メモリセル１０５は、３ＤＸＰメモリセル又は自己選択メモリ（ＳＳＭ）セルを含み得、両者は、２つの端子を有し、別個の選択コンポーネントを利用しなくてもよい。そのようなものだとして、３ＤＸＰメモリセル又はＳＳＭセルの一方の端子は、ワード線１１０に電気的に接続され得、３ＤＸＰメモリセル又はＳＳＭセルの他方の端子は、デジット線１１５に電気的に接続され得る。
メモリセル１０５へのアクセスは、行デコーダ１２０及び列デコーダ１３０を通じて制御され得る。例えば、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し得、受信した行アドレスに基づいて適切なワード線１１０を通電し得る。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し得、適切なデジット線１１５を通電し得る。例えば、３Ｄメモリアレイ１０２は、ＷＬ＿Ｂ１（又はＷＬ＿Ｔ１）～ＷＬ＿ＢＭ（又はＷＬ＿ＴＭ）とラベルが付された複数のワード線１１０と、ＤＬ＿１～ＤＬ＿Ｎとラベルが付された複数のデジット線１１５とを含み得、Ｍ及びＮはアレイのサイズに依存する。それ故、ワード線１１０及びデジット線１１５、例えば、ＷＬ＿Ｂ２及びＤＬ＿３を通電することによって、それらの交点におけるメモリセル１０５がアクセスされ得る。
アクセスすると、メモリセル１０５は、メモリセル１０５の蓄積状態を判定するために、センスコンポーネント１２５によって読み出され得、又はセンシングされ得る。例えば、（対応するワード線１１０及びデジット線１１５を使用して）メモリセル１０５に電圧が印加され得、もたらされる電流の存在は、印加された電圧とメモリセル１０５の閾値電圧とに依存し得る。幾つかの場合、１つよりも多くの電圧が印加され得る。また、印加された電圧が電流の流れをもたらさない場合、センスコンポーネント１２５によって電流が検出されるまでその他の電圧が印加され得る。電流の流れをもたらした電圧を評価することによって、メモリセル１０５の蓄積された論理状態が判定され得る。幾つかの場合、電流の流れが検出される（例えば、メモリセル１０５がオンになる、オンに切り替わる、電流を伝導する、又は活性化される）まで、電圧は、大きさがランプアップされ得る。他の場合、電流が検出されるまで、所定の電圧が順次印加され得る。同様に、メモリセル１０５に電流が印加され得、電流を創出するための電圧の大きさは、メモリセル１０５の電気抵抗又は閾値電圧に依存し得る。
センスコンポーネント１２５は、ラッチと称され得る、信号の差を検出及び／又は増幅するために様々なトランジスタ又はアンプを含み得る。メモリセル１０５の検出された論理状態は、入力／出力（Ｉ／Ｏ）１３５として、列デコーダ１３０を通じてその後出力され得る。幾つかの場合、センスコンポーネント１２５は、列デコーダ１３０又は行デコーダ１２０の一部であり得る。又は、センスコンポーネント１２５は、列デコーダ１３０又は行デコーダ１２０に接続され得、又は列デコーダ１３０又は行デコーダ１２０と電子通信し得る。図１は、（破線のボックス内の）センスコンポーネント１２５－ａを配置する代替的な選択肢をも示す。センスコンポーネント１２５は、何れの機能も失うことなく、列デコーダ１３０又は行デコーダ１２０の何れかと関連付けられ得ると当業者は分かるであろう。
メモリセル１０５は、関連するワード線１１０及びデジット線１１５を同様に通電することによってセットされ得、又は書き込まれ得、少なくとも１つの論理値がメモリセル１０５内に蓄積され得る。列デコーダ１３０又は行デコーダ１２０は、１つ以上のメモリセル１０５に書き込まれるデータ、例えば、Ｉ／Ｏ１３５を受け取り得る。
幾つかのメモリアーキテクチャでは、メモリセル１０５へのアクセスは、蓄積された論理状態を劣化又は破壊し得、元の論理状態をメモリセル１０５に戻すために、再書き込み又はリフレッシュ動作が実施され得る。ＤＲＡＭでは、例えば、コンデンサは、センシング動作の間に部分的に又は完全に放電され得、蓄積された論理状態を破損する。そのため、該論理状態は、センシング動作後に再書き込みされ得る。また、単一のワード線１１０を通電することは、行中の全てのメモリセル１０５の放電をもたらし得、それ故、行中の幾つかの又は全てのメモリセル１０５は再書き込み手順を受け得る。ＳＳＭ、ＰＣＭ（例えば、３ＤＸＰメモリ）、ＦｅＲＡＭ、又は３Ｄ Ｎｏｔ－ＡＮＤ（ＮＡＮＤ）メモリ等の不揮発性メモリでは、メモリセル１０５へのアクセスは、論理状態を破壊しなくてもよく、それ故、メモリセル１０５は、アクセス後に再書き込みを受けなくてもよい。
メモリコントローラ１４０は、様々なコンポーネント、例えば、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５を通じて、メモリセル１０５の動作（例えば、読み出し、書き込み、再書き込み、リフレッシュ、放電）を制御し得る。幾つかの場合、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５の内の１つ以上は、メモリコントローラ１４０と共同設置され得る。メモリコントローラ１４０は、所与のワード線１１０及びデジット線１１５を通電するために、行及び列のアドレス信号を生成し得る。メモリコントローラ１４０はまた、メモリデバイス１００の動作の間に使用される様々な電圧又は電流を生成及び制御し得る。
メモリコントローラ１４０は、Ｉ／Ｏ１３５を通じてユーザデータを受信し得る。幾つかの実施形態では、メモリコントローラ１４０は、ユーザデータをメモリセル１０５内に蓄積する前に、条件を満たすようにユーザデータを符号化する。該条件は、所与の論理状態（例えば、１の論理状態）を提示する所定の数のビットを、符号化されたユーザデータが有する場合に満たされ得る。例として、符号化されたユーザデータは、０の論理状態を提示するためのその他の５０％のメモリセルと共に、１の論理状態を提示するための、符号化されたユーザデータを蓄積する５０％のメモリセルを有するように構成され得る。これは、符号化されたデータビットの半分が１の論理状態を有し、他の半分が０の論理状態を有する均衡符号化プロセスと称され得る。幾つかの例では、カウントデータは、所与の論理状態（例えば、１の論理状態又は０の論理状態）を有する符号化されたユーザデータのビットの数として定義され得、カウントデータの値は、メモリコントローラ１４０によって（例えば、レジスタ内に）符号化及び蓄積され得る。符号化プロセスの間、メモリコントローラ１４０は、所与の論理状態を提示するための所定の数のメモリセルを確立するために、ある一定数のビット（例えば、パリティビット）をユーザデータに付加し得る。パリティビットを付加した結果として、符号化されたユーザデータは、ユーザデータよりも多くのビットを有し得る。幾つかの実施形態では、１の論理状態を提示するメモリセルのパーセンテージ値（例えば、４０％、５０％、６０％、７５％）が符号化プロセスの間に用いられ得、上述のように、所与の論理状態（例えば、１の論理状態又は０の論理状態）を有する符号化されたユーザデータのビットの数を表す符号化されたカウントデータがメモリコントローラ１４０によって（例えば、レジスタ内に）蓄積され得る。更に、コードワード（例えば、随意のパリティビットを有する符号化されたユーザデータ）の全てが該コードワードの長さに関係なく所与の論理状態の同じ数のビットを有し得る定重み符号が用いられ得る。こうした実例では、所与の論理状態を有するビットの全体のパーセンテージは、コードワード長に依存して変わり得るが、所与の論理状態を有する符号化されたユーザデータのビットの数は、定重み符号スキームを用いて全てのコードワードに渡って同じである。
メモリコントローラ１４０は、所与の論理状態を提示する所定の数のビットを有する符号化されたユーザデータを含むメモリセル１０５のグループを活性化するために、メモリアレイ１０２に読み出し電圧を印加し得る。読み出し電圧は、一定の増加率、又は単調に増加する階段形状を有し得る。印加された読み出し電圧は、メモリセル１０５に渡って印加された読み出し電圧がそれらの閾値電圧を超えた場合に、読み出し電圧を印加した結果として、符号化されたユーザデータを含むメモリセル１０５のサブセットを活性化し得る。メモリコントローラ１４０は、活性化されたメモリセル１０５の数を追跡し得、該数を、レジスタ内に蓄積された所定の数と比較し得る。活性化されたメモリセルの数が所定の数に一致した場合、メモリコントローラ１４０は、符号化されたユーザデータを含むメモリセルのグループの内、所与の論理状態を提示する全てのメモリセルが解明されたと判定し得、読み出し電圧を印加することを停止し得る。続いて、メモリコントローラ１４０は、活性化された全てのメモリセルが所与の論理状態を有すると判定し得る。
一般的に、本明細書で論じる印加される電圧又は電流の振幅、形状、極性、及び／又は継続期間は、調整又は変更され得、メモリデバイス１００の動作において論じられる様々な動作に対して異なり得る。更に、メモリアレイ１０２内の１つの、複数の、又は全てのメモリセル１０５は同時にアクセスされ得、例えば、メモリアレイ１０２の複数の又は全てのセルは、全てのメモリセル１０５又はメモリセル１０５のグループが単一の論理状態にセットされるリセット動作の間に同時にアクセスされ得る。
図２は、本開示の実施形態に従った自動参照のメモリセル読み出し技術をサポートするメモリアレイ２０２の一例を説明する。メモリアレイ２０２は、図１を参照しながら説明したメモリアレイ１０２の一部分の一例であり得る。図２に描写したように、メモリアレイ２０２は、メモリセル１０５－ａを構築するための複数の材料を含む。各メモリセル１０５－ａは、メモリセルスタック（例えば、メモリセルスタック１４５）を創出するように、垂直方向に（例えば、基板に直角に）積み重ねられる。メモリセル１０５－ａは、図１を参照しながら説明したメモリセル１０５の一例であり得る。メモリアレイ２０２は３Ｄメモリアレイと称され得る。メモリアレイ２０２のアーキテクチャは、クロスポイントアーキテクチャと称され得る。図２に含まれる幾つかの素子が数表示を用いてラベルが付されているが、描写された機構の視認性及び明確性を増加させるために、その他の対応する素子はラベルが付されていないが、それらは、同じであり、又は同様であると理解されるであろう。
メモリアレイ２０２はまた、図１を参照しながら説明したワード線１１０及びビット線１１５の例示であり得るワード線１１０－ａ及びビット線１１５－ａを含む。図２に描写したワード線１１０－ａとビット線１１５－ａとの間の材料の説明は、図１のメモリアレイ１０５の下方部分を表し得る。メモリアレイ２０２は、電極２０５、論理蓄積素子２１０、選択デバイス素子２２０、及び基板２２５を含む。幾つかの例では、カルコゲナイド合金を含む単一のコンポーネント（図示せず。選択デバイス素子２２０、論理蓄積素子２１０、及び電極２０５－ｂに置き換えられる）は、論理蓄積素子及び選択デバイスの両方としての機能を果たし得る。電極２０５－ａはビット線１１５－ａと電子通信し得、電極２０５－ｃはワード線１１０－ａと電子通信し得る。
空白として描写された絶縁材料は、電気的及び熱的の両面において絶縁し得る。上で説明したように、ＰＣＭ技術では、メモリセル１０５－ａ内の論理蓄積素子２１０の電気抵抗を変更することによって様々な論理状態が蓄積され得、それは、順次、メモリセル１０５－ａの閾値電圧の変化を提示する。幾つかの場合、様々な論理状態を蓄積することは、メモリセル１０５－ａに電流を流すこと、メモリセル１０５－ａ内の論理蓄積素子２１０を加熱すること、又はメモリセル１０５－ａ内の論理蓄積素子２１０の材料を（例えば、全体的に又は部分的に）融解することを含む。閾値電圧の変調等、その他の蓄積メカニズムがカルコゲナイドベースのメモリに利用され得る。
幾つかの場合、メモリアレイ２０２は、メモリセルスタックのアレイを含み得、各メモリセルスタックは、複数のメモリセル１０５－ａを含み得る。メモリアレイ２０２は、ワード線１１０－ａ等の導電材料のスタックを形成することによって作られ得、各導電材料は、それらの間の電気的絶縁材料によって、隣接する導電材料から分離される。電気的絶縁材料は、酸化ケイ素、窒化ケイ素等の酸化若しくは窒化材料、又はその他の電気的絶縁材料を含み得る。これらの材料は、シリコンウェハ又は任意のその他の半導体若しくは酸化基板等の基板２２５の上方に形成され得る。続いて、各メモリセル１０５－ａがワード線１１０－ａ及びビット線１１５－ａと結合され得るように、ワード線１１０－ａとビット線１１５－ａとの間に材料を形成するために様々なプロセスステップが利用され得る。
選択デバイス素子２２０は、電極２０５－ｂを通じて論理蓄積素子２１０と接続され得る。幾つかの例では、選択デバイス素子２２０と論理蓄積素子２１０との位置付けは反転されてもよい。選択デバイス素子２２０、電極２０５－ｂ、及び論理蓄積素子２１０を含む合成スタックは、電極２０５－ｃを通じてワード線１１０－ａに、及び電極２０５－ａを通じてビット線１１５－ｂに接続され得る。選択デバイス素子２２０は、特定のメモリセル１０５－ａを選択することを助長し得、又は選択されたメモリセル１０５－ａに隣接する非選択のメモリセル１０５－ａに迷走電流が流れることを防止するのを助け得る。選択デバイス素子２２０は、ダイオード等の２端子選択デバイスの種類の中でもとりわけ、金属－絶縁体－金属（ＭＩＭ）接合、オボニックスレッショルドスイッチ（ＯＴＳ）、又は金属－半導体－金属（ＭＳＭ）スイッチ等の電気的に非線形のコンポーネント（例えば、非オーミックコンポーネント）を含み得る。幾つかの場合、選択デバイス素子はカルコゲナイド合金を含む。選択デバイスは、幾つかの例では、セレン（Ｓｅ）、ヒ素（Ａｓ）、シリコン（Ｓｉ）、及びゲルマニウム（Ｇｅ）の合金を含む。
上で論じたように、図２のメモリセル１０５－ａは、可変抵抗を有する材料を含み得る。可変抵抗材料は、例えば、金属酸化物及びカルコゲナイド等を含む様々な材料システムを指し得る。カルコゲナイド材料は、硫黄（Ｓ）、テルル（Ｔｅ）、又はセレン（Ｓｅ）の元素の内の少なくとも１つを含む材料又は合金である。多くのカルコゲナイド合金が可能であり得、例えば、ゲルマニウム－アンチモン－テルル合金（Ｇｅ－Ｓｂ－Ｔｅ）はカルコゲナイド材料である。ここに明確には列挙されていないその他のカルコゲナイド合金も用いられ得る。
低抵抗状態をセットするために、メモリセル１０５－ａは、該メモリセル１０５－ａに電流を流すことによって加熱され得る。有限の抵抗を有する材料に流れる電流によって生じる加熱は、ジュール又はオーミック加熱と称され得る。ジュール加熱は、電極又は相変化材料の電気抵抗に関連し得る。相変化材料を高温（但し、その融解温度未満）まで加熱することは、相変化材料の結晶化と低抵抗状態の形成とをもたらし得る。幾つかの場合、メモリセル１０５－ａは、ジュール加熱以外の手段によって、例えば、レーザを使用することによって加熱され得る。高抵抗状態をセットするために、相変化材料は、例えば、ジュール加熱によって、その融解温度の上方に加熱され得る。融解した材料のアモルファス構造は、相変化材料を素早く冷やすために、印加された電流を除去することによって、急冷され得、又は固定され得る。
幾つかの場合、メモリセル１０５－ａは、複数のサイクル動作（例えば、一連の読み出し又は書き込み動作）の後に異なる電気的特徴を提示し得る。例えば、豊富な数の読み出し又は書き込み動作を通じてサイクリングされているメモリセル１０５－ａと比較して、メモリセル１０５－ａが比較的新しい場合（例えば、僅かな数の読み出し又は書き込み動作を伴うＰＣＭセル）には、１の論理状態に対応するメモリセル１０５－ａ（例えば、ＰＣＭセル）の閾値電圧は、１の論理状態を蓄積するために同一のプログラミングパルス（例えば、ＳＥＴプログラミングパルス）を受信した後に異なり得る。また、幾つかの場合、メモリセル１０５－ａ内のカルコゲナイド材料（例えば、論理蓄積素子２１０）は、書き込み動作の間のカルコゲナイド材料のプログラミング（例えば、結晶化又は急冷）後に、抵抗の（ドリフトとも称され得る）変化を経験し得る。抵抗のこうした変化は、メモリセル１０５－ａの閾値電圧の変化をもたらし得、例えば、ある一定期間が経過した後に、メモリセル１０５－ａ（例えば、ＰＣＭセル）からの情報の正確な読み出しを阻害し得る。幾つかの実施形態では、変化の量は周辺温度の関数であり得る。
自動参照の読み出し技術は、上で説明した異なる電気的特徴をメモリセル１０５－ａ（例えば、ＰＣＭセル）が提示する場合に、ロバスト性のある読み出し技術を提供し得る。幾つかの実施形態では、メモリセル１０５－ａは、修正されたユーザデータ（又は幾つかの場合には、元のユーザデータ）と、それに付加され得る複数のパリティビットとを含む符号化されたユーザデータを蓄積するようにメモリセル１０５－ａは構成され得る。幾つかの場合、メモリセル１０５－ａ内に蓄積される符号化されたユーザデータは、１の論理状態を有する所定の数のビットを含むように修正されている。１の論理状態を有するビットの数は、用いられる符号化スキームに依存して異なり得る。幾つかの場合、１の論理状態を有するビットの数は、符号化されたユーザデータを含むビットの５０％（又はその他のパーセンテージ）であり得る。幾つかの実施形態では、メモリセル１０５－ａの付加的セットがカウント情報を蓄積するように構成される一方で、メモリセル１０５－ａは、ユーザデータを蓄積するように構成され得る。カウント情報は、１の論理状態を有するユーザデータ内のビットの数を表し得る。幾つかの場合、カウント情報は、ユーザデータが読み出される前に、１の論理状態を有するユーザデータ内のビットの数を抽出するのに先立って読み出され得る。付加的に又は代替的に、カウント情報は、ユーザデータが読み出されている間に判定され得る。自動参照の読み出し技術は、１の論理状態を有する正確な数のメモリセル１０５－ａを提供する符号化技術を利用し、それは、順次、上で説明したメモリセルの異なる電気的特徴に関わらず、自動参照の読み出し技術がユーザデータを正確に読み出すことを可能にし得る。
図３Ａは、本開示の実施形態に従った自動参照のメモリセル読み出し技術をサポートするユーザデータパターン図３０１の一例を説明する。ユーザデータパターン図３０１は、ユーザデータ３１０－ａと符号化されたユーザデータ３１５－ａとを含む。符号化プロセス３２０－ａは、ユーザデータ３１０－ａを符号化されたユーザデータ３１５－ａに変換し得る。符号化されたユーザデータ３１５－ａは、図１及び図２を参照しながら説明したメモリセル１０５の例示であり得るメモリセルのセット内に蓄積され得る。符号化されたユーザデータ３１５－ａの各ボックスは、１の論理状態又は０の論理状態を提示し得るメモリセル（例えば、メモリセル１０５又は１０５－ａ）に対応し得る。符号化プロセス３２０－ａの間、所与の論理状態（例えば、１の論理状態）を有する符号化されたユーザデータ３１５－ａの所定の数のビットを確立するために、ユーザデータ３１０－ａに複数のパリティビットが付加され得る。結果として、符号化されたユーザデータ３１５－ａのビットの数は、ユーザデータ３１０－ａのビットの数よりも大きくてもよい（例えば、パリティビットが付加される場合、ｎはｍよりも大きい）。復号プロセス３２５は、符号化されたユーザデータ３１５－ａが正確に読み出された後に、符号化されたユーザデータ３１５－ａをユーザデータ３１０－ａに元に変換し得る。
幾つかの実施形態では、ユーザデータ毎に、符号化された対応するユーザデータは、１の論理状態と０の論理状態とを提示する同じ数のメモリセルを有し得る（それは、均衡符号化スキームと称され得る）。そのようなものだとして、符号化されたユーザデータは、５０％のウェイトを有すると称され得る。幾つかの実施形態では、ユーザデータ毎に、符号化された対応するユーザデータは、５０％以外であり得る一定のウェイトを生み出す、所与の論理状態（例えば、１の論理状態）を提示する所定の数のメモリセルを有し得る（それは、定重み符号化スキームと称され得る）。上で説明したように、符号化プロセス３２０－ａの成果は、符号化されたユーザデータ３１５－ａ内で所与の論理状態（例えば、１の論理状態）を提示する所定の数のメモリセルが確立されることであり得る。自動参照の読み出し技術は、図４Ａを参照しながら以下で説明するように、符号化されたユーザデータ３１５－ａを正確に読み出すために、符号化プロセス３２０－ａ（例えば、均衡符号化スキーム、定重み符号化スキーム）に対してメモリセルのこうした所定の数が存在するという事実を利用し得る。
図３Ｂは、本開示の実施形態に従った自動参照のメモリセル読み出し技術をサポートするユーザデータパターン図３０２の一例を説明する。ユーザデータパターン図３０２は、ユーザデータ３１０－ｂと符号化されたユーザデータ３１５－ｂとを含む。符号化プロセス３２０－ｂは、ユーザデータ３１０－ｂを符号化されたユーザデータ３１５－ｂに符号化し得る。符号化されたユーザデータは、カウントデータ３３０に加えてユーザデータ３１０－ｂを含み得る。カウントデータ３３０のメモリセルの数は、ユーザデータ３１０－ｂの長さによって判定され得る。幾つかの場合、カウントデータ３３０は、ユーザデータが２ｋビット長である場合にｋ個のメモリセルを含む。他の場合、カウントデータ３３０は、ユーザデータが２ｋビット長である場合に２×ｋ個のメモリセルを含み得る。カウントデータ３３０は、ユーザデータ３１０－ｂを蓄積するメモリセル（例えば、メモリセル１０５）の第２のセットと共通のアクセス線（例えば、ワード線１１０）を共有するメモリセル（例えば、メモリセル１０５）の第１のセット内に蓄積され得る。幾つかの場合、カウントデータ３３０は、ユーザデータ３１０－ｂを蓄積するメモリセル（例えば、メモリセル１０５）の第２のセットと共通のアクセス線（例えば、ワード線１１０）を共有しないメモリセル（例えば、メモリセル１０５）の第１のセット内に蓄積され得る。
幾つかの実施形態では、符号化プロセス３２０－ｂの間に、ユーザデータ３１０－ｂの所与の論理状態（例えば、１の論理状態）を有するビットの総数が識別され得、該総数は、（例えば、二進数として）カウントデータ３３０内に蓄積され得る。例として、ユーザデータ３１０－ｂが１６ビット長（例えば、２４ビット長）であり、１の論理状態を有する、１６ビットの内の９ビットを有する場合、カウントデータ３３０は、４ビット長であり、二進数１００１に対応する。他の実施形態では、符号化プロセス３２０－ｂの間に、ユーザデータ３１０－ｂの所与の論理状態（例えば、１の論理状態）を提示するビットの総数が識別され得、該総数は、二進数（例えば、１００１）の各デジットをデジットの対に（例えば、１のバイナリデジットを１０に、及び０のバイナリデジットを０１に）変換することによってカウントデータ３３０内に符号化され得る。上で説明したのと同じ例を使用して、ユーザデータ３１０－ｂが１６ビット長（例えば、２４ビット長）であり、１の論理状態を有する９ビット（例えば、１００１の二進数）を有する場合、カウントデータ３３０は、８ビット長であり得、１００１０１１０に対応し得る。こうした符号化は、カウント３２０－ｂが５０％の均衡したウェイトを有することを提供する。上で説明したように、符号化プロセス３２０－ｂの成果は、ユーザデータ３１０－ｂ内に所与の論理状態（例えば、１の論理状態）を有する既知の数のメモリセルが確立され、カウントデータ３３０内に蓄積されることであり得る。自動参照の読み出し技術は、図４Ｂを参照しながら以下で説明するように、ユーザデータ３１０－ｂを正確に読み出すために、ユーザデータ３１０－ｂ毎に入手可能なこうした数を利用し得る。
図４Ａは、本開示の実施形態に従った自動参照のメモリセル読み出し技術をサポートする例示的な略図４０１を説明する。略図４０１は、符号化されたユーザデータ（例えば、図３Ａを参照しながら説明した符号化されたユーザデータ３１５－ａ）を蓄積するメモリセル（例えば、図１及び図２を参照しながら説明したメモリセル１０５）に印加される読み出し電圧４０５（例えば、ＶＲＥＡＤ）を説明する。符号化されたユーザデータは、所与の論理状態（例えば、１の論理状態）を提示するための所定の数のメモリセルを有するように構成され得る。読み出し電圧は、ビット線（例えば、図１及び図２を参照しながら説明したビット線１１５）及びワード線（例えば、図１及び図２を参照しながら説明したワード線１１０）を通じてメモリセルに印加され得る。幾つかの実施形態では、読み出し電圧４０５は、図４Ａに描写したように一定のランプ率を有する。幾つかの実施形態では、読み出し電圧４０５は、単調に増加する階段形状を有する。略図４０１は、読み出し電圧４０５に応答してメモリセルのサブセットが活性化することを説明する。図４Ａ内の上向きの各矢印は、１つのメモリセル切り替えイベント（例えば、メモリセルが活性化すること、オンになること、オンに切り替わること）を表す。
略図４０１は、符号化されたユーザデータ（例えば、符号化されたユーザデータ３１５－ａ）が、例えば、１の論理状態を提示する所定の数Ｎ個のビットを用いて構成されることをも説明する。自動参照の読み出し技術は、メモリデバイス内のカウンタ（動的カウンタとも称され得る）を初期化し得る。自動参照の読み出し技術は、メモリデバイス内に所定の数Ｎをも蓄積し得る。時間Ｔ０において、符号化されたユーザデータを蓄積するメモリセルに読み出し電圧４０５が印加され得る。読み出し電圧４０５の初期値は、時間Ｔ０においてメモリセルが何ら活性化しないように、メモリセルの最も低い閾値電圧よりも小さくてもよい。幾つかの場合、読み出し電圧４０５の初期値は、時間Ｔ０において複数のメモリセルが活性化するように、メモリセルの最も低い閾値電圧よりも大きくてもよい（図示せず）。時間Ｔ１において、第１のメモリセルに印加された読み出し電圧４０５が第１のメモリセルと関連付けられた閾値を超えた場合、第１のメモリセルが活性化し得る。自動参照の読み出し技術は、第１のメモリセルが活性化されていることを記録するためにカウンタを１に更新し得る。続いて、自動参照の読み出し技術は、カウンタにおいて蓄積された数を所定の数Ｎと比較し得る。カウンタ内の数が所定の数Ｎよりも小さい場合、メモリセルへの読み出し電圧４０５の印加は継続する。自動参照の読み出し技術は、読み出し電圧４０５の増加を継続すると共に、活性化されるメモリセル（例えば、Ｔ２及びＴ３等で活性化されるメモリセル）の付加的数を追跡し得、カウンタを更新し得る。
時間ＴＮにおいて、Ｎ番目のメモリセルに印加された読み出し電圧４０５がＮ番目のメモリセルと関連付けられた閾値電圧を超えると、Ｎ番目のメモリセルが活性化し得る。自動参照の読み出し技術は、Ｎ番目のメモリセルの活性化に基づいてカウンタをＮに更新し、カウンタ内に蓄積された数を所定の数Ｎと比較する。自動参照の読み出し技術は、カウンタ内に蓄積された数が所定の数Ｎに一致すると判定し得、読み出し電圧４０５を印加することを停止し得る。続いて、自動参照の読み出し技術は、活性化されたメモリセル（例えば、時間Ｔ１～ＴＮにおける切り替えイベントに対応するメモリセル）が１の論理状態に対応すると判定し得る。また、自動参照の読み出し技術は、残りのメモリセル（例えば、Ｎ番目の切り替えイベントまでに非活性のままのメモリセル）が０の論理状態（例えば、活性化されたメモリセルの閾値電圧よりも高い閾値電圧と関連付けられたメモリセル）に対応すると判定し得る。符号化されたユーザデータ（例えば、符号化されたユーザデータ３１５－ａ）を自動参照の読み出し技術を使用して読み出した後、復号プロセス（例えば、復号プロセス３２５）を使用してユーザデータ（例えば、ユーザデータ３１０－ａ）が復号され得る。他の実施形態では、読み出し電圧４０５を印加することを停止した後、ユーザデータ（例えば、図３Ｂを参照しながら説明した符号化されたユーザデータ３１０－ｂ）が出力される。
幾つかの実施形態では、自動参照の読み出し技術は、符号化されたユーザデータの特定のウェイトを表す単一の確率密度関数が使用され得る順序統計量の特性に基づいた平均値推定スキームを利用し得る。例として、１の論理状態を有する６４ビットの閾値電圧分布の推定中央値としてｊ番目引の切り替えイベントを判定するために、５０％のウェイト（例えば、均衡符号化スキームの下で、１２８ビットの符号化されたユーザデータの内の６４ビットが１の論理状態を有すること）を表す単一の確率密度関数が使用され得る。ｊ番目位の切り替えイベントの判定は、不確実性Ｕｊと関連付けられ得、それは、Ｕｊ＝２×３．５４σ６４とヒューリスティックに表現され得、σ６４は、６４ビットが１の論理状態を有する（例えば、均衡符号化スキームの下で５０％のウェイトである）既知の場合に対する所与のｊ値と関連付けられた確立分布関数の標準偏差を表し、標準偏差が所定の許容可能な誤り率と関連付けられる観点から閾値電圧分布の半値幅が推定される。更に、自動参照の読み出し技術は、１の論理状態を提示する付加的なメモリセルを正確に検出するために、ｊ番目の切り替えイベントの後に読み出し電圧４０５を維持するための継続期間を判定し得る。幾つかの場合、（例えば、幾らかのマージンを提供するために）適切な読み出し電圧に到達していると判定した後に継続時間の間、読み出し電圧４０５の印加が継続し得る。
図４Ｂは、本開示の実施形態に従った自動参照のメモリセル読み出し技術をサポートする例示的な略図４０２を説明する。略図４０２は、ユーザデータ４１０、第１のカウントデータ４２０－ａ、及び第２のカウントデータ４２０－ｂを説明する。ユーザデータ４１０は、図３Ｂを参照しながら説明したユーザデータ３１０の一例であり得る。第１のカウントデータ４２０－ａ及び第２のカウントデータ４２０－ｂは、図３Ｂを参照しながら説明したカウントデータ３３０の例であり得る。カウントデータ（例えば、４２０－ａ又は４２０－ｂ）は、ユーザデータ４１０を蓄積するメモリセル（例えば、メモリセル１０５）の第２のセットと共通のアクセス線（例えば、ワード線１１０）を共有するメモリセル（例えば、メモリセル１０５）の第１のセット内に蓄積され得る。幾つかの場合、カウントデータ（例えば、４２０－ａ又は４２０－ｂ）は、ユーザデータ４１０を蓄積するメモリセルの第２のセットと共通のアクセス線（例えば、ワード線１１０）を共有しないメモリセルの第１のセット内に蓄積される。また、略図４０２は、カウントデータ４２０－ｂを蓄積するメモリセルに印加される第１の読み出し電圧４０５－ａと、ユーザデータ４１０を蓄積するメモリセルに印加される第２の読み出し電圧４０５－ｂとを説明する。第１の読み出し電圧４０５－ａ及び第２の読み出し電圧４０５－ｂは、図４Ａを参照しながら説明した読み出し電圧４０５の例であり得る。略図４０２は、読み出し電圧４０５に応答してメモリセルのサブセットが活性化することを説明する。図４Ｂの上向きの各矢印は、１つのメモリセル切り替えイベント（例えば、メモリセルが活性化すること、オンになること、オンに切り替わること）を表す。
符号化段階の間、自動参照の読み出し技術は、所与の論理状態（例えば、１の論理状態）を有するビットの総数を識別することと、カウントデータ４２０に対応するメモリセル内に該総数を蓄積することとのために、符号化プロセス（例えば、図３Ｂを参照しながら説明した符号化プロセス３２０－ｂ）を用い得る。ユーザデータ４１０とカウントデータ４２０との組み合わせは、符号化されたユーザデータ４２５を表し得る。ユーザデータ４２５は、図４を参照しながら説明した符号化されたユーザデータ３１５－ｂの一例であり得る。
幾つかの実施形態では、１の論理状態を有するユーザデータ４１０のビットの総数は、二進数としてカウントデータ４２０－ａ内に蓄積され得る。例として、ユーザデータ４１０が１６ビット長（例えば、２４ビット長）であり、１の論理状態を有する、１６ビットの内の９ビットを有する場合、カウントデータ４２０－ａは、４ビット長であり、二進数１００１に対応する。読み出し動作の間、自動参照の読み出し技術は、ユーザデータ４１０を蓄積するメモリセルに読み出し電圧４０５－ａを印加する前に、カウントデータ４２０－ａから該総数（例えば、１００１又は９）を読み出し得る。自動参照の読み出し技術は、メモリデバイスのＤＲＡＭセル又はレジスタ内に該総数を蓄積し得、メモリデバイス内のカウンタ（動的カウンタとも称され得る）を初期化し得る。自動参照の読み出し技術は、図４Ａを参照しながら説明したのと同様のステップをその後使用し得る。
時間Ｔ１において、自動参照の読み出しは、ユーザデータ４１０を蓄積するメモリセルに読み出し電圧４０５－ｂを印加し得る。自動参照の読み出し技術は、ユーザデータ４０１を蓄積するメモリセルのサブセットが活性化すると共に、カウンタ（例えば、動的カウンタ）を更新し得る。自動参照の読み出し技術は、カウンタ（例えば、動的カウンタ）内の数をＤＲＡＭセル又はレジスタ内の数（例えば、９）と比較し、読み出し電圧４０５－ｂの印加を継続するか否かを判定する。時間Ｔｆにおいて、９番目のメモリセルが活性化し、自動参照の読み出し技術は、カウンタ内の数を９に更新し得、カウンタ内の数がＤＲＡＭセル又はレジスタ内に蓄積された総数に一致すると判定し得、読み出し電圧４０５－ｂを印加することを停止し得る。続いて、自動参照の読み出し技術は、活性化されたメモリセル（例えば、時間Ｔｆまでに活性化されたメモリセル）が１の論理状態に対応することと、残りのメモリセル（例えば、時間Ｔｆまでに非活性のままのメモリセル）が０の論理状態（例えば、活性化されたメモリセルの閾値電圧よりも高い閾値電圧と関連付けられたメモリセル）に対応することとを判定し得る。
幾つかの実施形態では、ユーザデータ４１０の所与の論理状態（例えば、１の論理状態）を提示するビットの総数が識別され得、該総数は、二進数（例えば、１００１）の各デジットをデジットの対に（例えば、１のバイナリデジットを１０に、及び０のバイナリデジットを０１に）変換することによって、カウントデータ４２０－ｂ内に符号化され得る。デジット４２２－ａの各対は、１又は０の単一のバイナリデジットを表し得る。例として、デジット４２２－a又は４２２－ｄの対は、１のバイナリデジットを表し得る。デジット４２２－ｂ又は４２２－ｃの対は、０のバイナリデジットを表し得る。上で説明したのと同じ例を使用して、ユーザデータ４１０が１６ビット長（例えば、２４ビット長）であり、１の論理状態を提示する９ビット（例えば、１００１の二進数）を有する場合、カウントデータ４２０－ｂは、８ビット長であり得、１００１０１１０に対応し得る。こうした符号化は、カウントデータ４２０－ｂが５０％の均衡したウェイトを有することを提供する。言い換えれば、ユーザデータ４１０の長さが判定される場合、カウントデータ４２０－ｂの長さが判定され、カウントデータ４２０－ｂの長さの半分は、１の論理状態を有するカウントデータ４２０－ｂのビットの数に対応する。
幾つかの実施形態では、カウントデータ４２０－ｂの長さの半分を表す数（例えば、閾値）がメモリデバイス内に蓄積され得る。該数（例えば、図４Ｂに描写した例では４）は、論理１を提示するカウントデータ４２０－ｂのビットの数に対応し得る。自動参照の読み出し技術は、ユーザデータ４１０を蓄積するメモリセルの内で活性化されたメモリセルの数を追跡するための第１のカウンタと、カウントデータ４２０－ｂを蓄積するメモリセルの内で活性化されたメモリセルの数を追跡するための第２のカウンタとを開始し得る。自動参照の読み出しは、時間Ｔ０において、カウントデータを蓄積するメモリセルに読み出し電圧４０５－ａを印加し得る。自動参照の読み出し技術は、読み出し電圧４０５－ａに応答して活性化されたメモリセルの数を追跡するために、第２のカウンタ内の数を更新し得る。自動参照の読み出し技術は、第２のカウンタ内の数をメモリデバイス内に蓄積された数（例えば、閾値）と比較し得、第２のカウンタ内の数が該数（例えば、閾値）に一致するか否かを判定し得る。第２のカウンタ内の数が該数（例えば、閾値）よりも小さい場合、自動参照の読み出し技術は、カウントデータ４２０－ｂを蓄積するメモリセルに読み出し電圧４０５－ａを印加することを継続し得る。時間Ｔ１において、カウントデータ４２０－ｂを蓄積するメモリセルの内、１の論理状態を提示する最後のメモリセルが活性化し得る。最後のメモリセルは、図４Ｂに描写した例では４番目のメモリセルである。自動参照の読み出し技術は、第２のカウンタを更新し得、第２のカウンタ内の数（例えば、４）が該数（例えば、閾値）に一致すると判定し得る。続いて、自動参照の読み出し技術は、カウントデータ４２０－ｂを蓄積するメモリセルに読み出し電圧４０５－ａを印加することを停止し得、カウントデータ４２０－ｂ内に蓄積された情報を読み出し（例えば、１００１０１１０の内、９を読み出し）得る。幾つかの実施形態では、自動参照の読み出し技術は、ユーザデータ４１０内で１の論理状態を提示するビットの総数が識別されていることを指し示すために、メモリデバイス内のフラグを有効としてセットし得る。
幾つかの実施形態では、自動参照の読み出しは、時間Ｔｉにおいて、ユーザデータを蓄積するメモリセルに読み出し電圧４０５－ｂを印加し得る。自動参照の読み出し技術は、読み出し電圧４０５－ａに応答して活性化されたメモリセルの数を追跡するために、第１のカウンタ内の数を更新し得る。自動参照の読み出し技術は、第１のカウンタ内の数が、フラグにより有効と識別及び指し示された数に一致するか否かを判定するために、第１のカウンタ内の数を、フラグにより識別及び指し示された数と比較し得る。第１のカウンタ内の数が、フラグにより有効と識別及び指し示された数よりも小さい場合、自動参照の読み出し技術は、ユーザデータ４１０を蓄積するメモリセルに読み出し電圧４０５－ｂを印加することを継続し得る。時間Ｔｆにおいて、ユーザデータ４１０を蓄積するメモリセルの内、１の論理状態を提示する最後のメモリセル（例えば、図４Ｂの９番目のメモリセル）が活性化し得る。自動参照の読み出し技術は、第１のカウンタを更新し得、第１のカウンタ内の数（例えば、９）が、有効と識別及び指し示された数に一致すると判定し得る。続いて、自動参照の読み出し技術は、ユーザデータ４１０を蓄積するメモリセルに読み出し電圧４０５－ｂを印加することを停止し得、活性化されたメモリセル（例えば、Ｔｉ～Ｔｆの間の切り替えイベントに対応するメモリセル）が１の論理状態に対応することと、残りのメモリセル（例えば、Ｔｆまでに非活性のままのメモリセル）が０の論理状態（例えば、活性化されたメモリセルの閾値電圧よりも高い閾値電圧と関連付けられたメモリセル）に対応することとを判定し得る。
幾つかの実施形態では、ユーザデータ４１０を蓄積するメモリセルに印加される読み出し電圧４０５－ｂは、カウントデータ４２０－ｂを蓄積するメモリセルに印加される読み出し電圧４０５－ａと比較してオフセット４３０を有し得る。幾つかの実施形態では、読み出し電圧４０５－ａ及び読み出し電圧４０５－ｂは、異なる傾き（例えば、ランプ率）を有し得る。幾つかの実例では、読み出し電圧４０５－ａは、読み出し電圧４０５－ｂよりも大きな傾きを有し得る。幾つかの場合、読み出し電圧４０５－ａ及び読み出し電圧４０５－ｂの両方として単一の読み出しが機能し得る。幾つかの態様では、カウントデータ４２０－ｂは、ユーザデータ４１０を蓄積するメモリセル（例えば、メモリセル１０５）の第２のセットと共通のアクセス線（例えば、ワード線１１０）を共有するメモリセル（例えば、メモリセル１０５）の第１のセット内に蓄積され得、メモリセルの第１のセット及びメモリセルの第２のセットの両方に単一の読み出し電圧が印加され得る。
幾つかの実施形態では、デジット４２２の各対は、トグルインジケータと結合するように構成され得る。図４Ｂに描写した例では、合計で４つのトグルインジケータ（図示せず）がカウントデータ４２０－ｂに結合され得、デジットの対（例えば、４２２－ａ、４２２－ｂ、４２２－ｃ、及び４２２－ｄ）毎に１つのトグルインジケータがある。各トグルインジケータは、読み出し電圧（例えば、読み出し電圧４０５－ａ）に応答して、該対に対応する２つのメモリセルの内の１つが活性化した場合に発動するように構成され得る。各トグルインジケータの出力は、全てのトグルインジケータが発動されている（例えば、デジット４２２の全ての対が、活性化された、２つのメモリセルの内の１つを有する）場合に、メモリデバイス内にフラグをセットするように更に構成され得る。自動参照の読み出し技術は、有効とセットされているフラグに基づいて、カウントデータ４２０－ｂ内に蓄積された情報を読み出し（例えば、１００１０１１０の内、９を読み出し）得る。フラグは、ユーザデータ４１０内の１の論理状態を提示するビットの総数が識別されていることをも指し示す。上で説明したように、自動参照の読み出し技術は、ユーザデータ４１０を蓄積するメモリセルへの読み出し電圧４０５－ｂの印加を正確に判定すること、及び１の論理状態に対応する全てのメモリセルを識別することのために、ユーザデータ４１０内の１の論理状態を提示するビットの総数を利用し得る。
図４Ａ及び図４Ｂに説明したように、カウントデータ４２０及びユーザデータ４１０の両方が同じ読み出し電圧によって同時にアドレス指定される場合、（例えば、カウントデータ４２０－ｂに描写するように）カウントデータ４２０の各ビットを表すためにデジット４２２－ａ、４２２－ｂ、４２２－ｃ、４２２－ｄの対を使用することは、カウントデータ４２０－ａ及び／又は４２０－ｂ内、並びにユーザデータ４１０内の、０の論理状態を有する何れかのメモリセルが、閾値に達する前に、１の論理状態を有するユーザデータ４１０のビットの数の判定を可能にし得る。幾つかの例では、デジット４２２の各対内のメモリセルの内の少なくとも１つは、時間ＴＮ（又は時間Ｔ１）において又はその前に閾値に達し得る。
図５は、本開示の実施形態に従った自動参照のメモリセル読み出し技術をサポートするメモリアレイ５０５のブロック図５００を説明する。メモリアレイ５０５は、電子メモリ装置と称され得、本明細書に説明されるようなメモリデバイス１００のコンポーネントの一例であり得る。
メモリアレイ５０５は、１つ以上のメモリセル５１０、メモリコントローラ５１５、ワード線５２０、参照コンポーネント５３０、センスコンポーネント５３５、デジット線５４０、及びラッチ５４５を含み得る。これらのコンポーネントは、相互に電子通信し得、本明細書で説明される機能の内の１つ以上を実施し得る。幾つかの場合、メモリセル５１０は３ＤＸＰメモリセルを含み得る。幾つかの態様では、メモリコントローラ５１５は、バイアスコンポーネント５５０及びタイミングコンポーネント５５５を含み得る。幾つかの場合、センスコンポーネント５３５は、参照コンポーネント５３０として役立ち得る。その他の場合、参照コンポーネント５３０は随意であり得る。また、図７は、（破線のボックスの）センスコンポーネント５３６、ラッチ５４５、及び参照コンポーネント５３１を配置する代替的な選択肢の概略図を示す。センスコンポーネント及び関連するコンポーネント（すなわち、ラッチ５４５及び参照コンポーネント５３０）は、それらの機能的な目的を失うことなく列デコーダ又は行デコーダの何れかと関連付けられ得ると当業者は分かるであろう。
メモリコントローラ５１５は、図１及び図２を参照しながら説明したワード線１１０、デジット線１１５、及びセンスコンポーネント１２５の例示であり得るワード線５２０、デジット線５４０、及びセンスコンポーネント５３５と電子通信し得る。メモリアレイ５０５のコンポーネントは、相互に電子通信し得、図１～図４を参照しながら説明した機能の態様を実施し得る。幾つかの場合、参照コンポーネント５３０、センスコンポーネント５３５、及びラッチ５４５は、メモリコントローラ５１５のコンポーネントであり得る。
幾つかの実施形態では、デジット線５４０は、センスコンポーネント５３５及びメモリセル５１０と電子通信する。メモリセル５１０は、論理状態（例えば、第１、第２、又は第３の論理状態）で書き換え可能であり得る。ワード線５２０は、メモリコントローラ５１５及びメモリセル５１０と電子通信し得る。センスコンポーネント５３５は、メモリコントローラ５１５、デジット線５４０、ラッチ５４５、及び参照線５６０と電子通信し得る。参照コンポーネント５３０は、メモリコントローラ５１５及び参照線５６０と電子通信し得る。センス制御線５６５は、センスコンポーネント５３５及びメモリコントローラ５１５と電子通信し得る。これらのコンポーネントは、その他のコンポーネント、接続部、又はバスを介して、上に列挙されないコンポーネントに加えて、メモリアレイ５０５の内側及び外側の両方のその他のコンポーネントとも電子通信し得る。
メモリコントローラ５１５は、ワード線５２０又はデジット線５４０を、それらの様々なノードに電圧を印加することによって通電するように構成され得る。例えば、バイアスコンポーネント５５０は、上で説明したようにメモリセル５１０を読み出す又は書き込むために、メモリセル５１０を動作させるための電圧を印加するように構成され得る。幾つかの場合、メモリコントローラ５１５は、本明細書で説明するように、行デコーダ、列デコーダ、又はそれら両方を含み得る。このことは、図１を参照しながら説明したように、メモリコントローラ５１５が１つ以上のメモリセル１０５にアクセスすることを可能にし得る。バイアスコンポーネント５５０はまた、センスコンポーネント５３５に対する参照信号を生成するための電圧を参照コンポーネント５３０に提供し得る。また、バイアスコンポーネント５５０は、センスコンポーネント５３５の動作のための電圧を提供し得る。
幾つかの実施形態では、メモリコントローラ５１５は、その動作をタイミングコンポーネント５５５を使用して実施し得る。例えば、タイミングコンポーネント５５５は、本明細書で論じる、読み出し及び書き込み等のメモリ機能を実施するためのスイッチング及び電圧印加に対するタイミングを含む、様々なワード線選択又はビット線バイアスのタイミングを制御し得る。幾つかの場合、タイミングコンポーネント５５５はバイアスコンポーネント５５０の動作を制御し得る。
参照コンポーネント５３０は、センスコンポーネント５３５に対する参照信号を生成するための様々なコンポーネントを含み得る。参照コンポーネント５３０は、参照信号を生み出すように構成された回路を含み得る。幾つかの場合、参照コンポーネント５３０は、他の３ＤＸＰメモリセルを使用して実装され得る。センスコンポーネント５３５は、（デジット線５４０を通じた）メモリセル５１０からの信号を参照コンポーネント５３０からの参照信号と比較し得る。論理状態を判定すると、センスコンポーネントは、ラッチ５４５内に出力をその後蓄積し得、それは、メモリアレイ５０５が一部である電子デバイスの動作に従って使用され得る。センスコンポーネント５３５は、ラッチ５４５及びメモリセル５１０と電子通信するセンスアンプを含み得る。
メモリコントローラ５１５及び／又はその様々なサブコンポーネントの内の少なくとも幾つかは、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアで実装される場合、メモリコントローラ５１５及び／又はその様々なサブコンポーネントの内の少なくとも幾つかの機能は、本開示で説明する機能を実施するように設計された汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）若しくはその他のプログラム可能な論理デバイス、個別的なゲート若しくはトランジスタロジック、個別的なハードウェアコンポーネント、又はそれらの任意の組み合わせによって実行され得る。
メモリコントローラ５１５及び／又はその様々なサブコンポーネントの内の少なくとも幾つかは、機能の（複数の）部分が１つ以上の物理的デバイスによって異なる物理的場所に実装されるように分散されることを含む、様々な位置に物理的に設置され得る。幾つかの実施形態では、メモリコントローラ５１５及び／又はその様々なサブコンポーネントの内の少なくとも幾つかは、本開示の様々な実施形態に従った別個の別々のコンポーネントであり得る。他の例では、メモリコントローラ５１５及び／又はその様々なサブコンポーネントの内の少なくとも幾つかは、本開示の様々な実施形態に従って、Ｉ／Ｏコンポーネント、送受信器、ネットワークサーバ、別のコンピューティングデバイス、本開示で説明される１つ以上のその他のコンポーネント、又はそれらの組み合わせを含むがそれらに限定されない１つ以上のその他のハードウェアコンポーネントと組み合わせられ得る。
メモリコントローラ５１５は、読み出し動作の間に、符号化されたユーザデータを含むメモリセルのグループを活性化するように構成された電圧（例えば、読み出し電圧）をメモリアレイに印加し得る。該電圧は、一定の変化率で、時間の関数として増加し得る。メモリコントローラ５１５は、読み出し電圧に応答してオンになる（例えば、活性化する）メモリセルの数を追跡し得る。幾つかの実施形態では、所定の数のメモリセルが第１の論理状態を有するように、符号化されたユーザデータが符号化されている場合、メモリコントローラ５１５は、活性化されたメモリセルの数を、メモリデバイス内に蓄積された所定の数と比較し得る。活性化されたメモリセルの数が所定の数に一致した場合、メモリコントローラ５１５は、メモリアレイに読み出し電圧を印加することを停止し得、符号化されたユーザデータの活性化された全てのメモリセルが第１の論理状態を有する（例えば、ＳＥＴ又はＲＥＳＥＴセル）と判定し得る。また、メモリコントローラ５１５は、符号化されたユーザデータの残りのメモリセル（例えば、活性化されたメモリセルの数が所定の数に一致した場合に非活性のメモリセル）が第２の論理状態を有する（例えば、ＳＥＴ又はＲＥＳＴセル）と判定し得る。
図６は、本開示の実施形態に従った自動参照のメモリセル読み出し技術をサポートするメモリコントローラ６１５のブロック図６００を示す。メモリコントローラ６１５は、図５を参照しながら説明したメモリコントローラ５１５の一例であり得る。メモリコントローラ６１５は、バイアスコンポーネント６２０、タイミングコンポーネント６２５、カウントコンポーネント６３０、検出コンポーネント６３５、比較コンポーネント６４０、読み出しコンポーネント６４５、Ｉ／Ｏコンポーネント６５０、プログラミングコンポーネント６５５、符号化コンポーネント６６０、及びフラグコンポーネント６６５を含み得る。これらのモジュールの各々は、（例えば、１つ以上のバスを介して）相互に直接又は間接的に通信し得る。
バイアスコンポーネント６２０は、メモリアレイに読み出し電圧を印加することによって、メモリアレイのメモリセルの第１のグループの内の少なくとも一部分を活性化することと、メモリアレイに第１の読み出し電圧を印加することによってメモリセルの第１の部分の第１のサブセットを、及びメモリアレイに第２の読み出し電圧を印加することによってメモリセルの第２の部分の第２のサブセットを活性化することとをし得る。バイアスコンポーネント６２０は、メモリアレイに第１の読み出し電圧を印加することによって、メモリセルの第１の部分の第１のサブセットを活性化することと、メモリアレイに第２の読み出し電圧を印加することによって、対のセットの各対の少なくとも１つのセルを活性化することとをし得る。
幾つかの実施形態では、バイアスコンポーネント６２０は、第２の値が閾値を満足するとの判定に基づいて、第２の読み出し電圧の印加を停止することと、第１の値が閾値を満足するとの判定に基づいて、メモリアレイへの読み出し電圧の印加を停止することであって、１つ以上のメモリセルは、読み出し電圧の印加が停止された後に読み出されることとをし得る。バイアスコンポーネント６２０は、第１の値が識別された総数に対応しないとの判定に基づいて、第１の読み出し電圧の印加を維持することと、第２の値が閾値を満足しないとの判定に基づいて、第２の読み出し電圧の印加を維持することと、第１の値が閾値を満足しないとの判定に基づいて、メモリアレイへの読み出し電圧の印加を維持することとをし得る。
幾つかの実施形態では、バイアスコンポーネント６２０は、第１の値が識別された総数に対応するとの判定に基づいて、第１の読み出し電圧の印加を停止することであって、メモリセルの第１の部分の１つ以上のメモリセルは、第１の読み出し電圧の印加が停止された後に読み出されることをし得る。幾つかの場合、メモリセルの第１のグループは、第１の論理状態を有する所定の数のメモリセルを用いて構成される。幾つかの例では、メモリセルの第１のグループは、第１のグループ内のメモリセルの総数とは無関係な固定の数のメモリセルを用いて構成される。幾つかの態様では、メモリセルの第１のグループの第１の半分は、第１の論理状態に対応し、メモリセルの第１のグループの第２の半分は、第２の論理状態に対応する。
幾つかの実施形態では、読み出し電圧は、継続期間に渡り異なる値を各々有する一定電圧のセットを含む。幾つかの態様では、第１の読み出し電圧及び第２の読み出し電圧は、同じ単一の読み出し電圧である。幾つかの実例では、第１の読み出し電圧は、第２の読み出し電圧に対して時間オフセットを有するように構成される。幾つかの例では、第１の読み出し電圧は、第２の読み出し電圧に対して異なる電圧変化率を有するように構成される。
カウントコンポーネント６３０は、メモリアレイと結合されたコントローラ内のカウンタを初期化することと、メモリセルのセットが活性化されていると判定することに基づいて、カウンタを第１の値に更新することと、メモリセルの第２のセットが活性化されていると判定することに基づいて、カウンタを第２の値に更新することであって、１つ以上のメモリセルは、カウンタを第２の値に更新することに基づいて読み出されることとをし得る。幾つかの実施形態では、カウントコンポーネント６３０は、メモリセルの第１の部分及びメモリセルの第２の部分を含むメモリアレイと結合されたコントローラ内の第１のカウンタ及び第２のカウンタを初期化することと、メモリセルの第１のサブセットを活性化することに基づいて第１のカウンタを第１の値に、及びメモリセルの第２のサブセットを活性化することに基づいて第２のカウンタを第２の値に更新することとをし得る。幾つかの場合、カウントコンポーネント６３０は、メモリセルの第１の部分及びメモリセルの第２の部分を含むメモリアレイと結合されたコントローラ内のカウンタを初期化することであって、メモリセルの第２の部分は、メモリセルの対のセットを含み、対のセットの各対は、個別のフラグ値を関連付けられることと、メモリセルの第１のサブセットの活性化に基づいてカウンタを第１のカウンタ値に更新することとをし得る。
検出コンポーネント６３５は、読み出し電圧を印加することに基づいて、メモリセルのセットが活性化されていると判定することと、読み出し電圧の印加を維持することに基づいて、メモリセルの第２のセットが活性化されていると判定することとをし得る。幾つかの実例では、メモリセルのセットの各メモリセルは、第１の論理状態に対応する。幾つかの場合、メモリセルのセットは、メモリセルの第１のグループの半分である。
比較コンポーネント６４０は、更新されたカウンタの第１の値を、コントローラにおいて蓄積された閾値と比較することと、第１のカウント値を、判定された総数と比較することであって、メモリセルの第１の部分の１つ以上のメモリセルは、該比較に基づいて読み出されることと、更新された第２のカウンタの第２の値を、コントローラにおいて蓄積された閾値と比較することであって、メモリセルの第１の部分の１つ以上のメモリセルを読み出すことは、更新された第２のカウンタの第２の値を閾値と比較することに基づくこととをし得る。幾つかの実施形態では、比較コンポーネント６４０は、第２の値が閾値を満足するとの判定に基づいて、第１の論理状態を有する第１の部分のメモリセルの総数を、メモリセルの第２の部分から識別することと、第１の値が識別された総数に対応すると判定することと、第１の値が識別された総数に対応しないと判定することとをし得る。
幾つかの場合、比較することは、第１の値が、コントローラにおいて蓄積された閾値を満足しないと判定することを更に含む。幾つかの態様では、閾値は、第１の論理状態を有するメモリセルの所定の数に等しい。幾つかの実例では、閾値は、メモリアレイのメモリセルの第２のグループから読み出される。幾つかの場合、比較することは、第１の値が、コントローラにおいて蓄積された閾値を満足すると判定することを更に含む。幾つかの実施形態では、比較することは、第２の値が、コントローラにおいて蓄積された閾値を満足しないと判定することを更に含む。幾つかの例では、比較することは、第２の値が、コントローラにおいて蓄積された閾値を満足すると判定することを更に含む。
読み出しコンポーネント６４５は、比較に基づいてメモリアレイの１つ以上のメモリセルを読み出すことと、活性化されているメモリセルのセットが第１の論理状態に対応すると判定することと、第１のカウンタ及び第２のカウンタを更新することに基づいて、メモリセルの第１の部分の１つ以上のメモリセルを読み出すことと、インジケータに基づいて、メモリセルの第１の部分の１つ以上のメモリセルを読み出すこととをし得る。幾つかの実施形態では、読み出しコンポーネント６４５は、少なくとも１つのセルの活性化後のメモリセルの第２の部分の値のセットに基づいて、第１の論理状態を有する第１の部分のメモリセルの総数を判定し得る。幾つかの場合、第１の論理状態は、第２の論理状態と関連付けられた閾値の第２のセットよりも小さくてもよい閾値電圧の第１のセットに対応する。
Ｉ／Ｏコンポーネント６５０は、ホストデバイスから入力ベクトルのビットの第１のセットをコントローラにおいて受信し得る。
プログラミングコンポーネント６５５は、ビットの第１のセットのビットの総数に基づいて、入力ベクトルのビットの第１のセットとビットの第２のセットとを蓄積するために、メモリのブロックを割り当てることと、ビットの第１のセットとビットの第２のセットとをメモリのブロックにおいて書き込むこととをし得る。幾つかの場合、ビットの第２のセットは、第１の論理状態を有するビットの第１のセットのビットの数を表すビットの複数結合を含む。
符号化コンポーネント６６０は、第１の論理状態を有するビットの第１のセットのビットの数に基づいて、ビットの第２のセットを生成することと、ビットの判定された数に対応するビット値のセットを生成することとをし得る。幾つかの場合、ビットの第２のセットを生成することは、第１の論理状態を有するビットの第１のセットのビットの数を判定することを含む。
フラグコンポーネント６６５は、第１の論理状態を有する第１の部分のメモリセルの総数を識別することに基づいて、コントローラ内のフラグをセットすることと、少なくとも１つのセルの活性化に基づいて、コントローラ内のインジケータをセットすることとをし得る。幾つかの場合、インジケータをセットすることは、少なくとも１つのセルの活性化に基づいて、対のセットの各対の個別のフラグ値を第１のフラグ値から第２のフラグ値にトグルすることを含む。
図７は、本開示の実施形態に従った自動参照のメモリセル読み出し技術をサポートするデバイス７０５を含むシステム７００の略図を示す。デバイス７０５は、例えば、図１を参照しながら上で説明したようなメモリデバイス１００のコンポーネントの一例であり得、又は該コンポーネントを含み得る。デバイス７０５は、通信を送受信するためのコンポーネントを含む双方向の音声及びデータ通信のためのコンポーネントを含み得、メモリコントローラ７１５、メモリセル７２０、ベーシックＩ／Ｏシステム（ＢＩＯＳ）コンポーネント７２５、プロセッサ７３０、Ｉ／Ｏコントローラ７３５、及び周辺コンポーネント７４０を含む。これらのコンポーネントは、１つ以上のバス（例えば、バス７１０）を介して電子通信し得る。
メモリコントローラ７１５は、本明細書に説明したように１つ以上のメモリセルを動作し得る。具体的には、メモリコントローラ７１５は、自動参照のメモリセル読み出し技術をサポートするように構成され得る。幾つかの場合、メモリコントローラ７１５は、クロスポイントアレイと結合され、図５を参照しながら上で説明したようなアクセス動作（例えば、プログラミング又は読み出し）を実施するように動作可能である。幾つかの場合、総数に対応するカウント情報を蓄積するメモリセルの付加的セットを用いてユーザデータが符号化されている場合に、メモリコントローラ７１５は、所与の論理状態（例えば、１の論理状態）を有するユーザデータ内のビットの総数を判定するために、メモリセルの付加的セットからカウント情報を読み出し得る。メモリコントローラ７１５は、読み出し電圧に応答した、ユーザデータの活性化されたメモリセルの数を追跡しつつ、ユーザデータを蓄積するメモリセルに印加された読み出し電圧が継続し得るか、それとも停止し得るかに関して判定するために、該総数を使用し得る。読み出し動作の間、メモリコントローラ７１５は、１の論理状態を有するメモリセルの付加的セットの全てのメモリセルが解明されているか否かを判定するために、メモリセルの付加的セットの活性化されたメモリセルの数をも追跡し得る。メモリコントローラ７１５は、デバイス７０５内にフラグをセットし得、メモリセルの付加的セットからカウント情報を抽出し得る。幾つかの実施形態では、メモリコントローラ７１５は、デバイス７０５のレジスタ内にカウント情報を蓄積し、フラグは、レジスタ内のカウント情報が有効であることを指し示し得る。
メモリセル７２０は、本明細書に説明されるように情報（すなわち、論理的な状態の形式で）蓄積し得る。幾つかの実施形態では、メモリセル７２０は、３ＤＸＰメモリセルを含むクロスポイントメモリアレイを含み得る。メモリセル７２０は、メモリ媒体とも称され得る。幾つかの場合、メモリ媒体は、相変化メモリセルの３次元クロスポイントアレイを含み得る。
ＢＩＯＳコンポーネント７２５は、ファームウェアとして動作するＢＩＯＳを含むソフトウェアコンポーネントであり、それは、様々なハードウェアコンポーネントを初期化し得、稼働し得る。ＢＩＯＳコンポーネント７２５は、プロセッサと様々なその他のコンポーネント、例えば、周辺コンポーネント７４０、Ｉ／Ｏコントローラ７３５等との間のデータの流れをも管理し得る。ＢＩＯＳコンポーネント７２５は、ＲＯＭ、フラッシュメモリ、又は任意のその他の不揮発性メモリ内に蓄積されたプログラム又はソフトウェアを含み得る。
プロセッサ７３０は、インテリジェントハードウェアデバイス（例えば、汎用プロセッサ、ＤＳＰ、中央処理装置（ＣＰＵ）、マイクロコントローラ、ＡＳＩＣ、ＦＰＧＡ、プログラム可能な論理デバイス、個別的なゲート若しくはトランジスタ論理コンポーネント、個別的なハードウェアコンポーネント、又はそれらの任意の組み合わせ）を含み得る。幾つかの場合、プロセッサ７３０は、メモリコントローラを使用してメモリアレイを動作するように構成され得る。その他の場合、メモリコントローラはプロセッサ７３０に統合され得る。プロセッサ７３０は、様々な機能（例えば、自動参照のメモリセル読み出し技術をサポートする機能又はタスク）を実施するためにメモリ内に蓄積されたコンピュータ可読命令を実行するように構成され得る。
Ｉ／Ｏコントローラ７３５は、デバイス７０５に対する入力及び出力信号を管理し得る。Ｉ／Ｏコントローラ７３５は、デバイス７０５に統合されない周辺装置をも管理し得る。幾つかの場合、Ｉ／Ｏコントローラ７３５は、外部の周辺装置への物理的接続又はポートを表し得る。幾つかの場合、Ｉ／Ｏコントローラ７３５は、ｉＯＳ（登録商標）、ＡＮＤＲＯＩＤ（登録商標）、ＭＳ－ＤＯＳ（登録商標）、ＭＳ－ＷＩＮＤＯＷＳ（登録商標）、ＯＳ／２（登録商標）、ＵＮＩＸ（登録商標）、ＬＩＮＵＸ（登録商標）、又は別の既知のオペレーティングシステム等のオペレーティングシステムを利用し得る。他の場合、Ｉ／Ｏコントローラ７３５は、モデム、キーボード、マウス、タッチスクリーン、又は同様のデバイスを表し得、又はそれらと相互作用し得る。幾つかの場合、Ｉ／Ｏコントローラ７３５は、プロセッサの一部として実装され得る。幾つかの場合、ユーザは、Ｉ／Ｏコントローラ７３５を介して、又はＩ／Ｏコントローラ７３５により制御されるハードウェアコンポーネントを介してデバイス９０５と相互作用し得る。
周辺コンポーネント７４０は、任意の入力若しくは出力デバイス、又はそうしたデバイスに対するインタフェースを含み得る。例示として、ディスクコントローラ、音声コントローラ、画像コントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、シリアル若しくはパラレルポート、又はペリフェラルコンポーネントインタコネクト（ＰＣＩ）若しくはアクセラレーテッドグラフィックスポート（ＡＧＰ）スロット等の周辺カードスロットが挙げられ得る。
入力デバイス７４５は、デバイス７０５又はそのコンポーネントへの入力を提供する、デバイス７０５の外部のデバイス又は信号を表し得る。これは、ユーザインタフェース、又は他のデバイスとのインタフェース若しくは他のデバイス間のインタフェースを含み得る。幾つかの場合、入力７４５は、Ｉ／Ｏコントローラ７３５によって管理され得、周辺コンポーネント７４０を介してデバイス９０５と相互作用し得る。
出力デバイス７５０は、デバイス７０５又はそのコンポーネントの内の何れかから出力を受信するように構成された、デバイス７０５の外部のデバイス又は信号をも表し得る。出力７５０の例は、表示装置、音声スピーカ、プリントデバイス、別のプロセッサ、又はプリント回路基板等を含み得る。幾つかの場合、出力７５０は、周辺コンポーネント７４０を介してデバイス７０５とインタフェースで連結する周辺素子であり得る。幾つかの場合、出力７５０は、Ｉ／Ｏコントローラ７３５によって管理され得る。
デバイス７０５のコンポーネントは、それらの機能を実行するように設計された回路を含み得る。これは、本明細書で説明した機能を実行するように構成された様々な回路素子、例えば、導電線、トランジスタ、コンデンサ、インダクタ、抵抗器、アンプ、又はその他の能動若しくは非能動素子を含み得る。デバイス７０５は、コンピュータ、サーバ、ラップトップコンピュータ、ノートブックコンピュータ、タブレットコンピュータ、携帯電話、ウェアラブル電子デバイス、又はパーソナル電子デバイス等であり得る。又は、デバイス７０５は、こうしたデバイスの一部又は態様であり得る。
図８は、本開示の実施形態に従った自動参照のメモリセル読み出し技術のための方法８００を説明するフローチャートを示す。方法８００の動作は、本明細書に説明されるように、メモリデバイス１００又はそのコンポーネントによって実装され得る。例えば、方法８００の動作は、図１及び図５～図７を参照しながら説明したようなメモリコントローラによって実施され得る。幾つかの実施形態では、メモリデバイス１００は、以下で説明する機能を実施するために、該デバイスの機能的素子を制御するためのコードのセットを実行し得る。付加的に又は代替的に、メモリデバイス１００は、以下で説明される機能の態様を専用のハードウェアを使用して実施し得る。
８０５において、メモリデバイス１００は、メモリアレイと結合されたコントローラ内のカウンタを初期化し得る。８０５の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、８０５の動作の態様は、図５～図７を参照しながら説明したようなカウントコンポーネントによって実施され得る。
８１０において、メモリデバイス１００は、メモリアレイに読み出し電圧を印加することによって、メモリアレイのメモリセルの第１のグループの内の少なくとも一部分を活性化し得る。８１０の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、８１０の動作の態様は、図５～図７を参照しながら説明したようなバイアスコンポーネントによって実施され得る。
幾つかの例では、メモリセルの第１のグループは、第１のグループ内のメモリセルの総数とは無関係な固定の数のメモリセルを用いて構成される。幾つかの態様では、メモリセルの第１のグループの第１の半分は、第１の論理状態に対応し、メモリセルの第１のグループの第２の半分は、第２の論理状態に対応する。
８１５において、メモリデバイス１００は、読み出し電圧を印加することに少なくとも部分的に基づいて、メモリセルのセットが活性化されていると判定し得る。８１５の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、８１５の動作の態様は、図５～図７を参照しながら説明したような検出コンポーネントによって実施され得る。
幾つかの実例では、メモリセルのセットの各メモリセルは、第１の論理状態に対応する。幾つかの場合、メモリセルのセットは、メモリセルの第１のグループの半分である。
８２０において、メモリデバイス１００は、メモリセルのセットが活性化されていると判定することに少なくとも部分的に基づいて、カウンタを第１の値に更新し得る。８２０の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、８２０の動作の態様は、図５～図７を参照しながら説明したようなカウントコンポーネントによって実施され得る。
８２５において、メモリデバイス１００は、更新されたカウンタの第１の値を、コントローラにおいて蓄積された閾値と比較し得る。８２５の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、８２５の動作の態様は、図５～図７を参照しながら説明したような比較コンポーネントによって実施され得る。
８３０において、メモリデバイス１００は、比較に少なくとも部分的に基づいて、メモリアレイの１つ以上のメモリセルを読み出し得る。８３０の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、８３０の動作の態様は、図５～図７を参照しながら説明したような読み出しコンポーネントによって実施され得る。
８３０においてメモリアレイの１つ以上のメモリセルが読み出された後、メモリデバイス１００は、復号されたユーザデータビットを取得するために、これらのメモリセルを復号し得る。
方法８００を実施するための装置が説明される。装置は、メモリアレイと結合されたコントローラ内のカウンタを初期化するための手段と、メモリアレイに読み出し電圧を印加することによって、メモリアレイのメモリセルの第１のグループの内の少なくとも一部分を活性化するための手段と、読み出し電圧を印加することに少なくとも部分的に基づいて、メモリセルのセットが活性化されていると判定するための手段と、メモリセルのセットが活性化されていると判定することに少なくとも部分的に基づいて、カウンタを第１の値に更新するための手段と、更新されたカウンタの第１の値を、コントローラにおいて蓄積された閾値と比較するための手段と、比較に少なくとも部分的に基づいて、メモリアレイの１つ以上のメモリセルを読み出すための手段とを含み得る。
装置は、第１の値が、コントローラにおいて蓄積された閾値を満足すると判定するための手段と、第１の値が閾値を満足するとの判定に基づいて、メモリアレイへの読み出し電圧の印加を停止することであって、１つ以上のメモリセルは、読み出し電圧の印加が停止された後に読み出されることのための手段とを更に含み得る。
装置は、第１の値が、コントローラにおいて蓄積された閾値を満足しないと判定するための手段と、第１の値が閾値を満足しないとの判定に基づいて、メモリアレイへの読み出し電圧の印加を維持するための手段と、読み出し電圧の印加を維持することに基づいて、メモリセルの第２のセットが活性化されていると判定するための手段と、メモリセルの第２のセットが活性化されていると判定することに基づいて、カウンタを第２の値に更新することであって、１つ以上のメモリセルは、カウンタを第２の値に更新することに少なくとも部分的に基づいて読み出されることのための手段とを更に含み得る。
装置は、活性化されているメモリセルのセットが第１の論理状態に対応すると判定するための手段を更に含み得る。
メモリアレイを動作するための別の装置が説明される。方法８００を実施するための別の装置が説明される。装置は、メモリセルと、メモリセルと電子通信するメモリコントローラであって、メモリアレイと結合されたコントローラ内のカウンタを初期化することと、メモリアレイに読み出し電圧を印加することによって、メモリアレイのメモリセルの第１のグループの内の少なくとも一部分を活性化することと、読み出し電圧を印加することに少なくとも部分的に基づいて、メモリセルのセットが活性化されていると判定することと、メモリセルのセットが活性化されていると判定することに少なくとも部分的に基づいて、カウンタを第１の値に更新することと、更新されたカウンタの第１の値を、コントローラにおいて蓄積された閾値と比較することと、比較に少なくとも部分的に基づいて、メモリアレイの１つ以上のメモリセルを読み出すこととを動作可能であるメモリコントローラとを含み得る。
上で説明した方法８００及び装置の幾つかの例では、比較することは、第１の値がコントローラにおいて蓄積された閾値を満足すると判定することを更に含む。上で説明した方法８００及び装置の幾つかの例は、第１の値が閾値を満足するとの判定に少なくとも部分的に基づいて、メモリアレイへの読み出し電圧の印加を停止することであって、１つ以上のメモリセルは、読み出し電圧の印加が停止され得た後に読み出され得ることのための処理、機構、手段、又は命令を更に含み得る。
上で説明した方法８００及び装置の幾つかの例では、比較することは、第１の値がコントローラにおいて蓄積された閾値を満足しないと判定することを更に含む。上で説明した方法８００及び装置の幾つかの例は、第１の値が閾値を満足しないとの判定に少なくとも部分的に基づいて、メモリアレイへの読み出し電圧の印加を維持するための処理、機構、手段、又は命令を更に含み得る。上で説明した方法８００及び装置の幾つかの例は、読み出し電圧の印加を維持することに少なくとも部分的に基づいて、メモリセルの第２のセットが活性化されていると判定するための処理、機構、手段、又は命令を更に含み得る。上で説明した方法８００及び装置の幾つかの例は、メモリセルの第２のセットが活性化されていると判定することに少なくとも部分的に基づいて、カウンタを第２の値に更新することであって、１つ以上のメモリセルは、カウンタを第２の値に更新することに少なくとも部分的に基づいて読み出され得ることのための処理、機構、手段、又は命令を更に含み得る。
上で説明した方法８００及び装置の幾つかの例は、活性化されてい得るメモリセルのセットが第１の論理状態に対応すると判定するための処理、機構、手段、又は命令を更に含み得る。上で説明した方法８００及び装置の幾つかの例では、第１の論理状態は、第２の論理状態と関連付けられた閾値電圧の第２のセットよりも小さくてもよい閾値電圧の第１のセットに対応する。上で説明した方法８００及び装置の幾つかの例では、メモリセルの第１のグループは、第１の論理状態を有する所定の数のメモリセルを用いて構成され得る。上で説明した方法８００及び装置の幾つかの例では、閾値は、第１の論理状態を有するメモリセルの所定の数に等しくてもよい。上で説明した方法８００及び装置の幾つかの例では、閾値は、メモリアレイのメモリセルの第２のグループから読み出され得る。上で説明した方法８００及び装置の幾つかの例では、読み出し電圧は、継続期間に渡り異なる値を各々有する複数の一定電圧を含む。
図９は、本開示の実施形態に従った自動参照のメモリセル読み出し技術のための方法９００を説明するフローチャートを示す。方法９００の動作は、本明細書に説明されるように、メモリデバイス１００又はそのコンポーネントによって実装され得る。例えば、方法９００の動作は、図１及び図５～図７を参照しながら説明したようなメモリコントローラによって実施され得る。幾つかの実施形態では、メモリデバイス１００は、以下で説明する機能を実施するために、該デバイスの機能的素子を制御するためのコードのセットを実行し得る。付加的に又は代替的に、メモリデバイス１００は、以下で説明される機能の態様を専用のハードウェアを使用して実施し得る。
９０５において、メモリデバイス１００は、ホストデバイスから入力ベクトルのビットの第１のセットをコントローラにおいて受信し得る。９０５の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、９０５の動作の態様は、図５～図７を参照しながら説明したようなＩ／Ｏコンポーネント又はコントローラによって実施され得る。
９１０において、メモリデバイス１００は、ビットの第１のセットのビットの総数に少なくとも部分的に基づいて、入力ベクトルのビットの第１のセットとビットの第２のセットとを蓄積するために、メモリのブロックを割り当て得る。９１０の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、９１０の動作の態様は、図５～図７を参照しながら説明したようなプログラミングコンポーネントによって実施され得る。
９１５において、メモリデバイス１００は、第１の論理状態を有するビットの第１のセットのビットの数に少なくとも部分的に基づいて、ビットの第２のセットを生成し得る。９１５の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、９１５の動作の態様は、図５～図７を参照しながら説明したような符号化コンポーネントによって実施され得る。
９２０において、メモリデバイス１００は、ビットの第１のセットとビットの第２のセットとをメモリのブロックにおいて書き込み得る。９２０の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、９２０の動作の態様は、図５～図７を参照しながら説明したようなプログラミングコンポーネントによって実施され得る。
方法９００を実施するための装置が説明される。装置は、メモリデバイス１００は、ホストデバイスから入力ベクトルのビットの第１のセットをコントローラにおいて受信するための手段と、ビットの第１のセットのビットの総数に少なくとも部分的に基づいて、入力ベクトルのビットの第１のセットとビットの第２のセットとを蓄積するために、メモリのブロックを割り当てるための手段と、第１の論理状態を有するビットの第１のセットのビットの数に少なくとも部分的に基づいて、ビットの第２のセットを生成するための手段と、ビットの第１のセットとビットの第２のセットとをメモリのブロックにおいて書き込むための手段とを含み得る。
装置は、第１の論理状態を有するビットの第１のセットのビットの数を判定するための手段と、ビットの判定された数に対応するビット値のセットを生成するための手段とを更に含み得る。
方法９００を実施するための別の装置が説明される。装置は、メモリセルと、メモリセルと電子通信するメモリコントローラであって、ホストデバイスから入力ベクトルのビットの第１のセットをコントローラにおいて受信することと、ビットの第１のセットのビットの総数に少なくとも部分的に基づいて、入力ベクトルのビットの第１のセットとビットの第２のセットとを蓄積するために、メモリのブロックを割り当てることと、第１の論理状態を有するビットの第１のセットのビットの数に少なくとも部分的に基づいて、ビットの第２のセットを生成することと、ビットの第１のセットとビットの第２のセットとをメモリのブロックにおいて書き込むこととを動作可能であるメモリコントローラとを含み得る。
上で説明した方法９００及び装置の幾つかの例では、ビットの第２のセットは、第１の論理状態を有するビットの第１のセットのビットの数を表すビットの複数結合を含む。上で説明した方法９００及び装置の幾つかの例では、ビットの第２のセットを生成することは、第１の論理状態を有するビットの第１のセットのビットの数を判定することを含む。上で説明した方法９００及び装置の幾つかの例は、ビットの判定された数に対応するビット値のセットを生成するための処理、機構、手段、又は命令を更に含み得る。
図１０は、本開示の実施形態に従った自動参照のメモリセル読み出し技術のための方法１０００を説明するフローチャートを示す。方法１０００の動作は、本明細書に説明されるように、メモリデバイス１００又はそのコンポーネントによって実装され得る。例えば、方法１０００の動作は、図１及び図５～図７を参照しながら説明したようなメモリコントローラによって実施され得る。幾つかの実施形態では、メモリデバイス１００は、以下で説明する機能を実施するために、該デバイスの機能的素子を制御するためのコードのセットを実行し得る。付加的に又は代替的に、メモリデバイス１００は、以下で説明される機能の態様を専用のハードウェアを使用して実施し得る。
１００５において、メモリデバイス１００は、メモリセルの第１の部分及びメモリセルの第２の部分を含むメモリアレイと結合されたコントローラ内の第１のカウンタ及び第２のカウンタを初期化し得る。１００５の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、１００５の動作の態様は、図５～図７を参照しながら説明したようなカウントコンポーネントによって実施され得る。
１０１０において、メモリデバイス１００は、メモリアレイに第１の読み出し電圧を印加することによって、メモリセルの第１の部分の第１のサブセットを、及びメモリアレイに第２の読み出し電圧を印加することによって、メモリセルの第２の部分の第２のサブセットを活性化し得る。１０１０の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、１０１０の動作の態様は、図５～図７を参照しながら説明したようなバイアスコンポーネントによって実施され得る。
１０１５において、メモリデバイス１００は、メモリセルの第１のサブセットを活性化することに少なくとも部分的に基づいて、第１のカウンタを第１の値に、及びメモリセルの第２のサブセットを活性化することに少なくとも部分的に基づいて、第２のカウンタを第２の値に更新し得る。１０１５の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、１０１５の動作の態様は、図５～図７を参照しながら説明したようなカウントコンポーネントによって実施され得る。
１０２０において、メモリデバイス１００は、第１のカウンタ及び第２のカウンタを更新することに少なくとも部分的に基づいて、メモリセルの第１の部分の１つ以上のメモリセルを読み出し得る。１０２０の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、１０２０の動作の態様は、図５～図７を参照しながら説明したような読み出しコンポーネントによって実施され得る。
方法１０００を実施するための装置が説明される。装置は、メモリセルの第１の部分及びメモリセルの第２の部分を含むメモリアレイと結合されたコントローラ内の第１のカウンタ及び第２のカウンタを初期化するための手段と、メモリアレイに第１の読み出し電圧を印加することによって、メモリセルの第１の部分の第１のサブセットを、及びメモリアレイに第２の読み出し電圧を印加することによって、メモリセルの第２の部分の第２のサブセットを活性化するための手段と、メモリセルの第１のサブセットを活性化することに少なくとも部分的に基づいて、第１のカウンタを第１の値に、及びメモリセルの第２のサブセットを活性化することに少なくとも部分的に基づいて、第２のカウンタを第２の値に更新するための手段と、第１のカウンタ及び第２のカウンタを更新することに少なくとも部分的に基づいて、メモリセルの第１の部分の１つ以上のメモリセルを読み出すための手段とを含み得る。
装置は、更新された第２のカウンタの第２の値を、コントローラにおいて蓄積された閾値と比較することであって、メモリセルの第１の部分の１つ以上のメモリセルを読み出すことは、更新された第２のカウンタの第２の値を閾値と比較することに基づくことのための手段を更に含み得る。
装置は、第２の値が、コントローラにおいて蓄積された閾値を満足すると判定するための手段と、第２の値が閾値を満足するとの判定に少なくとも部分的に基づいて、第２の読み出し電圧の印加を停止するための手段と、第２の値が閾値を満足するとの判定に基づいて、第１の論理状態を有する第１の部分のメモリセルの総数を、メモリセルの第２の部分から識別するための手段とを更に含み得る。
装置は、第１の値が識別された総数に対応すると判定するための手段と、第１の値が識別された総数に対応するとの判定に少なくとも部分的に基づいて、第１の読み出し電圧の印加を停止することであって、メモリセルの第１の部分の１つ以上のメモリセルは、第１の読み出し電圧の印加が停止された後に読み出されることのための手段とを更に含み得る。
装置は、第１の値が識別された総数に対応しないと判定するための手段と、第１の値が識別された総数に対応しないとの判定に少なくとも部分的に基づいて、第１の読み出し電圧の印加を維持するための手段とを更に含み得る。
装置は、第２の値が、コントローラにおいて蓄積された閾値を満足しないと判定するための手段と、第２の値が閾値を満足しないとの判定に少なくとも部分的に基づいて、第２の読み出し電圧の印加を維持するための手段とを更に含み得る。
方法１０００を実施するための別の装置が説明される。装置は、メモリセルと、メモリ装置と電子通信するメモリコントローラであって、メモリセルの第１の部分及びメモリセルの第２の部分を含むメモリアレイと結合されたコントローラ内の第１のカウンタ及び第２のカウンタを初期化することと、メモリアレイに第１の読み出し電圧を印加することによって、メモリセルの第１の部分の第１のサブセットを、及びメモリアレイに第２の読み出し電圧を印加することによって、メモリセルの第２の部分の第２のサブセットを活性化することと、メモリセルの第１のサブセットを活性化することに少なくとも部分的に基づいて、第１のカウンタを第１の値に、及びメモリセルの第２のサブセットを活性化することに少なくとも部分的に基づいて、第２のカウンタを第２の値に更新することと、第１のカウンタ及び第２のカウンタを更新することに少なくとも部分的に基づいて、メモリセルの第１の部分の１つ以上のメモリセルを読み出すこととを動作可能であるメモリコントローラとを含み得る。
上で説明した方法１０００及び装置の幾つかの例は、更新された第２のカウンタの第２の値を、コントローラにおいて蓄積された閾値と比較することであって、メモリセルの第１の部分の１つ以上のメモリセルを読み出すことは、更新された第２のカウンタの第２の値を閾値と比較することに少なくとも部分的に基づき得ることのための処理、機構、手段、又は命令を更に含み得る。
上で説明した方法１０００及び装置の幾つかの例では、比較することは、第２の値が、コントローラにおいて蓄積された閾値を満足すると判定することを更に含む。上で説明した方法１０００及び装置の幾つかの例は、第２の値が閾値を満足するとの判定に少なくとも部分的に基づいて、第２の読み出し電圧の印加を停止するための処理、機構、手段、又は命令を更に含み得る。上で説明した方法１０００及び装置の幾つかの例は、第２の値が閾値を満足するとの判定に少なくとも部分的に基づいて、第１の論理状態を有する第１の部分のメモリセルの総数をメモリセルの第２の部分から識別するための処理、機構、手段、又は命令を更に含み得る。
上で説明した方法１０００及び装置の幾つかの例は、第１の値が識別された総数に対応すると判定するための処理、機構、手段、又は命令を更に含み得る。上で説明した方法１０００及び装置の幾つかの例は、第１の値が識別された総数に対応するとの判定に少なくとも部分的に基づいて、第１の読み出し電圧の印加を停止することであって、メモリセルの第１の部分の１つ以上のメモリセルは、第１の読み出し電圧の印加が停止され得た後に読み出され得ることのための処理、機構、手段、又は命令を更に含み得る。
上で説明した方法１０００及び装置の幾つかの例は、第１の値が識別された総数に対応しないと判定するための処理、機構、手段、又は命令を更に含み得る。上で説明した方法１０００及び装置の幾つかの例は、第１の値が識別された総数に対応しないとの判定に少なくとも部分的に基づいて、第１の読み出し電圧の印加を維持するための処理、機構、手段、又は命令を更に含み得る。上で説明した方法１０００及び装置の幾つかの例は、第１の論理状態を有する第１の部分のメモリセルの総数を識別することに少なくとも部分的に基づいて、コントローラ内のフラグをセットするための処理、機構、手段、又は命令を更に含み得る。
上で説明した方法１０００及び装置の幾つかの例では、比較することは、第２の閾値が、コントローラにおいて蓄積された閾値を満足しないと判定することを更に含む。上で説明した方法１０００及び装置の幾つかの例は、第２の閾値が閾値を満足しないとの判定に少なくとも部分的に基づいて、第２の読み出し電圧の印加を維持するための処理、機構、手段、又は命令を更に含み得る。上で説明した方法１０００及び装置の幾つかの例では、第１の読み出し電圧及び第２の読み出し電圧は、同じ単一の読み出し電圧であり得る。上で説明した方法１０００及び装置の幾つかの例では、第１の読み出し電圧は、第２の読み出し電圧に対して時間オフセットを有し得るように構成され得る。上で説明した方法１０００及び装置の幾つかの例では、第１の読み出し電圧は、第２の読み出し電圧に対して異なる電圧変化率を有し得るように構成され得る。
図１１は、本開示の実施形態に従った自動参照のメモリセル読み出し技術のための方法１１００を説明するフローチャートを示す。方法１１００の動作は、本明細書に説明されるように、メモリデバイス１００又はそのコンポーネントによって実装され得る。例えば、方法１１００の動作は、図１及び図５～図７を参照しながら説明したようなメモリコントローラによって実施され得る。幾つかの実施形態では、メモリデバイス１００は、以下で説明する機能を実施するために、該デバイスの機能的素子を制御するためのコードのセットを実行し得る。付加的に又は代替的に、メモリデバイス１００は、以下で説明される機能の態様を専用のハードウェアを使用して実施し得る。
１１０５において、メモリデバイス１００は、メモリセルの第１の部分及びメモリセルの第２の部分を含むメモリアレイと結合されたコントローラ内のカウンタを初期化することであって、メモリセルの第２の部分はメモリセルの複数の対を含み、複数の対の各対は個別のフラグ値と関連付けられることをし得る。１１０５の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、１１０５の動作の態様は、図５～図７を参照しながら説明したようなカウントコンポーネントによって実施され得る。
１１１０において、メモリデバイス１００は、メモリアレイに第１の読み出し電圧を印加することによって、メモリセルの第１の部分の第１のサブセットを活性化し得る。１１１０の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、１１１０の動作の態様は、図５～図７を参照しながら説明したようなバイアスコンポーネントによって実施され得る。
１１１５において、メモリデバイス１００は、メモリアレイに第２の読み出し電圧を印加することによって、複数の対の各対の少なくとも１つのセルを活性化し得る。１１１５の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、１１１５の動作の態様は、図５～図７を参照しながら説明したようなバイアスコンポーネントによって実施され得る。
１１２０において、メモリデバイス１００は、少なくとも１つのセルの活性化に少なくとも部分的に基づいて、コントローラ内のインジケータをセットし得る。１１２０の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、１１２０の動作の態様は、図５～図７を参照しながら説明したようなフラグコンポーネントによって実施され得る。
１１２５において、メモリデバイス１００は、インジケータに少なくとも部分的に基づいて、メモリセルの第１の部分の１つ以上のメモリセルを読み出し得る。１１２５の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、１１２５の動作の態様は、図５～図７を参照しながら説明したような読み出しコンポーネントによって実施され得る。
方法１１００を実施するための装置が説明される。装置は、メモリセルの第１の部分及びメモリセルの第２の部分を含むメモリアレイと結合されたコントローラ内のカウンタを初期化することであって、メモリセルの第２の部分はメモリセルの複数の対を含み、複数の対の各対は個別のフラグ値と関連付けられることのための手段と、メモリアレイに第１の読み出し電圧を印加することによって、メモリセルの第１の部分の第１のサブセットを活性化するための手段と、メモリアレイに第２の読み出し電圧を印加することによって、複数の対の各対の少なくとも１つのセルを活性化するための手段と、少なくとも１つのセルの活性化に少なくとも部分的に基づいて、コントローラ内のインジケータをセットするための手段と、インジケータに少なくとも部分的に基づいて、メモリセルの第１の部分の１つ以上のメモリセルを読み出すための手段とを含み得る。
装置は、少なくとも１つのセルの活性化に少なくとも部分的に基づいて、複数の対の各対の個別のフラグ値を第１のフラグ値から第２のフラグ値にトグルするための手段を更に含み得る。
装置は、少なくとも１つのセルの活性化後のメモリセルの第２の部分の値のセットに基づいて、第１の論理状態を有する第１の部分のメモリセルの総数を判定するための手段と、メモリセルの第１のサブセットの活性化に基づいて、カウンタを第１のカウント値に更新するための手段と、第１のカウント値を判定された総数と比較することであって、メモリセルの第１の部分の１つ以上のメモリセルは、比較に少なくとも部分的に基づいて読み出されることのための手段とを更に含み得る。
方法１１００を実施するための別の装置が説明される。装置は、メモリセルと、メモリセルと電子通信するメモリコントローラであって、メモリセルの第１の部分及びメモリセルの第２の部分を含むメモリアレイと結合されたコントローラ内のカウンタを初期化することであって、メモリセルの第２の部分はメモリセルの複数の対を含み、複数の対の各対は個別のフラグ値と関連付けられることと、メモリアレイに第１の読み出し電圧を印加することによって、メモリセルの第１の部分の第１のサブセットを活性化することと、メモリアレイに第２の読み出し電圧を印加することによって、複数の対の各対の少なくとも１つのセルを活性化することと、少なくとも１つのセルの活性化に少なくとも部分的に基づいて、コントローラ内のインジケータをセットすることと、インジケータに少なくとも部分的に基づいて、メモリセルの第１の部分の１つ以上のメモリセルを読み出すこととを動作可能であるメモリコントローラとを含み得る。
上で説明した方法１１００及び装置の幾つかの例では、インジケータをセットすることは、少なくとも１つのセルの活性化に少なくとも部分的に基づいて、複数の対の各対の個別のフラグ値を第１のフラグ値から第２のフラグ値にトグルすることを含む。
上で説明した方法１１００及び装置の幾つかの例は、少なくとも１つのセルの活性化後のメモリセルの第２の部分の値のセットに少なくとも部分的に基づいて、第１の論理状態を有する第１部分のメモリセルの総数を判定するための処理、機構、手段、又は命令を更に含み得る。上で説明した方法１１００及び装置の幾つかの例は、メモリセルの第１のサブセットの活性化に少なくとも部分的に基づいて、カウンタを第１のカウント値に更新するための処理、機構、手段、又は命令を更に含み得る。上で説明した方法１１００及び装置の幾つかの例は、第１のカウント値を判定された総数と比較することであって、メモリセルの第１の部分の１つ以上のメモリセルは、比較に少なくとも部分的に基づいて読み出され得ることのための処理、機構、手段、又は命令を更に含み得る。
上で説明した方法は可能な実装を説明すること、動作及びステップは再配置され得、さもなければ修正され得ること、並びにその他の実装が可能であることに留意すべきである。更に、方法の内の２つ以上からの実施形態は組み合わせられ得る。
本明細書で説明される情報及び信号は、様々な異なる科学技術及び技術の内の何れかを使用して表され得る。例えば、上の説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図面は、複数の信号を単一の信号として説明し得るが、バスが様々なビット幅を有し得る場合に、信号は複数の信号のバスを表し得ることを当業者は理解するであろう。
用語“電子通信”及び“結合された（coupled）”は、コンポーネント間の電子流動をサポートするコンポーネント間の関係を指す。これは、コンポーネント間の直接接続を含み得、又は介在コンポーネントを含み得る。相互に電子通信する又は結合されたコンポーネントは、（例えば、通電された回路内の）電子若しくは信号を能動的に交換し得、又は（例えば、非通電の回路内の）電子若しくは信号を能動的に交換しないことがあるが、回路が通電されると電子若しくは信号を交換するように構成され得、動作可能であり得る。例として、スイッチ（例えば、トランジスタ）を介して物理的に接続された２つのコンポーネントは、スイッチの状態（すなわち、開放又は閉鎖）に関わらず電子通信し、又は結合され得る。
本明細書で使用されるとき、用語“実質的に（substantially）”は、修飾される特徴（例えば、用語、実質的により修飾される動詞又は形容詞）は、絶対的である必要はないが、該特徴の利点を達成するのに十分に近いことを意味する。
本明細書で使用されるとき、用語“電極”は、導電体を指し得、幾つかの場合、メモリアレイのメモリセル又はその他のコンポーネントへの電気的コンタクトとして用いられ得る。電極は、メモリデバイス１００の素子又はコンポーネント間の導電経路を提供するトレース、ワイヤ、導電線、又は導電層等を含み得る。
カルコゲナイド材料は、元素Ｓ、Ｓｅ、及びＴｅの内の少なくとも１つを含む材料又は合金であり得る。カルコゲナイド材料は、Ｓ、Ｓｅ、Ｔｅ、Ｇｅ、Ａｓ、Ａｌ、Ｓｉ，Ｓｂ、Ａｕ、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、ビスマス（Ｂｉ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、酸素（Ｏ）、銀（Ａｇ）、ニッケル（Ｎｉ）、プラチナ（Ｐｔ）の合金を含み得る。例示的なカルコゲナイド材料及び合金は、Ｇｅ－Ｔｅ、Ｉｎ－Ｓｅ、Ｓｂ－Ｔｅ、Ｇａ－Ｓｂ、Ｉｎ－Ｓｂ、Ａｓ－Ｔｅ、Ａｌ－Ｔｅ、Ｇｅ－Ｓｂ－Ｔｅ、Ｔｅ－Ｇｅ－Ａｓ、Ｉｎ－Ｓｂ－Ｔｅ、Ｔｅ－Ｓｎ－Ｓｅ、Ｇｅ－Ｓｅ－Ｇａ、Ｂｉ－Ｓｅ－Ｓｂ、Ｇａ－Ｓｅ－Ｔｅ、Ｓｎ－Ｓｂ－Ｔｅ、Ｉｎ－Ｓｂ－Ｇｅ、Ｔｅ－Ｇｅ－Ｓｂ－Ｓ、Ｔｅ－Ｇｅ－Ｓｎ－Ｏ、Ｔｅ－Ｇｅ－Ｓｎ－Ａｕ、Ｐｄ－Ｔｅ－Ｇｅ－Ｓｎ、Ｉｎ－Ｓｅ－Ｔｉ－Ｃｏ、Ｇｅ－Ｓｂ－Ｔｅ－Ｐｄ、Ｇｅ－Ｓｂ－Ｔｅ－Ｃｏ、Ｓｂ－Ｔｅ－Ｂｉ－Ｓｅ、Ａｇ－Ｉｎ－Ｓｂ－Ｔｅ、Ｇｅ－Ｓｂ－Ｓｅ－Ｔｅ、Ｇｅ－Ｓｎ－Ｓｂ－Ｔｅ、Ｇｅ－Ｔｅ－Ｓｎ－Ｎｉ、Ｇｅ－Ｔｅ－Ｓｎ－Ｐｄ、又はＧｅ－Ｔｅ－Ｓｎ－Ｐｔを含み得るが、これらに限定されない。ハイフンで連結された化学的組成の表記法は、本明細書で使用されるとき、特定の化合物又は合金に含まれる元素を指し示し、指し示された元素を含む全ての化学量論を表すことを意図する。例えば、Ｇｅ－Ｔｅは、ＧｅｘＴｅｙを含み得、ｘ及びｙは、任意の正の整数であり得る。可変抵抗材料の他の例は、例えば、遷移金属、アルカリ土類金属、及び／又は希土類金属等の２つ以上の金属を含む、二元金属酸化物材料又は混合原子価酸化物を含み得る。実施形態は、メモリセルのメモリ素子と関連付けられる１つ以上の特定の可変抵抗材料には限定されない。例えば、可変抵抗材料の他の例は、メモリ素子を形成するために使用され得、とりわけ、カルコゲナイド材料、巨大磁気抵抗材料、又はポリマーベースの材料を含み得る。
用語“絶縁された（isolated）”は、コンポーネント間を電子が現在流れることができないコンポーネント間の関係を指し、コンポーネントは、それらの間に開回路がある場合に相互から絶縁される。例えば、スイッチにより物理的に接続された２つのコンポーネントは、スイッチが開放された場合に相互から絶縁され得る。
メモリデバイス１００を含む本明細書で論じられるデバイスは、シリコン、ゲルマニウム、シリコン－ゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板上に形成され得る。幾つかの場合、該基板は半導体ウエハである。その他の場合、該基板は、シリコンオングラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＰ）等のシリコンオンインシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャル層であり得る。基板又は基板のサブ領域の導電性は、リン、ホウ素、又はヒ素を含むがそれらに限定されない様々な化学種を使用したドーピングを通じて制御され得る。ドーピングは、イオン注入により、又は任意のその他のドーピング手段により、基板の初期の形成又は成長の間に実施され得る。
本明細書で論じられる１つ以上のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、及びゲートを含む３端子デバイスを含み得る。端子は、導電性材料、例えば金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがｎ型（すなわち、主たるキャリアが電子）である場合、該ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型（すなわち、主たるキャリアがホール）である場合、該ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、正の電圧又は負の電圧をｎ型ＦＥＴ又はｐ型ＦＥＴに夫々印加することは、チャネルが導電性になる結果をもたらし得る。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加された場合、トランジスタは“オン”に又は“活性化”され得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加された場合、トランジスタは“オフ”に又は“不活性化”され得る。
添付の図面に関連して本明細書に記載される説明は、例示的構成を説明し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用される用語“例示的（exemplary）”は、“好適”又は“その他の例よりも有利”ではなく“一例、実例、又は説明として役立つこと”を意味する。詳細な説明は、説明される技術の理解を提供する目的のための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実践され得る。幾つかの実例では、説明される例の内容を不明確にすることを避けるために、周知の構造体及びデバイスはブロック図の形式で示される。
添付の図において、同様のコンポーネント又は機構は、同じ参照ラベルを有し得る。更に、同じ種類の様々なコンポーネントは、ダッシュと、同様のコンポーネント間で区別する第２のラベルとを参照ラベルに続けることによって区別され得る。明細書中にただ第１の参照ラベルが使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様のコンポーネントの内の何れか１つに適用できる。
本明細書に説明される情報及び信号は、様々な異なる科学技術及び技術の何れかを使用して表され得る。例えば、上の説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。
本明細書の開示と関連して記述される様々な説明ブロック及びモジュールは、本明細書で説明される機能を実施するように設計された汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ若しくはその他のプログラム可能論理デバイス、個別的なゲート若しくはトランジスタ論理、個別的なハードウェアコンポーネント、又はそれらの任意の組み合わせで実装又は実施され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連携した１つ以上のマイクロプロセッサ、又は任意のその他のこうした構成）として実装され得る。
本明細書で説明される機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアで実装される場合、機能は、コンピュータ可読媒体上の１つ以上の命令又はコードとして蓄積され得、又は送信され得る。その他の例及び実装は、開示及び添付の請求項の範囲内である。例えば、ソフトウェアの性質に起因して、上で説明した機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、配線、又はこれらの任意の組み合わせを使用して実装できる。機能を実装する機構はまた、機能の（複数の）部分が異なる物理的場所で実装されるように分散されることを含む、様々な場所に物理的に配置され得る。また、請求項を含む本明細書で使用されるとき、項目のリスト（例えば、“少なくとも１つの”又は“の内の１つ以上”等の句により前置きされる項目のリスト）に使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの内の少なくとも１つのリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわち、Ａ及びＢ及びＣ）を意味するように包含的リストを指し示す。また、本明細書で使用されるとき、句“基づいて”は、条件の閉集合への言及として解釈されないであろう。例えば、“条件Ａに基づいて”と説明される例示的ステップは、本開示の範囲から逸脱することなく、条件Ａ及び条件Ｂの両方に基づき得る。言い換えれば、本明細書で使用されるとき、句“基づいて”は、句“少なくとも部分的に基づいて”と同様の方法で解釈されるであろう。
コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む非一時的コンピュータ記憶媒体及び通信媒体の両方を含む。非一時的記憶媒体は、汎用又は専用のコンピュータによりアクセスできる任意の利用可能な媒体であり得る。例として、非限定的に、非一時的コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能プログラム可能リードオンリーメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭ若しくはその他の光ディスクストレージ、磁気ディスクストレージ若しくはその他の磁気ストレージデバイス、又は所望のプログラムコード手段を命令若しくはデータ構造の形式で搬送若しくは蓄積するのに使用でき、且つ汎用若しくは専用コンピュータ又は汎用若しくは専用プロセッサによりアクセスできる任意のその他の非一時的媒体を含み得る。また、任意の接続は、コンピュータ可読媒体として適切に称される。例えば、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術を使用してウェブサイト、サーバ、又はその他の遠隔ソースからソフトウェアが送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術は媒体の定義に含まれる。本明細書で使用されるとき、磁気ディスク（disk）及び光学ディスク（disc）は、ＣＤ、レーザディスク、光ディスク、デジタル多目的ディスク（ＤＶＤ）、フロッピーディスク、及びブルーレイディスクを含み、光学ディスクがレーザでデータを光学的に再生する一方で、磁気ディスクはデータを磁気的に通常再生する。上の組み合わせもコンピュータ可読媒体の範囲内に含まれる。
本明細書の説明は、当業者が開示を製作又は使用できるように提供される。開示への様々な修正が当業者に容易に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲を逸脱することなくその他の変形に適用され得る。したがって、開示は、本明細書で説明された例示及び設計に限定されず、本明細書に開示された原理及び新規の機構と一致する最も広い範囲に一致すべきである。

Claims (29)

  1. メモリアレイと結合されたコントローラ内のカウンタを初期化することと、
    前記メモリアレイのメモリセルの第１のグループに読み出し電圧を印加することによって、前記メモリアレイのメモリセルの前記第１のグループの内の少なくとも一部分を活性化することと、
    前記読み出し電圧を印加することに少なくとも部分的に基づいて、メモリセルのセットが活性化されていると判定することと、
    メモリセルの前記セットが活性化されていると判定することに少なくとも部分的に基づいて、前記カウンタを第１の値に更新することと、
    更新された前記カウンタの前記第１の値を、メモリセルの前記第１のグループから読み出されるデータの長さに少なくとも部分的に基づく閾値と比較することと、
    前記比較に少なくとも部分的に基づいて、メモリセルの前記第１のグループの内の１つ以上のメモリセルを読み出すことと、
    を含む方法。
  2. 前記比較することは、
    前記第１の値が、前記コントローラにおいて蓄積された前記閾値を満足すると判定することと、
    前記第１の値が前記閾値を満足するとの前記判定に少なくとも部分的に基づいて、メモリセルの前記第１のグループへの前記読み出し電圧の印加を停止することとであって、前記１つ以上のメモリセルは、前記読み出し電圧の印加が停止された後に読み出される、ことと、
    を更に含む、請求項１に記載の方法。
  3. 前記比較することは、
    前記第１の値が、前記コントローラにおいて蓄積された前記閾値を満足しないと判定することと、
    前記第１の値が前記閾値を満足しないとの前記判定に少なくとも部分的に基づいて、メモリセルの前記第１のグループへの前記読み出し電圧の印加を維持することと、
    前記読み出し電圧の印加を維持することに少なくとも部分的に基づいて、メモリセルの第２のセットが活性化されていると判定することと、
    メモリセルの前記第２のセットが活性化されていると判定することに少なくとも部分的に基づいて、前記カウンタを第２の値に更新することであって、前記１つ以上のメモリセルは、前記カウンタを前記第２の値に更新することに少なくとも部分的に基づいて読み出される、ことと、
    を更に含む、請求項１に記載の方法。
  4. 活性化されているメモリセルの前記セットが第１の論理状態に対応すると判定することを更に含む、請求項１に記載の方法。
  5. 前記第１の論理状態は、第２の論理状態と関連付けられた閾値電圧の第２のセットよりも小さい閾値電圧の第１のセットに対応する、請求項４に記載の方法。
  6. メモリセルの前記第１のグループは、第１の論理状態を有する所定の数のメモリセルを用いて構成される、請求項１に記載の方法。
  7. メモリセルの前記第１のグループは、前記第１のグループ内のメモリセルの総数とは無関係な固定の数のメモリセルを用いて構成される、請求項１に記載の方法。
  8. メモリセルの前記第１のグループの第１の半分は、第１の論理状態に対応し、メモリセルの前記第１のグループの第２の半分は、第２の論理状態に対応する、請求項１に記載の方法。
  9. メモリセルの前記セットの各メモリセルは、第１の論理状態に対応する、請求項１に記載の方法。
  10. メモリセルの前記セットは、メモリセルの前記第１のグループの半分である、請求項１に記載の方法。
  11. 前記閾値は、前記第１の論理状態を有するメモリセルの前記所定の数に等しい、請求項６に記載の方法。
  12. 前記閾値は、前記メモリアレイのメモリセルの第２のグループから読み出される、請求項１に記載の方法。
  13. 前記読み出し電圧は、継続期間に渡り異なる電圧を各々有する複数の一定電圧を含む、請求項１に記載の方法。
  14. ホストデバイスから入力ベクトルのビットの第１のセットをコントローラにおいて受信することと、
    ビットの前記第１のセットのビットの総数に少なくとも部分的に基づいて、前記入力ベクトルのビットの前記第１のセットとビットの第２のセットとを蓄積するために、メモリのブロックを割り当てることと、
    第１の論理状態を有するビットの前記第１のセットのビットの数に少なくとも部分的に基づいて、ビットの前記第２のセットを生成することであって、ビットの前記第２のセットの長さの一部分が、前記第１の論理状態を有するビットの前記第１のセットのビットの前記数に相当する、ことと、
    ビットの前記第１のセットとビットの前記第２のセットとをメモリの前記ブロックに書き込むことと、
    を含む方法。
  15. ビットの前記第２のセットは、前記第１の論理状態を有するビットの前記第１のセットのビットの前記数を表すビットの複数の組を含む、請求項１４に記載の方法。
  16. ビットの前記第２のセットを生成することは、
    前記第１の論理状態を有するビットの前記第１のセットのビットの前記数を判定することと、
    ビットの判定された前記数に対応するビット値のセットを生成することと、
    を含む、請求項１４に記載の方法。
  17. メモリセルの第１の部分及びメモリセルの第２の部分を含むメモリアレイと結合されたコントローラ内の第１のカウンタ及び第２のカウンタを初期化することと、
    前記メモリアレイに第１の読み出し電圧を印加することによって、メモリセルの前記第１の部分の第１のサブセットを、及び前記メモリアレイに第２の読み出し電圧を印加することによって、メモリセルの前記第２の部分の第２のサブセットを活性化することと、
    メモリセルの前記第１のサブセットを活性化することに少なくとも部分的に基づいて、前記第１のカウンタを第１の値に、及びメモリセルの前記第２のサブセットを活性化することに少なくとも部分的に基づいて、前記第２のカウンタを第２の値に更新することと、
    前記第１のカウンタ及び前記第２のカウンタを更新することに少なくとも部分的に基づいて、メモリセルの前記第１の部分の１つ以上のメモリセルを読み出すことと、
    を含む方法。
  18. 更新された前記第２のカウンタの前記第２の値を、前記コントローラにおいて蓄積された閾値と比較すること、を更に含み、メモリセルの前記第１の部分の１つ以上のメモリセルを読み出すことは、更新された前記第２のカウンタの前記第２の値を前記閾値と比較することに少なくとも部分的に基づく、請求項１７に記載の方法。
  19. 前記比較することは、
    前記第２の値が、前記コントローラにおいて蓄積された前記閾値を満足すると判定することと、
    前記第２の値が前記閾値を満足するとの前記判定に少なくとも部分的に基づいて、前記第２の読み出し電圧の印加を停止することと、
    前記第２の値が前記閾値を満足するとの前記判定に少なくとも部分的に基づいて、第１の論理状態を有する前記第１の部分のメモリセルの総数を、メモリセルの前記第２の部分から識別することと、
    を更に含む、請求項１８に記載の方法。
  20. 前記第１の値が、識別された前記総数に対応すると判定することと、
    前記第１の値が、識別された前記総数に対応するとの前記判定に少なくとも部分的に基づいて、前記第１の読み出し電圧の印加を停止することであって、メモリセルの前記第１の部分の前記１つ以上のメモリセルは、前記第１の読み出し電圧の印加が停止された後に読み出される、ことと、
    を更に含む、請求項１９に記載の方法。
  21. 前記第１の値が、識別された前記総数に対応しないと判定することと、
    前記第１の値が、識別された前記総数に対応しないとの前記判定に少なくとも部分的に基づいて、前記第１の読み出し電圧の印加を維持することと、
    を更に含む、請求項１９に記載の方法。
  22. 前記比較することは、
    前記第２の値が、前記コントローラにおいて蓄積された前記閾値を満足しないと判定することと、
    前記第２の値が前記閾値を満足しないとの前記判定に少なくとも部分的に基づいて、前記第２の読み出し電圧の印加を維持することと、
    を更に含む、請求項１８に記載の方法。
  23. 前記第１の読み出し電圧及び前記第２の読み出し電圧は、同じ単一の読み出し電圧である、請求項１７に記載の方法。
  24. 前記第１の読み出し電圧は、前記第２の読み出し電圧に対して時間オフセットを有するように構成される、請求項１７に記載の方法。
  25. 前記第１の読み出し電圧は、前記第２の読み出し電圧に対して異なる電圧変化率を有するように構成される、請求項１７に記載の方法。
  26. 前記第１の論理状態を有する前記第１の部分のメモリセルの前記総数を識別することに少なくとも部分的に基づいて、前記コントローラ内のフラグをセットすること、を更に含む、請求項１９に記載の方法。
  27. メモリセルの第１の部分及びメモリセルの第２の部分を含むメモリアレイと結合されたコントローラ内のカウンタを初期化することであって、メモリセルの前記第２の部分は、メモリセルの複数の対を含み、前記複数の対の各対は、個別のフラグ値と関連付けられる、ことと、
    前記メモリアレイに第１の読み出し電圧を印加することによって、メモリセルの前記第１の部分の第１のサブセットを活性化することと、
    前記メモリアレイに第２の読み出し電圧を印加することによって、前記複数の対の各対の少なくとも１つのセルを活性化することと、
    前記少なくとも１つのセルの活性化に少なくとも部分的に基づいて、前記コントローラ内のインジケータをセットすることと、
    前記インジケータに少なくとも部分的に基づいて、メモリセルの前記第１の部分の１つ以上のメモリセルを読み出すことと、
    を含む方法。
  28. 前記インジケータをセットすることは、前記少なくとも１つのセルの活性化に少なくとも部分的に基づいて、前記複数の対の各対の前記個別のフラグ値を第１のフラグ値から第２のフラグ値にトグルすること、を含む、請求項２７に記載の方法。
  29. 前記少なくとも１つのセルの活性化後のメモリセルの前記第２の部分の値のセットに少なくとも部分的に基づいて、第１の論理状態を有する前記第１の部分のメモリセルの総数を判定することと、
    メモリセルの前記第１のサブセットの活性化に少なくとも部分的に基づいて、前記カウンタを第１のカウント値に更新することと、
    前記第１のカウント値を、判定された前記総数と比較することであって、メモリセルの前記第１の部分の１つ以上のメモリセルは、前記比較に基づいて読み出される、ことと、
    を更に含む、請求項２７に記載の方法。
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