CN111512378B - 自动参考存储器单元读取技术 - Google Patents

自动参考存储器单元读取技术 Download PDF

Info

Publication number
CN111512378B
CN111512378B CN201880081912.2A CN201880081912A CN111512378B CN 111512378 B CN111512378 B CN 111512378B CN 201880081912 A CN201880081912 A CN 201880081912A CN 111512378 B CN111512378 B CN 111512378B
Authority
CN
China
Prior art keywords
memory cells
memory
read voltage
bits
read
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201880081912.2A
Other languages
English (en)
Other versions
CN111512378A (zh
Inventor
G·米里希尼
P·阿马托
F·皮奥
A·奥兰多
M·斯福尔津
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN111512378A publication Critical patent/CN111512378A/zh
Application granted granted Critical
Publication of CN111512378B publication Critical patent/CN111512378B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/76—Array using an access device for each cell which being not a transistor and not a diode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

本申请案涉及自动参考存储器单元读取技术。描述与自动参考存储器单元读取技术相关的方法、系统及装置。自动参考读取可在将用户数据存储于存储器单元中之前编码所述用户数据以包含具有第一逻辑状态的预定数目个位。所述自动参考读取可将所述用户数据中具有第一逻辑状态的位的总数目存储于存储器单元的单独集中。随后，可通过将读取电压施加到存储所述用户数据的所述存储器单元来实行读取所述用户数据，同时通过激活具有所述第一逻辑状态的所述存储器单元的子集来监测一系列切换事件。所述自动参考读取可比较经激活存储器单元的数目与所述预定数目或所述总数目以确定是否已检测具有所述第一逻辑状态的所有所述位。

Description

自动参考存储器单元读取技术
交叉参考
本专利申请案主张米里奇尼(Mirichigni)等人在2018年12月20日申请的标题为“自动参考存储器单元读取技术(Auto-Referenced Memory Cell Read Techniques)”的第PCT/US2018/066653号PCT申请案的优先权，所述PCT申请案主张米里奇尼(Mirichigni)等人在2017年12月22日申请的标题为“自动参考存储器单元读取技术(Auto-ReferencedMemory Cell Read Techniques)”的第15/853,364号美国专利申请案的优先权，所述案中的每一者转让给本受让人且其中每一者的全部内容明确地以引用方式并入本文中。
技术领域
技术领域涉及自动参考存储器单元读取技术。
背景技术
下文大体上涉及操作存储器阵列且更具体来说涉及自动参考存储器单元读取技术。
存储器装置广泛用于存储各种电子装置(例如计算机、无线通信装置、相机、数字显示器及类似物)中的信息。通过编程存储器装置的不同状态来存储信息。例如，二进制装置具有两种状态，通常由逻辑“1”或逻辑“0”表示。在其它系统中，可存储两种以上状态。为了存取经存储信息，电子装置的组件可读取或感测存储器装置中的经存储状态。为了存储信息，电子装置的组件可在存储器装置中写入或编程状态。
存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)等。存储器装置可为易失性的或非易失性的。非易失性存储器单元可长时间维持其存储逻辑状态，即使没有外部电源。易失性存储器单元会随时间丢失其经存储状态，除非其由外部电源周期性刷新。
改进存储器装置通常可包含提高存储器单元密度、提高读取/写人速度、提高可靠性、增加数据保存、降低功耗或降低制造成本及其它度量。当存储器单元展现可变电特性时，可期望更稳健读取技术来增加存储器单元性能及可靠性。
发明内容
描述一种方法。所述方法可包含：初始化与存储器阵列耦合的控制器中的计数器；通过将读取电压施加到所述存储器阵列来激活所述存储器阵列的第一存储器单元群组的至少一部分；基于施加所述读取电压而确定存储器单元集已经激活；至少部分基于确定所述存储器单元集已经激活而将所述计数器更新为第一值；比较所述经更新计数器的所述第一值与存储于所述控制器处的阈值；及至少部分基于所述比较而读取所述存储器阵列的一或多个存储器单元。
描述另一种方法。所述方法可包含：在控制器处从主机装置接收输入向量的第一位集；基于所述第一位集的位的总数目而分配存储器块来存储所述输入向量的所述第一位集及第二位集；基于所述第一位集中具有第一逻辑状态的位的数目而产生所述第二位集；及在所述存储器块处写入所述第一位集及所述第二位集。
描述另一种方法。所述方法可包含：初始化与存储器阵列耦合的控制器中的第一计数器及第二计数器，所述存储器阵列包含存储器单元的第一部分及存储器单元的第二部分；通过将第一读取电压施加到所述存储器阵列来激活存储器单元的所述第一部分的第一子集且通过将第二读取电压施加到所述存储器阵列来激活存储器单元的所述第二部分的第二子集；基于激活存储器单元的所述第一子集而将所述第一计数器更新为第一值且基于激活存储器单元的所述第二子集而将所述第二计数器更新为第二值；及基于更新所述第一计数器及所述第二计数器而读取存储器单元的所述第一部分的一或多个存储器单元。
描述另一种方法。所述方法可包含：初始化与存储器阵列耦合的控制器中的计数器，所述存储器阵列包含存储器单元的第一部分及存储器单元的第二部分，其中存储器单元的所述第二部分包含多对存储器单元，所述多对中的每一对与相应旗标值相关联；通过将第一读取电压施加到所述存储器阵列来激活存储器单元的所述第一部分的第一子集；通过将第二读取电压施加到所述存储器阵列来激活所述多对中的每一对的至少一个单元；至少部分基于激活所述至少一个单元而在所述控制器中设置指示符；及至少部分基于所述指示符而读取存储器单元的所述第一部分的一或多个存储器单元。
附图说明
图1说明根据本发明的实施例的具有支持自动参考存储器单元读取技术的三维(3D)存储器单元阵列的存储器装置图的实例。
图2说明根据本发明的实施例的支持自动参考存储器单元读取技术的3D存储器阵列的实例。
图3A及3B说明根据本发明的实施例的支持自动参考存储器单元读取技术的用户数据模型的实例。
图4A及4B说明根据本发明的实施例的支持自动参考存储器单元读取技术的技术。
图5及6展示根据本发明的实施例的支持自动参考存储器单元读取技术的装置的框图。
图7说明根据本发明的实施例的包含支持自动参考存储器单元读取技术的存储器阵列的系统的框图。
图8到11说明根据本发明的实施例的用于自动参考存储器单元读取技术的方法。
具体实施方式
在一些情况中，存储器单元展现可源自各种因素(包含统计过程变化、循环事件(例如，对存储器单元的读取或写入操作)或漂移(例如，硫属化物合金的电阻变化))的非均匀、可变电特性。本发明的自动参考存储器单元读取技术可提供可靠且稳健的读取技术，其中通过跟踪响应于施加到存储器单元的读取电压而激活的存储器单元的数目来实行读取用户数据集(例如，码字、页面)。在一些情况中，自动参考读取可在读取用户数据时使用预定数目来决定是否已考虑与第一逻辑状态相关联的存储器单元。此外，自动参考读取可在读取用户数据时确定与第一逻辑状态相关联的存储器单元的总数目。
在一些方面中，自动参考读取技术减少或消除可存在于存储器装置中的读取参考存储器单元的单独集。读取参考存储器单元可能不拥有与其中归因于各种原因(例如制造过程步骤期间的不同过程条件(例如，等离子密度的非均匀加载模型)、不同循环事件及其它原因)而存储用户数据的大多数存储器单元共同的电特性。因此，读取参考存储器单元的单独集无法在读取操作期间提供可靠参考方案。
自动参考读取技术可包含编码方案以应用于用户数据以在将经编码用户数据存储于存储器单元中之前建立经编码用户数据中具有给定逻辑状态(例如，逻辑状态1)的位的预定数目。所述编码方案可包含在编码过程期间将数个额外位(其也可称为奇偶校验位)添加到用户数据。在一些实施例中，自动参考读取可使用不同编码方案，其在存储用户数据时将对应于用户数据中具有给定逻辑状态(例如，逻辑状态1)的位的总数目的计数信息存储于数个存储器单元中。在一些情况中，计数信息可存储为二进制数，其表示用户数据中具有给定逻辑状态的位的总数目。在其它情况中，计数信息可经编码以具有给定权重(例如，20％、30％、50％(即，存储计数信息的存储器单元的一半具有给定逻辑状态)、75％)的权重模型。
在一些方面中，存储器装置可包含布置成3D架构以存储用户数据的PCM单元阵列，例如3D XPointTM存储器。3D XPointTM架构中的PCM单元(其也可称为3DXP存储器单元)可表示与第一阈值电压集相关联的第一逻辑状态(例如，逻辑状态1)或与第二阈值电压集相关联的第二逻辑状态(例如，逻辑状态0)。在一些实施例中，逻辑状态1(例如，PCM单元的SET状态，其也可称为SET单元或位)对应于低于与逻辑状态0(例如，PCM单元的RESET状态，其也可称为RESET单元或位)相关联的阈值电压集的阈值电压集。
自动参考读取技术可包含将电压(例如，读取电压)施加到存储器阵列，所述存储器阵列经配置以激活含有经编码用户数据的存储器单元群组。所述电压可依据时间以恒定改变速率增加。在一些情况中，所述读取电压具有单调递增阶梯形状，使得针对第一时间周期施加第一电压，接着针对第二时间周期施加第二电压。经施加读取电压可通过激活存储经编码用户数据的所述存储器单元群组来启动一系列切换事件。切换事件可归因于存储器单元在跨所述存储器单元的经施加电压超过阈值电压(例如，与所述存储器单元相关联的阈值电压)时开启(例如，传导可观量的电流)。自动参考读取技术可跟踪响应于读取电压而开启(例如，激活)的存储器单元的数目。
当用户数据已用预定数目个存储器单元编码以具有第一逻辑状态(例如，逻辑状态1)时，自动参考读取技术可比较经激活存储器单元的数目与存储于存储器装置中的预定数目。当经激活存储器单元的数目小于预定数目时，自动参考读取技术可继续将读取电压施加(例如，增加)到存储器阵列，同时跟踪经激活的额外存储器单元(例如，直到经激活存储器单元的数目匹配预定数目)。当经激活存储器单元的数目匹配预定数目时，自动参考读取可停止将读取电压施加到存储器阵列且确定经编码用户数据的所有经激活存储器单元具有第一逻辑状态。此外，自动参考读取可确定经编码用户数据的剩余存储器单元(例如，当经激活存储器单元的数目匹配预定数目时的非有源存储器单元)具有第二逻辑状态(例如，逻辑状态0)。
当用户数据已用额外存储器单元集(其存储对应于用户数据中具有第一逻辑状态(例如，逻辑状态1)的位的总数目的计数信息)编码时，自动参考读取技术可从所述额外存储器单元集读取计数信息以识别所述总数目。总数目可存储于存储器装置中以提供关于读取电压是否可继续(或可停止)的准则同时响应于所述读取电压而跟踪用户数据的经激活存储器单元的数目。当经激活存储器单元的数目小于总数目时，自动参考读取技术可继续将读取电压施加(例如，增加)到存储器阵列，同时跟踪经激活的额外存储器单元直到经激活存储器的数目匹配总数目。当用户数据的经激活存储器单元的数目匹配总数目时，自动参考读取技术可停止将读取电压施加到存储器阵列且确定用户数据的所有经激活存储器单元具有第一逻辑状态(例如，SET或RESET单元)。另外，自动参考读取技术可确定用户数据的剩余存储器单元(例如，当经激活存储器单元的数目匹配预定数目时的非有源存储器单元)具有第二逻辑状态(例如，SET或RESET单元)。
在一些情况中，计数信息在存储于额外存储器单元集中之前经编码以具有第一逻辑状态(例如，逻辑状态1)的固定数目个位。作为实例，额外存储器单元集的一半可经配置以具有逻辑状态1以表示计数信息。在读取操作期间，自动参考读取可跟踪额外存储器单元集的经激活存储器单元的数目以确定是否考虑额外存储器单元集中具有逻辑状态1的所有存储器单元。当已考虑(例如，激活)额外存储器单元集的所有存储器单元时，自动参考读取技术可在存储器装置中设置旗标且从额外存储器单元集提取计数信息。计数信息可存储于所述存储器装置中的寄存器中，且所述旗标可指示所述寄存器中的计数信息是用户数据中展现第一逻辑状态(例如，逻辑状态1)的位的总数目的有效表示(例如，呈二进制格式)。接着，所述寄存器中的计数信息可用来以上文所描述的类似方式跟踪用户数据中激活的存储器单元的数目。在一些实施例中，与存储用户数据的存储器单元相比，可将不同读取电压施加到额外存储器单元集。另外或替代地，可将单个读取电压施加到额外存储器单元集及存储用户数据的存储器单元。
下文在存储器装置中的存储器阵列的上下文中进一步描述上文所介绍的本发明的特征。接着描述特定非限制性实例以说明根据一些实施例的自动参考存储器单元读取技术的各种特征(例如，包含PCM单元或3DXP存储器单元的存储器阵列)。参考与自动参考存储器单元读取技术相关的设备图、系统图及流程图进一步说明及描述本发明的这些及其它特征。然而，如所属领域的一般技术人员将了解，其它替代例及不同变化可纳入考虑且落入本发明的范围内。
图1说明根据本发明的实施例的实例存储器装置100。存储器装置100也可称为电子存储器设备。图1是存储器装置100的各种组件及特征的说明性表示。因而，应了解，存储器装置100的组件及特征经展示以说明功能相互关系，且可不表示其在存储器装置100内的实际物理位置。在图1的说明性实例中，存储器装置100包含3D存储器阵列102。3D存储器阵列102包含可编程以存储不同状态的存储器单元105。在一些实施例中，每一存储器单元105可编程以存储两种状态，表示为逻辑0及逻辑1。在一些实施例中，存储器单元105可经配置以存储两种以上逻辑状态。在一些实施例中，存储器单元105可包含PCM单元(例如，3DXP存储器单元)。尽管用数字指示符标记图1中包含的一些元件，但不标记其它对应元件，虽然其是相同的或将被理解为类似以便增加所描绘特征的可见性及清晰度。
3D存储器阵列102可包含形成为彼此相邻(例如，彼此叠置或靠近)的两个或两个以上二维(2D)存储器阵列。与2D阵列相比，此可增加可放置或产生在单个裸片或衬底上的存储器单元105的数目，其又可降低生产成本或增加存储器装置的性能或两者。基于图1中所描绘的实例，3D存储器阵列102包含存储器单元105的两个层级；然而，层级的数目可不限于两个。每一层级可经对准或经定位使得存储器单元105可跨每一层级彼此对准(精确地重叠或近似重叠)，从而形成存储器单元堆叠145。在一些情况中，存储器单元堆叠145可包含彼此叠置的PCM单元(例如，3DXP存储器单元)。
在一些实施例中，每一行存储器单元105连接到存取线110，且每一列存储器单元105连接到位线115。存取线110及位线115可基本上彼此垂直且可产生存储器单元阵列。如图1中所展示，存储器单元堆叠145中的两个存储器单元105可共享共同导电线，例如位线115。即，位线115可与上存储器单元105的底部电极及下存储器单元105的顶部电极电子通信。在其它实施例中，存储器单元105中的每一者(例如，上存储器单元、下存储器单元)可配置有其自身位线。在此类情况中，存储器单元可通过绝缘层分离。其它配置是可能的，例如第三层可与下层共享存取线110。一般来说，一个存储器单元105可定位于两个导电线(例如存取线110及位线115)的相交点处。此相交点可称为存储器单元的地址。目标存储器单元105可为定位于通电存取线110及位线115的相交点处的存储器单元105；即，存取线110及位线115可经通电以便在其相交点处读取或写入存储器单元105。与相同存取线110或位线115电子通信(例如，连接)的其它存储器单元105可称为未标定存储器单元105。
如上文所论述，电极可耦合到存储器单元105及存取线110或位线115。术语电极可指代电导体，且在一些情况中可用作存储器单元105的电接点。电极可包含在存储器装置100的元件或组件之间提供导电路径的迹线、导线、导电线、导电层或类似物。在一些实施例中，存储器单元105可包含定位于第一电极与第二电极之间的硫属化物合金。第一电极的一侧可耦合到存取线110且第一电极的另一侧耦合到硫属化物合金。另外，第二电极的一侧可耦合到位线115且第二电极的另一侧耦合到硫属化物合金。第一电极及第二电极可为相同材料(例如，碳)或不同材料。在其它实施例中，存储器单元105可包含用来将硫属化物合金分成如图2中所描绘的两个部分的额外电极。硫属化物合金的第一部分可具有不同于硫属化物合金的第二部分的组合物。在一些实施例中，硫属化物合金的第一部分可具有不同于硫属化物合金的第二部分的功能。额外电极可具有相同于第一电极及/或第二电极的材料(例如，碳)或不同于第一电极及/或第二电极的材料。
可通过通电到或选择存取线110及位线115而对存储器单元105执行操作，例如读取及写入。在一些实施例中，存取线110可称为字线110，且位线115可称为数字线115。在不失理解或操作的情况下，对字线及位线或其类似物的引用是可互换的。通电到或选择字线110或数字线115可包含将电压施加到相应线。字线110及数字线115可由导电材料制成，例如金属(例如，铜(Cu)、铝(Al)、金(Au)、钨(W)、钛(Ti))、金属合金、碳、导电掺杂半导体、或其它导电材料、合金、化合物或类似物。
在一些架构中，存储器单元105的逻辑存储装置(例如，电容器、电阻器)可通过选择组件与数字线115电隔离。字线110可连接到且可控制选择组件。例如，选择组件可为晶体管且字线110可连接到所述晶体管的栅极。通电到字线110导致存储器单元105的逻辑存储装置与其对应数字线115之间的电连接或闭合电路。接着可存取数字线115以读取或写入存储器单元105。在选择存储器单元105之后，所得信号可用来确定经存储逻辑状态。在一些情况中，第一逻辑状态可对应于无电流或可忽略小电流，而第二逻辑状态可对应于有限量的电流。在一些情况中，存储器单元105可包含都具有两个端子且可不利用单独选择组件的3DXP存储器单元或自选择存储器(SSM)单元。因而，3DXP存储器单元或SSM单元的一个端子可电连接到字线110，且3DXP存储器单元或SSM单元的另一端子可电连接到数字线115。
可通过行解码器120及列解码器130控制对存储器单元105的存取。例如，行解码器120可从存储器控制器140接收行地址且基于所述经接收行地址通电到适当字线110。类似地，列解码器130可从存储器控制器140接收列地址且通电到适当数字线115。例如，3D存储器阵列102可包含多个字线110(标记为WL_B1(或WL_T1)到WL_BM(或WL_TM))及多个数字线115(标记为DL_1到DL_N，其中M及N取决于阵列大小)。因此，通过通电到字线110及数字线115(例如，WL_B2及DL_3)，可存取其相交点处的存储器单元105。
在存取之后，可由感测组件125读取或感测存储器单元105以确定存储器单元105的经存储状态。例如，可将电压施加到存储器单元105(使用对应字线110及数字线115)且所得电流的存在可取决于经施加电压及存储器单元105的阈值电压。在一些情况中，可施加一个以上电压。另外，如果经施加电压不导致电流流动，那么可施加其它电压直到感测组件125检测到电流。通过评估导致电流流动的电压，可确定存储器单元105的经存储逻辑状态。在一些情况中，所述电压可在量值上斜升直到检测到电流流动(例如，存储器单元105开启、接通、传导电流或变为激活)。在其它情况中，可循序地施加预定电压直到检测到电流。同样地，可将电流施加到存储器单元105，且产生所述电流的电压的量值可取决于存储器单元105的电阻或阈值电压。
感测组件125可包含各种晶体管或放大器以便检测及/或放大信号的差异，此可称为锁存。接着，可通过列解码器130输出存储器单元105的经检测逻辑状态作为输入/输出(I/O)135。在一些情况中，感测组件125可为列解码器130或行解码器120的部分。或，感测组件125可连接到列解码器130或行解码器120或与列解码器130或行解码器120电子通信。图1还展示布置感测组件125-a(在虚线框中)的替代选项。所属领域的技术人员将了解，感测组件125可与列解码器130或行解码器120相关联，而不会丧失任何功能性。
可通过类似地通电到相关字线110及数字线115来设置或写入存储器单元105，且可将至少一个逻辑值存储于存储器单元105中。列解码器130或行解码器120可接受待写入到一或多个存储器单元105的数据(例如，I/O 135)。
在一些存储器架构中，存取存储器单元105可使经存储逻辑状态降级或损毁，且可执行重写或刷新操作以将原始逻辑状态传回到存储器单元105。在DRAM中，例如，电容器可在感测操作期间部分或完全放电，从而损坏经存储逻辑状态。因此，可在感测操作之后重写逻辑状态。另外，通电到单个字线110可导致行中的所有存储器单元105放电；因此，行中的若干或所有存储器单元105可经历重写程序。在非易失性存储器(例如SSM、PCM(例如，3DXP存储器)、FeRAM或3D“与非(NAND)”存储器)中，存取存储器单元105可能不会损毁逻辑状态且因此，存储器单元105不会在存取之后经历重写。
存储器控制器140可通过各种组件(例如，行解码器120、列解码器130及感测组件125)控制存储器单元105的操作(例如，读取、写入、重写、刷新、放电)。在一些情况中，行解码器120、列解码器130及感测组件125的一或多者可与存储器控制器140共置。存储器控制器140可产生行及列地址信号以便通电到给定字线110及数字线115。存储器控制器140也可产生及控制存储器装置100的操作期间使用的各种电压或电流。
存储器控制器140可通过I/O 135接收用户数据。在一些实施例中，存储器控制器140编码用户数据以在将用户数据存储于存储器单元105中之前满足一条件。当经编码用户数据具有展现给定逻辑状态(例如，逻辑状态1)的预定数目个位时可满足所述条件。举例来说，经编码用户数据可经配置以使存储经编码用户数据的50％存储器单元展现逻辑状态1，而另外50％存储器单元展现逻辑状态0。此可称为平衡编码过程，其中一半经编码用户数据位具有逻辑状态1，且另一半具有逻辑状态0。在一些实例中，计数数据可被定义为具有给定逻辑状态(例如，逻辑状态1或逻辑状态0)的经编码用户数据的位的数目，且计数数据的值可由存储器控制器140编码及存储(例如，存储于寄存器中)。在编码过程期间，存储器控制器140可将特定数目个位(例如，奇偶校验位)添加到用户数据以建立预定数目个存储器单元以展现给定逻辑状态。由于添加奇偶校验位，经编码用户数据可具有多于用户数据的位。在一些实施例中，可在编码过程期间采用展现逻辑状态1的存储器单元的百分比值(例如，40％、50％、60％、75％)，且如上述，表示具有给定逻辑状态(例如，逻辑状态1或逻辑状态0)的经编码用户数据的位的数目的经编码计数数据可由存储器控制器140存储(例如，存储于寄存器中)。此外，可利用恒定权重码，其中所有码字(例如，具有任选奇偶校验位的经编码用户数据)可具有给定逻辑状态的相同数目个位，无论码字的长度为何。在此类例子中，具有给定逻辑状态的位的总百分比可取决于码字的长度而改变，然而具有给定逻辑状态的经编码用户数据的位的数目跨采用恒定权重码方案的所有码字是相同的。
存储器控制器140可将读取电压施加到存储器阵列102以激活含有经编码用户数据的存储器单元105的群组，所述经编码用户数据具有展现给定逻辑状态的预定数目个位。读取电压可具有恒定增加速率或单调递增阶梯形状。当跨存储器单元105施加的读取电压超过其阈值电压时，经施加读取电压可由于施加读取电压而激活含有经编码用户数据的存储器单元105的子集。存储器控制器140可跟踪经激活存储器单元105的数目，且比较所述数目与存储于寄存器中的预定数目。当经激活存储器单元105的数目匹配预定数目时，存储器控制器140可确定在含有经编码用户数据的存储器单元群组中考虑展现给定逻辑状态的所有存储器单元且停止施加读取电压。随后，存储器控制器140可确定所有经激活存储器单元105具有给定逻辑状态。
一般来说，本文中所论述的经施加电压或电流的振幅、形状、极性及/或持续时间可经调整或改变且对于在操作存储器装置100时所论述的各种操作可不同。此外，可同时存取存储器阵列102内的一个、多个或所有存储器单元105；例如，可在复位操作期间同时存取存储器阵列102的多个或所有单元，其中将所有存储器单元105或存储器单元105的群组设置为单个逻辑状态。
图2说明根据本发明的实施例的支持自动参考存储器单元读取技术的存储器阵列202的实例。存储器阵列202可为参考图1所描述的存储器阵列102的部分的实例。如图2中所描绘，存储器阵列202包含用来建构存储器单元105-a的多种材料。每一存储器单元105-a堆叠于垂直方向上(例如，垂直于衬底)以产生存储器单元堆叠(例如，存储器单元堆叠145)。存储器单元105-a可为参考图1所描述的存储器单元105的实例。因此，存储器阵列202可称为3D存储器阵列。存储器阵列202的架构可称为交叉点架构。尽管用数字指示符标记图2中包含的一些元件，但不标记其它对应元件，虽然其是相同的或将被理解为类似以便增加所描绘特征的可见性及清晰度。
存储器阵列202还包含字线110-a及位线115-a，其可为参考图1所描述的字线110及位线115的实例。图2中所描绘的字线110-a与位线115-a之间的材料的说明可表示图1中的存储器单元105的下部分。存储器阵列202包含电极205、逻辑存储元件210、选择器装置元件220及衬底225。在一些实例中，包含硫属化物合金的单个组件(未展示，替换选择器装置元件220、逻辑存储元件210及电极205-b)可充当逻辑存储元件及选择器装置两者。电极205-a可与位线115-a电子通信，且电极205-c可与字线110-a电子通信。
被描绘为空白空间的绝缘材料可既电绝缘又热绝缘。如上文所描述，在PCM技术中，可通过改变存储器单元105-a中的逻辑存储元件210的电阻来存储各种逻辑状态，此又展现存储器单元105-a的变化阈值电压。在一些情况中，存储各种逻辑状态包含使电流通过存储器单元105-a，加热存储器单元105-a中的逻辑存储元件210，或熔化(例如，全部或部分)存储器单元105-a中的逻辑存储元件210的材料。可在基于硫属化物的存储器中利用其它存储机制，例如阈值电压调制。
在一些情况中，存储器阵列202可包含存储器单元堆叠阵列，且每一存储器单元堆叠可包含多个存储器单元105-a。存储器阵列202可通过形成导电材料堆叠(例如字线110-a)来制成，其中每一导电材料通过其之间的电绝缘材料与相邻导电材料分离。电绝缘材料可包含氧化物或氮化物材料，例如氧化硅、氮化硅或其它电绝缘材料。这些材料可形成于衬底225上方，例如硅晶片、或任何其它半导体或氧化物衬底。随后，可利用各种过程步骤以在字线110-a与位线115-a之间形成材料，使得每一存储器单元105-a可与字线110-a及位线115-a耦合。
选择器装置元件220可通过电极205-b与逻辑存储元件210连接。在一些实例中，可翻转选择器装置元件220及逻辑存储元件210的定位。包含选择器装置元件220、电极205-b及逻辑存储元件210的复合堆叠可通过电极205-c连接到字线110-a且通过电极205-a连接到位线115-b。选择器装置元件220可协助选择特定存储器单元105-a或可帮助防止杂散电流流动通过相邻于所选择的存储器单元105-a的未选择的存储器单元105-a。选择器装置元件220可包含电非线性组件(例如，非欧姆组件)，例如金属-绝缘体-金属(MIM)接面、双向定限开关(OTS)或金属-半导体-金属(MSM)开关及其它类型的双端子选择器装置，例如二极管。在一些情况中，选择器装置元件包含硫属化物合金。在一些实例中，选择器装置包含硒(Se)、砷(As)、硅(Si)及锗(Ge)的合金。
如上文所论述，图2的存储器单元105-a可包含具有可变电阻的材料。可变电阻材料可指代各种材料系统，包含例如金属氧化物、硫属元素化物及类似物。硫属化物材料是包含元素硫(S)、碲(Te)或硒(Se)的至少一者的材料或合金。许多硫属化物合金是可能的，例如，锗-锑-碲合金(Ge-Sb-Te)是硫属化物材料。也可采用此处未明确列举的其它硫属化物合金。
为了设置低电阻状态，可通过使电流通过存储器单元105-a来加热存储器单元105-a。由流动通过具有有限电阻的材料的电流引起的加热可称为焦耳或欧姆加热。焦耳加热可与电极或相变材料的电阻相关。将相变材料加热到高温(但低于其熔化温度)可导致相变材料结晶且形成低电阻状态。在一些情况中，可通过除焦耳加热之外的方式(例如，通过使用激光器)加热存储器单元105-a。为了设置高电阻状态，可例如通过焦耳加热将相变材料加热到高于其熔化温度。通过移除经施加电流以快速地冷却相变材料，可使熔融材料的非晶结构淬灭或锁定。
在一些情况中，存储器单元105-a可在数次循环操作(例如，一系列读取或写入操作)之后展现不同电特性。例如，如果与已通过大量读取或写入操作循环的存储器单元105-a相比，存储器单元105-a相对较新(例如，具有少量读取或写入操作的PCM单元)，那么在接收相同编程脉冲以存储逻辑状态1(例如，SET编程脉冲)之后对应于逻辑状态1的存储器单元105-a(例如，PCM单元)的阈值电压可不同。另外，在一些情况中，存储器单元105-a中的硫属化物材料(例如，逻辑存储元件210)可在写入操作期间编程(例如，结晶或淬灭)硫属化物材料之后经历电阻变化(其也可称为漂移)。此电阻变化可导致存储器单元105-a的变化阈值电压，且可在例如经过特定时间周期之后阻碍从存储器单元105-a(例如，PCM单元)准确地读取信息。在一些实施例中，变化量可依据环境温度而变化。
自动参考读取技术可在存储器单元105-a(例如，PCM单元)展现上文所描述的不同电特性时提供稳健读取技术。在一些实施例中，存储器单元105-a可经配置以存储经编码用户数据，所述经编码用户数据包含经修改用户数据(或在一些情况中，原始用户数据)及可添加到其的数个奇偶校验位。在一些情况中，存储于存储器单元105-a中的经编码用户数据已经修改以包含具有逻辑状态1的预定数目个位。具有逻辑状态1的位的数目可取决于所采用编码方案而不同。在一些情况中，具有逻辑状态1的位的数目可为含有经编码用户数据的位的50％(或其它百分比)。在一些实施例中，存储器单元105-a可经配置以存储用户数据，而额外存储器单元集105-a经配置以存储计数信息。计数信息可表示用户数据中具有逻辑状态1的位的数目。在一些情况中，可预先读取计数信息以在读取用户数据之前提取用户数据中具有逻辑状态1的位的数目。另外或替代地，可在读取用户数据时确定计数信息。自动参考读取技术利用提供具有逻辑状态1的精确数目个存储器单元105-a的编码方案，此又使自动参考读取技术能够准确地读取用户数据，无论上文所描述的存储器单元的不同电特性为何。
图3A说明根据本发明的实施例的支持自动参考存储器单元读取技术的用户数据模型图301的实例。用户数据模型图301包含用户数据310-a及经编码用户数据315-a。编码过程320-a可将用户数据310-a转换成经编码用户数据315-a。经编码用户数据315-a可存储于存储器单元集中，所述存储器单元集可为参考图1及2所描述的存储器单元105的实例。经编码用户数据315-a的每一框可对应于可展现逻辑状态1或逻辑状态0的存储器单元(例如，存储器单元105或105-a)。在编码过程320-a期间，可将数个奇偶校验位添加到用户数据310-a以建立具有给定逻辑状态(例如，逻辑状态1)的经编码用户数据315-a的预定数目个位。因此，经编码用户数据315-a中的位的数目可大于用户数据310-a中的位的数目(例如，如果添加奇偶校验位，那么n大于m)。在已准确地读取经编码用户数据315-a之后，解码过程325可将经编码用户数据315-a转换回到用户数据310-a。
在一些实施例中，针对每一用户数据，对应经编码用户数据可具有展现逻辑状态1及逻辑状态0的相同数目个存储器单元(其可称为平衡编码方案)。因而，经编码用户数据可称为具有50％权重。在一些实施例中，针对每一用户数据，对应经编码用户数据可具有展现给定逻辑状态(例如，逻辑状态1)的预定数目个存储器单元，从而产生可不同于50％的恒定权重(其可称为恒定权重编码方案)。如上文所描述，编码过程320-a的结果可为在经编码用户数据315-a中建立预定数目个展现给定逻辑状态(例如，逻辑状态1)的存储器单元。自动参考读取技术可利用如下事实：编码过程320-a存在此预定数目个存储器单元(例如，平衡编码方案、恒定权重编码方案)以如下文参考图4A所描述般准确地读取经编码用户数据315-a。
图3B说明根据本发明的实施例的支持自动参考存储器单元读取技术的用户数据模型图302的实例。用户数据模型图302包含用户数据310-b及经编码用户数据315-b。编码过程320-b可将用户数据310-b编码成经编码用户数据315-b。除计数数据330之外，所述经编码用户数据也可包含用户数据310-b。可由用户数据310-b的长度确定计数数据330的存储器单元的数目。在一些情况中，当用户数据是2k个位长时，计数数据330包含k个存储器单元。在其它情况中，当用户数据是2k个位长时，计数数据330可包含2×k个存储器单元。计数数据330可存储于第一存储器单元集(例如，存储器单元105)中，所述第一存储器单元集与存储用户数据310-b的第二存储器单元集(例如，存储器单元105)共享共同存取线(例如，字线110)。在一些情况中，计数数据330存储于第一存储器单元集(例如，存储器单元105)中，所述第一存储器单元集不与存储用户数据310-b的第二存储器单元集(例如，存储器单元105)共享共同存取线(例如，字线110)。
在一些实施例中，在编码过程320-b期间，可识别用户数据310-b的具有给定逻辑状态(例如，逻辑状态1)的位的总数目且可将所述总数目存储于计数数据330中(例如，作为二进制数)。作为实例，当用户数据310-b是16个位长(例如，24个位长)且16个位中的9个位具有逻辑状态1时，计数数据330是4个位长且对应于二进制数1001。在其它实施例中，在编码过程320-b期间，可识别用户数据310-b的展现给定逻辑状态(例如，逻辑状态1)的位的总数目，且可通过将二进制数(例如，1001)的每一数字转换为数字对(例如，二进制数1到10及二进制数0到01)而在计数数据330中编码所述总数目。使用上文所描述的相同实例，当用户数据310-b是16个位长(例如，24个位长)且具有展现逻辑状态1的9个位(例如，二进制数1001)时，计数数据330可为8个位长且对应于10010110。此编码提供计数数据330以具有50％平衡权重。如上文所描述，编码过程320-b的结果可为建立用户数据310-b中具有给定逻辑状态(例如，逻辑状态1)的存储器单元的已知数目且将所述已知数目存储于计数数据330中。自动参考读取技术可利用可用于每一用户数据310-b的此数目以如下文参考图4B所描述般准确地读取用户数据310-b。
图4A说明根据本发明的各个实施例的支持自动参考存储器单元读取技术的实例图401。图401说明施加到存储经编码用户数据(例如，参考图3A所描述的经编码用户数据315-a)的存储器单元(例如，参考图1及2所描述的存储器单元105)的读取电压405(例如，VREAD)。经编码用户数据可经配置以具有预定数目个存储器单元以展现给定逻辑状态(例如，逻辑状态1)。可通过位线(例如，参考图1及2所描述的位线115)及字线(例如，参考图1及2所描述的字线110)将读取电压施加到存储器单元。在一些实施例中，读取电压405具有恒定缓变率，如图4A中所描绘。在一些实施例中，读取电压405具有单调递增阶梯形状。图401说明存储器单元的子集响应于读取电压405而激活。图4A中的每一向上箭头表示一个存储器单元切换事件(例如，存储器单元激活、开启、接通)。
图401还说明经编码用户数据(例如，经编码用户数据315-a)经配置有例如展现逻辑状态1的预定数目N个位。自动参考读取技术可初始化存储器装置中的计数器(其也可称为动态计数器)。自动参考读取技术也可将预定数目N存储于存储器装置中。在时间T0，可将读取电压405施加到存储经编码用户数据的存储器单元。读取电压405的初始值可小于存储器单元的最低阈值电压，使得在时间T0未激活存储器单元。在一些情况中，读取电压405的初始值可大于存储器单元(未展示)的最低阈值电压，使得数个存储器单元在时间T0激活。在时间T1，第一存储器单元可在施加到所述第一存储器单元的读取电压405超过与所述第一存储器单元相关联的阈值电压时激活。自动参考读取技术可将计数器更新为1以记录第一存储器单元已经激活。随后，自动参考读取技术可比较存储于计数器处的数目与预定数目N。当计数器中的数目小于预定数目N时，继续将读取电压405施加到存储器单元。随着读取电压405继续增加，自动参考读取技术可跟踪经激活的存储器单元(例如，在T2、T3等激活的存储器单元)的额外数目且更新计数器。
在时间TN，第N存储器单元可在施加到第N存储器单元的读取电压405超过与所述第N存储器单元相关联的阈值电压时激活。自动参考读取技术基于第N存储器单元的激活将计数器更新为N，且比较存储于计数器中的数目与预定数目N。自动参考读取技术可确定存储于计数器中的数目与预定数目N匹配且停止施加读取电压405。随后，自动参考读取技术可确定经激活存储器单元(例如，对应于在时间T1到TN的切换事件的存储器单元)对应于逻辑状态1。另外，自动参考读取技术可确定剩余存储器单元(例如，存储器单元保持未经激活直到第N切换事件)对应于逻辑状态0(例如，与高于经激活存储器单元的阈值电压的阈值电压相关联的存储器单元)。在使用自动参考读取技术读取经编码用户数据(例如，经编码用户数据315-a)之后，可使用解码过程(例如，解码过程325)解码用户数据(例如，用户数据310-a)。在其它实施例中，在停止施加读取电压405之后，输出用户数据(例如，参考图3B所描述的经编码用户数据310-b)。
在一些实施例中，自动参考读取技术可利用基于序列统计性质的平均值估计方案，其中可使用表示经编码用户数据的特定权重的单个概率密度函数。举例来说，表示50％权重的单个概率密度函数(例如，在平衡编码方案下具有逻辑状态1的128个位经编码用户数据的64个位)可用来确定第j切换事件作为具有逻辑状态1的64个位的阈值电压分布的经估计中值。第j切换事件的确定可与不确定性Uj相关联，Uj可启发式地表达为Uj＝2×3.54σ64，其中σ64表示针对具有逻辑状态1的64个位的已知情况(例如，在平衡编码方案下为50％权重)与给定j值相关联的概率分布函数的标准偏差，且根据与预定可接受错误率相关联的标准偏差估计阈值电压分布的一半宽度。此外，自动参考读取技术可确定在第j切换事件之后维持读取电压405的持续时间以准确地检测展现逻辑状态1的额外存储器单元。在一些情况中，施加读取电压405可在确定已达到适当读取电压(例如，用于提供一定余量)之后持续一段时间。
图4B说明根据本发明的各个实施例的支持自动参考存储器单元读取技术的实例图402。图402说明用户数据410、第一计数数据420-a及第二计数数据420-b。用户数据410可为参考图3B所描述的用户数据310的实例。第一计数数据420-a及第二计数数据420-b可为参考图3B所描述的计数数据330的实例。计数数据(例如，420-a或420-b)可存储于第一存储器单元集(例如，存储器单元105)中，所述第一存储器单元集与存储用户数据410的第二存储器单元集(例如，存储器单元105)共享共同存取线(例如，字线110)。在一些情况中，计数数据(例如，420-a或420-b)存储于第一存储器单元集中，所述第一存储器单元集不与存储用户数据410的第二存储器单元集共享共同存取线(例如，字线110)。另外，图402说明施加到存储计数数据420-b的存储器单元的第一读取电压405-a及施加到存储用户数据410的存储器单元的第二读取电压405-b。第一读取电压405-a及第二读取电压405-b可为参考图4A所描述的读取电压405的实例。图402说明存储器单元的子集响应于读取电压405而激活。图4B中的每一向上箭头表示一个存储器单元切换事件(例如，存储器单元激活、开启、接通)。
在编码阶段期间，自动参考读取技术可采用编码过程(例如，参考图3B所描述的编码过程320-b)来识别具有给定逻辑状态(例如，逻辑状态1)的位的总数目且将所述总数目存储于对应于计数数据420的存储器单元中。用户数据410及计数数据420的组合可表示经编码用户数据425。用户数据425可为参考图3B所描述的经编码用户数据315-b的实例。
在一些实施例中，具有逻辑状态1的用户数据410的位的总数目可作为二进制数存储于计数数据420-a中。举例来说，当用户数据410是16个位长(例如，24个位长)且16个位中的9个位具有逻辑状态1时，计数数据420-a是4个位长且对应于二进制数1001。在读取操作期间，自动参考读取技术可在将读取电压405-a施加到存储用户数据410的存储器单元之前从计数数据420-a读取总数目(例如，1001或9)。自动参考读取技术可将总数目存储于DRAM单元集或存储器装置中的寄存器中，且初始化所述存储器装置中的计数器(其可称为动态计数器)。接着，自动参考读取技术可利用参考图4A所描述的类似步骤。
在时间Ti，自动参考读取可将读取电压405-b施加到存储用户数据410的存储器单元。自动参考读取技术可在存储用户数据410的存储器单元的子集激活时更新计数器(例如，动态计数器)。自动参考读取技术比较计数器(例如，动态计数器)中的数目与存储于DRAM单元或寄存器中的数目(例如，9)，且确定是否继续施加读取电压405-b。在时间Tf，当第9存储器单元激活时，自动参考读取技术可将计数器中的数目更新为9并确定计数器中的数目匹配存储于DRAM单元或寄存器中的总数目且停止施加读取电压405-b。随后，自动参考读取技术可确定经激活存储器单元(例如，在时间Tf激活的存储器单元)对应于逻辑状态1且剩余存储器单元(例如，在时间Tf保持于非有源的存储器单元)对应于逻辑状态0(例如，与高于经激活存储器单元的阈值电压的阈值电压相关联的存储器单元)。
在一些实施例中，可识别用户数据410的展现给定逻辑状态(例如，逻辑状态1)的位的总数目，且可通过将二进制数(例如，1001)中的每一数字转换为数字对(例如，二进制数1到10及二进制数0到01)而在计数数据420-b中编码所述总数目。每一数字对422可表示单个二进制数1或0。举例来说，所述数字对422-a或422-d可表示二进制数1。所述数字对422-b或422-c可表示二进制数0。使用上文所描述的相同实例，当用户数据410是16个位长(例如，24个位长)且具有展现逻辑状态1的9个位(例如，二进制数1001)时，计数数据420-b可为8个位长且对应于10010110。此编码提供计数数据420-b以具有50％平衡权重。换句话来说，当确定用户数据410的长度时，确定计数数据420-b的长度且计数数据420-b的长度的一半对应于具有逻辑状态1的计数数据420-b的位的数目。
在一些实施例中，表示计数数据420-b的长度的一半的数目(例如，阈值)可存储于存储器装置中。所述数目(例如，在图4B中所描绘的实例中为4)可对应于展现逻辑1的计数数据420-b的位的数目。自动参考读取技术可启动第一计数器以跟踪从存储用户数据410的存储器单元中激活的存储器单元的数目且启动第二计数器以跟踪从存储计数数据420-b的存储器单元中激活的存储器单元的数目。自动参考读取可在时间T0将读取电压405-a施加到存储计数数据的存储器单元。自动参考读取技术可更新第二计数器中的数目以跟踪响应于读取电压405-a而激活的存储器单元的数目。自动参考读取技术可比较第二计数器中的数目与存储于存储器装置中的数目(例如，阈值)，且确定第二计数器中的数目是否匹配所述数目(例如，阈值)。当第二计数器中的数目小于所述数目(例如，阈值)时，自动参考读取技术可继续将读取电压405-a施加到存储计数数据420-b的存储器单元。在时间T1，展现逻辑状态1的最后存储器单元可从存储计数数据420-b的存储器单元中激活。最后存储器单元是图4B中所描绘的实例中的第4存储器单元。自动参考读取技术可更新第二计数器且确定第二计数器中的数目(例如，4)匹配所述数目(例如，阈值)。随后，自动参考读取技术可停止将读取电压405-a施加到存储计数数据420-b的存储器单元，且读取存储于计数数据420-b中的信息(例如，从10010110读取9)。在一些实施例中，自动参考读取技术可将存储器装置中的旗标设置为有效以指示用户数据410中展现逻辑状态1的位的总数目已经识别。
在一些实施例中，自动参考读取可在时间Ti将读取电压405-b施加到存储用户数据410的存储器单元。自动参考读取技术可更新第一计数器中的数目以跟踪响应于读取电压405-a而激活的存储器单元的数目。自动参考读取技术可比较第一计数器中的数目与由旗标识别且指示为有效的数目以确定第一计数器中的数目是否匹配由旗标识别且指示为有效的数目。当第一计数器中的数目小于由旗标识别且指示为有效的数目时，自动参考读取技术可继续将读取电压405-b施加到存储用户数据410的存储器单元。在时间Tf，展现逻辑状态1的最后存储器单元(例如，图4B的第9存储器单元)可从存储用户数据410的存储器单元中激活。自动参考读取技术可更新第一计数器且确定第一计数器中的数目(例如，9)与识别且指示为有效的数目匹配。随后，自动参考读取技术可停止将读取电压405-b施加到存储用户数据410的存储器单元，且确定经激活存储器单元(例如，在Ti到Tf期间对应于切换事件的存储器单元)对应于逻辑状态1且剩余存储器单元(例如，在时间Tf保持于非有源的存储器单元)对应于逻辑状态0(例如，与高于经激活存储器单元的阈值电压的阈值电压相关联的存储器单元)。
在一些实施例中，与施加到存储计数数据420-b的存储器单元的读取电压405-a相比，施加到存储用户数据410的存储器单元的读取电压405-b可具有偏移430。在一些实施例中，读取电压405-a及读取电压405-b可具有不同斜率(例如，缓变率)。在一些例子中，读取电压405-a可具有大于读取电压405-b的斜率。在一些情况中，单个读取电压可用作读取电压405-a及读取电压405-b两者。在一些方面中，计数数据420-b可存储于第一存储器单元集(例如，存储器单元105)中，所述第一存储器单元集与存储用户数据410的第二存储器单元集(例如，存储器单元105)共享共同存取线(例如，字线110)，且单个读取电压可施加到所述第一存储器单元集及所述第二存储器单元集两者。
在一些实施例中，每一数字对422可经配置以与转变指示符耦合。在图4B中所描绘的实例中，总共四个转变指示符(未展示)可耦合到计数数据420-b，每一数字对422(例如，422-a、422-b、422-c及422-d)针对一个转变指示符。每一转变指示符可经配置以在对应于所述对的两个存储器单元的一者响应于读取电压(例如，读取电压405-a)而激活时触发。每一转变指示符的输出可进一步经配置以当所有转变指示符已经触发时在存储器装置中设置旗标(例如，所有数字对422具有经激活的两个存储器单元的一者)。自动参考读取技术可基于旗标设置为有效而读取存储于计数数据420-b中的信息(例如，自10010110读取9)。所述旗标还指示用户数据410中展现逻辑状态1的位的总数目已经识别。如上文所描述，自动参考读取技术可利用用户数据410中展现逻辑状态1的位的总数目来准确地确定将读取电压405-b施加到存储用户数据410的存储器单元且识别对应于逻辑状态1的所有存储器单元。
如图4A及4B中所描述，当计数数据420及用户数据410两者同时由相同读取电压寻址时，使用数字对422-a、422-b、422-c、422-d来表示计数数据420-a的每一位(例如，如计数数据420-b中所描绘)可允许具有逻辑状态0的任何单元定限于计数数据420-a及/或420-b中及用户数据410中之前确定用户数据410中具有逻辑状态1的位的数目。在一些实例中，每一数字对422中的存储器单元的至少一者可在TN(或时间T1)之前或之时定限。
图5展示根据本发明的实施例的支持自动参考存储器单元读取技术的存储器阵列505的框图500。存储器阵列505可称为电子存储器设备，且可为如本文中所描述的存储器装置100的组件的实例。
存储器阵列505可包含一或多个存储器单元510、存储器控制器515、字线520、参考组件530、感测组件535、数字线540及锁存器545。这些组件可彼此电子通信且可执行本文中所描述的功能的一或多者。在一些情况中，存储器单元510可包含3DXP存储器单元。在一些方面中，存储器控制器515可包含偏压组件550及时序组件555。在一些实施例中，感测组件535可用作参考组件530。在其它情况中，参考组件530可为任选的。而且，图5展示布置感测组件536、锁存器546、参考组件531(在虚线框中)的替代示意选项。在此类替代实例中，感测组件536可与存储器控制器515、字线520、锁存器546及参考线561电子通信。参考组件531可与存储器控制器515及参考线561电子通信。感测控制线566可与感测组件536及存储器控制器515电子通信。所属领域的技术人员将了解，感测组件及相关联组件(即，锁存器545及参考组件530)可与列解码器或行解码器相关联，而不会丧失任何功能性。
存储器控制器515可与字线520、数字线540及感测组件535电子通信，其可为参考图1及2所描述的字线110、数字线115及感测组件125的实例。存储器阵列505的组件可彼此电子通信且可执行参考图1到4B所描述的功能的方面。在一些情况中，参考组件530、感测组件535及锁存器545可为存储器控制器515的组件。
在一些实施例中，数字线540与感测组件535及存储器单元510电子通信。存储器单元510可以逻辑状态(例如，第一、第二或第三逻辑状态)写入。字线520可与存储器控制器515及存储器单元510电子通信。感测组件535可与存储器控制器515、数字线540、锁存器545及参考线560电子通信。参考组件530可与存储器控制器515及参考线560电子通信。感测控制线565可与感测组件535及存储器控制器515电子通信。这些组件也可经由其它组件、连接或总线与存储器阵列505内部及外部的其它组件(除上文未列出的组件之外)电子通信。
存储器控制器515可经配置以通过将电压施加到字线520或数字线540而通电到那些各种节点。例如，偏压组件550可经配置以施加电压来操作存储器单元510以读取或写入存储器单元510，如上文所描述。在一些情况中，存储器控制器515可包含行解码器、列解码器或两者，如本文中所描述。此可使存储器控制器515能够存取如参考图1所说明的一或多个存储器单元105。偏压组件550也可将电压提供到参考组件530以便产生用于感测组件535的参考信号。另外，偏压组件550可针对感测组件535的操作提供电压。
在一些实施例中，存储器控制器515可使用时序组件555执行其操作。例如，时序组件555可控制各种字线选择或位线偏压的时序(包含用于切换及电压施加的时序)以执行本文中所论述的存储器功能，例如读取及写入。在一些情况中，时序组件555可控制偏压组件550的操作。
参考组件530可包含用来产生用于感测组件535的参考信号的各种组件。参考组件530可包含经配置以产生参考信号的电路。在一些情况中，可使用其它3DXP存储器单元实施参考组件530。感测组件535可比较来自存储器单元510的信号(通过数字线540)与来自参考组件530的参考信号。在确定逻辑状态之后，感测组件接着可将输出存储于锁存器545中，其中所述输出可根据存储器阵列505是其部分的电子装置的操作来使用。感测组件535可包含与锁存器545及存储器单元510电子通信的感测放大器。
存储器控制器515及/或至少一些其各种子组件可在硬件、由处理器执行的软件、固件或其任何组合中实施。如果在由处理器执行的软件中实施，那么存储器控制器515及/或至少一些其各种子组件的功能可由通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件、或经设计以执行本发明中所描述的功能的其任何组合来执行。
存储器控制器515及/或至少一些其各种子组件可物理地定位于各种位置处，包含经分布使得功能的部分通过一或多个物理装置实施在不同物理位置处。在一些实施例中，根据本发明的各个实施例，存储器控制器515及/或至少一些其各种子组件可为单独且相异组件。在其它实例中，存储器控制器515及/或至少一些其各种子组件可与根据本发明的各个实施例的一或多个其它硬件组件组合，包含(但不限于)I/O组件、收发器、网络服务器、另一计算装置、本发明中所描述的一或多个其它组件、或其组合。
存储器控制器515可将电压(例如，读取电压)施加到存储器阵列，所述存储器阵列经配置以在读取操作期间激活含有经编码用户数据的存储器单元群组。所述电压可依据时间而以恒定改变速率增加。存储器控制器515可响应于读取电压而跟踪开启(例如，激活)的存储器单元的数目。在一些实施例中，当经编码用户数据已用预定数目个存储器单元编码以具有第一逻辑状态时，存储器控制器515可比较经激活存储器单元的数目与存储于存储器装置中的预定数目。当经激活存储器单元的数目匹配预定数目时，存储器控制器515可停止将读取电压施加到存储器阵列且确定经编码用户数据的所有经激活存储器单元具有第一逻辑状态(例如，SET或RESET单元)。另外，存储器控制器515可确定经编码用户数据的剩余存储器单元(例如，当经激活存储器单元的数目匹配预定数目时的非有源存储器单元)具有第二逻辑状态(例如，SET或RESET单元)。
图6展示根据本发明的实施例的支持自动参考存储器单元读取技术的存储器控制器615的框图600。存储器控制器615可为参考图5所描述的存储器控制器515的实例。存储器控制器615可包含偏压组件620、时序组件625、计数组件630、检测组件635、比较组件640、读取组件645、I/O组件650、编程组件655、编码组件660及旗标组件665。这些模块中的每一者可直接或间接彼此通信(例如，经由一或多个总线)。
偏压组件620可通过将读取电压施加到存储器阵列来激活存储器阵列的第一存储器单元群组的至少一部分，且通过将第一读取施加到存储器单元来激活存储器单元的第一部分的第一子集及通过将第二读取电压施加到存储器阵列来激活存储器单元的第二部分的第二子集。偏压组件620可通过将第一读取电压施加到存储器阵列来激活存储器单元的第一部分的第一子集，且通过将第二读取电压施加到存储器阵列来激活对集中的每一对的至少一个单元。
在一些实施例中，偏压组件620可基于第二值满足阈值的确定而停止施加第二读取电压，基于第一值满足阈值的确定而停止将读取电压施加到存储器阵列，其中在已停止施加读取电压之后读取一或多个存储器单元。偏压组件620可基于第一值不对应于经识别总数目的确定而维持施加第一读取电压，基于第二值不满足阈值的确定而维持施加第二读取电压，基于第一值不满足阈值的确定而维持将读取电压施加到存储器阵列。
在一些实施例中，偏压组件620可基于第一值对应于经识别总数目的确定而停止施加第一读取电压，其中在已停止施加第一读取电压之后读取存储器单元的第一部分的一或多个存储器单元。在一些情况中，第一存储器单元群组经配置有具有第一逻辑状态的预定数目个存储器单元。在一些实例中，第一存储器单元群组独立于第一群组中的存储器单元的总数目而经配置有固定数目个存储器单元。在一些方面中，第一存储器单元群组的第一半对应于第一逻辑状态，且第一存储器单元群组的第二半对应于第二逻辑状态。
在一些实施例中，读取电压包含各自在持续时间内具有不同值的恒定电压集。在一些方面中，第一读取电压及第二读取电压是相同单个读取电压。在一些情况中，第一读取电压经配置以相对于第二读取电压具有时间偏移。在一些实例中，第一读取电压经配置以相对于第二读取电压具有不同电压改变速率。
计数组件630可初始化与存储器阵列耦合的控制器中的计数器，基于存储器单元集已经激活的确定而将所述计数器更新为第一值，且基于第二存储器单元集已经激活的确定而将所述计数器更新为第二值，其中基于将所述计数器更新为所述第二值而读取一或多个存储器单元。在一些实施例中，计数组件630可初始化与存储器阵列耦合的控制器中的第一计数器及第二计数器(所述存储器阵列包含存储器单元的第一部分及存储器单元的第二部分)，且基于激活存储器单元的第一子集而将所述第一计数器更新为第一值及基于激活存储器单元的第二子集而将所述第二计数器更新为第二值。在一些情况中，计数组件630可初始化与存储器阵列耦合的控制器中的计数器(所述存储器阵列包含存储器单元的第一部分及存储器单元的第二部分，其中存储器单元的所述第二部分包含存储器单元对集，所述对集中的每一对与相应旗标值相关联)，且基于激活存储器单元的第一子集而将所述计数器更新为第一计数值。
检测组件635可基于施加读取电压而确定存储器单元集已经激活且基于维持施加读取电压而确定第二存储器单元集已经激活。在一些例子中，所述存储器单元集的每一存储器单元对应于第一逻辑状态。在一些情况中，所述存储器单元集是第一存储器单元群组的一半。
比较组件640可比较经更新计数器的第一值与存储于控制器处的阈值，比较第一计数值与经确定总数目(其中基于比较而读取存储器单元的第一部分的一或多个存储器单元)，及比较经更新第二计数器的第二值与存储于控制器处的阈值(其中基于比较经更新第二计数器的第二值与阈值而读取存储器单元的第一部分的一或多个存储器单元)。在一些实施例中，比较组件640可基于第二值满足阈值的确定、第一值对应于经识别总数目的确定及第一值不对应于经识别总数目的确定而从存储器单元的第二部分识别第一部分中具有第一逻辑状态的存储器单元的总数目。
在一些情况中，所述比较进一步包含：确定第一值不满足存储于控制器处的阈值。在一些方面中，阈值等于具有第一逻辑状态的存储器单元的预定数目。在一些例子中，从存储器阵列的第二存储器单元群组读取阈值。在一些情况中，所述比较进一步包含：确定第一值满足存储于控制器处的阈值。在一些实施例中，所述比较进一步包含：确定第二值不满足存储于控制器处的阈值。在一些实例中，所述比较进一步包含：确定第二值满足存储于控制器处的阈值。
读取组件645可基于比较而读取存储器阵列的一或多个存储器单元，确定已经激活的存储器单元集对应于第一逻辑状态，基于更新第一计数器及第二计数器而读取存储器单元的第一部分的一或多个存储器单元，且基于指示符而读取存储器单元的第一部分的一或多个存储器单元。在一些实施例中，读取组件645可基于激活至少一个单元之后的存储器单元的第二部分的值集而确定第一部分中具有第一逻辑状态的存储器单元的总数目。在一些情况中，第一逻辑状态对应于第一阈值电压集，所述第一阈值电压集可小于与第二逻辑状态相关联的第二阈值电压集。
I/O组件650可在控制器处从主机装置接收输入向量的第一位集。
编程组件655可基于第一位集的位的总数目而分配存储器块来存储输入向量的第一位集及第二位集，且在所述存储器块处写入第一位集及第二位集。在一些情况中，第二位集包含表示具有第一逻辑状态的第一位集的位的数目的多个位对。
编码组件660可基于第一位集中具有第一逻辑状态的位的数目而产生第二位集，且产生对应于经确定位计数的位值集。在一些情况中，产生第二位集包含：确定第一位集中具有第一逻辑状态的位的数目。
旗标组件665可基于识别第一部分中具有第一逻辑状态的存储器单元的总数目而在控制器中设置旗标，且基于激活至少一个单元而在控制器中设置指示符。在一些情况中，设置指示符包含：基于激活至少一个单元而将所述对集中的每一对的相应旗标值从第一旗标值转变到第二旗标值。
图7展示根据本发明的实施例的包含支持自动参考存储器单元读取技术的装置705的系统700的图。装置705可为例如上文参考图1所描述的存储器装置100的组件的实例或包含例如上文参考图1所描述的存储器装置100的组件。装置705可包含用于双向语音及数据通信的组件，包含用于传输及接收通信的组件，包含存储器控制器715、存储器单元720、基本I/O系统(BIOS)组件725、处理器730、I/O控制器735及外围组件740。这些组件可经由一或多个总线(例如，总线710)电子通信。
存储器控制器715可操作如本文中所描述的一或多个存储器单元。具体来说，存储器控制器715可经配置以支持自动参考存储器单元读取技术。在一些情况中，存储器控制器715与交叉点阵列耦合且可操作以执行如上文参考图5所描述的存取操作(例如，编程或读取)。在一些情况中，存储器控制器715可从额外存储器单元集读取计数信息以在用户数据已用额外存储器单元集编码时确定用户数据中具有定逻辑状态(例如，逻辑状态1)的位的总数目，所述额外存储器单元集存储对应于所述总数目的计数信息。存储器控制器715可使用总数目来确定施加到存储用户数据的存储器单元的读取电压是否可继续或停止，同时响应于读取电压而跟踪用户数据的经激活存储器单元的数目。在读取操作期间，存储器控制器715也可跟踪额外存储器单元集的经激活存储器单元的数目以确定是否已考虑额外存储器单元集中具有逻辑状态1的所有存储器单元。存储器控制器715可在装置705中设置旗标且从额外存储器单元集提取计数信息。在一些实施例中，存储器控制器715将计数信息存储于装置705中的寄存器中，且所述旗标可指示寄存器中的计数信息有效。
存储器单元720可如本文中所描述般存储信息(即，呈逻辑状态的形式)。在一些实施例中，存储器单元720可包含交叉点存储器阵列，其包含3DXP存储器单元。存储器单元720也可称为存储器媒体。在一些情况中，所述存储器媒体可包含相变存储器单元的3D交叉点阵列。
BIOS组件725是包含操作为固件的BIOS的软件组件，其可初始化且运行各种硬件组件。BIOS组件725也可管理处理器与各种其它组件(例如，外围组件740、I/O控制器735等)之间的数据流。BIOS组件725可包含存储于ROM、快闪存储器或任何其它非易失性存储器中的程序或软件。
处理器730可包含智能硬件装置(例如，通用处理器、DSP、中央处理部件(CPU)、微控制器、ASIC、FPGA、可编程逻辑装置、离散门或晶体管逻辑组件、离散硬件组件或其任何组合)。在一些情况中，处理器730可经配置以使用存储器控制器操作存储器阵列。在其它情况中，存储器控制器可集成到处理器730中。处理器730可经配置以执行存储于存储器中的计算机可读指令以执行各种功能(例如，支持自动参考存储器单元读取技术的功能或任务)。
I/O控制器735可管理装置705的输入及输出信号。I/O控制器735也可管理未集成到装置705中的外围设备。在一些情况中，I/O控制器735可表示到外部外围设备的物理连接或端口。在一些情况中，I/O控制器735可利用操作系统，例如 或另一已知操作系统。在其它情况中，I/O控制器735可表示调制解调器、键盘、鼠标、触摸屏或类似装置，或与调制解调器、键盘、鼠标、触摸屏或类似装置交互。在一些情况中，I/O控制器735可实施为处理器的部分。在一些情况中，用户可经由I/O控制器735或经由通过I/O控制器735控制的硬件组件与装置705交互。
外围组件740可包含任何输入或输出装置，或用于此类装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并列端口、或外围卡槽，例如外围组件互连(PCI)或加速图形端口(AGP)槽。
输入745可表示装置705外部的装置或信号，其将输入提供到装置705或其组件。此可包含用户接口或与其它装置的接口或其它装置之间的接口。在一些情况中，输入745可由I/O控制器735管理，且可经由外围组件740与装置705交互。
输出750也可表示装置705外部的装置或信号，其经配置以从装置705或任何其组件接收输出。输出750的实例可包含显示器、音频扬声器、打印装置、另一处理器或印刷电路板等。在一些情况中，输出750可为经由外围组件740与装置705介接的外围元件。在一些情况中，输出750可由I/O控制器735管理。
装置705的组件可包含经设计以实行其功能的电路。此可包含经配置以实行本文中所描述的功能的各种电路元件，例如导电线、晶体管、电容器、电感器、电阻器、放大器、或其它有源或非有源元件。装置705可为计算机、服务器、膝上型计算机、笔记本电脑、平板计算机、移动电话、穿戴式电子装置、个人电子装置或类似物。或者，装置705可为此装置的一部分或方面。
图8展示说明根据本发明的实施例的用于自动参考存储器单元读取技术的方法800的流程图。方法800的操作可由如本文中所描述的存储器装置100或其组件来实施。例如，方法800的操作可由如参考图1及5到7所描述的存储器控制器来执行。在一些实施例中，存储器装置100可执行一组代码以控制所述装置的功能元件以执行下文所描述的功能。另外或替代地，存储器装置100可使用专用硬件执行下文所描述的功能的方面。
在805处，存储器装置100可初始化与存储器阵列耦合的控制器中的计数器。操作805可根据本文中所描述的方法来执行。在某些实例中，操作805的方面可由如参考图5到7所描述的计数组件来执行。
在810处，存储器装置100可通过将读取电压施加到存储器阵列来激活存储器阵列的第一存储器单元群组的至少一部分。操作810可根据本文中所描述的方法来执行。在某些实例中，操作810的方面可由如参考图5到7所描述的偏压组件来执行。
在一些实例中，第一存储器单元群组独立于第一群组中的存储器单元的总数目而经配置有固定数目个存储器单元。在一些方面中，第一存储器单元群组的第一半对应于第一逻辑状态，且第一存储器单元群组的第二半对应于第二逻辑状态。
在815处，存储器装置100可至少部分基于施加读取电压而确定存储器单元集已经激活。操作815可根据本文中所描述的方法来执行。在某些实例中，操作815的方面可由如参考图5到7所描述的检测组件来执行。
在一些例子中，所述存储器单元集的每一存储器单元对应于第一逻辑状态。在一些情况中，所述存储器单元集是第一存储器单元群组的一半。
在820处，存储器装置100可至少部分基于确定所述存储器单元集已经激活而将计数器更新为第一值。操作820可根据本文中所描述的方法来执行。在某些实例中，操作820的方面可由如参考图5到7所描述的计数组件来执行。
在825处，存储器装置100可比较经更新计数器的第一值与存储于控制器处的阈值。操作825可根据本文中所描述的方法来执行。在某些实例中，操作825的方面可由参考如参考图5到7所描述的比较组件来执行。
在830处，存储器装置100可至少部分基于比较而读取存储器阵列的一或多个存储器单元。操作830可根据本文中所描述的方法来执行。在某些实例中，操作830的方面可由如参考图5到7所描述的读取组件来执行。
在830处读取存储器阵列的一或多个存储器单元之后，存储器装置100可解码这些存储器单元以获得经解码用户数据位。
描述一种用于执行方法800的设备。所述设备可包含：用于初始化与存储器阵列耦合的控制器中的计数器的构件；用于通过将读取电压施加到所述存储器阵列来激活所述存储器阵列的第一存储器单元群组的至少一部分的构件；用于至少部分基于施加所述读取电压而确定存储器单元集已经激活的构件；用于至少部分基于确定所述存储器单元集已经激活而将所述计数器更新为第一值的构件；用于比较所述经更新计数器的所述第一值与存储于所述控制器处的阈值的构件；及用于至少部分基于所述比较而读取所述存储器阵列的一或多个存储器单元的构件。
所述设备可进一步包含：用于确定所述第一值满足存储于所述控制器处的所述阈值的构件；及用于基于所述第一值满足所述阈值的所述确定而停止将所述读取电压施加到所述存储器阵列的构件，其中在已停止施加所述读取电压之后读取所述一或多个存储器单元。
所述设备可进一步包含：用于确定所述第一值不满足存储于所述控制器处的所述阈值的构件；用于基于所述第一值不满足所述阈值的所述确定而维持将所述读取电压施加到所述存储器阵列的构件；用于基于维持施加所述读取电压而确定第二存储器单元集已经激活的构件；及用于基于确定所述第二存储器单元集已经激活而将所述计数器更新为第二值的构件，其中至少部分基于将所述计数器更新为所述第二值而读取所述一或多个存储器单元。
所述设备可进一步包含用于确定已经激活的所述存储器单元集对应于第一逻辑状态的构件。
描述用于操作存储器阵列的另一设备。描述用于执行方法800的另一设备。所述设备可包含存储器单元及与所述存储器单元电子通信的存储器控制器，其中所述存储器控制器可操作以初始化与存储器阵列耦合的控制器中的计数器；通过将读取电压施加到所述存储器阵列来激活所述存储器阵列的第一存储器单元群组的至少一部分；至少部分基于施加所述读取电压而确定存储器单元集已经激活；至少部分基于确定所述存储器单元集已经激活而将所述计数器更新为第一值；比较所述经更新计数器的所述第一值与存储于所述控制器处的阈值；及至少部分基于所述比较而读取所述存储器阵列的一或多个存储器单元。
在上文所描述的方法800及设备的一些实例中，所述比较进一步包括：确定第一值满足存储于控制器处的阈值。上文所描述的方法800及设备的一些实例可进一步包含用于至少部分基于第一值满足阈值的确定而停止将读取电压施加到存储器阵列的过程、特征、构件或指令，其中可在可能已停止施加读取电压之后读取一或多个存储器单元。
在上文所描述的方法800及设备的一些实例中，所述比较进一步包括：确定第一值不满足存储于控制器处的阈值。上文所描述的方法800及设备的一些实例可进一步包含用于至少部分基于第一值不满足阈值的确定而维持将读取电压施加到存储器阵列的过程、特征、构件或指令。上文所描述的方法800及设备的一些实例可进一步包含用于至少部分基于维持施加读取电压而确定第二存储器单元集可能已经激活的过程、特征、构件或指令。上文所描述的方法800及设备的一些实例可进一步包含用于至少部分基于确定第二存储器单元集可能已经激活而将计数器更新为第二值的过程、特征、构件或指令，其中可至少部分基于将计数器更新为第二值而读取一或多个存储器单元。
上文所描述的方法800及设备的一些实例可进一步包含用于确定可能已经激活的所述存储器单元集对应于第一逻辑状态的过程、特征、构件或指令。在上文所描述的方法800及设备的一些实例中，第一逻辑状态对应于第一阈值电压集，所述第一阈值电压集可小于与第二逻辑状态相关联的第二阈值电压集。在上文所描述的方法800及设备的一些实例中，第一存储器单元群组可配置有具有第一逻辑状态的预定数目个存储器单元。在上文所描述的方法800及设备的一些实例中，所述阈值可等于具有第一逻辑状态的存储器单元的预定数目。在上文所描述的方法800及设备的一些实例中，可从存储器阵列的第二存储器单元群组读取所述阈值。在上文所描述的方法800及设备的一些实例中，读取电压包括各自在持续时间内具有不同值的多个恒定电压。
图9展示说明根据本发明的实施例的用于自动参考存储器单元读取技术的方法900的流程图。方法900的操作可由如本文中所描述的存储器装置100或其组件来实施。例如，方法900的操作可由如参考图1及5到7所描述的存储器控制器来执行。在一些实施例中，存储器装置100可执行一组代码以控制所述装置的功能元件以执行下文所描述的功能。另外或替代地，存储器装置100可使用专用硬件执行下文所描述的功能的方面。
在905处，存储器装置100可在控制器处从主机装置接收输入向量的第一位集。操作905可根据本文中所描述的方法来执行。在某些实例中，操作905的方面可由如参考图5到7所描述的I/O组件或控制器来执行。
在910处，存储器装置100可至少部分基于第一位集的位的总数目而分配存储器块来存储输入向量的第一位集及第二位集。操作910可根据本文中所描述的方法来执行。在某些实例中，操作910的方面可由如参考图5到7所描述的编程组件来执行。
在915处，存储器装置100可至少部分基于第一位集中具有第一逻辑状态的位的数目而产生第二位集。操作915可根据本文中所描述的方法来执行。在某些实例中，操作915的方面可由如参考图5到7所描述的编码组件来执行。
在920处，存储器装置100可在存储器块处写入第一位集及第二位集。操作920可根据本文中所描述的方法来执行。在特定实例中，操作920的方面可由如参考图5到7所描述的编程组件来执行。
描述一种用于执行方法900的设备。所述设备可包含：用于在控制器处从主机装置接收输入向量的第一位集的构件；用于至少部分基于所述第一位集的位的总数目而分配存储器块来存储所述输入向量的所述第一位集及第二位集的构件；用于至少部分基于所述第一位集中具有第一逻辑状态的位的数目而产生所述第二位集的构件；及用于在所述存储器块处写入所述第一位集及所述第二位集的构件。
所述设备可进一步包含：用于确定所述第一位集中具有所述第一逻辑状态的位的所述数目的构件；及用于产生对应于所述经确定位数目的位值集的构件。
描述用于执行方法900的另一设备。所述设备可包含存储器单元及与所述存储器单元电子通信的存储器控制器，其中所述存储器控制器可操作以在控制器处从主机装置接收输入向量的第一位集；至少部分基于所述第一位集的位的总数目而分配存储器块来存储所述输入向量的所述第一位集及第二位集；至少部分基于所述第一位集中具有第一逻辑状态的位的数目而产生所述第二位集；及在所述存储器块处写入所述第一位集及所述第二位集。
在上文所描述的方法900及设备的一些实例中，第二位集包括表示第一位集中具有第一逻辑状态的位的数目的多个位对。在上文所描述的方法900及设备的一些实例中，产生第二位集包括：确定第一位集中具有第一逻辑状态的位的数目。上文所描述的方法900及设备的一些实例也可包含用于产生对应于经确定位计数的位值集的过程、特征、构件或指令。
图10展示说明根据本发明的实施例的用于自动参考存储器单元读取技术的方法1000的流程图。方法1000的操作可由如本文中所描述的存储器装置100或其组件来实施。例如，方法1000的操作可由如参考图1及5到7所描述的存储器控制器来执行。在一些实施例中，存储器装置100可执行一组代码以控制所述装置的功能元件以执行下文所描述的功能。另外或替代地，存储器装置100可使用专用硬件执行下文所描述的功能的方面。
在1005处，存储器装置100可初始化与存储器阵列耦合的控制器中的第一计数器及第二计数器，所述存储器阵列包括存储器单元的第一部分及存储器单元的第二部分。操作1005可根据本文中所描述的方法来执行。在某些实例中，操作1005的方面可由如参考图5到7所描述的计数组件来执行。
在1010处，存储器装置100可通过将第一读取电压施加到存储器阵列来激活存储器单元的第一部分的第一子集且通过将第二读取电压施加到存储器阵列来激活存储器单元的第二部分的第二子集。操作1010可根据本文中所描述的方法来执行。在某些实例中，操作1010的方面可由如参考图5到7所描述的偏压组件来执行。
在1015处，存储器装置100可至少部分基于激活第一存储器单元子集而将第一计数器更新为第一值，且至少部分基于激活第二存储器单元子集而将第二计数器更新为第二值。操作1015可根据本文中所描述的方法来执行。在某些实例中，操作1015的方面可由如参考图5到7所描述的计数组件来执行。
在1020处，存储器装置100可至少部分基于更新第一计数器及第二计数器而读取存储器单元的第一部分的一或多个存储器单元。操作1020可根据本文中所描述的方法来执行。在某些实例中，操作1020的方面可由如参考图5到7所描述的读取组件来执行。
描述一种用于执行方法1000的设备。所述设备可包含：用于初始化与存储器阵列耦合的控制器中的第一计数器及第二计数器的构件，所述存储器阵列包括存储器单元的第一部分及存储器单元的第二部分；用于通过将第一读取电压施加到所述存储器阵列来激活存储器单元的所述第一部分的第一子集且通过将第二读取电压施加到所述存储器阵列来激活存储器单元的所述第二部分的第二子集的构件；用于至少部分基于激活存储器单元的所述第一子集而将所述第一计数器更新为第一值且至少部分基于激活存储器单元的所述第二子集而将所述第二计数器更新为第二值的构件；及用于至少部分基于更新所述第一计数器及所述第二计数器而读取存储器单元的所述第一部分的一或多个存储器单元的构件。
所述设备可进一步包含用于比较所述经更新第二计数器的所述第二值与存储于所述控制器处的阈值的构件，其中基于比较所述经更新第二计数器的所述第二值与所述阈值而读取存储器单元的所述第一部分的一或多个存储器单元。
所述设备可进一步包含：用于确定所述第二值满足存储于所述控制器处的所述阈值的构件；用于至少部分基于所述第二值满足所述阈值的所述确定而停止施加所述第二读取电压的构件；及用于基于所述第二值满足所述阈值的所述确定而从存储器单元的所述第二部分识别所述第一部分中具有第一逻辑状态的存储器单元的总数目的构件。
所述设备可进一步包含：用于确定所述第一值对应于所述经识别总数目的构件；及用于至少部分基于所述第一值对应于所述经识别总数目的所述确定而停止施加所述第一读取电压的构件，其中在已停止施加所述第一读取电压之后读取存储器单元的所述第一部分的所述一或多个存储器单元。
所述设备可进一步包含：用于确定所述第一值不对应于所述经识别总数目的构件；及用于至少部分基于所述第一值不对应于所述经识别总数目的所述确定而维持施加所述第一读取电压的构件。
所述设备可进一步包含：用于确定所述第二值不满足存储于所述控制器处的所述阈值的构件；及用于至少部分基于所述第二值不满足所述阈值的所述确定而维持施加所述第二读取电压的构件。
描述用于执行方法1000的另一设备。所述设备可包含存储器单元及与所述存储器单元电子通信的存储器控制器，其中所述存储器控制器可操作以初始化与存储器阵列耦合的控制器中的第一计数器及第二计数器，所述存储器阵列包括存储器单元的第一部分及存储器单元的第二部分；通过将第一读取电压施加到所述存储器阵列来激活存储器单元的所述第一部分的第一子集，且通过将第二读取电压施加到所述存储器阵列来激活存储器单元的所述第二部分的第二子集；至少部分基于激活存储器单元的所述第一子集而将所述第一计数器更新为第一值，且至少部分基于激活存储器单元的所述第二子集而将所述第二计数器更新为第二值；及至少部分基于更新所述第一计数器及所述第二计数器而读取存储器单元的所述第一部分的一或多个存储器单元。
上文所描述的方法1000及设备的一些实例可进一步包含用于比较经更新第二计数器的第二值与存储于控制器处的阈值的过程、特征、构件或指令，其中可至少部分基于比较经更新第二计数器的第二值与阈值而读取存储器单元的第一部分的一或多个存储器单元。
在上文所描述的方法1000及设备的一些实例中，所述比较进一步包括：确定第二值满足存储于控制器处的阈值。上文所描述的方法1000及设备的一些实例可进一步包含用于至少部分基于第二值满足阈值的确定而停止施加第二读取电压的过程、特征、构件或指令。上文所描述的方法1000及设备的一些实例可进一步包含用于至少部分基于第二值满足阈值的确定而从存储器单元的第二部分识别第一部分中具有第一逻辑状态的存储器单元的总数目的过程、特征、构件或指令。
上文所描述的方法1000及设备的一些实例可进一步包含用于确定第一值对应于经识别总数目的过程、特征、构件或指令。上文所描述的方法1000及设备的一些实例可进一步包含用于至少部分基于第一值对应于经识别总数目的确定而停止施加第一读取电压的过程、特征、构件或指令，其中可在可能已停止施加第一读取电压之后读取存储器单元的第一部分的一或多个存储器单元。
上文所描述的方法1000及设备的一些实例也可包含用于确定第一值不对应于经识别总数目的过程、特征、构件或指令。上文所描述的方法1000及设备的一些实例可进一步包含用于至少部分基于第一值不对应于经识别总数目的确定而维持施加第一读取电压的过程、特征、构件或指令。上文所描述的方法1000及设备的一些实例可进一步包含用于至少部分基于识别第一部分中具有第一逻辑状态的存储器单元的总数目而在控制器处设置旗标的过程、特征、构件或指令。
在上文所描述的方法1000及设备的一些实例中，所述比较进一步包括：确定第二值不满足存储于控制器处的阈值。上文所描述的方法1000及设备的一些实例可进一步包含用于至少部分基于第二值不满足阈值的确定而维持施加第二读取电压的过程、特征、构件或指令。在上文所描述的方法1000及设备的一些实例中，第一读取电压及第二读取电压可为相同单个读取电压。在上文所描述的方法1000及设备的一些实例中，第一读取电压可经配置以相对于第二读取电压可具有时间偏移。在上文所描述的方法1000及设备的一些实例中，第一读取电压可经配置以相对于第二读取电压可具有不同电压改变速率。
图11展示说明根据本发明的实施例的用于自动参考存储器单元读取技术的方法1100的流程图。方法1100的操作可由如本文中所描述的存储器装置100或其组件来实施。例如，方法1100的操作可由如参考图1及5到7所描述的存储器控制器来执行。在一些实施例中，存储器装置100可执行一组代码以控制所述装置的功能元件以执行下文所描述的功能。另外或替代地，存储器装置100可使用专用硬件执行下文所描述的功能的方面。
在1105处，存储器装置100可初始化与存储器阵列耦合的控制器中的计数器，所述存储器阵列包括存储器单元的第一部分及存储器单元的第二部分，其中存储器单元的所述第二部分包括多对存储器单元，所述多对中的每一对与相应旗标值相关联。操作1105可根据本文中所描述的方法来执行。在某些实例中，操作1105的方面可由如参考图5到7所描述的计数组件来执行。
在1110处，存储器装置100可通过将第一读取电压施加到存储器阵列来激活存储器单元的第一部分的第一子集。操作1110可根据本文中所描述的方法来执行。在某些实例中，操作1110的方面可由如参考图5到7所描述的偏压组件来执行。
在1115处，存储器装置100可通过将第二读取电压施加到存储器阵列来激活多对中的每一对的至少一个单元。操作1115可根据本文中所描述的方法来执行。在某些实例中，操作1115的方面可由如参考图5到7所描述的偏压组件来执行。
在1120处，存储器装置100可至少部分基于激活至少一个单元而在控制器处设置指示符。操作1120可根据本文中所描述的方法来执行。在某些实例中，操作1120的方面可由如参考图5到7所描述的旗标组件来执行。
在1125处，存储器装置100可至少部分基于指示符而读取存储器单元的第一部分的一或多个存储器单元。操作1125可根据本文中所描述的方法来执行。在某些实例中，操作1125的方面可由如参考图5到7所描述的读取组件来执行。
描述一种用于执行方法1100的设备。所述设备可包含：用于初始化与存储器阵列耦合的控制器中的计数器的构件，所述存储器阵列包括存储器单元的第一部分及存储器单元的第二部分，其中存储器单元的所述第二部分包括多对存储器单元，所述多对中的每一对与相应旗标值相关联；用于通过将第一读取电压施加到所述存储器阵列来激活存储器单元的所述第一部分的第一子集的构件；用于通过将第二读取电压施加到所述存储器阵列来激活所述多对中的每一对的至少一个单元的构件；用于至少部分基于激活所述至少一个单元而在所述控制器中设置指示符的构件；及用于至少部分基于所述指示符而读取存储器单元的所述第一部分的一或多个存储器单元的构件。
所述设备可进一步包含用于至少部分基于激活所述至少一个单元而将所述多对中的每一对的所述相应旗标值从第一旗标值转变到第二旗标值的构件。
所述设备可进一步包含：用于基于激活所述至少一个单元之后的存储器单元的所述第二部分的值集而确定所述第一部分中具有第一逻辑状态的存储器单元的总数目的构件；用于基于激活存储器单元的所述第一子集而将所述计数器更新为第一计数值的构件；及用于比较所述第一计数值与所述经确定总数目的构件，其中至少部分基于所述比较而读取存储器单元的所述第一部分的一或多个存储器单元。
描述用于执行方法1100的另一设备。所述设备可包含存储器单元及与所述存储器单元电子通信的存储器控制器，其中所述存储器控制器可操作以初始化与存储器阵列耦合的控制器中的计数器，所述存储器阵列包括存储器单元的第一部分及存储器单元的第二部分，其中存储器单元的所述第二部分包括多对存储器单元，所述多对中的每一对与相应旗标值相关联；通过将第一读取电压施加到所述存储器阵列来激活存储器单元的所述第一部分的第一子集；通过将第二读取电压施加到所述存储器阵列来激活所述多对中的每一对的至少一个单元；至少部分基于激活所述至少一个单元而在所述控制器中设置指示符；及至少部分基于所述指示符而读取存储器单元的所述第一部分的一或多个存储器单元。
在上文所描述的方法1100及设备的一些实例中，设置指示符包括：至少部分基于激活至少一个单元而将多对中的每一对的相应旗标值从第一旗标值转变到第二旗标值。
上文所描述的方法1100及设备的一些实例可进一步包含用于至少部分基于激活至少一个单元之后的存储器单元的第二部分的值集而确定第一部分中具有第一逻辑状态的存储器单元的总数目的过程、特征、构件或指令。上文所描述的方法1100及设备的一些实例可进一步包含用于至少部分基于激活存储器单元的第一子集而将计数器更新为第一计数值的过程、特征、构件或指令。上文所描述的方法1100及设备的一些实例可进一步包含用于比较第一计数值与经确定总数目的过程、特征、构件或指令，其中可至少部分基于比较而读取存储器单元的第一部分的一或多个存储器单元。
应注意，上文所描述的方法描述可能实施方案，且操作及步骤可经重新布置或以其它方式修改，且其它实施方案是可行的。此外，可组合来自方法的两者或两者以上的实施例。
本文中所描述的信息及信号可使用各种不同科技及技术的任一者表示。例如，可贯穿上文描述引用的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合来表示。一些图式可将信号说明为单个信号；然而，所属领域的一般技术人员将理解，所述信号可表示信号总线，其中所述总线可具有各种位宽度。
术语“电子通信”及“耦合”指代支持组件之间的电子流的组件之间的关系。此可包含组件之间的直接连接或可包含中间组件。彼此电子通信或耦合的组件可主动交换电子或信号(例如，在通电电路中)或可不主动地交换电子或信号(例如，在断电电路中)，但可经配置且可操作以在电路通电之后交换电子或信号。例如，经由开关(例如，晶体管)物理连接的两个组件电子通信或可耦合，无论所述开关的状态(即，打开或闭合)为何。
如本文中所使用，术语“基本上”意味着修饰特性(例如，由术语基本上修饰的动词或形容词)可并非绝对，但足够接近以便实现所述特性的优点。
如本文中所使用，术语“电极”可指代电导体，且在一些情况中，可作为到存储器阵列的存储器单元或其它组件的电接点。电极可包含提供存储器装置100的元件或组件之间的导电路径的迹线、金属线、导线、导电层或类似物。
硫属化物材料可为包含元素S、Se及Te的至少一者的材料或合金。本文中所论述的相变材料可为硫属化物材料。硫属化物材料可包含以下各者的合金：S、Se、Te、Ge、As、Al、Sb、Au、铟(In)、镓(Ga)、锡(Sn)、铋(Bi)、钯(Pd)、钴(Co)、氧(O)、银(Ag)、镍(Ni)、铂(Pt)。实例硫属化物材料及合金可包含(但不限于)：Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd或Ge-Te-Sn-Pt。如本文中所使用的带连字符的化学组合物表示法指示特定化合物或合金中所包含的元素且希望表示涉及所述所指示元素的所有化学计量学。例如，Ge-Te可包含GexTey，其中x及y可为任何正整数。可变电阻材料的其它实例可包含包括两种或两种以上金属(例如，过渡金属、碱土金属及/或稀土金属)的二元金属氧化物材料或混合价氧化物。实施例并不限于与存储器单元的存储器元件相关联的一(或若干)特定可变电阻材料。例如，可变电阻材料的其它实例可用于形成存储器元件且可包含硫属化物材料、巨磁阻材料或聚合物基材料等等。
术语“隔离”指代其中电子目前无法在其之间流动的组件之间的关系；如果组件之间存在开路，那么其彼此隔离。例如，当开关打开时，通过所述开关物理连接的两个组件可彼此隔离。
本文中所论述的装置(包含存储器装置100)可形成于半导体衬底(例如硅、锗、硅锗合金、砷化镓、氮化镓等)上。在一些情况中，衬底是半导体晶片。在其它情况中，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可通过使用各种化学物种(包含(但不限于)：磷、硼或砷)掺杂来控制衬底或衬底子区域的导电性。掺杂可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂方法而执行。
本文中所论述的一或若干晶体管可表示场效晶体管(FET)且包括三端子装置，包含源极、漏极与栅极。所述端子可通过导电材料(例如，金属)连接到其它电子元件。源极及漏极可为导电的且可包括重度掺杂(例如，简并)半导体区域。源极及漏极可通过轻度掺杂半导体区域或沟道分离。如果沟道是n型(即，多数载子是电子)，那么FET可被称为n型FET。如果沟道是p型(即，多数载子是空穴)，那么FET可被称为p型FET。沟道可由绝缘栅极氧化物封盖。可通过将电压施加到栅极而控制沟道导电性。例如，分别将正电压或负电压施加到n型FET或p型FET可导致沟道变为导电。当将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，所述晶体管可“接通”或“激活”。当将小于所述晶体管的阈值电压的电压施加到所述晶体管栅极时，所述晶体管可“关断”或“撤销激活”。
本文中所陈述的描述结合随附图式描述实例配置且不表示可实施或可在权利要求书的范围内的所有实例。本文中所使用的术语“示范性”意味着“用作实例、例子或说明”，而非“优选”或“优于其它实例”。详细描述包含用于提供对所描述技术的理解的目的的具体细节。然而，这些技术可在无这些具体细节的情况下实践。在一些例子中，以框图形式展示众所周知的结构及装置以避免模糊所描述实例的概念。
在附图中，类似组件或特征可具有相同参考标记。此外，可通过在参考标记后加破折号及区分类似组件的第二标记来区分相同类型的各种组件。当仅在说明书中使用第一参考标记时，描述可适用于具有相同第一参考标记的类似组件的任一者，无论第二参考标记为何。
可使用各种不同科技及技术的任何者来表示本文中所描述的信息及信号。例如，可通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合来表示可贯穿上文描述引用的数据、指令、命令、信息、信号、位、符号及芯片。
可使用经设计以执行本文中所描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行结合本文中的揭示内容描述的各种说明性块及模块。通用处理器可为微处理器，但在替代例中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器也可实施为计算装置的组合(例如，DSP及微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器或任何其它此配置)。
可在硬件、由处理器执行的软件、固件或其任何组合中实施本文中所描述的功能。如果在由处理器执行的软件中实施，那么可将功能作为一或多个指令或代码存储于计算机可读媒体上或经由计算机可读媒体传输。其它实例及实施方案在本发明及随附权利要求书的范围内。举例来说，归因于软件的性质，可使用由处理器执行的软件、硬件、固件、硬接线或这些的任何者的组合来实施上文所描述的功能。实施功能的特征也可物理上定位在各种位置处，包含经分布使得在不同物理位置处实施功能的部分。而且，如本文中所使用，包含在权利要求书中，如项目清单(举例来说，以例如“至少一者”或“一或多者”的词组开始的项目清单)中使用的“或”指示包含清单，使得(举例来说)A、B或C的至少一者的清单意味着A或B或C或AB或AC或BC或ABC(即，A及B及C)。而且，如本文中所使用，词组“基于”不应解释为对条件闭集的参考。例如，在不脱离本发明的范围的情况下，描述为“基于条件A”的示范性步骤可基于条件A及条件B两者。换句话来说，如本文中所使用，词组“基于”应按相同于词组“至少部分基于”的方式来解释。
计算机可读媒体包含非暂时性计算机存储媒体及通信媒体两者，包含促进计算机程序从一个位置传送到另一位置的任何媒体。非暂时性存储媒体可为可通过通用或专用计算机存取的任何可用媒体。通过实例但非限制，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程ROM(EEPROM)、光盘(CD)ROM或其它光磁存储器、磁盘存储器或其它磁性存储装置，或可用于载送或存储呈指令或数据结构的形式的所要程序代码构件且可通过通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。而且，任何连接适当地称为计算机可读媒体。例如，如果使用同轴缆线、光缆、双绞线、数字用户线(DSL)或例如红外线、无线电及微波的无线科技从网站、服务器或其它远程源传输软件，那么同轴缆线、光缆、双绞线、DSL或例如红外线、无线电及微波的无线科技包含于媒体的定义中。如本文中所使用，磁盘及光盘包含CD、激光器光盘、光学光盘、数字多功能光盘(DVD)、软磁盘及蓝光光盘(其中磁盘通常以磁性方式重现数据，而光盘使用激光器以光学方式重现数据)。上文的组合也包含于计算机可读媒体的范围内。
提供本文中的描述以使所属领域的技术人员能够制成或使用本发明。所属领域的技术人员将容易明白本发明的各种修改，且本文中所定义的通用原理可应用于其它变化而不脱离本发明的范围。因此，本发明并不希望受限于本文中所描述的实例及设计，而是应被给予与本文中所揭示的原理及新颖特征一致的最广范围。

Claims (27)

1.一种用于操作存储器装置的方法，其包括：
初始化与存储器阵列耦合的控制器中的计数器，所述存储器阵列包括存储用户数据的第一存储器单元群组；
将读取电压施加到所述第一存储器单元群组，其中施加所述读取电压激活所述第一存储器单元群组中的存储器单元集；
至少部分基于施加所述读取电压而确定所述存储器单元集已经激活；
至少部分基于确定所述存储器单元集已经激活而将所述计数器更新为第一值，所述第一值表示通过施加所述读取电压而激活的所述存储器单元集中的存储器单元的数目；
比较经更新计数器的所述第一值与存储于所述控制器处的且指示在所述第一存储器单元群组内的对应于第一逻辑状态的预定数目个存储器单元的阈值；及
至少部分基于所述比较而读取所述存储器阵列的一或多个存储器单元。
2.根据权利要求1所述的方法，其中比较进一步包括：
确定所述第一值满足存储于所述控制器处的所述阈值；及
至少部分基于所述第一值满足所述阈值的所述确定而停止将所述读取电压施加到所述存储器阵列，其中在已停止施加所述读取电压之后读取所述一或多个存储器单元。
3.根据权利要求1所述的方法，其中比较进一步包括：
确定所述第一值不满足存储于所述控制器处的所述阈值；
至少部分基于所述第一值不满足所述阈值的所述确定而维持将所述读取电压施加到所述存储器阵列；
至少部分基于维持施加所述读取电压而确定第二存储器单元集已经激活；及
至少部分基于确定所述第二存储器单元集已经激活而将所述计数器更新为第二值，其中至少部分基于将所述计数器更新为所述第二值而读取所述一或多个存储器单元。
4.根据权利要求1所述的方法，其进一步包括：
确定已经激活的所述存储器单元集对应于第一逻辑状态。
5.根据权利要求4所述的方法，其中所述第一逻辑状态对应于第一阈值电压集，所述第一阈值电压集小于与第二逻辑状态相关联的第二阈值电压集。
6.根据权利要求1所述的方法，其中所述第一存储器单元群组经配置有具有第一逻辑状态的预定数目个存储器单元。
7.根据权利要求1所述的方法，其中所述第一存储器单元群组经配置有对应于所述第一逻辑状态的固定数目个存储器单元。
8.根据权利要求1所述的方法，其中所述第一存储器单元群组的第一半对应于第一逻辑状态，且所述第一存储器单元群组的第二半对应于第二逻辑状态。
9.根据权利要求1所述的方法，其中所述存储器单元集的每一存储器单元对应于第一逻辑状态。
10.根据权利要求1所述的方法，其中所述存储器单元集是所述第一存储器单元群组的一半。
11.根据权利要求1所述的方法，其中从所述存储器阵列的第二存储器单元群组读取所述阈值。
12.根据权利要求1所述的方法，其中所述读取电压包括各自在持续时间内具有不同值的多个恒定电压。
13.一种用于操作存储器装置的方法，其包括：
在控制器处从主机装置接收输入向量的第一位集；
至少部分基于所述第一位集的位的总数目而分配存储器块来存储所述输入向量的所述第一位集及第二位集；
至少部分基于所述第一位集中具有第一逻辑状态的位的数目而产生所述第二位集，其中所述第二位集经编码以在所述第一逻辑状态和第二逻辑状态下具有相等数量的位且所述第二位集表示具有所述第一逻辑状态的所述第一位集的位的数目；及
在所述存储器块处写入所述第一位集及所述第二位集。
14.根据权利要求13所述的方法，其中：
所述第二位集包括多个位对。
15.根据权利要求13所述的方法，其中产生所述第二位集包括：
确定所述第一位集中具有所述第一逻辑状态的位的所述数目；及
产生对应于经确定位数目的位值集。
16.一种用于操作存储器装置的方法，其包括：
初始化与存储器阵列耦合的控制器中的第一计数器及第二计数器，所述存储器阵列包括存储数据的存储器单元的第一部分及存储表示在所述数据内的预期具有第一逻辑状态的位的数目的计数信息的存储器单元的第二部分；
将第一读取电压施加到所述存储器阵列且将第二读取电压施加到所述存储器阵列，其中施加所述第一读取电压激活所述存储器单元的所述第一部分中的第一数目个存储器单元，且其中施加所述第二读取电压激活存储器单元的所述第二部分中的第二数目个存储器单元；
至少部分基于激活所述第一数目个存储器单元而将所述第一计数器更新为表示通过施加所述第一读取电压而激活的所述第一数目个存储器单元的第一值，且至少部分基于激活所述第二数目个存储器单元而将所述第二计数器更新为表示通过施加所述第二读取电压而激活的所述第二数目个存储器单元的第二值；及
至少部分基于更新所述第一计数器及所述第二计数器而读取存储器单元的所述第一部分的一或多个存储器单元。
17.根据权利要求16所述的方法，其进一步包括：
比较经更新第二计数器的所述第二值与存储于所述控制器处的阈值，其中至少部分基于比较所述经更新第二计数器的所述第二值与所述阈值而读取存储器单元的所述第一部分的一或多个存储器单元。
18.根据权利要求17所述的方法，其中比较进一步包括：
确定所述第二值满足存储于所述控制器处的所述阈值；
至少部分基于所述第二值满足所述阈值的所述确定而停止施加所述第二读取电压；及
至少部分基于所述第二值满足所述阈值的所述确定而从存储器单元的所述第二部分识别所述第一部分中具有第一逻辑状态的预定数目个存储器单元。
19.根据权利要求18所述的方法，其进一步包括：
确定所述第一值对应于所述预定数目；及
至少部分基于所述第一值对应于所述预定数目的所述确定而停止施加所述第一读取电压，其中在已停止施加所述第一读取电压之后读取存储器单元的所述第一部分的所述一或多个存储器单元。
20.根据权利要求18所述的方法，其进一步包括：
确定所述第一值不对应于所述预定数目；及
至少部分基于所述第一值不对应于所述预定数目的所述确定而维持施加所述第一读取电压。
21.根据权利要求17所述的方法，其中比较进一步包括：
确定所述第二值不满足存储于所述控制器处的所述阈值；及
至少部分基于所述第二值不满足所述阈值的所述确定而维持施加所述第二读取电压。
22.根据权利要求16所述的方法，其中所述第一读取电压及所述第二读取电压是相同单个读取电压。
23.根据权利要求16所述的方法，其中所述第一读取电压经配置以相对于所述第二读取电压具有时间偏移。
24.根据权利要求16所述的方法，其中所述第一读取电压经配置以相对于所述第二读取电压具有不同电压改变速率。
25.根据权利要求18所述的方法，其进一步包括：
至少部分基于识别所述第一部分中具有所述第一逻辑状态的所述预定数目个存储器单元而在所述控制器中设置旗标。
26.一种用于操作存储器装置的方法，其包括：
初始化与存储器阵列耦合的控制器中的计数器，所述存储器阵列包括存储器单元的第一部分及存储器单元的第二部分，其中存储器单元的所述第二部分包括多对存储器单元，所述多对中的每一对与相应旗标值相关联；
将第一读取电压施加到所述存储器阵列，其中施加所述第一读取电压激活存储器单元的所述第一部分的第一子集；
将第二读取电压施加到所述存储器阵列，其中施加所述第二读取电压激活所述第二部分的第二子集，且其中所述第二子集包括所述多对中的每一对的至少一个单元；
至少部分基于激活所述多对中的对中的所述至少一个单元而转变在所述控制器中的所述对的指示符；及
至少部分基于转变所述指示符且至少部分地基于确定所述多对的指示符集中的每一指示符已经被转变而读取存储器单元的所述第一部分的一或多个存储器单元。
27.根据权利要求26所述的方法，其进一步包括：
至少部分基于激活所述至少一个单元之后的存储器单元的所述第二部分的值集而确定所述第一部分中具有第一逻辑状态的存储器单元的总数目；
至少部分基于激活所述第一子集而将所述计数器更新为第一计数值；及
比较所述第一计数值与经确定总数目，其中至少部分基于所述比较而读取存储器单元的所述第一部分的一或多个存储器单元。
CN201880081912.2A 2017-12-22 2018-12-20 自动参考存储器单元读取技术 Active CN111512378B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/853,364 2017-12-22
US15/853,364 US10431301B2 (en) 2017-12-22 2017-12-22 Auto-referenced memory cell read techniques
PCT/US2018/066653 WO2019126416A2 (en) 2017-12-22 2018-12-20 Auto-referenced memory cell read techniques

Publications (2)

Publication Number Publication Date
CN111512378A CN111512378A (zh) 2020-08-07
CN111512378B true CN111512378B (zh) 2023-09-29

Family

ID=66950574

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880081912.2A Active CN111512378B (zh) 2017-12-22 2018-12-20 自动参考存储器单元读取技术

Country Status (8)

Country Link
US (5) US10431301B2 (zh)
EP (1) EP3729437A4 (zh)
JP (1) JP7026235B2 (zh)
KR (2) KR102386641B1 (zh)
CN (1) CN111512378B (zh)
SG (1) SG11202005773RA (zh)
TW (1) TWI683312B (zh)
WO (1) WO2019126416A2 (zh)

Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9324398B2 (en) 2013-02-04 2016-04-26 Micron Technology, Inc. Apparatuses and methods for targeted refreshing of memory
US9047978B2 (en) 2013-08-26 2015-06-02 Micron Technology, Inc. Apparatuses and methods for selective row refreshes
JP2015219938A (ja) 2014-05-21 2015-12-07 マイクロン テクノロジー， インク． 半導体装置
JP2017182854A (ja) 2016-03-31 2017-10-05 マイクロン テクノロジー， インク． 半導体装置
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
KR102401182B1 (ko) * 2018-01-19 2022-05-24 삼성전자주식회사 메모리 장치 및 메모리 패키지
US10580475B2 (en) 2018-01-22 2020-03-03 Micron Technology, Inc. Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device
WO2019222960A1 (en) 2018-05-24 2019-11-28 Micron Technology, Inc. Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling
US11152050B2 (en) 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
US10714185B2 (en) 2018-10-24 2020-07-14 Micron Technology, Inc. Event counters for memory operations
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
CN113168861B (zh) 2018-12-03 2024-05-14 美光科技公司 执行行锤刷新操作的半导体装置
US10713116B2 (en) * 2018-12-06 2020-07-14 Sabrina Barbato Solid state device implementing dynamic polar encoding
CN111354393B (zh) 2018-12-21 2023-10-20 美光科技公司 用于目标刷新操作的时序交错的设备和方法
US10957377B2 (en) 2018-12-26 2021-03-23 Micron Technology, Inc. Apparatuses and methods for distributed targeted refresh operations
US10770127B2 (en) * 2019-02-06 2020-09-08 Micron Technology, Inc. Apparatuses and methods for managing row access counts
US11043254B2 (en) 2019-03-19 2021-06-22 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US11227649B2 (en) 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11158364B2 (en) 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11069393B2 (en) 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US11158373B2 (en) 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US10832792B1 (en) 2019-07-01 2020-11-10 Micron Technology, Inc. Apparatuses and methods for adjusting victim data
US11139015B2 (en) 2019-07-01 2021-10-05 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US10943636B1 (en) 2019-08-20 2021-03-09 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US10964378B2 (en) 2019-08-22 2021-03-30 Micron Technology, Inc. Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation
US11200942B2 (en) 2019-08-23 2021-12-14 Micron Technology, Inc. Apparatuses and methods for lossy row access counting
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11302377B2 (en) 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
TWI760924B (zh) * 2019-12-03 2022-04-11 美商美光科技公司 用於存取記憶體單元之方法及系統
CN115443504A (zh) * 2020-03-03 2022-12-06 美光科技公司 用于存储器单元的基于计数器的感测放大器方法
US11823739B2 (en) 2020-04-06 2023-11-21 Crossbar, Inc. Physically unclonable function (PUF) generation involving high side programming of bits
US12087397B1 (en) 2020-04-06 2024-09-10 Crossbar, Inc. Dynamic host allocation of physical unclonable feature operation for resistive switching memory
CN115273932A (zh) 2020-04-06 2022-11-01 昕原半导体(上海)有限公司 利用芯片上电阻存储器阵列的不可克隆特性的独特芯片标识符
WO2021229260A1 (en) * 2020-05-13 2021-11-18 Micron Technology, Inc. Counter-based methods and systems for accessing memory cells
US11302390B2 (en) 2020-07-10 2022-04-12 Micron Technology, Inc. Reading a multi-level memory cell
US11355209B2 (en) 2020-07-10 2022-06-07 Micron Technology, Inc. Accessing a multi-level memory cell
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
US11222682B1 (en) 2020-08-31 2022-01-11 Micron Technology, Inc. Apparatuses and methods for providing refresh addresses
WO2022043727A1 (en) * 2020-08-31 2022-03-03 Micron Technology, Inc. Methods and systems for improving read and write of memory cells
US11705429B2 (en) 2020-09-04 2023-07-18 Micron Technology, Inc. Redundant through-silicon vias
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
CN112470275B (zh) * 2020-10-29 2024-01-09 长江存储科技有限责任公司 三维存储器件中的同轴阶梯结构及其形成方法
WO2022101655A1 (en) * 2020-11-11 2022-05-19 Micron Technology, Inc. Method and system for accessing memory cells
US11222686B1 (en) 2020-11-12 2022-01-11 Micron Technology, Inc. Apparatuses and methods for controlling refresh timing
US11462291B2 (en) 2020-11-23 2022-10-04 Micron Technology, Inc. Apparatuses and methods for tracking word line accesses
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown
US11482275B2 (en) 2021-01-20 2022-10-25 Micron Technology, Inc. Apparatuses and methods for dynamically allocated aggressor detection
US11367484B1 (en) 2021-01-21 2022-06-21 Micron Technology, Inc. Multi-step pre-read for write operations in memory devices
CN112951990B (zh) * 2021-02-22 2021-12-28 长江先进存储产业创新中心有限责任公司 三维相变存储器及其制备方法
DE102021107795A1 (de) 2021-03-11 2022-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Speichermakro mit silizium-durchkontaktierung
CN114822609A (zh) * 2021-03-11 2022-07-29 台湾积体电路制造股份有限公司 包括硅通孔的存储器宏
US11600314B2 (en) 2021-03-15 2023-03-07 Micron Technology, Inc. Apparatuses and methods for sketch circuits for refresh binning
US11615854B2 (en) 2021-04-02 2023-03-28 Micron Technology, Inc. Identify the programming mode of memory cells during reading of the memory cells
US11514983B2 (en) 2021-04-02 2022-11-29 Micron Technology, Inc. Identify the programming mode of memory cells based on cell statistics obtained during reading of the memory cells
US11664073B2 (en) 2021-04-02 2023-05-30 Micron Technology, Inc. Adaptively programming memory cells in different modes to optimize performance
US11715520B2 (en) 2021-04-05 2023-08-01 Micron Technology, Inc. Socket structure for spike current suppression in a memory array
US11348640B1 (en) 2021-04-05 2022-05-31 Micron Technology, Inc. Charge screening structure for spike current suppression in a memory array
US11514985B2 (en) 2021-04-05 2022-11-29 Micron Technology, Inc. Spike current suppression in a memory array
US11527287B1 (en) 2021-05-27 2022-12-13 Micron Technology, Inc. Drift aware read operations
US11664074B2 (en) 2021-06-02 2023-05-30 Micron Technology, Inc. Programming intermediate state to store data in self-selecting memory cells
US11694747B2 (en) 2021-06-03 2023-07-04 Micron Technology, Inc. Self-selecting memory cells configured to store more than one bit per memory cell
US11538522B1 (en) 2021-06-30 2022-12-27 Micron Technology, Inc. Systems and methods for adaptive self-referenced reads of memory devices
US11562790B1 (en) 2021-06-30 2023-01-24 Micron Technology, Inc. Systems and methods for adaptive self-referenced reads of memory devices
US11664063B2 (en) 2021-08-12 2023-05-30 Micron Technology, Inc. Apparatuses and methods for countering memory attacks
US11688451B2 (en) 2021-11-29 2023-06-27 Micron Technology, Inc. Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking
US12009027B2 (en) * 2021-12-23 2024-06-11 Micron Technology, Inc. Refresh of neighboring memory cells based on read status
US12112787B2 (en) 2022-04-28 2024-10-08 Micron Technology, Inc. Apparatuses and methods for access based targeted refresh operations
US12112801B2 (en) * 2022-08-26 2024-10-08 Micron Technology, Inc. Forward looking algorithm for vertical integrated cross-point array memory
US12087391B2 (en) 2022-08-30 2024-09-10 Micron Technology, Inc. Drift compensation for codewords in memory
US12027212B2 (en) 2022-08-30 2024-07-02 Micron Technology, Inc. Drift compensation for codewords in memory

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103782266A (zh) * 2011-08-31 2014-05-07 美光科技公司 针对存储器持久性操作的设备及方法

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0845275A (ja) 1994-07-29 1996-02-16 Toshiba Corp メモリリード／ライト制御方法およびその方法を使用したメモリ装置
US6781880B2 (en) 2002-07-19 2004-08-24 Micron Technology, Inc. Non-volatile memory erase circuitry
AU2002331580A1 (en) 2002-08-14 2004-03-03 Intel Corporation Method for reading a structural phase-change memory
US6738298B1 (en) 2002-11-18 2004-05-18 Micron Technology, Inc. Automatic reference voltage regulation in a memory device
DE60317768T2 (de) 2003-04-10 2008-11-27 Stmicroelectronics S.R.L., Agrate Brianza Verfahren zum Auslesen einer nichtflüchtigen Speichervorrichtung und zugehörige Vorrichtung
ATE427550T1 (de) 2003-06-05 2009-04-15 Nxp Bv Integritatssteuerung fur in einem nichtfluchtigen speicher gespeicherte daten
JP4330396B2 (ja) 2003-07-24 2009-09-16 株式会社ルネサステクノロジ 半導体記憶装置
JP2005100527A (ja) 2003-09-25 2005-04-14 Matsushita Electric Ind Co Ltd 半導体不揮発性記憶装置
US7079436B2 (en) 2003-09-30 2006-07-18 Hewlett-Packard Development Company, L.P. Resistive cross point memory
DE602005018738D1 (de) 2005-03-03 2010-02-25 St Microelectronics Srl Speichervorrichtung mit auf Zeitverschiebung basierender Referenzzellenemulation
EP1699054A1 (en) 2005-03-03 2006-09-06 STMicroelectronics S.r.l. A memory device with a ramp-like voltage biasing structure and reduced number of reference cells
ITVA20050028A1 (it) 2005-05-03 2006-11-04 St Microelectronics Srl Generatore di rampa e relativa decodifica di riga per memoria flash
JP4936746B2 (ja) 2006-03-08 2012-05-23 ルネサスエレクトロニクス株式会社 半導体装置
CN100590735C (zh) 2006-08-23 2010-02-17 财团法人工业技术研究院 应用于存储器的多稳态读出放大器
JP5214422B2 (ja) * 2008-02-15 2013-06-19 株式会社東芝 データ記憶システム
US7660152B2 (en) 2008-04-30 2010-02-09 International Business Machines Corporation Method and apparatus for implementing self-referencing read operation for PCRAM devices
US8406048B2 (en) 2008-08-08 2013-03-26 Marvell World Trade Ltd. Accessing memory using fractional reference voltages
JP2011181134A (ja) * 2010-02-26 2011-09-15 Elpida Memory Inc 不揮発性半導体装置の制御方法
US8531888B2 (en) 2010-07-07 2013-09-10 Marvell World Trade Ltd. Determining optimal reference voltages for progressive reads in flash memory systems
US8737138B2 (en) 2010-11-18 2014-05-27 Micron Technology, Inc. Memory instruction including parameter to affect operating condition of memory
US8693252B2 (en) * 2011-07-12 2014-04-08 Samsung Electronics Co., Ltd. Method and system for adjusting read voltage in flash memory device
US8767482B2 (en) 2011-08-18 2014-07-01 Micron Technology, Inc. Apparatuses, devices and methods for sensing a snapback event in a circuit
JP5942781B2 (ja) 2012-04-16 2016-06-29 ソニー株式会社 記憶制御装置、メモリシステム、情報処理システム、および、記憶制御方法
JP5293860B1 (ja) * 2012-05-16 2013-09-18 富士ゼロックス株式会社 シリアル通信システム、画像形成システム及び送信装置
JP5929790B2 (ja) * 2012-06-19 2016-06-08 ソニー株式会社 記憶制御装置、記憶装置、情報処理システム、および、それらにおける処理方法
US8832530B2 (en) 2012-09-26 2014-09-09 Intel Corporation Techniques associated with a read and write window budget for a two level memory system
KR101934892B1 (ko) 2012-10-17 2019-01-04 삼성전자 주식회사 메모리 장치의 열화 상태 판정 방법 및 이를 이용한 메모리 시스템
US9141534B2 (en) 2012-12-14 2015-09-22 Sandisk Technologies Inc. Tracking read accesses to regions of non-volatile memory
US9141823B2 (en) * 2013-03-15 2015-09-22 Veridicom, Sa De Cv Abstraction layer for default encryption with orthogonal encryption logic session object; and automated authentication, with a method for online litigation
US9275740B2 (en) * 2013-08-05 2016-03-01 CNEXLABS, Inc. Method and apparatus for improving data integrity using threshold voltage recalibration
US9263136B1 (en) * 2013-09-04 2016-02-16 Western Digital Technologies, Inc. Data retention flags in solid-state drives
US9312005B2 (en) 2013-09-10 2016-04-12 Micron Technology, Inc. Accessing memory cells in parallel in a cross-point array
US9019754B1 (en) 2013-12-17 2015-04-28 Micron Technology, Inc. State determination in resistance variable memory
DE102014207296A1 (de) 2014-04-16 2015-10-22 Robert Bosch Gmbh Vorrichtung und Verfahren zur Verarbeitung von Daten
US9142271B1 (en) 2014-06-24 2015-09-22 Intel Corporation Reference architecture in a cross-point memory
JP2016054017A (ja) * 2014-09-04 2016-04-14 株式会社東芝 半導体記憶装置
US10320429B2 (en) 2015-03-04 2019-06-11 Toshiba Memory Corporation Memory controller, memory system and memory control method
US9460784B1 (en) 2015-04-22 2016-10-04 Micron Technology, Inc. Reference voltage generation apparatuses and methods
JP6657634B2 (ja) 2015-07-24 2020-03-04 ソニー株式会社 符号化装置、メモリシステム、通信システムおよび符号化方法
EP3353606B1 (en) * 2015-09-22 2024-03-13 Siemens Healthineers AG Auto-referencing in digital holographic microscopy reconstruction
US10134470B2 (en) 2015-11-04 2018-11-20 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
US9607691B1 (en) * 2016-02-17 2017-03-28 Micron Technology, Inc. Memory cell architecture for multilevel cell programming
US10083731B2 (en) 2016-03-11 2018-09-25 Micron Technology, Inc Memory cell sensing with storage component isolation
US10192606B2 (en) 2016-04-05 2019-01-29 Micron Technology, Inc. Charge extraction from ferroelectric memory cell using sense capacitors
US9892776B2 (en) 2016-06-13 2018-02-13 Micron Technology, Inc. Half density ferroelectric memory and operation
US9715919B1 (en) * 2016-06-21 2017-07-25 Micron Technology, Inc. Array data bit inversion
CN106898371B (zh) 2017-02-24 2020-08-28 中国科学院上海微系统与信息技术研究所 三维存储器读出电路及其字线与位线电压配置方法
US10153021B1 (en) 2017-06-09 2018-12-11 Micron Technology, Inc. Time-based access of a memory cell
US10153022B1 (en) 2017-06-09 2018-12-11 Micron Technology, Inc Time-based access of a memory cell
US10424372B1 (en) * 2018-04-19 2019-09-24 Micron Technology, Inc. Apparatuses and methods for sensing memory cells

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103782266A (zh) * 2011-08-31 2014-05-07 美光科技公司 针对存储器持久性操作的设备及方法

Also Published As

Publication number Publication date
US10600480B2 (en) 2020-03-24
US10431301B2 (en) 2019-10-01
US20200294586A1 (en) 2020-09-17
CN111512378A (zh) 2020-08-07
EP3729437A4 (en) 2021-08-04
US20190198099A1 (en) 2019-06-27
US20220208262A1 (en) 2022-06-30
JP7026235B2 (ja) 2022-02-25
KR102457048B1 (ko) 2022-10-20
US10896727B2 (en) 2021-01-19
EP3729437A2 (en) 2020-10-28
WO2019126416A2 (en) 2019-06-27
US11282574B2 (en) 2022-03-22
KR20200089762A (ko) 2020-07-27
TWI683312B (zh) 2020-01-21
TW201937498A (zh) 2019-09-16
US20210020239A1 (en) 2021-01-21
SG11202005773RA (en) 2020-07-29
JP2021508904A (ja) 2021-03-11
US12009028B2 (en) 2024-06-11
KR102386641B1 (ko) 2022-04-14
KR20220049609A (ko) 2022-04-21
WO2019126416A3 (en) 2019-07-25
US20200035297A1 (en) 2020-01-30

Similar Documents

Publication Publication Date Title
CN111512378B (zh) 自动参考存储器单元读取技术
CN111480200B (zh) 自动参考存储器单元读取的方法和存储器设备
US11586367B2 (en) Memory access techniques in memory devices with multiple partitions

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant