JP6869445B1 - メモリセルを検知するための装置及び方法 - Google Patents

メモリセルを検知するための装置及び方法 Download PDF

Info

Publication number
JP6869445B1
JP6869445B1 JP2020556968A JP2020556968A JP6869445B1 JP 6869445 B1 JP6869445 B1 JP 6869445B1 JP 2020556968 A JP2020556968 A JP 2020556968A JP 2020556968 A JP2020556968 A JP 2020556968A JP 6869445 B1 JP6869445 B1 JP 6869445B1
Authority
JP
Japan
Prior art keywords
memory cells
state
voltage
group
lamp
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020556968A
Other languages
English (en)
Other versions
JP2021514094A (ja
Inventor
マルコ スフォルジン
マルコ スフォルジン
パオロ アマート
パオロ アマート
Original Assignee
マイクロン テクノロジー，インク．
マイクロン テクノロジー，インク．
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by マイクロン テクノロジー，インク．, マイクロン テクノロジー，インク． filed Critical マイクロン テクノロジー，インク．
Application granted granted Critical
Publication of JP6869445B1 publication Critical patent/JP6869445B1/ja
Publication of JP2021514094A publication Critical patent/JP2021514094A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0045—Read using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0052—Read process characterized by the shape, e.g. form, length, amplitude of the read pulse
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

メモリセルの検知は、メモリセルのグループに電圧ランプを印加して、各メモリセルの状態を検知することと、印加された電圧ランプに応答してメモリセルの１つに最初の切り替えイベントが発生したときを検知することと、最初の切り替えイベントが発生した後、特定の時間後に電圧ランプの印加を停止することと、グループのどの追加メモリセルが特定の時間中に切り替えイベントを経験したかを決定することとを含むことができる。印加された電圧ランプに応答して切り替えイベントを経験したと決定されたセルは、第１のデータ値を記憶するとして検知され、印加された電圧ランプに応答して切り替えイベントを経験しなかったと決定されたセルは、第２のデータ値を記憶するとして検知される。グループは、各コードパターンが第１のデータ値を有する少なくとも１つのデータユニットを含むように制約された符号化関数に従ってデータを記憶する。

Description

本開示は一般に、ストレージシステム等の装置、及びそれらの動作に関し、より詳細には、メモリセルを検知するための装置及び方法に関する。
ストレージシステムは、コンピュータ、携帯電話、ハンドヘルド電子デバイス等の電子システムに実装されてよい。ソリッドステートドライブ（ＳＳＤ）、組み込みマルチメディアコントローラ（ｅＭＭＣ）デバイス、ユニバーサルフラッシュストレージ（ＵＦＳ）デバイス等の一部のストレージシステムは、ホストからのユーザデータを記憶するための不揮発性ストレージメモリを含んでよい。不揮発性ストレージメモリは、電源が入っていないときに記憶データを保持することによって永続データを提供し、耐用期間中に特定の回数書き込むことができるタイプのメモリの中で特に、ＮＡＮＤフラッシュメモリ、位相変化メモリ（ＰＣＭ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ）、磁気ランダムアクセスメモリ（ＭＲＡＭ）、及びプログラム可能な導電メモリを含んでよい。
不揮発性メモリセルは、所望の状態にプログラムすることができる。一例として、一部のメモリセルは、異なるビットパターンに対応し得る（例えば、それでコード化され得る）複数の状態の１つにプログラムすることができる。セルの特定のプログラムされた状態は、例えば、セルの閾値電圧を基準電圧と比較して決定することができる。一部の例では、セルの閾値電圧（Ｖｔ）がドリフトする場合があり、これは、適切な限界電圧／読み取り電圧の使用を確実にするためにドリフトを追跡する必要があるので、正確な検知（例えば、読取）を困難にし得る。
本開示のいくつかの実施形態による、装置のブロック図である。 本開示のいくつかの実施形態による、メモリセルをプログラムできる状態に対応する閾値電圧分布の例を示す。 本開示のいくつかの実施形態による、本明細書に開示の方法を使用して検知できるメモリの一部の例を示す。 本開示のいくつかの実施形態による、２つのメモリセルが同じ状態を有すると決定されるグラフ図である。 本開示のいくつかの実施形態による、２つのメモリセルが異なる状態を有すると決定されるグラフ図である。 本開示のいくつかの実施形態による、メモリセルのグループが有し得る集合的状態及び対応するビットコードを示す。 本開示のいくつかの実施形態による、メモリセルの２つのグループを組み合わせることから生じるコードビットへのデータビットのグループの割り当てを示す。 本開示のいくつかの実施形態による、メモリセルのグループが有し得る可能な集合的状態及び対応するビットコードを示す。 本開示のいくつかの実施形態による、グループの同じメモリセルが特定の状態にプログラムされるメモリセルのグループの集合的状態に対応するコードビットへのデータビットのグループの割り当てを示す。 本開示のいくつかの実施形態による、方法のフローチャートを示す。
メモリセルの検知は、メモリセルのグループに電圧ランプを印加して、各メモリセルの状態を検知することと、印加された電圧ランプに応答してメモリセルの１つに最初の切り替えイベントが発生したときを検知することと、最初の切り替えイベントが発生した後、特定の時間後に電圧ランプの印加を停止することと、グループのどの追加メモリセルが特定の時間中に切り替えイベントを経験したかを決定することとを含むことができる。印加された電圧ランプに応答して切り替えイベントを経験したと決定されたセルは第１のデータ値を記憶するとして検知され、印加された電圧ランプに応答して切り替えイベントを経験しなかったと決定されたセルは第２のデータ値を記憶するとして検知される。グループは、各コードパターンが、第１のデータ値を有する少なくとも１つのデータユニットを含むように制約された符号化関数に従ってデータを記憶する。
本開示の実施形態は、抵抗可変メモリセル等の一部のメモリセルが古くなる及び／または温度が変わると生じ得る閾値電圧ドリフトに関連する問題を克服することによって、以前のアプローチを超える技術的長所を提供する。例えば、読み取り動作等の検知動作中に、検知電圧をメモリセルに印加して、メモリセルの閾値電圧に対応するメモリセルの状態を決定し得る。しかしながら、メモリセルが新しいデータで上書きされる回数が増えると（例えば、メモリセルが古くなるにつれて）及び／またはメモリセルの温度が変化すると、セルの状態に対応する閾値電圧が変化し、検知電圧を使用してメモリセルの状態を正確に決定することが困難になる場合がある。
しかしながら、本開示の実施形態は、検知電圧を使用する必要性を回避するので、ドリフトに関連する問題を克服する。例えば、メモリセルのグループの１つのメモリセルが、メモリセルがグループ内の追加のメモリセルの前に（例えば、ランプ電圧に応答して）切り替えイベントを経験するように、特定の状態にプログラムされてよい。次に、特定の状態にプログラムされた１つのメモリセルが切り替えイベントを経験するときから特定の時間内に、グループ内の追加のメモリセルがランプ電圧に応答して切り替えイベントを経験するかどうかに基づいて、それらの追加のメモリセルの状態が決定されてよい。これにより、残りのメモリセルの状態を、１つのメモリセルの特定の状態に対して決定できるため、検知が特定の状態のドリフトを効果的に追跡できるようになり、ドリフトに関連する問題が克服される。
図１は、本開示のいくつかの実施形態による、コンピューティングシステム１００の形態の装置のブロック図である。コンピューティングシステム１００は、例えば、ＳＳＤ、ＵＦＳデバイス、組み込みｅＭＭＣデバイス等のストレージシステムであってよいメモリシステム１０２を含む。しかし、実施形態は、特定のタイプのメモリシステムに限定されない。例えば、メモリシステム１０２は、システム１００のメインメモリとして機能することができる。
図１に示すように、システム１０２は、メモリ１０６とホスト１０４とに結合されたコントローラ１０８を含むことができる。ホスト１０４は、様々なタイプのホストの中で特に、パーソナルラップトップコンピュータ、デスクトップコンピュータ、デジタルカメラ、モバイルデバイス（例えば、携帯電話）、ネットワークサーバ、インターネットオブシングズ（ＩｏＴ）対応デバイス、または、メモリカードリーダ等のホストシステムであってよい。例えば、ホスト１０４は、バスを含み得るインタフェースを介して（例えば、コントローラ１０８を介して）メモリ１０６にアクセス可能な１つまたは複数のプロセッサを含むことができる。インタフェースは、様々なインタフェースの中で特に、シリアルアドバンストテクノロジアタッチメント（ＳＡＴＡ）、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）、ユニバーサルシリアルバス（ＵＳＢ）等の標準的なインタフェースであってよい。
メモリ１０６は、いくつかのメモリデバイス（例えば、メモリダイ、チップ等）を含むことができ、これらはそれぞれ、いくつかのアレイ１１０を含むことができる。アレイ１１０は、クロスポイントアレイ構造等の２次元（２Ｄ）及び／または３次元（３Ｄ）アレイ構造を含むことができる。メモリセルは、例えば、様々なタイプの抵抗可変（例えば、ＰＣＲＡＭセル、ＲＲＡＭセル、３Ｄクロスポイントセル）を含むことができ、これらは、抵抗可変記憶素子及び／またはスイッチ素子を備えてよい。いくつかの実施形態では、メモリセルは、単一の材料が記憶素子とメモリ素子の両方として機能することができる自己選択メモリ（ＳＳＭ）セルであってよい。
一例として、メモリセルは相変化メモリ（ＰＣＭ）セルであってよく、これは、セルの記憶素子及びスイッチ素子の両方として機能する単一のカルコゲニド材料、及び／または、第１のカルコゲニド材料がスイッチ素子として機能し、第２のカルコゲニドがセルの記憶素子として機能する材料のスタックを含むカルコゲニドベースのメモリセルであってよい。しかしながら、実施形態は、特定のアレイアーキテクチャ及び／またはメモリセルタイプに限定されない。例えば、アレイ１１０は、特に、ＮＡＮＤフラッシュメモリセル及び／またはＮＯＲフラッシュメモリセルを含み得る。
メモリデバイス１０６は、本開示の実施形態による、メモリセルを動作させることに関連する様々な回路を備え得る読み取りコンポーネント１１２を含む。例えば、以下にさらに記載するように、読み取りコンポーネントは、センス増幅器を含むことができる。
コントローラ１０８は、例えば、状態機械、シーケンサ、及び／または他の何らかのタイプの制御回路を備えることができ、メモリデバイス１０６と通信して、動作の中で特に、データの読み取り、書き込み、及び消去操作を制御することができる。コントローラ１０８は、例えば、いくつかのメモリデバイス１０６へのアクセスを制御するために及び／またはホスト１０４とメモリデバイス１０６との間のデータ転送を容易にするために、ハードウェア（例えば、１つまたは複数の集積回路）及び／またはソフトウェア（例えば、ファームウェアの形態であってよい命令）の形態のいくつかのコンポーネントを含むことができる。一般に、コントローラ１０８は、ホスト１０４からのコマンドを受信及び実行して、メモリ１０６への所望のアクセスを達成することができる。コントローラ１０８は、特に、本明細書に記載される実施形態に従ってメモリ動作を改善するための様々な方法の実行を担当し得る。
コントローラ１０８は、本明細書でさらに記載するように、記憶したデータパターンとコードパターンとの間のマッピングに使用できるエンコーダ／デコーダ１１１を含むことができる。一部の例では、メモリセルのグループは、エンコーダ／デコーダ１１１によって実施される符号化関数に従ってデータを記憶することができる。例えば、符号化関数は、セルのグループによって記憶されたデータパターンに対応する各コードパターンが、特定のデータ値を有する少なくとも１つのデータユニットを含むように制約することができる。
コントローラ１０８は、いくつかの実施形態による、読み取り等、本明細書に開示される方法を行うように構成される。例えば、メモリセルのグループのメモリセルは、メモリセルがプログラムされ得る最低の状態等の特定の状態を有するようにプログラムされてよい。例えば、２つのメモリセルのグループの場合、コントローラ１０８は、特定の状態のメモリセルが切り替えイベントを経験した後、特定の時間内に、残りのメモリセルが切り替えイベントを経験するかどうかに基づいて、残りのメモリセルの状態を決定してよい。例えば、特定の状態にプログラムされたメモリセルが切り替えイベントを経験した後、特定の時間内に、残りのメモリセルが切り替えイベントを経験した場合、コントローラ１０８は、２つのメモリセルは同じ状態を有すると決定してよい。そうでない場合、コントローラ１０８は、２つのメモリセルは異なる状態を有すると決定してよい。例えば、切り替えイベントは、メモリセルの非導通状態からメモリセルの導通状態への切り替えを含み得る。
図２は、本開示のいくつかの実施形態による、メモリセルがプログラムされ得る状態に対応するＶｔ分布の例を示す。Ｖｔ分布２２０−１及び２２０−２は、それぞれ、低状態（例えば、Ｖｔレベル）Ｌ及び高状態Ｈに対応する。状態Ｌを有するメモリセルは、１のコードビット（例えば、論理レベル１）で符号化することができ、状態Ｈを有するメモリセルは、０のコードビット（例えば、論理レベル０）で符号化することができる。例えば、Ｈ状態は状態０と呼ばれてよく、Ｌ状態は状態１と呼ばれてよい。
状態０及び１は、それぞれの対応するメモリセルがプログラムされる異なる抵抗レベルにそれぞれ対応してよい。一部の例では、Ｖｔ分布２２０−１のボルトの幅Ｗ（例えば、Ｖｔ分布２２０−１に対応するＶｔの範囲）は、Ｖｔ分布２２０−１とＶｔ分布２２０−２の間のボルトのマージンＭ（例えば、Ｖｔの範囲）よりも小さい。
図３は、本開示のいくつかの実施形態による、本明細書に開示された方法を使用して読み取ることができるメモリアレイ３１０の一部の例を示す。メモリアレイ３１０は、一部の例では、メモリアレイ１１０の一部であってよい。メモリアレイ３１０は、ワード線等の信号線３１５と、ビット線等の信号線３１６−１〜３１６−Ｎとの交点に配置された、クロスポイントメモリセル等のメモリセル３１４−１〜３１４−Ｎを含む。例えば、メモリセル３１４−１〜３１４−Ｎは、それぞれ、信号線３１６−１〜３１６−Ｎに結合され、共通で、信号線３１５に結合される。信号線３１６−１〜３１６−Ｎ、したがってメモリセル３１４−１〜３１４−Ｎは、例えば、読み取りコンポーネント１１２に含まれ得る読み取りコンポーネント３１２に結合することができる。読み取りコンポーネント３１２は、センス増幅器３１７−１〜３１７−Ｎを含むことができ、センス増幅器３１７−１〜３１７−Ｎは、信号線３１６−１〜３１６−Ｎに、したがってメモリセル３１４−１〜３１４−Ｎにそれぞれ結合される。
センス増幅器３１７−１〜３１７−Ｎは、メモリセル３１４−１〜３１４−Ｎに印加される電圧がメモリセル３１４−１〜３１４−Ｎの閾値電圧（Ｖｔ）以上であることに応答して、閾値イベント（例えば、スナップバックイベント）等の切り替えイベントをメモリセル３１４−１〜３１４−Ｎが経験していることをそれぞれ示す電圧をそれぞれ、出力してよい。例えば、メモリセルは、低導電率状態（例えば、高抵抗状態）等のある導電率状態から、高導電率状態（例えば、低抵抗状態）等の別の導電率状態に切り替わってよい。センス増幅器は、センス増幅器の出力電圧に反映され得るメモリセルを通る電流の変化を検知することによって、切り替えイベントを検知してよい。
一部の例では、信号線３１６−１〜３１６−Ｎに電圧（例えば、同じ電圧）を同時に印加しながら、時間的に増加するランプ電圧を信号線３１５に印加することができ、それにより、時間的に増加するランプ電圧がメモリセル３１４−１〜３１４−Ｎ全体に（例えば、に対して）同時に印加される。センス増幅器３１７−１〜３１７−Ｎは、メモリセル３１４−１〜３１４−Ｎにランプ電圧を印加することに応答して、メモリセル３１４−１〜３１４−Ｎのそれぞれの切り替えイベントを検知することができる。
メモリセル３１４は、例えば、各メモリセルの状態（例えば、記憶されたデータ値）が各メモリセルのプログラムされた抵抗に依存する可変抵抗メモリセルであってよい。一部の例では、メモリセル３１４は、最初に消去されることなく個別に上書きすることができる。
一部の例では、メモリセル３１４−１（Ａ）及び３１４−２（Ｂ）等の２つのメモリセルの第１のグループは、メモリセル３１４−１（Ａ）及び３１４−２（Ｂ）をそれぞれ状態１、０のうちの１つにプログラムすることによって集合的状態にプログラムされてよい。同様に、メモリセル３１４−３（Ｃ）及び３１４−４（Ｄ）等の２つのメモリセルの第２のグループは、メモリセル３１４−３（Ｃ）及び３１４−４（Ｄ）をそれぞれ状態１、０のうちの１つにプログラムすることにより、集合的状態にプログラムされてよい。他の例では、３個のセル、４個のセル、最大Ｎ個のセル等の他の数のセルを有する他のグループを想定する。以下、メモリセル３１４−１（Ａ）、３１４−２（Ｂ）、３１４−３（Ｃ）、及び３１４−４（Ｄ）は、それぞれ、メモリセルＡ、Ｂ、Ｃ、及びＤと呼ぶ。
図４Ａは、本開示のいくつかの実施形態による、メモリセルのグループの２つのメモリセルが同じ状態を有すると決定されるグラフ図である。図４Ｂは、本開示のいくつかの実施形態による、メモリセルのグループの２つのメモリセルが異なる状態を有すると決定されるグラフ図である。例えば、図４Ａ及び４Ｂは、コントローラ１０８によって実行される読み取り動作に対応する（例えば、その間に生じることを示す）。図４Ａ及び４Ｂは、メモリセルＢ等のメモリセルの状態を、そのメモリセルが、メモリセルＡ等の別のメモリセルが切り替えイベントを経験するとき（例えば、後）の特定の時間（例えば、閾値遅延時間と呼ばれてよい）内に切り替えイベントを経験する（例えば、切り替わる）かどうかに基づいて、決定することを示す。
図４Ａ及び４Ｂの例に示されるように、時間的に増加するランプ電圧４２５が、メモリセルＡ及びＢに同時に印加される。例えば、時間的に増加するランプ電圧が図３のアクセスライン３１５に印加され、同じ固定電圧が図３のアクセスライン３１６−１及び３１６−２に同時に印加され、ランプ電圧４２５を生じ得る。
状態１と０に対応するＶｔ分布は、図４Ａと４Ｂの電圧Ｖの軸に重ね合わされている。ランプ電圧４２５の開始電圧は、状態１に対応するＶｔ分布のＶｔよりも低く、メモリセルをプログラムし得る最も低い状態に対応する。
図４Ａ及び４Ｂの例は、２つのメモリセルのそれぞれの個々の状態を決定することにより、２つのメモリセルのグループ（例えば、メモリセルＡ及びＢ）の集合的状態を決定することを含むが、任意の数のメモリセルを有するグループに適用されてよい。一部の例では、この例のメモリセルＡ等、グループの少なくとも１つのメモリセルは、状態１等の特定の状態にプログラムされ、この例の状態メモリセルＢ等、そのグループ内の他のメモリセルの状態は、その特定の状態に関連して決定される。一部の例では、状態１にプログラムされたメモリセルは、セットメモリセルと呼ばれてよく、ランプ電圧４２５に応答して切り替えイベントを経験するグループ内の最初のメモリセルであってよい。例えば、セットメモリセルは基準メモリセルとして機能し、メモリセルのグループの各集合的状態が状態１のメモリセルを有し得ることを必要とする。例えば、各メモリセルの状態は、各閾値電圧が比較される個別の基準電圧を利用することなく、決定できる。メモリセルＡ及びＢを含むグループは、対応するコードパターンが、状態１に対応するデータ値１を有する少なくとも１つのデータユニットを含むように制約された符号化関数に従ってデータを記憶する。
図４Ａ及び４Ｂにおいて、メモリセルＡは、ステップ４２７に示すように切り替わる最初のメモリセルであり、セットメモリセルであってよい。例えば、メモリセルＡは状態１であってよい。電圧ランプ４２５の電圧がメモリセルＡのＶｔに達すると、メモリセルＡが切り替わる。メモリセルＡが切り替わった後の閾値遅延時間に、ランプ電圧４２５がメモリセルＡ及びＢに印加される。ステップ４２９が示すように、電圧ランプ４２５の電圧がメモリセルＢのＶｔに達すると、メモリセルＢが切り替わる。
図４Ａに示すように、メモリセルＡが切り替わった後、閾値遅延時間内にメモリセルＢが切り替わると、メモリセルＢも状態１にあると決定される。例えば、メモリセルＡとＢはデータ値１を記憶していると検知される。図４Ａでは、メモリセルＡ及びＢの集合的状態は１１であると決定される。
一部の例では、ランプ電圧４２５は、メモリセルＡが切り替わった後、閾値遅延時間が経つとメモリセルＡ及びＢから除去される。一例では、閾値遅延時間は、ランプ電圧４２５の傾きＳ（例えば、変化率）で除算された最低状態に対応する、Ｖｔ分布２２０−１等のＶｔ分布の幅Ｗに等しくてよい。例えば、閾値遅延時間はＷ／Ｓであってよい。
図４Ｂに示すように、メモリセルＡが切り替わった後、メモリセルＢが閾値遅延時間内に切り替わらないとき、メモリセルＢは状態０であると決定される。例えば、メモリセルＢは、メモリセルＢが切り替わるのを待つことなく、状態０であると決定されてよい。例えば、ランプ電圧４２５が除去される前にメモリセルＢが切り替わらないとき、メモリセルＢは状態０であると決定される。図４ＢのメモリセルＡ及びＢの集合的状態は１０であると決定され、メモリセルＡ及びＢのそれぞれの個々の状態は図４Ｂで決定される。メモリセルグループＡ及びＢは、例えば、各コードパターン１１及び１０がデータ値１のデータユニットを少なくとも１つ含むように制約された符号化関数に従ってデータを記憶することに留意されたい。
図４ＢのメモリセルＢは、メモリセルＢの電圧が電圧ＶＢであり、図４Ｂのステップ４３１によって示される時間ｔＢまで切り替わらないことに留意されたい。しかし、メモリセルＢの状態は、メモリセルＡが切り替わった後の閾値遅延時間で、時間ｔＢまで待たずに決定することができる。
図４Ａ及び図４Ｂの例は、メモリセルＡがセットメモリセルであることに限定されない。例えば、メモリセルＡ及びＢは、図４Ａ及び４Ｂにおいて交換されてよく、その場合、メモリセルＢがセットメモリセルである。したがって、メモリセルＡとメモリセルＢの両方が状態１になるので、図４Ａの集合的状態は同じ（例えば、１１）ままである。しかしながら、図４Ａの集合的状態は、メモリセルＡが状態０になり、メモリセルＢが状態１になるので、反転する（例えば、０１）。
図５は、本開示のいくつかの実施形態による、２状態メモリセルＡ及びＢのグループが有することができる集合的状態及び対応するビットコードを示す。例えば、ビットコードは、メモリセルＡ及びＢの個々の状態に対応する個々のビットを含む。図４Ａ及び４Ｂに関連して記載される方法では、メモリセルＡ及びＢの少なくとも１つは、状態１にプログラムされてよく、したがって、メモリセルＡとＢの両方が状態０である集合的状態５３５−１は除外される。これは、図５に示すように、残りの集合的状態５３５−２〜５３５−４で、メモリセルＡとＢの少なくとも１つが状態１であることを意味する。図５は、例えば、各コードパターンが少なくともデータ値１を含むように制約された符号化関数に従ってデータを記憶する例を示す。
図４Ａ及び４Ｂの例では、メモリセルＡ及びＢにランプ電圧を印加し、メモリセルＡ等の状態１のセットメモリセルを有し、メモリセルＡが切り替わる閾値遅延時間内にメモリセルＢが切り替わるかどうかに基づいて、メモリセルＢの状態を決定することによって、ドリフトに関連する問題を克服する。これは、状態１がドリフトしたかどうかに関係なく、ランプ電圧によりメモリセルＡの状態を決定できるため、及び、状態１がドリフトしたかどうかに関係なく、メモリセルＢの状態が状態１に対して決定されるためである。
一部の例では、図４Ａ及び４Ｂと関連して記載する方法を使用して、図３のメモリセルＣ及びＤのグループの集合的状態を決定してよい。例えば、メモリセルＣ及びＤをそれぞれ、図４Ａ及び４Ｂに関連して記載した方法及び図５に示される例におけるメモリセルＡ及びＢの代わりに使用してよい。例えば、メモリセルＣ及びＤのグループは、図５の例に記載される集合的状態５３５−２〜５３５−４を有してよい。
図６は、本開示のいくつかの実施形態による、データパターンの３つのデータビット（例えば、データ状態）のグループを、２つのメモリセルの２つのグループを組み合わせることから生じるコードパターンのコードビットに割り当てることを示す。図６では、データビットｄ１、ｄ２、ｄ３のそれぞれが２つの状態０と１の１つに対応する。したがって、８つの可能なデータ状態６３９−１〜６３９−８があり、それぞれが異なるデータパターンに対応する。図６では、メモリセルＡ及びＢのグループ（例えば、第１のグループ）と、メモリセルＣ及びＤのグループ（例えば、第２のグループ）と、それらのそれぞれの集合的状態が組み合わされる。図６は、組み合わされた第１のグループと第２のグループの９つの組み合わされた集合的状態６３７−１〜６３７−９を示し、各集合的状態は異なるコードパターンに対応する。図６の例では、データ状態６３９−１〜６３９−８はそれぞれ、組み合わされた集合的状態６３７−１〜６３７−８に割り当てられ、それによって、組み合わされた集合的状態６３７−９は未使用のままである。集合的状態６３７−１〜６３７−８は、例えば、割り当てられた符号化６３９−１〜６３９−８に従ってそれぞれ符号化される。
図６の例では、３ビットのデータパターンが４ビットのコードパターンにマッピングされる。一般に、符号化関数はｎビットのデータパターン（例えば、図６のｎ＝３）を各（ｎ＋１）ビットのコードパターンにマッピングすることができ、ここで、「ｎ」は２より大きい数であり、（ｎ＋１）ビットのコードパターンのそれぞれは、図６のメモリセルＡ、Ｂ、Ｃ、及びＤ等のメモリセルのセットごとのコードパターンを含む組み合わされたコードパターンである。
一部の例では、図４Ａ及び４Ｂに関して記載した方法を使用して、３つ以上のメモリセルを有するメモリセルのグループ内のメモリセルの状態を決定してよい。例えば、メモリセルＡ、Ｂ、Ｃ、及びＤ（例えば、それぞれが２状態セルとして動作する）は、メモリセルのグループとして扱われてよく、メモリセルＡ、Ｂ、Ｃ、及びＤの個々の状態、ひいては、グループの集合的状態が決定されてよい。
例えば、メモリセルＡ、Ｂ、Ｃ、及びＤのうちの１つは、セットメモリセルであってよく、状態１であってよい。ランプ電圧４２５が、メモリセルＡ、Ｂ、Ｃ、及びＤに同時に印加されてよく、切り替わる最初のメモリセルは状態１で、セットメモリセルである。次に、セットメモリセルが切り替わった後の閾値遅延時間まで電圧ランプ４２５が印加され、その時点でランプ電圧４２５が除去される。ランプ電圧４２５が印加されている間に切り替わるグループ内の残りのメモリセルはいずれも状態１であると決定され、ランプ電圧４２５が印加されている間に切り替わらない残りのメモリセルはいずれも状態０である。
図７は、本開示のいくつかの実施形態による、２状態メモリセルＡ、Ｂ、Ｃ、及びＤのグループが有することができる可能な集合的状態及び対応するビットコードを示す。例えば、ビットコードは、メモリセルＡ、Ｂ、Ｃ、及びＤの個々の状態に対応する個々のビットを含む。しかしながら、メモリセルＡ、Ｂ、Ｃ、及びＤの少なくとも１つ（例えば、セットメモリセル）は状態１にプログラムされているため、メモリセルＡ、Ｂ、Ｃ、及びＤのすべてが状態０にある集合的状態７４１−１は除外される。これは、残りの集合的状態７４１−２〜７４１−１６では、図７に示すように、メモリセルＡ、Ｂ、Ｃ、及びＤの少なくとも１つは状態１であることを意味する。図７は、各コードパターンが例えば、少なくともデータ値１を含むように制約された符号化関数に従ってデータを記憶する別の例を示す。符号化関数は、セットごとのコードパターンが、図７のデータ値１等の第１のデータ値の少なくとも１つを有するコードパターンのみを含むように、セットごと（例えば、メモリセルＡ、Ｂ、Ｃ、及びＤを含むセット）に適用できる。
図５の例では、２つのメモリセルに対して２２−１＝３の入手可能な集合的状態があり、図５の例では、４つのメモリセルに対して２４−１＝１５の入手可能な集合的状態があることに留意されたい。一般に、Ｎ個のメモリセルに対して２Ｎ−１個の入手可能な集合的状態がある。１つの状態が失われるのは、グループ内の１つのメモリセルが状態１のセットメモリセルであるためである。ただし、ドリフトに関連する問題は、セットセルがいつ切り替わるかに従って残りのセルの状態を決定することで克服される。
図７の例では、メモリセルＡ、Ｂ、Ｃ、及びＤの任意のセルは、それが、グループの切り替わる最初のメモリセルである限り、セットセルであってよい。例えば、メモリセルＤ、Ｃ、Ｂ、及びＡは、それぞれ、集合的状態７４１−２、７４１−３、７４１−５、及び７４１−９のセットメモリセルである。
他の例では、グループ内の同じメモリセルがセットセルであってよく、これは、グループ内の同じセルが常に最初に切り替わることを意味する。次に、残りのメモリセルの状態は、セットメモリセルが切り替わるときの閾値遅延時間内に切り替わるかどうかに従って決定されてよい。このような例では、残りのメモリセルのみをデータストレージに使用してよく、残りのメモリセルの状態はコードビットに対応し得る。
図８は、いくつかの実施形態による、データパターンの３つのデータビット（例えば、データ状態）のグループを、グループの同じメモリセルが同じ状態に割り当てられているメモリセルのグループの集合的状態に対応するコードビットコードパターンに割り当てることを示す。図８では、メモリセルＡ、Ｂ、Ｃ、及びＤのグループのメモリセルＤは常に状態１にプログラムされてよく、残りのメモリセルＡ、Ｂ、Ｃは状態１または状態０のいずれかにプログラムできる。これは、可能な集合的状態の数は３つのメモリセルに基づいているため、２3＝８であることを意味する。
図８では、３ビットデータパターンの３つのデータビットｄ１、ｄ２、ｄ３がそれぞれメモリセルＡ、Ｂ、およびＣに記憶される。例えば、データビットｄ１、ｄ２、ｄ３の状態は、図６に関連して記載したように、メモリセルＡ、Ｂ、およびＣのデータ状態と１対１で対応する。データ状態８３９−１〜８３９−８は、それぞれ、集合的状態８４７−１〜８４７−８に割り当てられ、集合的状態は、それぞれ、４ビットのコードパターンに対応する。例えば、集合的状態８４７−１〜８４７−８は、割り当てられた符号化８３９−１〜８３９−８に従ってそれぞれ符号化される。
図８の例では、ｎビット（例えば、３ビット）のデータパターンが（ｎ＋１）ビットのコードパターンにマッピングされる。一般に、符号化関数はｎビットのデータパターンを各（ｎ＋１）ビットのコードパターンにマッピングすることができる。図８に示すように、符号化関数は、ｎビットのデータパターンの各データパターンをデータ値１等の特定のデータ値を追加した追加ビットを有する（ｎ＋１）ビットのコードパターンの一致するコードパターンにマッピングすることができ、ここで、追加ビットは、（ｎ＋１）ビットのコードパターンの最後のビットである。
図９は、本開示のいくつかの実施形態による、コントローラ１０８によって実施されてよく、且つ、図４Ａ及び４Ｂに対応し得る、読み取り方法等の方法９５５のフローチャートを示す。ブロック９５７において、ランプ電圧がメモリセルのグループに印加される。ブロック９５９で、グループの最初の切り替えイベントが決定される。ランプ電圧は、ブロック９６１で、最初の切り替えイベント後の閾値遅延時間で除去される。ブロック９６３で、メモリセルの状態が、ランプ電圧が印加されている間にメモリセルが切り替わったかどうかに基づいて決定される。例えば、最初に切り替わったメモリセルを含め、ランプ電圧が印加されたときに切り替わるメモリセルは、状態１である。それ以外の場合、メモリセルは状態０である。状態１及び０を使用して、それぞれ、メモリセルの低状態及び高状態を表したが、本開示はそのように限定されない。例えば、状態０及び１を使用して、それぞれ低状態と高状態を表すことができる。
前述の詳細な説明では、説明の一部を形成し、例示として特定の例が示される添付図面を参照する。図面では、類似の符号は、いくつかの図面を通して実質的に類似のコンポーネントを示す。本開示の範囲から逸脱することなく、他の例が利用されてよく、構造的、論理的、及び／または電気的変更が行われてよい。
本明細書の図は、最初の桁（複数可）が図面番号に対応し、残りの桁が図面中の要素またはコンポーネントを識別するという番号付けの慣例に従う。異なる図面の類似の要素またはコンポーネントは、類似の桁の使用によって識別されてよい。認識されるように、本明細書における様々な実施形態に示す要素は、本開示のいくつかの追加の実施形態を提供するように、追加、交換、及び／または削除されてよい。さらに、認識されるように、図において提供される要素の比率及び相対的大きさは、本開示の実施形態を例示することを意図しており、限定的な意味に取られるべきではない。
本明細書で使用される場合、「いくつかの（ａ ｎｕｍｂｅｒ ｏｆ）」何かは、そのようなもの１つまたは複数を指すことができる。例えば、いくつかのメモリセルは、１つまたは複数のメモリセルを指すことができる。「複数の（ｐｌｕｒａｌｉｔｙ）」何かは、２つ以上を意図している。本明細書で使用される場合、同時に実行される複数の動作は、特定の期間にわたって少なくとも部分的に重なる動作を指す。本明細書で使用される場合、用語「結合される（ｃｏｕｐｌｅｄ）」は、電気的に結合されること、直接結合されること、及び／または介在要素なしに直接接続されること（例えば、直接の物理的接触による）、及び／または介在要素により間接的に結合及び／または接続されることを含んでよい。結合されるという用語はさらに、相互に協働または相互作用する２つ以上の要素を含んでよい（例えば、原因及び結果関係にあるような）。
特定の例を本明細書で示し、説明したが、示した特定の実施形態は、同一の結果を達成するよう計算された構成と置き換えられてよいことを当業者は認識されよう。本開示は、本開示の１つまたは複数の実施形態の適合または変形を含むことを意図している。上記説明が非限定的ではなく、例示的に行われたことは理解されよう。本開示の１つまたは複数の例の範囲は、添付の請求項、及び、添付の請求項が権利を有するのと同等のものの全範囲とを参照して決定されるべきである。

Claims (18)

  1. メモリセルを検知する方法であって、
    メモリセルのグループに電圧ランプを印加して、各メモリセルの状態を検知することと、
    前記印加された電圧ランプに応答して、前記グループの前記メモリセルの１つに最初の切り替えイベントが発生したときを検知することと、
    前記最初の切り替えイベントが発生した後、特定の時間後に前記電圧ランプの印加を停止することと、
    前記グループのどの追加メモリセルが前記特定の時間中に前記切り替えイベントを経験するかを判定することと、
    を含み、
    前記印加された電圧ランプに応答して前記切り替えイベントを経験したと判定された前記グループの前記セルは、第１のデータ値を記憶するとして検知され、前記印加された電圧ランプに応答して前記切り替えイベントを経験しなかったと判定された前記グループの前記セルは、第２のデータ値を記憶するとして検知され、且つ、
    前記グループは、各コードパターンが前記第１のデータ値を有する少なくとも１つのデータユニットを含むように制約された符号化関数に従ってデータを記憶する、
    前記方法。
  2. 前記方法は、各閾値電圧が比較される別個の基準電圧を利用することなく、前記メモリセルの各閾値電圧を比較することによって前記メモリセルのそれぞれの状態を検知することを含む、請求項１に記載の方法。
  3. 前記特定の時間は、前記特定の時間の後の前記電圧ランプの大きさが、前記第２のデータ値を記憶する前記グループの前記セルを切り替えるには不十分であるように選択される、請求項１に記載の方法。
  4. 前記第１のデータ値に対応する閾値電圧状態は、前記第２のデータ値に対応する閾値電圧状態よりも低い閾値電圧状態である、請求項１に記載の方法。
  5. メモリセルの前記グループは、メモリセルの複数のセットを含み、各セットは、Ｎ個のメモリセルを含み、
    「Ｎ」は少なくとも２であり、前記符号化関数は、セットごとの前記コードパターンが前記第１のデータ値の少なくとも１つを有するコードパターンのみを含むように、セットごとに適用される、
    請求項１に記載の方法。
  6. 前記符号化関数は、ｎビットのデータパターンを各（ｎ＋１）ビットのコードパターンにマッピングし、「ｎ」は２より大きい数であり、前記（ｎ＋１）ビットのコードパターンのそれぞれは、セットごとの前記コードパターンを含む組み合わされたコードパターンである、
    請求項５に記載の方法。
  7. 前記符号化関数は、ｎビットのデータパターンを各（ｎ＋１）ビットのコードパターンにマッピングし、「ｎ」は２より大きい数であり、
    前記符号化関数は、前記ｎビットのデータパターンの各データパターンを、前記第１のデータ値を追加した追加ビットを有する前記（ｎ＋１）ビットのコードパターンの一致するコードパターンにマッピングする、
    請求項５に記載の方法。
  8. 各メモリセルが、第１のデータ値に対応する第１の状態と、第２のデータ値に対応する第２の状態とにプログラム可能な、前記メモリセルのアレイであって、
    前記メモリセルは、符号化関数に従ってデータを記憶するように構成され、
    前記符号化関数に対応する各符号化データパターンは、前記第１のデータ値を有する少なくとも１つのデータユニットを含む、
    前記メモリセルの前記アレイと、
    前記アレイに結合されたコントローラであって、
    メモリセルのグループに電圧ランプを印加することと、
    前記印加された電圧ランプに応答して前記グループのメモリセルに最初の切り替えイベントが発生するときを判定することと、
    前記最初の切り替えイベントが発生した後、特定の時間後に前記電圧ランプの印加を停止することと、
    前記グループのどの追加メモリセルが前記特定の時間中に前記切り替えイベントを経験したかを判定することと、
    によって、前記メモリセルの前記グループに記憶された符号化データパターンを検知するように構成された、前記コントローラと、
    を含む装置であって、
    前記印加された電圧ランプに応答して前記切り替えイベントを経験したと判定された前記グループの前記セルは、前記第１のデータ値を記憶するとして検知され、前記印加された電圧ランプに応答して前記切り替えイベントを経験しなかったと判定された前記グループの前記セルは、前記第２のデータ値を記憶するとして検知される、
    前記装置。
  9. 前記電圧ランプの開始電圧が前記第１の状態に対応する最低の閾値電圧よりも低くなるように選択された大きさを有し、
    前記特定の時間は、前記停止時の前記電圧ランプの大きさが前記第２の状態に対応する最低閾値電圧よりも低くなるように選択される、請求項８に記載の装置。
  10. 前記コントローラは、前記各閾値電圧が比較される別個の基準電圧を利用することなく、前記メモリセルの前記各閾値電圧を比較することにより、前記符号化データパターンを検知するように構成される、請求項８に記載の装置。
  11. メモリセルのグループを含むメモリと、
    コントローラであって、
    メモリセルの前記グループにランプ電圧を印加し、
    前記グループの切り替えイベントを決定し、
    前記切り替えイベント後の特定の時間に前記グループから前記ランプ電圧を取り除き、且つ、
    前記ランプ電圧が印加されている間に前記メモリセルが切り替わるかどうかに基づいて、前記グループの前記メモリセルの状態を判定するように
    構成される、前記コントローラと、
    を含む、装置。
  12. 前記コントローラは、
    前記ランプ電圧が印加されている間に切り替わるメモリセルを第１の状態を有すると判定し、且つ、
    前記ランプ電圧が印加されている間に切り替わらないメモリセルを第２の状態を有すると判定する
    ように構成される、請求項１１に記載の装置。
  13. 前記第１の状態に対応する閾値分布の幅は、前記第１の状態と前記第２の状態との間のマージンよりも小さい、請求項１２に記載の装置。
  14. 前記特定の時間は、前記ランプ電圧の傾きで除算された前記第１の状態に対応する閾値分布の幅に等しい、請求項１２に記載の装置。
  15. 前記ランプ電圧が印加されている間に、前記グループの前記少なくとも１つのメモリセルが切り替わるようにプログラムされた、請求項１２に記載の装置。
  16. メモリセルのグループを含むメモリと、
    コントローラであって、
    前記グループであって、前記グループの少なくとも１つのメモリセルがランプ電圧に応答して切り替わるように第１の状態にプログラムされる前記グループに、前記ランプ電圧を印加し、
    前記少なくとも１つのメモリセルが切り替わった後、特定の時間後に前記ランプ電圧を取り除き、
    前記ランプ電圧に応答して切り替わる前記グループの各追加メモリセルは前記第１の状態であると判定し、且つ、
    前記ランプ電圧が印加されている間に切り替わらない前記グループの各メモリセルは第２の状態であると判定する
    ように構成された、前記コントローラと、
    を含む、装置。
  17. 前記コントローラは、第１のビットコードとして前記第１の状態を符号化し、第２のビットコードとして前記第２の状態を符号化するように構成される、請求項１６に記載の装置。
  18. 前記コントローラは、各データ値に従って前記メモリセルの前記グループの各メモリセルの各状態を符号化するように構成される、請求項１６に記載の装置。
JP2020556968A 2018-04-19 2019-03-22 メモリセルを検知するための装置及び方法 Active JP6869445B1 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/957,173 2018-04-19
US15/957,173 US10424372B1 (en) 2018-04-19 2018-04-19 Apparatuses and methods for sensing memory cells
PCT/US2019/023502 WO2019203988A1 (en) 2018-04-19 2019-03-22 Apparatuses and methods for sensing memory cells

Publications (2)

Publication Number Publication Date
JP6869445B1 true JP6869445B1 (ja) 2021-05-12
JP2021514094A JP2021514094A (ja) 2021-06-03

Family

ID=67989137

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020556968A Active JP6869445B1 (ja) 2018-04-19 2019-03-22 メモリセルを検知するための装置及び方法

Country Status (6)

Country Link
US (3) US10424372B1 (ja)
EP (1) EP3782155B1 (ja)
JP (1) JP6869445B1 (ja)
KR (1) KR102226024B1 (ja)
CN (1) CN112005303B (ja)
WO (1) WO2019203988A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021508904A (ja) * 2017-12-22 2021-03-11 マイクロン テクノロジー，インク． 自動参照のメモリセル読み出し技術

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10424372B1 (en) * 2018-04-19 2019-09-24 Micron Technology, Inc. Apparatuses and methods for sensing memory cells
US10796755B2 (en) * 2018-04-19 2020-10-06 Micron Technology, Inc. Permutation coding for improved memory cell operations
US10714185B2 (en) 2018-10-24 2020-07-14 Micron Technology, Inc. Event counters for memory operations
US11139025B2 (en) 2020-01-22 2021-10-05 International Business Machines Corporation Multi-level cell threshold voltage operation of one-selector-one-resistor structure included in a crossbar array
US11482295B2 (en) * 2020-09-25 2022-10-25 Infinitum Solutions, Inc. Testing magnetoresistive random access memory for low likelihood failure
US11527287B1 (en) * 2021-05-27 2022-12-13 Micron Technology, Inc. Drift aware read operations

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1028433B1 (en) 1999-02-10 2004-04-28 SGS-THOMSON MICROELECTRONICS s.r.l. Nonvolatile memory and reading method therefor
DE60317768T2 (de) 2003-04-10 2008-11-27 Stmicroelectronics S.R.L., Agrate Brianza Verfahren zum Auslesen einer nichtflüchtigen Speichervorrichtung und zugehörige Vorrichtung
EP1699054A1 (en) 2005-03-03 2006-09-06 STMicroelectronics S.r.l. A memory device with a ramp-like voltage biasing structure and reduced number of reference cells
DE602005018738D1 (de) 2005-03-03 2010-02-25 St Microelectronics Srl Speichervorrichtung mit auf Zeitverschiebung basierender Referenzzellenemulation
ITVA20050028A1 (it) 2005-05-03 2006-11-04 St Microelectronics Srl Generatore di rampa e relativa decodifica di riga per memoria flash
DE602006012825D1 (de) 2006-07-27 2010-04-22 St Microelectronics Srl Phasenwechsel-Speichervorrichtung
US8116117B2 (en) * 2006-11-29 2012-02-14 Samsung Electronics Co., Ltd. Method of driving multi-level variable resistive memory device and multi-level variable resistive memory device
US7948802B2 (en) * 2007-12-04 2011-05-24 Micron Technology, Inc. Sensing memory cells
US7817475B2 (en) * 2007-12-05 2010-10-19 Ovonyx, Inc. Method and apparatus for accessing a phase-change memory
US8023334B2 (en) 2008-10-31 2011-09-20 Micron Technology, Inc. Program window adjust for memory cell signal line delay
US7944754B2 (en) 2008-12-31 2011-05-17 Sandisk Corporation Non-volatile memory and method with continuous scanning time-domain sensing
KR20100121315A (ko) * 2009-05-08 2010-11-17 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
KR20110027939A (ko) * 2009-09-11 2011-03-17 삼성전자주식회사 상변화 메모리 장치, 이를 구비하는 메모리 시스템 및 이의 프로그램 방법
US8289779B2 (en) 2010-03-31 2012-10-16 Micron Technology, Inc. Memory cell sensing device equipped with a ramp voltage generator using a digital-to-analog converter (DAC) and counters, and sensing methods thereof
US8194441B2 (en) * 2010-09-23 2012-06-05 Micron Technology, Inc. Phase change memory state determination using threshold edge detection
US8767482B2 (en) * 2011-08-18 2014-07-01 Micron Technology, Inc. Apparatuses, devices and methods for sensing a snapback event in a circuit
US9165647B1 (en) * 2014-06-04 2015-10-20 Intel Corporation Multistage memory cell read
WO2016068980A1 (en) 2014-10-31 2016-05-06 Hewlett Packard Enterprise Development Lp Sensing circuit for resistive memory
US9892791B2 (en) 2015-06-16 2018-02-13 Sandisk Technologies Llc Fast scan to detect bit line discharge time
US9543004B1 (en) * 2015-06-17 2017-01-10 Intel Corporation Provision of holding current in non-volatile random access memory
US10134470B2 (en) * 2015-11-04 2018-11-20 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
US10446226B2 (en) * 2016-08-08 2019-10-15 Micron Technology, Inc. Apparatuses including multi-level memory cells and methods of operation of same
US10424372B1 (en) * 2018-04-19 2019-09-24 Micron Technology, Inc. Apparatuses and methods for sensing memory cells

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021508904A (ja) * 2017-12-22 2021-03-11 マイクロン テクノロジー，インク． 自動参照のメモリセル読み出し技術
JP7026235B2 (ja) 2017-12-22 2022-02-25 マイクロン テクノロジー，インク． 自動参照のメモリセル読み出し技術

Also Published As

Publication number Publication date
US10424372B1 (en) 2019-09-24
WO2019203988A1 (en) 2019-10-24
EP3782155A4 (en) 2022-01-19
CN112005303A (zh) 2020-11-27
US11217306B2 (en) 2022-01-04
JP2021514094A (ja) 2021-06-03
US20210090648A1 (en) 2021-03-25
EP3782155B1 (en) 2024-09-04
KR102226024B1 (ko) 2021-03-12
KR20200128171A (ko) 2020-11-11
EP3782155A1 (en) 2021-02-24
US10861542B2 (en) 2020-12-08
CN112005303B (zh) 2022-03-29
US20190333578A1 (en) 2019-10-31

Similar Documents

Publication Publication Date Title
JP6869445B1 (ja) メモリセルを検知するための装置及び方法
US12079082B2 (en) Methods and systems for managing memory with dynamic ECC protection
TWI824430B (zh) 基於讀取記憶體單元期間所獲得之單元統計數據識別記憶體單元之程式化模式
CN111383688A (zh) 用于写入缓冲器的缓冲器复位命令的设备和方法
US10796756B2 (en) Permutation coding for improved memory cell operations
CN111477260B (zh) 存储设备、存储器控制器和实现平衡块损耗均衡的方法
CN112435707A (zh) 自适应施加电压脉冲以稳定存储器单元电压电平
US20190332322A1 (en) Memory system including resistive variable memory device and operating method thereof
US12020774B2 (en) Methods and systems for selectively enabling/disabling memory dies
CN115732003A (zh) 存储器子系统清理
TWI720607B (zh) 用於操作記憶體之設備及方法
US11456033B2 (en) Dedicated commands for memory operations
US12073107B2 (en) Memory sub-system for monitoring mixed mode blocks
JP7445362B2 (ja) データを安全に消去するための高電圧パルスに基づくプログラム処理の実行
US11562776B2 (en) Performing read operations on grouped memory cells
CN115132251A (zh) 存储器子系统中的存储器装置的所有级别的动态开始电压编程
CN117480556A (zh) 经配置以每存储器单元存储多于一个位的自选择存储器单元

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201116

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201116

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20201116

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20210311

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210323

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210413

R150 Certificate of patent or registration of utility model

Ref document number: 6869445

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250