KR102226024B1 - 메모리 셀을 감지하기 위한 장치 및 방법 - Google Patents

메모리 셀을 감지하기 위한 장치 및 방법 Download PDF

Info

Publication number
KR102226024B1
KR102226024B1 KR1020207031138A KR20207031138A KR102226024B1 KR 102226024 B1 KR102226024 B1 KR 102226024B1 KR 1020207031138 A KR1020207031138 A KR 1020207031138A KR 20207031138 A KR20207031138 A KR 20207031138A KR 102226024 B1 KR102226024 B1 KR 102226024B1
Authority
KR
South Korea
Prior art keywords
state
group
voltage
memory cells
memory cell
Prior art date
Application number
KR1020207031138A
Other languages
English (en)
Other versions
KR20200128171A (ko
Inventor
마르코 스포르진
파올로 아마토
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20200128171A publication Critical patent/KR20200128171A/ko
Application granted granted Critical
Publication of KR102226024B1 publication Critical patent/KR102226024B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0045—Read using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0052—Read process characterized by the shape, e.g. form, length, amplitude of the read pulse
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

메모리 셀을 감지하는 것은: 전압 램프(voltage ramp)를 메모리 셀 그룹에 인가하여 이들 각자의 상태를 감지하는 것, 인가된 전압 램프에 응답하여 첫 번째 스위칭 이벤트가 메모리 셀 중 하나로 발생하는 때를 감지하는 것, 첫 번째 스위칭 이벤트가 발생하고 특정 시간 후 전압 램프의 인가를 중단하는 것, 및 상기 특정 시간 동안 그룹의 어느 추가 메모리 셀이 스위칭 이벤트를 겪는지를 결정하는 것을 포함한다. 인가된 전압 램프에 응답하여 스위칭 이벤트를 겪었다고 결정된 셀이 제1 데이터 값을 저장하는 것으로 감지되고 인가된 전압 램프에 응답하여 스위칭 이벤트를 겪지 않았다고 결정된 셀이 제2 데이터 값을 저장하는 것으로 감지된다. 그룹은 각각의 코드 패턴이 제1 데이터 값을 갖는 적어도 하나의 데이터 유닛을 포함하도록 제한된 인코딩 함수에 따라 데이터를 저장한다.

Description

메모리 셀을 감지하기 위한 장치 및 방법
본 개시는 일반적으로 장치, 가령, 저장 시스템 및 이들의 동작과 관련되며, 더 구체적으로, 메모리 셀을 감지하기 위한 장치 및 방법과 관련된다.
저장 시스템은 전자 시스템, 가령, 컴퓨터, 셀 폰, 핸드-헬드 전자 디바이스 등에서 구현될 수 있다. 일부 저장 시스템, 가령, SSD(solid state drive), eMMC(embedded Multi-Media Controller) 디바이스, UFS(Universal Flash Storage) 디바이스 등이 호스트로부터의 사용자 데이터를 저장하기 위한 비휘발성 저장 메모리를 포함할 수 있다. 비휘발성 저장 메모리는 전력이 공급되지 않을 때 저장된 데이터를 유지함으로써 영속 데이터를 제공하고 NAND 플래시 메모리, PCM(phase change memory), RRAM(resistive random access memory), MRAM(magnetic random access memory), 및 프로그램 가능 전도성 메모리, 수명 전체에서 특정 횟수까지 써질 수 있는 그 밖의 다른 유형의 메모리를 포함할 수 있다.
비휘발성 메모리 셀은 희망 상태로 프로그램될 수 있다. 예를 들어, 일부 메모리 셀은 상이한 비트 패턴에 대응할 수 있는(가령, 상이한 비트 패턴으로 인코딩될 수 있는) 복수의 상태 중 하나로 프로그램될 수 있다. 셀의 특정 프로그램된 상태는, 예를 들어, 셀의 임계 전압을 기준 전압에 비교함으로써 결정될 수 있다. 일부 예시에서, 셀의 임계 전압(Vt)이 드리프트될 수 있고, 이는 정확한 감지(가령, 읽기)를 어렵게 만들 수 있는데, 왜냐하면 적절한 구분/읽기 전압의 사용을 보장하기 위해 드리프트는 추적될 필요가 있을 수 있기 때문이다.
도 1은 본 개시의 다수의 실시예에 따르는, 장치의 블록도이다.
도 2는 본 개시의 다수의 실시예에 따르는, 메모리 셀이 프로그램될 수 있는 상태에 대응하는 임계 전압 분포의 예시를 도시한다.
도 3은 본 개시의 다수의 실시예에 따르는, 본 명세서에 개시된 방법을 이용해 감지될 수 있는 메모리의 일부분의 예시를 도시한다.
도 4a는 본 개시의 다수의 실시예에 따르는, 두 개의 메모리 셀이 동일한 상태를 갖도록 결정된 그래픽 도시이다.
도 4b는 본 개시의 다수의 실시예에 따르는, 두 개의 메모리 셀이 상이한 상태를 갖도록 결정되는 그래픽 도시이다.
도 5는 본 개시의 다수의 실시예에 따르는, 메모리 셀의 그룹이 가질 수 있는 집합적 상태 및 대응하는 비트 코드를 도시한다.
도 6은 본 개시의 다수의 실시예에 따르는, 메모리 셀의 두 개의 그룹을 조합함으로써 도출된 코드 비트로 데이터 비트의 그룹을 할당하는 것을 도시한다.
도 7은 본 개시의 다수의 실시예에 따르는, 메모리 셀의 그룹이 가질 수 있는 가능한 집합적 상태 및 대응하는 비트 코드를 도시한다.
도 8은 본 개시의 다수의 실시예에 따르는, 그룹의 동일한 메모리 셀이 특정 상태로 프로그램되는 메모리 셀이 그룹의 집합적 상태에 대응하는 코드 비트로 데이터 비트의 그룹을 할당하는 것을 도시한다.
도 9는 본 개시의 다수의 실시예에 따르는, 방법의 흐름도이다.
메모리 셀을 감지하는 것은: 전압 램프(voltage ramp)를 메모리 셀 그룹에 인가하여 이들 각자의 상태를 감지하는 것, 인가된 전압 램프에 응답하여 첫 번째 스위칭 이벤트가 메모리 셀 중 하나로 발생하는 때를 감지하는 것, 첫 번째 스위칭 이벤트가 발생하고 특정 시간 후 전압 램프의 인가를 중단하는 것, 및 상기 특정 시간 동안 그룹의 어느 추가 메모리 셀이 스위칭 이벤트를 겪는지를 결정하는 것을 포함한다. 인가된 전압 램프에 응답하여 스위칭 이벤트를 겪었다고 결정된 셀이 제1 데이터 값을 저장하는 것으로 감지되고 인가된 전압 램프에 응답하여 스위칭 이벤트를 겪지 않았다고 결정된 셀이 제2 데이터 값을 저장하는 것으로 감지된다. 그룹은 각각의 코드 패턴이 제1 데이터 값을 갖는 적어도 하나의 데이터 유닛을 포함하도록 제한된 인코딩 함수에 따라 데이터를 저장한다.
본 개시의 실시예는 일부 메모리 셀, 가령, 저항 가변 메모리 셀이 노후되거나 및/또는 온도 변화를 겪을 때 발생할 수 있는 임계 전압 드리프트와 연관된 문제를 극복함으로써 기존 방식에 비해 기술적 이점을 제공한다. 예를 들어, 감지 동작, 가령, 읽기 동작 동안, 감지 전압이 메모리 셀 양단에 인가되어 메모리 셀의 임계 전압에 대응하는 메모리 셀의 상태를 결정할 수 있다. 그러나 메모리 셀이 새로운 데이터로 덮어 써지는 횟수가 증가하거나(가령, 메모리 셀이 노후되거나) 및/또는 메모리 셀의 온도가 변할 때, 셀의 상태에 대응하는 임계 전압이 변할 수 있고, 이는 감지 전압을 이용해 메모리 셀의 상태를 정확히 결정하는 것을 어렵게 만든다.
그러나, 본 개시의 실시예가 감지 전압을 이용할 필요가 없게 하며, 따라서 드리프트와 연관된 문제를 극복한다. 예를 들어, 메모리 셀 그룹의 하나의 메모리 셀이 그룹 내 추가 메모리 셀 전에 (가령, 램프 전압에 응답하여) 스위칭 이벤트를 겪도록 특정 상태로 프로그램될 수 있다. 그런 다음 그룹 내 추가 메모리 셀의 상태가, 특정 상태로 프로그램된 하나의 메모리 셀이 스위칭 이벤트를 겪는 특정 시간 내에서, 상기 추가 메모리 셀이 램프 전압에 응답하여 스위칭 이벤트를 겪는지 여부에 기초하여 결정될 수 있다. 이로 인해, 하나의 메모리 셀의 특정 상태에 비교되는 나머지 메모리 셀의 상태가 결정될 수 있어서, 감지가 특정 상태의 드리프트를 효과적으로 뒤 따를 수 있고, 따라서 드리프트와 연관된 문제를 극복할 수 있다.
도 1은 본 개시의 다수의 실시예에 따르는, 컴퓨팅 시스템(100)의 형태로 된 장치의 블록도이다. 컴퓨팅 시스템(100)은 예를 들어, 저장 시스템, 가령, SSD, UFS 디바이스, 내장 eMMC 디바이스 등일 수 있는 메모리 시스템(102)을 포함한다. 그러나 실시예는 특정 유형의 메모리 시스템에 제한되지 않는다. 예를 들어, 메모리 시스템(102)은 시스템(100)을 위한 메인 메모리로서 기능할 수 있다.
도 1에 도시된 바와 같이, 시스템(102)은 메모리(106) 및 호스트(104)에 연결된 제어기(108)를 포함할 수 있다. 호스트(104)는 예를 들어, 호스트 시스템, 가령, 개인 랩톱 컴퓨터, 데스크톱 컴퓨터, 디지털 카메라, 모바일 디바이스(가령, 셀룰러 폰), 네트워크 서버, IoT(Internet of Things) 가능 디바이스, 또는 메모리 카드 판독기, 그 밖의 다른 다양한 유형의 호스트일 수 있다. 예를 들어, 호스트(104)는 버스를 포함할 수 있는 인터페이스를 통해, 메모리(106)를 (가령, 제어기(108)를 통해) 액세스할 수 있는 하나 이상의 프로세서를 포함할 수 있다. 인터페이스는 표준 인터페이스, 가령, SATA(serial advanced technology attachment), PCIe(peripheral component interconnect express), 또는 USB(universal serial bus) 등일 수 있다.
메모리(106)는 각각 다수의 어레이(110)를 포함할 수 있는 다수의 메모리 디바이스(가령, 메모리 다이, 칩 등)를 포함할 수 있다. 어레이(110)는 2차원(2D) 및/또는 3차원(3D) 어레이 구조, 가령, 크로스 포인트 어레이 구조를 포함할 수 있다. 메모리 셀은, 가령, 저항 가변 저장 요소 및/또는 스위치 요소를 포함할 수 있는 다양한 유형의 저항 가변(가령, PCRAM 셀, RRAM 셀, 3D 크로스 포인트 셀)을 포함할 수 있다. 다수의 실시예에서, 메모리 셀은 단일 물질이 저장 요소와 메모리 요소 모두로서 기능할 수 있는 SSM(self-selecting memory) 셀일 수 있다.
예를 들어, 메모리 셀은 셀에 대해 저장 요소와 스위치 요소 모두로서 기능하는 단일 칼코게나이드 물질 및/또는 스위치 요소로서 기능하는 제1 칼코게나이드 물질과 셀의 저장 요소로서 기능하는 제2 칼코게나이드를 포함하는 물질의 스택을 포함하는 칼코게나이드계 메모리 셀일 수 있는 PCM(phase change memory) 셀일 수 있다. 그러나 실시예는 특정 어레이 아키텍처 및/또는 메모리 셀 유형에 한정되지 않는다. 예를 들어, 어레이(110)는 NAND 플래시 메모리 셀 및/또는 NOR 플래시 메모리 셀 등을 포함할 수 있다.
메모리 디바이스(106)는 본 개시의 실시예에 따라 동작 메모리 셀과 연관된 다양한 회로를 포함할 수 있는 읽기 구성요소(112)를 포함한다. 예를 들어, 이하에서 더 기재될 바와 같이, 읽기 구성요소는 감지 증폭기를 포함할 수 있다.
제어기(108)는 예를 들어, 상태 머신, 시퀀서, 및 또는 그 밖의 다른 일부 유형의 제어 회로를 포함할 수 있고, 메모리 디바이스(106)와 통신하여 데이터 읽기, 쓰기, 및 소거 동작 등을 제어할 수 있다. 상기 제어기(108)는, 예를 들어, 다수의 메모리 디바이스(106)로의 액세스를 제어 및/또는 호스트(104)와 메모리 디바이스(106) 간 데이터 전송을 촉진시키기 위한 하드웨어(가령, 하나 이상의 집적 회로) 및/또는 소프트웨어(가령, 펌웨어의 형태일 수 있는 명령)를 포함할 수 있다. 일반적으로, 제어기(108)는 호스트(104)로부터 커맨드를 수신하고 실행하여, 메모리(106)에 대한 희망 액세스를 달성할 수 있다. 제어기(108)는, 본 명세서에 기재된 실시예에 다라, 개선된 메모리 동작을 위한 다양한 방법을 수행하는 것 등을 담당할 수 있다.
제어기(108)는 본 명세서에 더 기재될 바와 같이, 저장된 데이터 패턴과 코드 패턴 간 매핑을 위해 사용될 수 있는 인코더/디코더(111)를 포함할 수 있다. 일부 예시에서, 메모리 셀 그룹은 인코더/디코더(111)에 의해 구현되는 인코딩 함수에 따라 데이터를 저장할 수 있다. 예를 들어, 인코딩 함수가 셀 그룹에 의해 저장되는 데이터 패턴에 대응하는 각각의 코드 패턴이 특정 데이터 값을 갖는 적어도 하나의 데이터 유닛을 포함하도록 제한될 수 있다.
제어기(108)는 다수의 실시예에 따라, 본 명세서에 개시된 방법, 가령, 읽기를 수행하도록 구성된다. 예를 들어, 메모리 셀 그룹의 하나의 메모리 셀이 특정 상태, 가령, 메모리 셀이 프로그램될 수 있는 최저 상태를 갖도록 프로그램될 수 있다. 가령, 두 개의 메모리 셀로 된 그룹의 경우, 제어기(108)는 특정 상태의 메모리 셀이 스위칭 이벤트를 겪은 후 특정 시간 내에 나머지 메모리 셀이 스위칭 이벤트를 겪는지 여부에 기초하여 상기 나머지 메모리 셀의 상태를 결정할 수 있다. 예를 들어, 특정 상태로 프로그램된 메모리 셀이 스위칭 이벤트를 겪은 후 특정 시간 내에 나머지 메모리 셀이 스위칭 이벤트를 겪은 경우, 제어기(108)는 두 개의 메모리 셀이 동일한 상태를 가진다고 결정할 수 있다. 이와 다른 경우, 제어기(108)는 두 개의 메모리 셀이 상이한 상태를 가진다고 결정할 수 있다. 예를 들어, 스위칭 이벤트는 메모리 셀의 비전도성 상태로부터 메모리 셀의 전도성 상태로의 스위칭을 포함할 수 있다.
도 2는 본 개시의 다수의 실시예에 따라, 메모리 셀이 프로그램될 수 있는 상태에 대응하는 Vt 분포의 예시를 도시한다. Vt 분포(220-1 및 220-2)는 저 상태(가령, Vt 레벨) L 및 고 상태 H에 각각 대응한다. 상태 L을 갖는 메모리 셀은 1의 코드 비트(가령, 논리 레벨 1)로 인코딩될 수 있고, 상태 H를 갖는 메모리 셀은 0의 코드 비트(가령, 논리 레벨 0)으로 인코딩될 수 있다. 예를 들어, H 상태는 상태 0으로 지칭될 수 있으며, L 상태는 상태 1로서 지칭될 수 있다.
상태 0 및 1은 각각 각자의 대응하는 메모리 셀이 프로그램되는 상이한 저항 레벨에 대응할 수 있다. 일부 예에서, 볼트 단위의 Vt 분포(220-1)의 폭(W)(예를 들어, Vt 분포(220-1)에 대응하는 Vts의 범위)은 볼트 단위의 Vt 분포(220-1)와 Vt 분포(220-2) 간 마진(M)(가령, Vts의 범위)보다 작다.
도 3은 본 개시의 다수의 실시예에 따르는, 본 명세서에 개시된 방법을 이용해 읽힐 수 있는 메모리 어레이(310)의 일부분의 예시를 나타낸다. 메모리 어레이(310)는, 일부 예에서, 메모리 어레이(110)의 일부일 수 있다. 메모리 어레이(310)는 메모리 셀(314-1 내지 314-N), 가령, 신호 라인(315), 가령, 워드 라인 및 신호 라인(316-1 내지 316-N), 가령, 비트 라인의 교차점에 위치한 크로스-포인트 메모리를 포함한다. 예를 들어, 메모리 셀(314-1 내지 314-N)은 각각 신호 라인(316-1 내지 316-N)에 연결되고 신호 라인(315)에 공통적으로 연결된다. 신호 라인(316-1 내지 316-N), 및 따라서 메모리 셀(314-1 내지 314-N)이, 예를 들어, 읽기 구성요소(112)에 포함될 수 있는 읽기 구성요소(312)에 연결될 수 있다. 읽기 구성요소(312)는 신호 라인(316-1 내지 316-N) 및 따라서 메모리 셀(314-1 내지 314-N)에 각각 연결되는 감지 증폭기(317-1 내지 317-N)를 포함할 수 있다.
감지 증폭기(317-1 내지 317-N)는 메모리 셀(314-1 내지 314-N)에 인가되는 전압이 메모리 셀(314-1 내지 314-N)의 임계 전압(Vts) 이상인 것에 응답하여 메모리 셀(314-1 내지 314-N)이 스위칭 이벤트, 가령, 임계 이벤트(가령, 스냅백 이벤트)를 겪음을 각각 나타내는 전압을 각각 출력할 수 있다. 예를 들어, 메모리 셀은 하나의 전도도 상태, 가령, 낮은 전도도 상태(예를 들어, 높은 저항 상태)에서 또 다른 전도도 상태, 가령, 높은 전도도 상태(가령, 낮은 저항 상태)로 스위칭될 수 있다. 감지 증폭기는 감지 증폭기의 출력 전압에 반영될 수 있는 메모리 셀을 통과하는 전류의 변화를 감지함으로써 스위칭 이벤트를 감지할 수 있다.
일부 예에서, 시간에 따라 증가하는 램프 전압이 신호 라인(315)에 인가되는 동시에 전압(예를 들어, 동일한 전압)을 신호 라인(316-1 내지 316-N)에 인가하여 시간에 따라 증가하는 램프 전압이 메모리 셀(314-1 내지 314-N)에 걸쳐(가령, 여기로) 동시에 인가될 수 있다. 감지 증폭기(317-1 내지 317-N)는 메모리 셀(314-1 내지 314-N)에 램프 전압을 인가하는 것에 응답하여 메모리 셀(314-1 내지 314-N)의 각각의 스위칭 이벤트를 감지할 수 있다.
메모리 셀(314)은 예를 들어 메모리 셀의 각자의 프로그램된 저항에 따라 달라지는 각자의 상태(가령, 저장된 데이터 값)를 갖는 저항 가변 메모리 셀일 수 있다. 일부 예에서, 메모리 셀(314)은 먼저 소거되지 않고 개별적으로 덮어 쓰기될 수 있다.
일부 예에서, 두 개의 메모리 셀, 가령, 메모리 셀(314-1 (A) 및 314-2 (B))의 제1 그룹이 각각 메모리 셀(314-1 (A) 및 314-2 (B))을 상태 1 및 0 중 하나로 프로그램함으로써 집합적 상태로 프로그램될 수 있다. 마찬가지로 두 개의 메모리 셀, 가령, 메모리 셀(314-3 (C) 및 314-4 (D))의 제2 그룹이 각각 메모리 셀(314-3 (C) 및 314-4 (D))을 상태 1 및 0 중 하나로 프로그램함으로써 집합적 상태로 프로그램될 수 있다. 다른 예에서, 다른 개수의 셀, 가령, 세 개의 셀, 네 개의 셀, 최대 N개의 셀을 갖는 그 밖의 다른 그룹이 고려될 수 있다. 이하, 메모리 셀(314-1 (A), 314-2 (B), 314-3 (C), 314-4 (D))이 메모리 셀 A, B, C 및 D라고 각각 지칭될 것이다.
도 4a는 본 개시의 다수의 실시예에 따라, 메모리 셀 그룹의 두 개의 메모리 셀이 동일한 상태를 갖는 것으로 결정되는 그래픽 예시이다. 도 4b는 본 개시의 다수의 실시예에 따라, 메모리 셀 그룹의 두 개의 메모리 셀이 상이한 상태를 갖는 것으로 결정되는 그래픽 예시이다. 예를 들어, 도 4a 및 4b는 제어기(108)에 의해 수행되는 읽기 동작에 대응한다(예를 들어, 읽기 동작 동안 발생하는 것을 나타냄). 도 4a 및 4b는 다른 메모리 셀, 가령, 메모리 셀 A가 스위칭 이벤트를 겪은 때(가령, 겪은 후) 특정 시간(가령, 임계 지연 시간이라고 지칭될 수 있음) 내에 메모리 셀이 스위칭 이벤트를 겪는지(가령, 스위칭하는지) 여부에 기초하여, 메모리 셀, 가령, 메모리 셀 B의 상태를 결정하는 것을 도시한다.
도 4a 및 4b의 예에 도시 된 바와 같이, 시간에 따라 증가하는 램프 전압(425)이 메모리 셀 A 및 B에 동시에 인가된다. 예를 들어, 시간에 따라 증가하는 램프 전압이 도 3의 액세스 라인(315)에 인가되는 동시에, 동일한 고정 전압이 도 3의 액세스 라인(316-1 및 316-2)에 동시에 인가되어 램프 전압(425)이 발생한다.
상태 1 및 0에 대응하는 Vt 분포는 도 4a 및 4b에서 전압 V 축 상에서 중첩된다. 램프 전압(425)의 시작 전압은 메모리 셀이 프로그램될 수 있는 최저 상태에 대응하는 상태 1에 대응하는 Vt 분포의 Vts보다 작다.
도 4a 및 4b의 예는 두 개의 메모리 셀 각각의 개별 상태를 결정함으로써 두 개의 메모리 셀의 그룹(예를 들어, 메모리 셀 A 및 B)의 집합적 상태를 결정하는 것을 포함하지만, 임의의 개수의 메모리 셀을 갖는 그룹에 적용될 수 있다. 일부 예에서, 그룹의 적어도 하나의 메모리 셀, 가령, 이 예의 경우 메모리 셀 A가 특정 상태, 가령, 상태 1로 프로그램될 것이고, 그룹의 또 다른 메모리 셀의 상태, 가령, 이 예의 경우 메모리 셀 B의 상태가 특정 상태에 비해 결정될 것이다. 일부 예에서, 상태 1로 프로그램된 메모리 셀은 설정 메모리 셀로 지칭될 수 있고 램프 전압(425)에 응답하여 스위칭 이벤트를 경험하는 그룹의 첫 번째 메모리 셀일 수 있다. 예를 들어, 설정 메모리 셀은 기준 메모리 셀로서 동작하며, 메모리 셀 그룹의 각각의 집합적 상태가 상태 1을 갖는 메모리 셀을 가질 수 있을 것을 요구한다. 예를 들어, 메모리 셀의 각각의 상태는 각각의 임계 값이 비교되는 개별 기준 전압을 이용하지 않고 결정될 수 있다. 메모리 셀 A 및 B를 포함하는 그룹은 대응하는 코드 패턴이 상태 1에 대응하는 데이터 값 1을 갖는 적어도 하나의 데이터 유닛을 포함하도록 제한된 인코딩 함수에 따라 데이터를 저장한다.
도 4a 및 4b에서, 메모리 셀 A는 스텝(427)에 의해 표시된 바와 같이 스위칭될 첫 번째 메모리 셀이고 설정 메모리 셀일 수 있다. 예를 들어, 메모리 셀 A는 상태 1일 수 있다. 메모리 셀 A는 전압 램프(425)의 전압이 메모리 셀 A의 Vt에 도달할 때 스위칭된다. 램프 전압(425)은 메모리 셀 A가 스위칭된 후 임계 지연 시간 동안 메모리 셀 A 및 B에 인가된다. 메모리 셀 B는, 단계(429)로 표시되는 바와 같이, 전압 램프(425)의 전압이 메모리 셀 B의 Vt에 도달 할 때 스위칭된다.
메모리 셀 A가 스위칭된 후 임계 지연 시간 내에 메모리 셀 B가 스위칭될 때, 도 4a에 도시 된 바와 같이, 메모리 셀 B도 상태 1에있는 것으로 결정된다. 예를 들어, 메모리 셀 A 및 B는 1의 데이터 값을 저장하는 것으로 감지된다. 따라서, 도 4a에서 메모리 셀 A 및 B의 집합적 상태는 11로 결정된다.
일부 예에서, 램프 전압(425)은 메모리 셀 A가 스위칭된 후 임계 지연 시간에 메모리 셀 A 및 B로부터 제거된다. 하나의 예에서, 임계 지연 시간은 최저 상태에 대응하는 Vt 분포, 가령, Vt 분포(220-1)의 폭 W을 램프 전압(425)의 기울기 S(가령, 변화율)로 나눈 값과 동일할 수 있다. 예를 들어, 임계 지연 시간은 W/S일 수 있다.
도 4b에 도시 된 바와 같이, 메모리 셀 B가 메모리 셀 A가 스위칭된 후 임계 지연 시간 내에 스위칭되지 못할 때, 메모리 셀 B는 상태 0인 것으로 결정된다. 예를 들어, 메모리 셀 B는 메모리 셀 B가 스위칭될 때까지 기다리지 않고 상태 0인 것으로 결정될 수 있다. 예를 들어, 램프 전압(425)이 제거되기 전에 메모리 셀 B가 스위칭되지 못할 때, 상태 0인 것으로 결정된다. 도 4b에서 메모리 셀 A 및 B의 집합적 상태는 10인 것으로 결정되는데, 이때 메모리 셀 A 및 B의 각자의 개별 상태가 도 4b에서 결정된다. 메모리 셀 A 및 B의 그룹은 예를 들어 각각의 코드 패턴(11 및 10)이 데이터 값 1을 갖는 적어도 하나의 데이터 유닛을 포함하도록 제한된 인코딩 함수에 따라 데이터를 저장한다는 점에 유의한다.
도 4b의 메모리 셀 B는 메모리 셀 B 양단의 전압이 전압 VB이고 도 4b의 스텝(431)에 의해 표시되는 시간 tB까지 스위칭되지 않는다는 점에 유의한다. 그러나, 메모리 셀 B의 상태는 시간 tB까지 기다리지 않고 메모리 셀 A가 스위칭된 후 임계 지연 시간에서 결정될 수 있다.
도 4a 및 4b의 예는 메모리 셀 A가 설정 메모리 셀인 것으로 제한되지 않는다. 예를 들어, 메모리 셀 A 및 B는 도 4a 및 4b에서 상호교환될 수 있으며, 이 경우 메모리 셀 B는 설정 메모리 셀이다. 따라서 메모리 셀 A와 메모리 셀 B가 모두 상태 1이기 때문에 도 4a의 집합적 상태는 동일하게(가령, 11) 유지된다. 그러나 도 4a의 집합적 상태는 메모리 셀 A가 상태 0에 있고 메모리 셀 B가 상태 1이기 때문에 반전될 것이다(가령, 01).
도 5는 본 개시의 다수의 실시예에 따라, 2-상태 메모리 셀 A 및 B의 그룹이 가질 수 있는 집합적 상태 및 대응하는 비트 코드를 도시한다. 예를 들어, 비트 코드는 메모리 셀 A 및 B의 개별 상태에 대응하는 개별 비트를 포함한다. 도 4a 및 4b와 관련하여 설명된 방법에서, 메모리 셀 A 및 B 중 적어도 하나는 상태 1로 프로그램될 수 있으므로, 이는 메모리 셀 A 및 B가 모두 상태 0인 집합적 상태(535-1)를 배제한다. 이는 도 5에 도시된 바와 같이, 나머지 집합적 상태(535-2 내지 535-4)에서 메모리 셀 A 및 B 중 적어도 하나가 상태 1임을 의미한다. 도 5는 예를 들어 각각의 코드 패턴이 적어도 데이터 값 1을 포함하도록 제한되는 인코딩 함수에 따라 데이터를 저장하는 예를 도시한다.
도 4a 및 4b의 예에서, 상태 1인 설정 메모리 셀, 가령, 메모리 셀 A를 갖는, 메모리 셀 A 및 B에 램프 전압을 인가하고, 메모리 셀 A가 스위칭된 때의 임계 지연 시간 내에 메모리 셀 B가 스위칭되는지 여부에 기초하여 메모리 셀 B의 상태를 결정하는 것이, 드리프트와 연관된 문제를 극복한다. 이는 램프 전압이 상태 1의 드리프트 여부에 관계없이 메모리 셀 A의 상태가 결정될 수 있게 하고, 상태 1의 드리프트 여부에 관계없이 메모리 셀 B의 상태가 상태 1에 대해 결정되기 때문이다.
일부 예에서, 도 4a 및 4b와 함께 기재된 방법은 도 3에서 메모리 셀 C 및 D의 그룹의 집합적 상태를 결정하는 데 사용될 수 있다. 예를 들어, 도 4a 및 4b와 관련하여 기재된 방법 및 도 5에 도시된 예시에서 메모리 셀 C 및 D는 각각 메모리 셀 A 및 B를 대체할 수 있다. 예를 들어, 메모리 셀 C 및 D의 그룹은 도 5의 예시에 도시된 집합적 상태(535-2 내지 535-4)를 가질 수 있다.
도 6은 본 발명의 다수의 실시예에 따라, 두 개의 메모리 셀로 된 두 개 그룹을 결합함으로써 도출된 코드 패턴의 코드 비트에 데이터 패턴의 세 개의 데이터 비트의 그룹(가령, 데이터 상태)을 할당하는 것을 도시한다. 도 6에서, 각각의 데이터 비트 d1, d2 및 d3는 두 상태 0 및 1 중 하나에 대응한다. 따라서, 각각 상이한 데이터 패턴에 대응하는 8개의 가능한 데이터 상태(639-1 내지 639-8)가 존재한다. 도 6에서, 메모리 셀 A 및 B의 그룹(예를 들어, 제1 그룹) 및 메모리 셀 C 및 D의 그룹(예를 들어, 제2 그룹) 및 이들의 집합적 상태가 조합된다. 도 6은 조합된 제1 및 제2 그룹의 9개의 조합된 집합적 상태(637-1 내지 637-9)를 도시하며, 여기서 각각의 집합 상태는 상이한 코드 패턴에 대응한다. 도 6의 예에서, 데이터 상태(639-1 내지 639-8)는 각각 조합된 집합적 상태(637-1 내지 637-8)에 할당되며, 이로써 조합된 집합적 상태(637-9)는 사용되지 않은 상태로 남는다. 집합적 상태(637-1 내지 637-8)는 예를 들어 할당된 인코딩(639-1 내지 639-8)에 따라 각각 인코딩된다.
도 6의 예에서, 3-비트 데이터 패턴은 4-비트 코드 패턴에 매핑된다. 일반적으로 인코딩 함수는 n-비트 데이터 패턴(가령, 도 6의 경우 n=3)을 각자의 (n+1)-비트 코드 패턴에 매핑할 수 있으며, 여기서 "n"은 2보다 큰 숫자이고 (n+1)-비트 코드 패턴 각각은 메모리 셀, 가령, 도 6의 메모리 셀 A, B, C 및 D의 세트별 코드 패턴을 포함하는 조합된 코드 패턴이다.
일부 예에서, 도 4a 및 4b와 관련하여 기재된 방법은 두 개보다 많은 메모리 셀을 갖는 메모리 셀 그룹 내 메모리 셀의 상태를 결정하는 데 사용될 수 있다. 예를 들어, 메모리 셀 A, B, C 및 D(예를 들어, 각각이 2-상태 셀로 작동 함)는 메모리 셀 그룹으로 취급될 수 있으며, 메모리 셀 A, B, C 및 D의 개별 상태 및 따라서 그룹의 집합적 상태가 결정될 수 있다.
예를 들어, 메모리 셀 A, B, C 및 D 중 하나는 설정 메모리 셀일 수 있고 상태 1일 수 있다. 램프 전압(425)은 메모리 셀 A, B, C 및 D에 동시에 인가될 수 있으며, 스위칭되는 제1 메모리 셀은 상태 1이고 설정된 메모리 셀이다. 그런 다음 전압 램프(425)는 설정 메모리 셀이 스위칭된 후 임계 지연 시간까지 인가되고, 그때 램프 전압(425)이 제거된다. 램프 전압(425)이 인가되는 동안 스위칭되는 그룹의 나머지 메모리 셀이 상태 1로 결정되는 반면, 램프 전압(425)이 인가되는 동안 스위칭되지 않는 나머지 메모리 셀은 상태 0인 것으로 결정된다.
도 7은 본 개시의 다수의 실시예에 따라, 2-상태 메모리 셀 A, B, C 및 D의 그룹이 가질 수 있는 가능한 집합적 상태 및 대응하는 비트 코드를 도시한다. 예를 들어, 비트 코드는 메모리 셀 A, B, C 및 D의 개별 상태에 대응하는 개별 비트를 포함한다. 그러나, 메모리 셀 A, B, C 및 D 중 적어도 하나(가령, 설정 메모리 셀)는 상태 1로 프로그램되며, 따라서 모든 메모리 셀 A, B, C 및 D가 상태 0인 집합적 상태 741-1을 배제한다. 이는 도 7에 나타난 바와 같이 나머지 집합적 상태(741-2 내지 741-16)에서 메모리 셀 A, B, C 및 D 중 적어도 하나가 상태 1인 것을 의미한다. 도 7은 각자의 코드 패턴이 적어도 데이터 값 1을 포함하도록 제한되는 인코딩 함수에 따라 데이터를 저장하는 또 다른 예를 도시한다. 인코딩 함수는 세트(가령, 메모리 셀 A, B, C 및 D를 포함하는 세트) 단위로 적용될 수 있으므로 세트별 코드 패턴은 제1 데이터 값 중 적어도 하나, 가령, 도 7의 데이터 값 1을 갖는 코드 패턴만 포함한다.
도 5의 예시에서, 두 개의 메모리 셀에 대해 22 - 1 = 3개의 이용 가능한 집합적 상태가 존재하며, 도 5의 예시에서, 네 개의 메모리 셀에 대해 24 - 1 = 15개의 이용 가능한 집합적 상태가 존재한다. 일반적으로 N개의 메모리 셀에 대해 2N-1개의 사용 가능한 집합적 상태가 있다. 하나의 상태의 손실은 한 그룹의 한 메모리 셀이 상태 1의 설정 메모리 셀이 되기 때문이다. 그러나 드리프트와 연관된 문제는 설정 셀이 스위칭되는 때에 따라 나머지 셀의 상태를 결정함으로써 극복된다.
도 7의 예에서, 메모리 셀 A, B, C 및 D 중 어느 하나가, 스위칭될 그룹의 첫 번째 메모리 셀인 한 설정 셀일 수 있다. 예를 들어, 메모리 셀 D, C, B 및 A는 각각 집합적 상태(741-2, 741-3, 741-5 및 741-9)에 대한 설정 메모리 셀이다.
또 다른 예에서, 그룹 내의 동일한 메모리 셀이 설정 셀일 수 있으며, 이는 그룹 내의 동일한 셀이 항상 먼저 스위칭될 것임을 의미한다. 나머지 메모리 셀의 상태는 설정된 메모리 셀이 스위칭될 때 임계 지연 시간 내에서 나머지 메모리 셀이 스위칭되는지 여부에 따라 결정될 수 있다. 이러한 예에서, 나머지 메모리 셀만이 데이터 저장에 사용될 수 있고, 나머지 메모리 셀들의 상태는 코드 비트에 대응할 수 있다.
도 8은 다수의 실시예에 따라, 그룹의 동일한 메모리 셀이 동일한 상태로 할당되는 메모리 그룹의 집합적 상태에 대응하는 코드 비트 코드 패턴으로 데이터 패턴의 세 개의 데이터 비트의 그룹(가령, 데이터 상태)을 할당하는 것을 도시한다. 도 8에서, 메모리 셀 A, B, C 및 D의 그룹 중 메모리 셀 D는 항상 상태 1로 프로그램될 수 있고, 나머지 메모리 셀 A, B, C는 상태 1 또는 상태 0으로 프로그램될 수 있다. 이는 가능한 집합적 상태의 수가 세 개의 메모리 셀을 기반으로 하며 23 = 8임을 의미한다.
도 8에서, 3-비트 데이터 패턴의 3개의 데이터 비트 d1, d2, d3는 각각 메모리 셀 A, B 및 C에 저장된다. 예를 들어, 데이터 비트 d1, d2, d3의 상태는 도 6과 관련하여 앞서 기재된 바와 같을 수 있으며 메모리 셀 A, B 및 C의 데이터 상태와 일대일 대응한다. 데이터 상태(839-1 내지 839-8)는 각각 집합적 상태(847-1 내지 847-8)에 할당되며, 각각 4-비트 코드 패턴에 대응한다. 예를 들어, 집합적 상태(847-1 내지 847-8)는 할당된 인코딩(839-1 내지 839-8)에 따라 각각 인코딩된다.
도 8의 예에서, n-비트(예를 들어, 3-비트) 데이터 패턴은 (n+1)-비트 코드 패턴에 매핑된다. 일반적으로 인코딩 함수는 n-비트 데이터 패턴을 각자의 (n+1)-비트 코드 패턴에 매핑할 수 있다. 인코딩 함수는 n-비트 데이터 패턴 각각을 특정 데이터 값, 가령, 1의 데이터 값을 갖는 추가 비트가 더해진 (n+1)-비트 코드 패턴 중 매칭되는 것에 매핑할 수 있으며, 이때, 도 8에 도시된 바와 같이, 추가 비트는 (n+1)-비트 코드 패턴의 마지막 비트이다.
도 9는 본 개시의 다수의 실시예에 따라, 제어기(108)에 의해 구현될 수 있고 도 4a 및 4b에 대응할 수 있는 방법(955), 가령, 읽기 방법의 흐름도를 도시한다. 블록(957)에서 메모리 셀 그룹에 램프 전압이 인가된다. 블록(959)에서 그룹에 대한 첫 번째 스위칭 이벤트가 결정된다. 블록(961)에서 첫 번째 스위칭 이벤트 후 임계 지연 시간에 램프 전압이 제거된다. 블록(963)에서, 메모리 셀의 상태는 램프 전압이 인가되는 동안 스위칭되었는지 여부에 기초하여 결정된다. 예를 들어, 첫 번째로 스위칭되는 메모리 셀을 포함해 램프 전압이 인가되는 동안 스위칭되는 메모리 셀이 상태 1이다. 그렇지 않은 경우 메모리 셀은 상태 0이다. 상태 1 및 0은 각각 메모리 셀의 저 상태 및 고 상태를 나타내는 데 사용되었지만, 본 개시는 이에 한정되지 않는다. 예를 들어, 상태 0과 1은 각각 저 상태와 고 상태를 나타내는 데 사용할 수 있다.
상기의 상세한 설명에서, 상세한 설명의 일부를 형성하며, 예시로서 특정 예가 도시된 첨부된 도면이 참조된다. 도면에서, 유사한 번호가 다수의 도면에 걸쳐 실질적으로 유사한 구성요소를 기술한다. 본 개시의 범위 내에서, 또 다른 예시가 사용될 수 있고 구조적, 논리적 및/또는 전기적 변화가 이뤄질 수 있다.
본 명세서의 도면은 첫 번째 숫자는 도면 번호에 대응하며, 나머지 숫자는 도면 내 요소 또는 구성요소를 식별하는 넘버링 규칙을 따른다. 상이한 도면들 간 유사한 요소 또는 구성요소가 유사한 숫자의 사용에 의해 식별될 수 있다. 알다시피, 본 명세서의 다양한 실시예에서 나타나는 요소들은 추가, 교환, 및/또는 제거되어, 본 개시의 다수의 추가 실시예를 제공할 수 있다. 덧붙여, 알다시피, 도면에 제공되는 비율 및 상대 축척은 본 개시의 실시예를 예시하기 위해 의도된 것이며, 한정의 의미로 여겨져선 안 된다.
본 명세서에서 사용될 때, "다수의" 무엇은 이러한 것의 하나 이상을 지칭할 수 있다. 예를 들어, 복수의 메모리 셀은 하나 이상의 메모리 셀을 지칭할 수 있다. "복수의" 무엇은 둘 이상을 의미한다. 본 명세서에서 사용될 때, 동시에 수행되는 다수의 행위는 특정 기간 동안 적어도 부분적으로 중첩되는 행위를 지칭한다. 본 명세서에서 사용될 때, 용어 "연결된"은 (예를 들어, 직접적인 물리적 접촉에 의해) 전기적으로 연결, 직접 연결 및/또는 어떠한 개입 요소 없이 직접 연결되는 것 또는 간접 연결 및/또는 개입 요소를 갖고 연결되는 것을 포함할 수 있다. 연결된 이라는 용어는 (예를 들어, 원인 및 결과 관계에서와 같이) 서로 협력하거나 상호 작용하는 둘 이상의 요소를 더 포함할 수 있다.
특정 예가 본 명세서에 도시 및 기재되었지만, 해당 분야의 통상의 기술자는 동일한 결과를 얻도록 계산되는 배열이 상기 도시된 특정 실시예를 대체할 수 있음을 알 것이다. 본 발명은 본 발명의 하나 이상의 실시예의 적응 또는 변형을 포함하도록 의도된다. 상기의 기재는 예시 목적으로 이뤄졌으며 한정이 아니다. 본 발명의 하나 이상의 예의 범위가 청구항 및 이러한 청구항이 동반하는 균등예의 전체 범위를 참조하여 결정될 것이다.

Claims (20)

  1. 메모리 셀을 감지하기 위한 방법으로서, 상기 방법은
    전압 램프를 메모리 셀 그룹에 인가하여 메모리 셀의 각자의 상태를 감지하는 단계,
    인가된 전압 램프에 응답하여 그룹의 메모리 셀 중 하나에 첫 번째 스위칭 이벤트가 발생할 때를 감지하는 단계,
    상기 첫 번째 스위칭 이벤트가 발생하고 특정 시간 후에 전압 램프의 인가를 중단하는 단계, 및
    상기 특정 시간 동안 상기 그룹 내 어느 추가 메모리 셀이 스위칭 이벤트를 겪는지를 결정하는 단계를 포함하고,
    인가된 전압 램프에 응답하여 스위칭 이벤트를 겪었다고 결정된 그룹의 셀이 제1 데이터 값을 저장하는 것으로 감지되고 인가된 전압 램프에 응답하여 스위칭 이벤트를 겪지 않았다고 결정된 그룹의 셀이 제2 데이터 값을 저장하는 것으로 감지되며,
    상기 그룹은 각각의 코드 패턴이 제1 데이터 값을 갖는 적어도 하나의 데이터 유닛을 포함하도록 제한된 인코딩 함수에 따라 데이터를 저장하는, 메모리 셀을 감지하기 위한 방법.
  2. 제1항에 있어서, 상기 방법은 각자의 임계 전압이 비교될 개별 기준 전압을 이용하지 않고, 메모리 셀의 각자의 임계 전압을 비교함으로써 메모리 셀의 각자의 상태를 감지하는 단계를 포함하는, 메모리 셀을 감지하기 위한 방법.
  3. 제1항에 있어서, 상기 특정 시간은 상기 특정 시간 후 전압 램프의 크기가 제2 데이터 값을 저장하는 그룹의 셀을 스위칭하는 데 불충분하도록 선택되는, 메모리 셀을 감지하기 위한 방법.
  4. 제1항에 있어서, 제1 데이터 값이 대응되는 임계 전압 상태는 제2 데이터 값이 대응되는 임계 전압 상태보다 낮은 임계 전압 상태인, 메모리 셀을 감지하기 위한 방법.
  5. 제1항에 있어서,
    상기 메모리 셀 그룹은 N개의 메모리 셀을 각각 포함하는 복수의 메모리 셀 세트를 포함하며,
    "N"은 적어도 2이며, 인코딩 함수는 세트당 코드 패턴이 제1 데이터 값 중 적어도 하나를 갖는 코드 패턴만 포함하도록 세트 단위별로 적용되는, 메모리 셀을 감지하기 위한 방법.
  6. 제5항에 있어서,
    상기 인코딩 함수는 n-비트 데이터 패턴을 각자의 (n+1)-비트 코드 패턴으로 매핑하며, "n"은 2보다 큰 수이며, (n+1)-비트 코드 패턴 각각은 세트당 코드 패턴을 포함하는 조합된 코드 패턴인, 메모리 셀을 감지하기 위한 방법.
  7. 제5항에 있어서,
    상기 인코딩 함수는 n-비트 데이터 패턴을 각자의 (n+1)-비트 코드 패턴으로 매핑하며, "n"은 2보다 큰 수이며,
    인코딩 함수는 n-비트 데이터 패턴 각각을 제1 데이터 값을 갖는 추가 비트가 더해진 (n+1)-비트 코드 패턴 중 매칭되는 것에 매핑하는, 메모리 셀을 감지하기 위한 방법.
  8. 장치로서,
    제1 데이터 값에 대응하는 제1 상태 및 제2 데이터 값에 대응하는 제2 상태로 각각 프로그램 가능한 메모리 셀의 어레이 -
    상기 메모리 셀은 인코딩 함수에 따라 데이터를 저장하도록 구성되고,
    인코딩 함수에 대응하는 각각의 인코딩된 데이터 패턴은 제1 데이터 값을 갖는 적어도 하나의 데이터 유닛을 포함함 - , 및
    전압 램프를 메모리 셀 그룹에 인가하고,
    인가된 전압 램프에 응답하여 그룹의 메모리 셀에 첫 번째 스위칭 이벤트가 발생할 때를 결정하며,
    첫 번째 스위칭 이벤트가 발생하고 특정 시간 후 상기 전압 램프의 인가를 중단하고,
    상기 특정 시간 동안 상기 그룹의 어느 추가 메모리 셀이 스위칭 이벤트를 겪는지를 결정함으로써,
    상기 어레이에 연결되며 메모리 셀 그룹에 저장된 인코딩된 데이터 패턴을 감지하도록 구성된 제어기
    를 포함하며,
    인가된 전압 램프에 응답하여 스위칭 이벤트를 겪었다고 결정된 그룹의 셀이 제1 데이터 값을 저장하는 것으로 감지되고 인가된 전압 램프에 응답하여 스위칭 이벤트를 겪지 않았다고 결정된 그룹의 셀이 제2 데이터 값을 저장하는 것으로 감지되는, 장치.
  9. 제8항에 있어서, 전압 램프의 시작 전압이 제1 상태에 대응하는 최저 임계 전압보다 낮도록 선택된 크기를 가지며, 상기 특정 시간은 중단되면 전압 램프의 크기가 제2 상태에 대응하는 최저 임계 전압보다 낮도록 선택되는, 장치.
  10. 제8항에 있어서, 제어기는 각자의 임계 전압이 비교되는 개별 기준 전압을 이용하지 않고 각자의 임계 전압을 비교함으로써 인코딩된 데이터 패턴을 감지하도록 구성되는, 장치.
  11. 장치로서,
    메모리 셀 그룹을 포함하는 메모리, 및
    상기 메모리 셀 그룹으로 램프 전압을 인가하며,
    그룹에 대한 스위칭 이벤트를 결정하고,
    상기 스위칭 이벤트 후 특정 시간에서 상기 그룹으로부터 램프 전압을 제거하며,
    상기 램프 전압이 인가되는 동안 메모리 셀이 스위칭되는지 여부에 기초하여 상기 그룹의 메모리 셀의 상태를 결정하도록 구성된
    제어기
    를 포함하는, 장치.
  12. 제11항에 있어서, 제어기는
    램프 전압이 인가되는 동안 스위칭된 메모리 셀을 제1 상태를 가진다고 결정하며,
    램프 전압이 인가되는 동안 스위칭되지 않은 메모리 셀을 제2 상태를 가진다고 결정하는, 장치.
  13. 제12항에 있어서, 제1 상태에 대응하는 임계 분포의 폭이 제1 상태와 제2 상태 간 마진보다 작은, 장치.
  14. 제12항에 있어서, 특정 시간은 제1 상태에 대응하는 임계 분포의 폭을 램프 전압의 기울기로 나눈 값과 동일한, 장치.
  15. 제12항에 있어서, 그룹의 적어도 하나의 메모리 셀이 램프 전압이 인가되는 동안 스위칭되도록 프로그램되는, 장치.
  16. 장치로서,
    메모리 셀 그룹을 포함하는 메모리, 및
    상기 그룹에 램프 전압을 인가하며 - 상기 그룹의 적어도 하나의 메모리 셀은 적어도 하나의 메모리 셀이 램프 전압에 응답하여 스위칭되도록 제1 상태로 프로그램될 것임 - ,
    상기 적어도 하나의 메모리 셀이 스위칭된 후 특정 시간에서 램프 전압을 제거하고,
    램프 전압에 응답하여 스위칭되는 그룹의 각각의 추가 메모리 셀이 제1 상태에 있다고 결정하며,
    램프 전압이 인가되는 동안 스위칭되지 않는 그룹의 각각의 메모리 셀이 제2 상태에 있다고 결정하도록 구성되는,
    제어기를 포함하는, 장치.
  17. 제16항에 있어서, 상기 제어기는 제1 상태를 제1 비트 코드로 인코딩하고 제2 상태를 제2 비트 코드로 인코딩하도록 구성되는, 장치.
  18. 제16항에 있어서, 상기 제어기는 각자의 데이터 값에 따라 메모리 셀 그룹의 각자의 메모리 셀의 각자의 상태를 인코딩하도록 구성되는, 장치.
  19. 삭제
  20. 삭제
KR1020207031138A 2018-04-19 2019-03-22 메모리 셀을 감지하기 위한 장치 및 방법 KR102226024B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/957,173 2018-04-19
US15/957,173 US10424372B1 (en) 2018-04-19 2018-04-19 Apparatuses and methods for sensing memory cells
PCT/US2019/023502 WO2019203988A1 (en) 2018-04-19 2019-03-22 Apparatuses and methods for sensing memory cells

Publications (2)

Publication Number Publication Date
KR20200128171A KR20200128171A (ko) 2020-11-11
KR102226024B1 true KR102226024B1 (ko) 2021-03-12

Family

ID=67989137

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020207031138A KR102226024B1 (ko) 2018-04-19 2019-03-22 메모리 셀을 감지하기 위한 장치 및 방법

Country Status (6)

Country Link
US (3) US10424372B1 (ko)
EP (1) EP3782155B1 (ko)
JP (1) JP6869445B1 (ko)
KR (1) KR102226024B1 (ko)
CN (1) CN112005303B (ko)
WO (1) WO2019203988A1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10431301B2 (en) * 2017-12-22 2019-10-01 Micron Technology, Inc. Auto-referenced memory cell read techniques
US10424372B1 (en) * 2018-04-19 2019-09-24 Micron Technology, Inc. Apparatuses and methods for sensing memory cells
US10796755B2 (en) * 2018-04-19 2020-10-06 Micron Technology, Inc. Permutation coding for improved memory cell operations
US10714185B2 (en) 2018-10-24 2020-07-14 Micron Technology, Inc. Event counters for memory operations
US11139025B2 (en) 2020-01-22 2021-10-05 International Business Machines Corporation Multi-level cell threshold voltage operation of one-selector-one-resistor structure included in a crossbar array
US11482295B2 (en) * 2020-09-25 2022-10-25 Infinitum Solutions, Inc. Testing magnetoresistive random access memory for low likelihood failure
US11527287B1 (en) * 2021-05-27 2022-12-13 Micron Technology, Inc. Drift aware read operations

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6456527B1 (en) 1999-02-10 2002-09-24 Stmicroelectronics S.R.L. Nonvolatile multilevel memory and reading method thereof
KR101390456B1 (ko) 2006-07-27 2014-04-29 에스티마이크로일렉트로닉스 에스.알.엘. 상변화 메모리 장치
KR101526165B1 (ko) 2008-12-31 2015-06-05 샌디스크 테크놀로지스, 인코포레이티드 비휘발성 메모리 및 연속적인 스캐닝 시간-영역 감지를 이용한 방법

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE60317768T2 (de) 2003-04-10 2008-11-27 Stmicroelectronics S.R.L., Agrate Brianza Verfahren zum Auslesen einer nichtflüchtigen Speichervorrichtung und zugehörige Vorrichtung
EP1699054A1 (en) 2005-03-03 2006-09-06 STMicroelectronics S.r.l. A memory device with a ramp-like voltage biasing structure and reduced number of reference cells
DE602005018738D1 (de) 2005-03-03 2010-02-25 St Microelectronics Srl Speichervorrichtung mit auf Zeitverschiebung basierender Referenzzellenemulation
ITVA20050028A1 (it) 2005-05-03 2006-11-04 St Microelectronics Srl Generatore di rampa e relativa decodifica di riga per memoria flash
US8116117B2 (en) * 2006-11-29 2012-02-14 Samsung Electronics Co., Ltd. Method of driving multi-level variable resistive memory device and multi-level variable resistive memory device
US7948802B2 (en) * 2007-12-04 2011-05-24 Micron Technology, Inc. Sensing memory cells
US7817475B2 (en) * 2007-12-05 2010-10-19 Ovonyx, Inc. Method and apparatus for accessing a phase-change memory
US8023334B2 (en) 2008-10-31 2011-09-20 Micron Technology, Inc. Program window adjust for memory cell signal line delay
KR20100121315A (ko) * 2009-05-08 2010-11-17 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
KR20110027939A (ko) * 2009-09-11 2011-03-17 삼성전자주식회사 상변화 메모리 장치, 이를 구비하는 메모리 시스템 및 이의 프로그램 방법
US8289779B2 (en) 2010-03-31 2012-10-16 Micron Technology, Inc. Memory cell sensing device equipped with a ramp voltage generator using a digital-to-analog converter (DAC) and counters, and sensing methods thereof
US8194441B2 (en) * 2010-09-23 2012-06-05 Micron Technology, Inc. Phase change memory state determination using threshold edge detection
US8767482B2 (en) * 2011-08-18 2014-07-01 Micron Technology, Inc. Apparatuses, devices and methods for sensing a snapback event in a circuit
US9165647B1 (en) * 2014-06-04 2015-10-20 Intel Corporation Multistage memory cell read
WO2016068980A1 (en) 2014-10-31 2016-05-06 Hewlett Packard Enterprise Development Lp Sensing circuit for resistive memory
US9892791B2 (en) 2015-06-16 2018-02-13 Sandisk Technologies Llc Fast scan to detect bit line discharge time
US9543004B1 (en) * 2015-06-17 2017-01-10 Intel Corporation Provision of holding current in non-volatile random access memory
US10134470B2 (en) * 2015-11-04 2018-11-20 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
US10446226B2 (en) * 2016-08-08 2019-10-15 Micron Technology, Inc. Apparatuses including multi-level memory cells and methods of operation of same
US10424372B1 (en) * 2018-04-19 2019-09-24 Micron Technology, Inc. Apparatuses and methods for sensing memory cells

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6456527B1 (en) 1999-02-10 2002-09-24 Stmicroelectronics S.R.L. Nonvolatile multilevel memory and reading method thereof
KR101390456B1 (ko) 2006-07-27 2014-04-29 에스티마이크로일렉트로닉스 에스.알.엘. 상변화 메모리 장치
KR101526165B1 (ko) 2008-12-31 2015-06-05 샌디스크 테크놀로지스, 인코포레이티드 비휘발성 메모리 및 연속적인 스캐닝 시간-영역 감지를 이용한 방법

Also Published As

Publication number Publication date
US10424372B1 (en) 2019-09-24
WO2019203988A1 (en) 2019-10-24
EP3782155A4 (en) 2022-01-19
CN112005303A (zh) 2020-11-27
US11217306B2 (en) 2022-01-04
JP2021514094A (ja) 2021-06-03
US20210090648A1 (en) 2021-03-25
EP3782155B1 (en) 2024-09-04
JP6869445B1 (ja) 2021-05-12
KR20200128171A (ko) 2020-11-11
EP3782155A1 (en) 2021-02-24
US10861542B2 (en) 2020-12-08
CN112005303B (zh) 2022-03-29
US20190333578A1 (en) 2019-10-31

Similar Documents

Publication Publication Date Title
KR102226024B1 (ko) 메모리 셀을 감지하기 위한 장치 및 방법
US9740425B2 (en) Tag-based wear leveling for a data storage device
US10430330B2 (en) Handling of unaligned sequential writes
US9627072B2 (en) Variant operation sequences for multibit memory
KR20110033221A (ko) 애드 혹 플래시 메모리 기준 셀
KR20210026431A (ko) 메모리 시스템, 메모리 컨트롤러 및 동작 방법
CN114489466A (zh) 存储器系统及其操作方法
CN114863962A (zh) 存储器系统及其操作方法
CN111383688A (zh) 用于写入缓冲器的缓冲器复位命令的设备和方法
US10796756B2 (en) Permutation coding for improved memory cell operations
US20200019347A1 (en) Determination of data integrity based on sentinel cells
KR102341698B1 (ko) 메모리 동작을 위한 전용 명령
US11456033B2 (en) Dedicated commands for memory operations
CN112445726A (zh) 存储器系统、存储器控制器及操作方法
US11875867B2 (en) Weighted wear leveling for improving uniformity
US20240233828A9 (en) Apparatus with multi-bit cell read mechanism and methods for operating the same
CN115933963A (zh) 存储器系统及存储器系统的操作方法
CN112951285A (zh) 系统、控制器和用于操作系统的方法
CN115132251A (zh) 存储器子系统中的存储器装置的所有级别的动态开始电压编程
KR20200138894A (ko) 메모리 시스템, 메모리 컨트롤러 및 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E701 Decision to grant or registration of patent right