CN112005303B - 用于感测存储器单元的设备及方法 - Google Patents

用于感测存储器单元的设备及方法 Download PDF

Info

Publication number
CN112005303B
CN112005303B CN201980026764.9A CN201980026764A CN112005303B CN 112005303 B CN112005303 B CN 112005303B CN 201980026764 A CN201980026764 A CN 201980026764A CN 112005303 B CN112005303 B CN 112005303B
Authority
CN
China
Prior art keywords
memory cells
group
state
voltage
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201980026764.9A
Other languages
English (en)
Other versions
CN112005303A (zh
Inventor
M·斯福尔津
P·阿马托
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN112005303A publication Critical patent/CN112005303A/zh
Application granted granted Critical
Publication of CN112005303B publication Critical patent/CN112005303B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C13/00Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021Auxiliary circuits
    • G11C13/004Reading or sensing circuits or methods
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601Interfaces specially adapted for storage systems
    • G06F3/0628Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658Controller construction arrangements
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C13/00Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C13/00Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021Auxiliary circuits
    • G11C13/0038Power supply circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C13/00Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021Auxiliary circuits
    • G11C13/0061Timing circuits or methods
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/30Power supply circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/26Sensing or reading circuits; Data output circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C13/00Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021Auxiliary circuits
    • G11C13/004Reading or sensing circuits or methods
    • G11C2013/0045Read using current through the cell
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C13/00Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021Auxiliary circuits
    • G11C13/004Reading or sensing circuits or methods
    • G11C2013/0052Read process characterized by the shape, e.g. form, length, amplitude of the read pulse
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C2213/00Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30Resistive cell, memory material aspects
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C2213/00Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70Resistive array aspects
    • G11C2213/71Three dimensional array

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

感测存储器单元可包含:将电压斜坡施加到存储器单元群组以感测其各自状态;响应于所述经施加电压斜坡而感测所述存储器单元中的一者何时发生第一切换事件;在发生所述第一切换事件后的特定时间量之后停止所述电压斜坡的施加;及确定所述群组的哪些额外存储器单元在所述特定时间量期间经历所述切换事件。确定为已响应于所述经施加电压斜坡而经历所述切换事件的单元被感测为存储第一数据值且确定为未响应于所述经施加电压斜坡而经历所述切换事件的单元被感测为存储第二数据值。所述群组根据经约束使得每一代码模式包含具有所述第一数据值的至少一个数据单元的编码功能存储数据。

Description

用于感测存储器单元的设备及方法
技术领域
本发明大体上涉及例如存储系统的设备及其操作,且更特定来说,涉及用于感测存储器单元的设备及方法。
背景技术
可在例如计算机、手机、手持电子装置等电子系统中实施存储系统。一些存储系统,例如固态驱动器(SSD)、嵌入式多媒体控制器(eMMC)装置、通用快闪存储(UFS)装置等可包含用于存储来自主机的用户数据的非易失性存储存储器。非易失性存储存储器通过在未被供电时保留经存储数据来提供持久数据且可包含NAND快闪存储器、相变存储器(PCM)、电阻性随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)及可编程导电存储器,以及在其整个寿命内可写入特定次数的其它类型的存储器。
非易失性存储器单元可被编程为所期望状态。作为实例,一些存储器单元可被编程为可对应于(例如,编码有)不同位模式的多个状态中的一者。单元的特定经编程状态可通过例如比较单元的阈值电压与参考电压来确定。在一些实例中,单元的阈值电压(Vt)可漂移,这可能使准确感测(例如,读取)变难,因为需要跟踪漂移以便确保恰当定界/读取电压的使用。
发明内容
本发明的一个方面涉及一种用于感测存储器单元的方法,所述方法包括:将电压斜坡施加到存储器单元群组以感测其各自状态;响应于所述经施加电压斜坡而感测所述群组的所述存储器单元中的一者何时发生第一切换事件;在发生所述第一切换事件后的特定时间量之后停止所述电压斜坡的施加;及确定所述群组的哪些额外存储器单元在所述特定时间量期间经历所述切换事件;其中确定为已响应于所述经施加电压斜坡而经历所述切换事件的所述群组的所述单元被感测为存储第一数据值且确定为未响应于所述经施加电压斜坡而经历所述切换事件的所述群组的所述单元被感测为存储第二数据值;且其中所述群组根据经约束使得每一代码模式包含具有所述第一数据值的至少一个数据单元的编码功能存储数据。
本发明的另一方面涉及一种设备,其包括:存储器单元阵列,每一存储器单元可编程为对应于第一数据值的第一状态及对应于第二数据值的第二状态;其中所述存储器单元经配置以根据编码功能存储数据;且其中对应于所述编码功能的每一经编码数据模式包括具有所述第一数据值的至少一个数据单元;及控制器,其经耦合到所述阵列且经配置以通过以下步骤感测存储在存储器单元群组中的经编码数据模式:将电压斜坡施加到所述群组;响应于所述经施加电压斜坡而感测所述群组的存储器单元何时发生第一切换事件;在发生所述第一切换事件后的特定时间量之后停止所述电压斜坡的施加;及确定所述群组的哪些额外存储器单元在所述特定时间量期间经历所述切换事件;且其中确定为已响应于所述经施加电压斜坡而经历所述切换事件的所述群组的所述单元被感测为存储所述第一数据值且确定为未响应于所述经施加电压斜坡而经历所述切换事件的所述群组的所述单元被感测为存储所述第二数据值。
本发明的又一方面涉及一种设备,其包括:存储器,其包括存储器单元群组;及控制器,其经配置以:将斜坡电压施加到所述存储器单元群组;确定所述群组的切换事件;在所述切换事件之后的特定时间从所述群组移除所述斜坡电压;及基于所述群组的所述存储器单元在施加所述斜坡电压时是否切换来确定所述存储器单元的状态。
本发明的再一方面涉及一种设备,其包括:存储器,其包括存储器单元群组;及控制器,其经配置以:将斜坡电压施加到所述群组,其中所述群组的至少一个存储器单元将被编程为第一状态使得所述至少一个存储器单元响应于所述斜坡电压而切换;在所述至少一个存储器单元切换之后的特定时间移除所述斜坡电压;确定响应于所述斜坡电压而切换的所述群组的每一额外存储器单元处于所述第一状态;且确定在施加所述斜坡电压时未切换的所述群组的每一存储器单元处于第二状态。
附图说明
图1是根据本发明的数个实施例的设备的框图。
图2说明根据本发明的数个实施例的对应于存储器单元可被编程为的状态的阈值电压分布的实例。
图3说明根据本发明的数个实施例的可使用本文中所揭示的方法感测的存储器的一部分的实例。
图4A是根据本发明的数个实施例的其中两个存储器单元被确定为具有相同状态的图解说明。
图4B是根据本发明的数个实施例的其中两个存储器单元被确定为具有不同状态的图解说明。
图5说明根据本发明的数个实施例的存储器单元群组可具有的集体状态及对应位代码。
图6说明根据本发明的数个实施例的将数据位群组指派给因组合两个存储器单元群组而得到的代码位。
图7说明根据本发明的数个实施例的存储器单元群组可具有的可能集体状态及对应位代码。
图8说明根据本发明的数个实施例的将数据位群组指派给对应于存储器单元群组的集体状态的代码位,其中所述群组的相同存储器单元被编程为特定状态。
图9说明根据本发明的数个实施例的方法的流程图。
具体实施方式
感测存储器单元可包含:将电压斜坡施加到存储器单元群组以感测其各自状态;响应于所述经施加电压斜坡而感测所述存储器单元中的一者何时发生第一切换事件;在发生所述第一切换事件后的特定时间量之后停止所述电压斜坡的施加;及确定所述群组的哪些额外存储器单元在所述特定时间量期间经历所述切换事件。确定为已响应于所述经施加电压斜坡而经历所述切换事件的单元被感测为存储第一数据值且确定为未响应于所述经施加电压斜坡而经历所述切换事件的单元被感测为存储第二数据值。所述群组根据经约束使得每一代码模式包含具有所述第一数据值的至少一个数据单元的编码功能存储数据。
本发明的实施例通过克服与阈值电压漂移相关联的问题来提供优于现有方法的技术优势,所述阈值电压漂移可能随着例如电阻可变存储器单元的一些存储器单元老化及/或温度改变而发生。例如,在例如读取操作的感测操作期间,可跨存储器单元施加感测电压以确定对应于存储器单元的阈值电压的存储器单元状态。然而,随着用新数据重写存储器单元的次数增加(例如,随着存储器单元老化)及/或存储器单元的温度改变,对应于所述单元的状态的阈值电压可能改变,从而难以使用感测电压准确地确定存储器单元的状态。
然而,本发明的实施例无需使用感测电压,且因此克服与漂移相关联的问题。例如,存储器单元群组的一个存储器单元可被编程为特定状态使得所述存储器单元在所述群组中的额外存储器单元之前经历切换事件(例如,响应于斜坡电压)。接着可基于所述群组中的额外存储器单元是否响应于斜坡电压而在编程为特定状态的一个存储器单元经历切换事件时的特定时间内经历切换事件来确定所述额外存储器单元的状态。这允许相对于一个存储器单元的特定状态来确定剩余存储器单元的状态,因此允许感测有效地跟随特定状态的漂移,由此克服与漂移相关联的问题。
图1是根据本发明的数个实施例的呈计算系统100的形式的设备的框图。计算系统100包含存储器系统102,所述存储器系统102可为举例来说存储系统,例如SSD、UFS装置、嵌入式eMMC装置等。然而,实施例不限于特定类型的存储器系统。例如,存储器系统102可用作系统100的主存储器。
如图1中所展示,系统102可包含耦合到存储器106及主机104的控制器108。主机104可为例如主机系统,例如个人膝上型计算机、台式计算机、数码相机、移动装置(例如,蜂窝电话)、网络服务器、启用物联网(IoT)的装置或存储卡读取器以及其它各种类型的主机。例如,主机104可包含能够通过接口(其可包含总线)存取存储器106(例如,经由控制器108)的一或多个处理器。所述接口可为标准化接口,例如串行高级技术附件(SATA)、外围组件互连高速(PCIe)或通用串行总线(USB)等等。
存储器106可包括数个存储器装置(例如,存储器裸片、芯片等),所述数个存储器装置各可包括数个阵列110。阵列110可包含二维(2D)及/或三维(3D)阵列结构,例如交叉点阵列结构。存储器单元可包含例如各种类型的电阻变量(例如,PCRAM单元、RRAM单元、3D交叉点单元),所述电阻变量可包括电阻变量存储元件及/或开关元件。在数个实施例中,存储器单元可为自选存储器(SSM)单元,其中单种材料可用作存储元件及存储器元件两者。
作为实例,存储器单元可为相变存储器(PCM)单元,其可为包括用作所述单元的存储元件及开关元件两者的单种硫族化物材料及/或具有用作所述单元的开关元件的第一硫族化物材料及用作所述单元的存储元件的第二硫族化物材料的材料堆叠的基于硫族化物的存储器单元。然而,实施例不限于特定阵列架构及/或存储器单元类型。例如,阵列110可包括NAND快闪存储器单元及/或NOR快闪存储器单元等。
存储器装置106包含读取组件112,所述读取组件112可包括与操作根据本发明的实施例的存储器单元相关联的各种电路。例如,如下文进一步描述,所述读取组件可包含感测放大器。
控制器108可包括例如状态机、定序器及/或某种其它类型的控制电路,且可与存储器装置106进行通信以控制数据读取、写入及擦除操作以及其它操作。控制器108可包含例如呈硬件(例如,一或多个集成电路)及/或软件(例如,指令,其可呈固件的形式)的形式的数个组件以控制对数个存储器装置106的存取及/或促进主机104与存储器装置106之间的数据传送。一般来说,控制器108可接收且执行来自主机104的命令以实现对存储器106的所期望存取。控制器108可尤其负责根据本文中所描述的实施例执行用于改进式存储器操作的各种方法。
控制器108可包含可用于在经存储数据模式与代码模式之间进行映射的编码器/解码器111,如本文中进一步描述。在一些实例中,存储器单元群组可根据由编码器/解码器111实施的编码功能存储数据。例如,编码功能可经约束使得对应于由单元群组存储的数据模式的每一代码模式包含具有特定数据值的至少一个数据单元。
控制器108经配置以根据数个实施例执行本文中所揭示的方法,例如读取。例如,存储器单元群组的存储器单元可被编程为具有特定状态,例如存储器单元可被编程为的最低状态。对于两个存储器单元的群组,例如,控制器108可基于剩余存储器单元在特定状态下的存储器单元经历切换事件之后的特定时间内是否经历切换事件来确定剩余存储器单元的状态。例如,如果剩余存储器单元在编程为特定状态的存储器单元经历切换事件之后的特定时间内经历切换事件,那么控制器108可确定两个存储器单元具有相同状态。否则,控制器108可确定两个存储器单元具有不同状态。例如,切换事件可涉及从存储器单元的非导电状态切换到存储器单元的导电状态。
图2说明根据本发明的数个实施例的对应于存储器单元可被编程为的状态的Vt分布的实例。Vt分布220-1及220-2分别对应于低状态(例如,Vt电平)L及较高状态H。具有状态L的存储器单元可用代码位1(例如,逻辑电平1)来编码,且具有状态H的存储器单元可用代码位0(例如,逻辑电平0)来编码。例如,H状态可称为状态0,且L状态可称为状态1。
状态0及1可分别对应于各自对应存储器单元被编程为的不同电阻电平。在一些实例中,以伏特为单位的Vt分布220-1的宽度W(例如,对应于Vt分布220-1的Vts的范围)小于以伏特为单位的在Vt分布220-1与Vt分布220-2之间的边限M(例如,Vts的范围)。
图3展示根据本发明的数个实施例的可使用本文中所揭示的方法读取的存储器阵列310的一部分的实例。在一些实例中,存储器阵列310可为存储器阵列110的一部分。存储器阵列310包含位于例如字线的信号线315及例如位线的信号线316-1到316-N的相交点处的例如交叉点存储器单元的存储器单元314-1到314-N。例如,存储器单元314-1到314-N分别耦合到信号线316-1到316-N且共同地耦合到信号线315。例如,信号线316-1到316-N及因此存储器单元314-1到314-N可经耦合到可包含在读取组件112中的读取组件312。读取组件312可包含分别耦合到信号线316-1到316-N且因此耦合到存储器单元314-1到314-N的感测放大器317-1到317-N。
感测放大器317-1到317-N可响应于跨存储器单元314-1到314-N施加的电压大于或等于存储器单元314-1到314-N的阈值电压(Vts)而分别输出分别指示存储器单元314-1到314-N经历例如阈值事件(例如,骤回事件)的切换事件的电压。例如,存储器单元可从例如低电导率状态(例如,高电阻状态)的一个电导率状态切换到例如高电导率状态(例如,低电阻状态)的另一电导率状态。感测放大器可通过感测通过存储器单元的电流的改变来感测切换事件,所述电流的改变可反映在感测放大器的输出电压中。
在一些实例中,可将随时间增加的斜坡电压施加到信号线315同时将电压(例如,相同电压)施加到信号线316-1到316-N,使得同时跨存储器单元314-1到314-N施加随时间增加的斜坡电压(例如,将随时间增加的斜坡电压施加到存储器单元314-1到314-N)。感测放大器317-1到317-N可响应于跨存储器单元314-1到314-N施加斜坡电压而感测存储器单元314-1到314-N的各自切换事件。
存储器单元314可为例如其各自状态(例如,经存储数据值)取决于存储器单元的各自经编程电阻的电阻可变存储器单元。在一些实例中,可在不首先擦除的情况下个别地重写存储器单元314。
在一些实例中,两个存储器单元的第一群组(例如存储器单元314-1(A)及314-2(B))可通过分别将存储器单元314-1(A)及314-2(B)编程为状态1及0中的一者而编程为集体状态。类似地,两个存储器单元的第二群组(例如存储器单元314-3(C)及314-4(D))可通过分别将存储器单元314-3(C)及314-4(D)编程为状态1及0中的一者而编程为集体状态。在其它实例中,设想具有其它数目个单元的其它群组,例如三个单元、四个单元或多达N个单元。在后文中,存储器单元314-1(A)、314-2(B)、314-3(C)及314-4(D)将分别称为存储器单元A、B、C及D。
图4A是根据本发明的数个实施例的其中存储器单元群组的两个存储器单元被确定为具有相同状态的图解说明。图4B是根据本发明的数个实施例的其中存储器单元群组的两个存储器单元被确定为具有不同状态的图解说明。例如,图4A及4B对应于由控制器108执行的读取操作(例如,说明在由控制器108执行的读取操作期间发生的事情)。图4A及4B说明基于例如存储器单元B的存储器单元是否在例如存储器单元A的另一存储器单元经历切换事件时(例如之后)的特定时间(例如,其可称为阈值延迟时间)内经历切换事件(例如,切换)来确定那个存储器单元的状态。
如图4A及4B的实例中所展示,跨存储器单元A及B同时施加随时间增加的斜坡电压425。例如,可将随时间增加的斜坡电压施加到图3中的存取线315同时将相同固定电压施加到图3中的存取线316-1及316-2,从而得到斜坡电压425。
在图4A及4B中,对应于状态1及0的Vt分布叠加在电压V轴上。斜坡电压425的起始电压小于对应于状态1的Vt分布的Vts,所述状态1对应于存储器单元可被编程为的最低状态。
应注意,图4A及图4B的实例涉及通过确定两个存储器单元(例如,存储器单元A及B)中的每一者的个别状态来确定所述两个存储器单元的群组的集体状态,但是可应用于具有任何数目个存储器单元的群组。在一些实例中,群组中的至少一个存储器单元(在这个实例中例如存储器单元A)被编程为特定状态,例如状态1,且所述群组中的其它存储器单元的状态(在这个实例中例如状态存储器单元B的状态)将相对于特定状态来确定。在一些实例中,编程为状态1的存储器单元可称为置位存储器单元且可为响应于斜坡电压425而经历切换事件的所述群组中的第一存储器单元。例如,置位存储器单元充当参考存储器单元且要求存储器单元群组的每一集体状态可具有状态为1的存储器单元。例如,可在不利用与各自阈值电压进行比较的单独参考电压的情况下确定存储器单元的各自状态。包含存储器单元A及B的群组根据经约束使得对应代码模式包含具有对应于状态1的数据值1的至少一个数据单元的编码功能存储数据。
在图4A及4B中,存储器单元A是如由步骤427所指示般切换的第一存储器单元且可为置位存储器单元。例如,存储器单元A可处于状态1。存储器单元A在电压斜坡425的电压达到存储器单元A的Vt时切换。在存储器单元A切换之后的阈值延迟时间内将斜坡电压425施加到存储器单元A及B。存储器单元B在电压斜坡425的电压达到存储器单元B的Vt时如由步骤429所指示般切换。
当存储器单元B在存储器单元A切换之后的阈值延迟时间内切换时,如图4A中所展示,确定存储器单元B也处于状态1。例如,存储器单元A及B被感测为存储数据值1。因此,在图4A中,存储器单元A及B的集体状态被确定为11。
在一些实例中,在存储器单元A切换之后的阈值延迟时间从存储器单元A及B移除斜坡电压425。在实例中,阈值延迟时间可等于例如Vt分布220-1的Vt分布(其对应于最低状态)的宽度W除以斜坡电压425的斜率S(例如,改变率)。例如,阈值延迟时间可为W/S。
当存储器单元B未能在存储器单元A切换之后的阈值延迟时间内切换时,如图4B中所展示,确定存储器单元B处于状态0。例如,存储器单元B可被确定为处于状态0,而无需等待存储器单元B切换。例如,当存储器单元B未能在移除斜坡电压425之前切换时,其被确定处于状态0。图4B中的存储器单元A及B的集体状态被确定为10,即图4B中确定的存储器单元A及B的各自个别状态。应注意,例如,存储器单元A及B的群组根据经约束使得各自代码模式11及10包含具有数据值1的至少一个数据单元的编码功能存储数据。
应注意,图4B中的存储器单元B直到跨存储器单元B的电压是电压VB时的时间tB才切换且由图4B中的步骤431所指示般。然而,可在存储器单元A切换之后的阈值延迟时间确定存储器单元B的状态,而无需等到时间tB。
图4A及4B的实例不限于作为置位存储器单元的存储器单元A。例如,存储器单元A及B在图4A及4B中可互换,在所述情况下存储器单元B是置位存储器单元。因此,由于存储器单元A及存储器单元B两者将处于状态1,因此图4A中的集体状态将保持相同(例如,11)。然而,由于存储器单元A将处于状态0且存储器单元B将处于状态1,因此图4A中的集体状态将反转(例如,01)。
图5说明根据本发明的数个实施例的两状态存储器单元A及B的群组可具有的集体状态以及对应位代码。例如,位代码包含对应于存储器单元A及B的个别状态的个别位。在结合图4A及4B所描述的方法中,存储器单元A及B中的至少一者可被编程为状态1,因此排除其中存储器单元A及B两者处于状态0的集体状态535-1。这意味着在剩余集体状态535-2到535-4中,存储器单元A及B中的至少一者处于状态1,如图5中所展示。图5说明根据经约束使得各自代码模式包含至少数据值1的编码功能存储数据的实例。
在图4A及4B的实例中,将斜坡电压施加到具有处于状态1的置位存储器单元(例如存储器单元A)的存储器单元A及B,且基于存储器单元B是否在存储器单元A切换时的阈值延迟时间内切换来确定存储器单元B的状态,克服与漂移相关联的问题。这是因为斜坡电压允许与状态1是否漂移无关地确定存储器单元A的状态且因为与状态1是否漂移无关而相对于状态1确定存储器单元B的状态。
在一些实例中,结合图4A及4B所描述的方法可用于确定图3中的存储器单元C及D的群组的集体状态。例如,存储器单元C及D可分别替换在结合图4A及4B所描述的方法中且在图5中所描绘的实例中的存储器单元A及B。例如,存储器单元C及D的群组可具有图5的实例中所描绘的集体状态535-2到535-4。
图6说明根据本发明的数个实施例的将数据模式的三个数据位(例如,数据状态)的群组指派给因组合两个存储器单元的两个群组而得到的代码模式的代码位。在图6中,数据位d1、d2及d3中的每一者对应于两个状态0及1中的一者。因此,存在八个可能的数据状态639-1到639-8,每一数据状态对应于不同数据模式。在图6中,组合存储器单元A及B的群组(例如,第一群组)以及存储器单元C及D的群组(例如,第二群组)与其各自集体状态。图6展示组合的第一及第二群组的九个组合的集体状态637-1到637-9,其中每一集体状态对应于不同代码模式。在图6的实例中,将数据状态639-1到639-8分别指派给组合的集体状态637-1到637-8,由此使组合的集体状态637-9保持未使用。例如,根据经指派编码639-1到639-8分别对集体状态637-1到637-8进行编码。
在图6的实例中,三位数据模式被映射为四位代码模式。一般来说,编码功能可将n位数据模式(例如,在图6中n=3)映射为各自(n+1)位代码模式,其中“n”是大于2的数字,且其中所述(n+1)位代码模式中的每一者是包括每组存储器单元(例如图6中的存储器单元A、B、C及D)的代码模式的组合代码模式。
在一些实例中,结合图4A及4B所描述的方法可用于确定具有两个以上存储器单元的存储器单元群组中的存储器单元的状态。例如,存储器单元A、B、C及D(例如,各自操作为两状态单元)可被视为存储器单元群组,且可确定存储器单元A、B、C及D的个别状态,以及因此所述群组的集体状态。
例如,存储器单元A、B、C及D中的一者可为置位存储器单元且可处于状态1。可跨存储器单元A、B、C及D同时施加斜坡电压425,且切换的第一存储器单元处于状态1且是置位存储器单元。接着施加电压斜坡425直到置位存储器单元切换之后的阈值延迟时间为止,此时移除斜坡电压425。在施加斜坡电压425时切换的所述群组中的剩余存储器单元中的任一者被确定为处于状态1,而在施加斜坡电压425时未切换的剩余存储器单元中的任一者是处于状态0。
图7说明根据本发明的数个实施例的两状态存储器单元A、B、C及D的群组可具有的可能集体状态以及对应位代码。例如,位代码包含对应于存储器单元A、B、C及D的个别状态的个别位。然而,存储器单元A、B、C及D中的至少一者(例如,置位存储器单元)被编程为状态1,因此排除其中所有存储器单元A、B、C及D处于状态0的集体状态741-1。这意味着在剩余集体状态741-2到741-16中,存储器单元A、B、C及D中的至少一者处于状态1,如图7中所展示。例如,图7说明根据经约束使得各自代码模式包含至少数据值1的编码功能存储数据的另一实例。可以每组为基础(例如,所述组包含存储器单元A、B、C及D)应用编码功能使得每组的代码模式仅包含具有第一数据值中的至少一者(例如图7中的数据值1)的那些代码模式。
应注意,在图5的实例中,两个存储器单元存在22-1=3个可用集体状态,且在图5的实例中,四个存储器单元存在24-1=15个可用集体状态。一般来说,N个存储器单元存在2N-1个可用集体状态。一个状态的丢失是由于群组中的一个存储器单元成为处于状态1的置位存储器单元。然而,通过根据置位单元的切换时间确定剩余单元的状态来克服与漂移相关联的问题。
在图7的实例中,存储器单元A、B、C及D中的任一者可为置位单元,只要其是将切换的群组的第一存储器单元即可。例如,存储器单元D、C、B及A分别是集体状态741-2、741-3、741-5及741-9的置位存储器单元。
在其它实例中,群组中的相同存储器单元可为置位单元,这意味着群组中的相同单元将始终优先切换。接着可根据剩余存储器单元是否在置位存储器单元切换时的阈值延迟时间内切换来确定剩余存储器单元的状态。对于此类实例,仅剩余存储器单元可用于数据存储且剩余存储器单元的状态可对应于代码位。
图8说明根据数个实施例的将数据模式的三个数据位(例如,数据状态)的群组指派给对应于存储器单元群组的集体状态的代码模式的代码位,其中所述群组的相同存储器单元被指派给相同状态。在图8中,存储器单元A、B、C及D的群组的存储器单元D可始终被编程为状态1,且剩余存储器单元A、B、C可被编程为状态1或状态0。这意味着可能集体状态的数目是基于三个存储器单元且因此是23=8。
在图8中,三位数据模式的三个数据位d1、d2、d3分别经存储在存储器单元A、B及C中。例如,数据位d1、d2、d3的状态可如先前结合图6所描述般与存储器单元A、B及C的数据状态一对一地对应。数据状态839-1到839-8分别指派给集体状态847-1到847-8,每一集体状态对应于四位代码模式。例如,根据经指派编码839-1到839-8分别对集合状态847-1到847-8进行编码。
在图8的实例中,n位(例如,三位)数据模式被映射为(n+1)位代码模式。一般来说,编码功能可将n位数据模式映射为各自(n+1)位代码模式。编码功能可将n位数据模式中的每一者映射为(n+1)位代码模式中的匹配者,其中添加有具有特定数据值的额外位,例如数据值1,其中额外位是(n+1)位代码模式的最后一位,如图8中所展示。
图9说明根据本发明的数个实施例的可由控制器108实施且可对应于图4A及4B的方法955(例如读取方法)的流程图。在框957中,将斜坡电压施加到存储器单元群组。在框959处,确定所述群组的第一切换事件。在框961处,在第一切换事件之后的阈值延迟时间移除斜坡电压。在框963处,基于存储器单元在施加斜坡电压时是否切换来确定存储器单元的状态。例如,在施加斜坡电压时切换的存储器单元(包含优先切换的存储器单元)处于状态1。否则,存储器单元处于状态0。尽管状态1及0分别用于表示存储器单元的低状态及高状态,但本发明不限于此。例如,状态0及1可用于分别表示低状态及高状态。
在前文详细描述中,参考形成其一部分的附图,且在附图中以说明方式展示特定实例。在附图中,贯穿若干视图类似数字描述基本上类似的组件。可利用其它实例,且可在不脱离本发明的范围的情况下进行结构、逻辑及/或电改变。
本文中的图遵循编号惯例,其中首位或前几位数字对应于附图图号且剩余数字识别附图中的元件或组件。可通过使用类似数字来识别不同图之间的类似元件或组件。将明白,可添加、交换及/或消除本文中的各种实施例中所展示的元件以便提供本发明的数个额外实施例。另外,将明白,图中所提供的元件的比例及相对尺度意图说明本发明的实施例且不应被认为是限制性的。
如本文中所使用,“数个”某物可指一或多个此类事物。例如,数个存储器单元可指一或多个存储器单元。“多个”某物意指两个或更多个。如本文中所使用,同时执行的多个动作是指在特定时间段内至少部分重叠的动作。如本文中所使用,术语“耦合”可包含无中介元件的电耦合、直接耦合及/或直接连接(例如,通过直接物理接触)或使用中介元件间接耦合及/或连接。术语耦合可进一步包含彼此协作或相互作用的两个或更多个元件(例如,正如因果关系)。
尽管本文中已说明及描述特定实例,但是所属领域一般技术人员将明白,经计算以实现相同结果的布置可替换所展示的特定实施例。本发明意图涵盖本发明的一或多个实施例的调适或变动。应理解,以上描述已以说明性方式且非限制性方式进行。本发明的一或多个实例的范围应参考所附权利要求书连同此权利要求书所享有的等效物的全范围来确定。

Claims (25)

1.一种用于感测存储器单元的方法,所述方法包括:
将电压斜坡施加到存储器单元群组以感测其各自状态;
响应于经施加电压斜坡而感测所述群组的所述存储器单元中的一者何时发生第一切换事件;
在发生所述第一切换事件后的特定时间量之后停止所述电压斜坡的施加;及
确定在所述特定时间量期间响应于所述经施加电压斜坡而经历所述切换事件的所述存储器单元群组中的第一部分;
不利用参考电压比较而确定在所述特定时间量期间响应于所述经施加电压斜坡而未经历所述切换事件的所述存储器单元群组中的第二部分;
其中确定为在所述特定时间量期间响应于所述经施加电压斜坡而经历所述切换事件的所述存储器单元群组中的所述第一部分被感测为存储第一数据值,且确定为在所述特定时间量期间响应于所述经施加电压斜坡而未经历所述切换事件的所述存储器单元群组中的所述第二部分被感测为存储第二数据值;且
其中所述群组根据经约束使得每一代码模式包含具有所述第一数据值的至少一个数据单元的编码功能存储数据。
2.根据权利要求1所述的方法,其中所述方法包含通过在不利用与所述存储器单元的各自阈值电压进行比较的单独参考电压的情况下比较所述各自阈值电压来感测所述存储器单元的所述各自状态。
3.根据权利要求1所述的方法,其中选择所述特定时间量使得在所述特定时间量之后的所述电压斜坡的量值不足以切换存储所述第二数据值的所述群组的所述单元。
4.根据权利要求1所述的方法,其中所述第一数据值所对应的阈值电压状态是低于所述第二数据值所对应的阈值电压状态的阈值电压状态。
5.根据权利要求1所述的方法,其中
所述存储器单元群组包括多组存储器单元,每一组包括N个存储器单元;
“N”是至少2,且其中以每组为基础应用所述编码功能使得所述每组代码模式仅包含具有所述第一数据值中的至少一者的那些代码模式。
6.根据权利要求5所述的方法,其中所述编码功能将n位数据模式映射为各自(n+1)位代码模式,其中“n”是大于2的数字,且其中所述(n+1)位代码模式中的每一者是包括所述每组代码模式的组合代码模式。
7.根据权利要求5所述的方法,其中
所述编码功能将n位数据模式映射为各自(n+1)位代码模式,其中“n”是大于2的数字;以及
所述编码功能将所述n位数据模式中的每一者映射为所述(n+1)位代码模式中的匹配者,其中添加有具有所述第一数据值的额外位。
8.根据权利要求7所述的方法,其中具有所述第一数据值的所述额外位是所述(n+1)位代码模式的最后一位。
9.一种用于感测存储器单元的设备,其包括:
存储器单元阵列,每一存储器单元可编程为对应于第一数据值的第一状态及对应于第二数据值的第二状态;
其中所述存储器单元经配置以根据编码功能存储数据;且
其中对应于所述编码功能的每一经编码数据模式包括具有所述第一数据值的至少一个数据单元;及
控制器,其经耦合到所述阵列且经配置以通过以下步骤感测存储在存储器单元群组中的经编码数据模式:
将电压斜坡施加到所述群组;
在发生第一存储器单元的第一切换事件后的特定时间量之后停止经施加电压斜坡的施加;
确定除了所述第一存储器单元以外在所述特定时间量期间响应于所述经施加电压斜坡而也经历切换事件的所述存储器单元群组中的第一部分;
不利用参考电压比较而确定在所述特定时间量期间响应于所述经施加电压斜坡而未经历所述切换事件的所述存储器单元群组中的第二部分;且
其中确定为在所述特定时间量期间响应于所述经施加电压斜坡而经历所述切换事件的所述存储器单元群组中的所述第一部分被感测为存储所述第一数据值且确定为在所述特定时间量期间响应于所述经施加电压斜坡而未经历所述切换事件的所述存储器单元群组中的所述第二部分被感测为存储所述第二数据值。
10.根据权利要求9所述的设备,其中所述电压斜坡的起始电压具有选择为低于对应于所述第一状态的最低阈值电压的量值,且其中选择所述特定时间量使得所述电压斜坡的量值在所述停止时低于对应于所述第二状态的最低阈值电压。
11.根据权利要求9所述的设备,其中所述控制器经配置以通过在不利用与所述存储器单元的各自阈值电压进行比较的单独参考电压的情况下比较所述各自阈值电压来感测所述经编码数据模式。
12.根据权利要求9所述的设备,其中所述第一状态对应于比所述第二状态更低的阈值电压状态。
13.根据权利要求9所述的设备,其中响应于所述经施加电压斜坡而确定所述群组的存储器单元何时发生第一切换事件包括感测所述存储器单元从非导电状态变化到导电状态。
14.根据权利要求9所述的设备,其中所述存储器单元群组包含包括硫族化物材料的存储器单元,所述硫族化物材料用作开关元件及存储元件中的至少一者。
15.根据权利要求9所述的设备,其中所述阵列是三维3D交叉点阵列。
16.一种用于感测存储器单元的设备,其包括:
存储器,其包括存储器单元群组;及
控制器,其经配置以:
将斜坡电压施加到所述存储器单元群组;
确定所述存储器单元群组中的第一存储器单元的第一切换事件;
在所述第一切换事件之后的特定时间从所述群组移除所述斜坡电压;
基于除了所述存储器单元群组中的所述第一存储器单元以外所述存储器单元群组中的第一部分在施加所述斜坡电压时已经切换来确定所述存储器单元群组中的所述第一部分的状态;以及
不利用参考电压比较而基于所述存储器单元群组中的第二部分在施加所述斜坡电压时没有切换来确定所述存储器单元群组中的所述第二部分的状态。
17.根据权利要求16所述的设备,其中所述控制器经配置以:
确定在施加所述斜坡电压时切换的存储器单元具有第一状态;且
确定在施加所述斜坡电压时未切换的存储器单元具有第二状态。
18.根据权利要求17所述的设备,其中对应于所述第一状态的阈值分布的宽度小于所述第一状态与所述第二状态之间的边限。
19.根据权利要求17所述的设备,其中所述特定时间等于对应于所述第一状态的阈值分布的宽度除以所述斜坡电压的斜率。
20.根据权利要求16所述的设备,其中所述群组的至少一个存储器单元经编程以在施加所述斜坡电压时切换。
21.根据权利要求20所述的设备,其中所述控制器经配置以根据各自数据位的经指派编码对除所述群组的所述至少一个存储器单元之外的所述群组的所述存储器单元的各自状态进行编码。
22.根据权利要求16所述的设备,其中所述群组的所述存储器单元的所述状态对应于存储在所述存储器单元群组中的经编码数据模式。
23.一种用于感测存储器单元的设备,其包括:
存储器,其包括存储器单元群组;及
控制器,其经配置以:
将斜坡电压施加到所述群组,其中所述群组的至少一个存储器单元将被编程为第一状态使得所述至少一个存储器单元响应于所述斜坡电压而切换;
在所述至少一个存储器单元切换之后的特定时间移除所述斜坡电压;
确定除了所述至少一个存储器单元以外在所述特定时间量期间响应于所述电压斜坡而经历切换事件的所述存储器单元群组中的第一部分处于所述第一状态;且
不利用参考电压比较而确定在所述特定时间量期间在施加所述斜坡电压时没有经历所述切换事件的所述存储器单元群组中的第二部分处于第二状态。
24.根据权利要求23所述的设备,其中所述控制器经配置以将所述第一状态编码为第一位代码且将所述第二状态编码为第二位代码。
25.根据权利要求23所述的设备,其中所述控制器经配置以根据各自数据值对所述存储器单元群组中的各自存储器单元的各自状态进行编码。
CN201980026764.9A 2018-04-19 2019-03-22 用于感测存储器单元的设备及方法 Active CN112005303B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/957,173 US10424372B1 (en) 2018-04-19 2018-04-19 Apparatuses and methods for sensing memory cells
US15/957,173 2018-04-19
PCT/US2019/023502 WO2019203988A1 (en) 2018-04-19 2019-03-22 Apparatuses and methods for sensing memory cells

Publications (2)

Publication Number Publication Date
CN112005303A CN112005303A (zh) 2020-11-27
CN112005303B true CN112005303B (zh) 2022-03-29

Family

ID=67989137

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980026764.9A Active CN112005303B (zh) 2018-04-19 2019-03-22 用于感测存储器单元的设备及方法

Country Status (6)

Country Link
US (3) US10424372B1 (zh)
EP (1) EP3782155B1 (zh)
JP (1) JP6869445B1 (zh)
KR (1) KR102226024B1 (zh)
CN (1) CN112005303B (zh)
WO (1) WO2019203988A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10431301B2 (en) * 2017-12-22 2019-10-01 Micron Technology, Inc. Auto-referenced memory cell read techniques
US10424372B1 (en) 2018-04-19 2019-09-24 Micron Technology, Inc. Apparatuses and methods for sensing memory cells
US10796755B2 (en) * 2018-04-19 2020-10-06 Micron Technology, Inc. Permutation coding for improved memory cell operations
US10714185B2 (en) 2018-10-24 2020-07-14 Micron Technology, Inc. Event counters for memory operations
US11139025B2 (en) 2020-01-22 2021-10-05 International Business Machines Corporation Multi-level cell threshold voltage operation of one-selector-one-resistor structure included in a crossbar array
US11482295B2 (en) * 2020-09-25 2022-10-25 Infinitum Solutions, Inc. Testing magnetoresistive random access memory for low likelihood failure
US11527287B1 (en) * 2021-05-27 2022-12-13 Micron Technology, Inc. Drift aware read operations

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101889314A (zh) * 2007-12-04 2010-11-17 美光科技公司 感测存储器单元
TW201626373A (zh) * 2014-10-31 2016-07-16 惠普發展公司有限責任合夥企業 用於電阻式記憶體之感測電路

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1028433B1 (en) * 1999-02-10 2004-04-28 SGS-THOMSON MICROELECTRONICS s.r.l. Nonvolatile memory and reading method therefor
DE60317768T2 (de) 2003-04-10 2008-11-27 Stmicroelectronics S.R.L., Agrate Brianza Verfahren zum Auslesen einer nichtflüchtigen Speichervorrichtung und zugehörige Vorrichtung
DE602005018738D1 (de) 2005-03-03 2010-02-25 St Microelectronics Srl Speichervorrichtung mit auf Zeitverschiebung basierender Referenzzellenemulation
EP1699054A1 (en) 2005-03-03 2006-09-06 STMicroelectronics S.r.l. A memory device with a ramp-like voltage biasing structure and reduced number of reference cells
ITVA20050028A1 (it) 2005-05-03 2006-11-04 St Microelectronics Srl Generatore di rampa e relativa decodifica di riga per memoria flash
EP1883113B1 (en) 2006-07-27 2010-03-10 STMicroelectronics S.r.l. Phase change memory device
US8116117B2 (en) * 2006-11-29 2012-02-14 Samsung Electronics Co., Ltd. Method of driving multi-level variable resistive memory device and multi-level variable resistive memory device
US7817475B2 (en) * 2007-12-05 2010-10-19 Ovonyx, Inc. Method and apparatus for accessing a phase-change memory
US8023334B2 (en) 2008-10-31 2011-09-20 Micron Technology, Inc. Program window adjust for memory cell signal line delay
US7944754B2 (en) * 2008-12-31 2011-05-17 Sandisk Corporation Non-volatile memory and method with continuous scanning time-domain sensing
KR20100121315A (ko) * 2009-05-08 2010-11-17 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
KR20110027939A (ko) * 2009-09-11 2011-03-17 삼성전자주식회사 상변화 메모리 장치, 이를 구비하는 메모리 시스템 및 이의 프로그램 방법
US8289779B2 (en) 2010-03-31 2012-10-16 Micron Technology, Inc. Memory cell sensing device equipped with a ramp voltage generator using a digital-to-analog converter (DAC) and counters, and sensing methods thereof
US8194441B2 (en) * 2010-09-23 2012-06-05 Micron Technology, Inc. Phase change memory state determination using threshold edge detection
US8767482B2 (en) * 2011-08-18 2014-07-01 Micron Technology, Inc. Apparatuses, devices and methods for sensing a snapback event in a circuit
US9165647B1 (en) * 2014-06-04 2015-10-20 Intel Corporation Multistage memory cell read
US9892791B2 (en) 2015-06-16 2018-02-13 Sandisk Technologies Llc Fast scan to detect bit line discharge time
US9543004B1 (en) * 2015-06-17 2017-01-10 Intel Corporation Provision of holding current in non-volatile random access memory
US10134470B2 (en) * 2015-11-04 2018-11-20 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
US10446226B2 (en) * 2016-08-08 2019-10-15 Micron Technology, Inc. Apparatuses including multi-level memory cells and methods of operation of same
US10424372B1 (en) * 2018-04-19 2019-09-24 Micron Technology, Inc. Apparatuses and methods for sensing memory cells

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101889314A (zh) * 2007-12-04 2010-11-17 美光科技公司 感测存储器单元
TW201626373A (zh) * 2014-10-31 2016-07-16 惠普發展公司有限責任合夥企業 用於電阻式記憶體之感測電路

Also Published As

Publication number Publication date
KR102226024B1 (ko) 2021-03-12
US10424372B1 (en) 2019-09-24
KR20200128171A (ko) 2020-11-11
EP3782155B1 (en) 2024-09-04
WO2019203988A1 (en) 2019-10-24
JP6869445B1 (ja) 2021-05-12
US11217306B2 (en) 2022-01-04
US20210090648A1 (en) 2021-03-25
JP2021514094A (ja) 2021-06-03
US10861542B2 (en) 2020-12-08
CN112005303A (zh) 2020-11-27
EP3782155A1 (en) 2021-02-24
EP3782155A4 (en) 2022-01-19
US20190333578A1 (en) 2019-10-31

Similar Documents

Publication Publication Date Title
CN112005303B (zh) 用于感测存储器单元的设备及方法
KR102337160B1 (ko) 혼합 모드 블록들의 동작
CN111145819B (zh) 用于数据结构的专用读取电压
CN117882047A (zh) 使用部分超级块的存储器子系统
CN111989646A (zh) 用于计数器更新操作的设备及方法
CN114489466A (zh) 存储器系统及其操作方法
CN111383688A (zh) 用于写入缓冲器的缓冲器复位命令的设备和方法
US10796756B2 (en) Permutation coding for improved memory cell operations
CN112445726B (zh) 存储器系统、存储器控制器及操作方法
CN111326190B (zh) 相变随机存取存储器单元阵列及其写入方法
CN112233715A (zh) 用于存储器系统的维护操作
CN112673426B (zh) 用于存储器操作的专用命令
KR20160129418A (ko) 데이터 저장 장치 및 그것의 동작 방법
US20240347120A1 (en) Failsafe memory card architecture using voltage driver output enable signals
US20240233828A9 (en) Apparatus with multi-bit cell read mechanism and methods for operating the same
KR20230048747A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
CN112951285A (zh) 系统、控制器和用于操作系统的方法
CN115132251A (zh) 存储器子系统中的存储器装置的所有级别的动态开始电压编程
CN117769741A (zh) 针对按需擦除的写入性能优化

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant