JP2022540786A - 分割ピラーアーキテクチャを有するメモリデバイス - Google Patents

分割ピラーアーキテクチャを有するメモリデバイス Download PDF

Info

Publication number
JP2022540786A
JP2022540786A JP2021577220A JP2021577220A JP2022540786A JP 2022540786 A JP2022540786 A JP 2022540786A JP 2021577220 A JP2021577220 A JP 2021577220A JP 2021577220 A JP2021577220 A JP 2021577220A JP 2022540786 A JP2022540786 A JP 2022540786A
Authority
JP
Japan
Prior art keywords
pillar
contact
storage element
conductive
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021577220A
Other languages
English (en)
Inventor
ロレンソ フラティン
ファビオ ペッリッツェル
パオロ ファンティーニ
Original Assignee
マイクロン テクノロジー，インク．
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by マイクロン テクノロジー，インク． filed Critical マイクロン テクノロジー，インク．
Publication of JP2022540786A publication Critical patent/JP2022540786A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/76—Array using an access device for each cell which being not a transistor and not a diode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

分割ピラーアーキテクチャを有するメモリデバイスのための方法、システム、及び装置が説明される。メモリデバイスは、アレイに印加される電圧を持続させる誘電体厚を維持しながら開口部間の間隔を減少させ得る、導電材料及び絶縁材料の交互層を通る、あるパターンの導電接点と開口部とを有して構成される基板を含んでもよい。材料をエッチング後、絶縁材料がトレンチに堆積されてもよい。セル材料が堆積される開口部を形成するために、絶縁材料の一部が除去されてもよい。導電性ピラーが導電材料のプレーンと基板とに垂直に延在して、導電接点と結合してもよい。導電性ピラー及びセル材料は、第１及び第２のストレージコンポーネント並びに第１及び第２のピラーを形成するために、分割されてもよい。

Description

［関連出願へのクロスリファレンス］
本特許出願は、２０１９年７月２日に出願されたＦｒａｔｉｎ等による「ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＷＩＴＨ Ａ ＳＰＬＩＴ ＰＩＬＬＡＲ ＡＲＣＨＩＴＥＣＴＵＲＥ」という名称の米国特許出願第１６／４６０，８８４号に対する優先権を主張するものであり、その米国特許出願は、本願の譲受人に譲渡され、参照によりその全体が本明細書に明白に組み込まれる。
以下は、一般に、少なくとも１つのメモリデバイスを含むシステムに関し、より詳細には、分割ピラーアーキテクチャを有するメモリデバイスに関する。
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、デジタルディスプレイなどの様々な電子デバイスにおいて情報を格納するために広く使用される。メモリデバイスの異なる状態をプログラムすることによって、情報が格納される。例えば、二値デバイスは、論理「１」又は論理「０」によって示されることが多い２つの状態のうちの一方を格納することが非常に多い。他のデバイスでは、２よりも多い数の状態が格納される場合がある。格納情報にアクセスするために、デバイスのコンポーネントがメモリデバイスにおける少なくとも１つの格納状態を読み出してもよく、又は感知してもよい。情報を格納するために、デバイスのコンポーネントは、メモリデバイスに状態を書き込んでもよく、又はプログラムしてもよい。
磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、読出し専用メモリ（ＲＯＭ）、動的ＲＡＭ（ＤＲＡＭ）、同期型動的ＲＡＭ（ＳＤＲＡＭ）、強誘電性ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化型ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、相変化メモリ（ＰＣＭ）、他のカルコゲナイド系メモリ、その他などを含む様々な種類のメモリデバイスが存在する。メモリデバイスは、揮発性であっても、不揮発性であってもよい。
メモリデバイスの改良は、一般に、指標の中でもとりわけ、メモリセル密度増加、読出し／書込み速度増加、信頼性増加、データ保持増加、電力消費減少、又は製造コスト減少を含み得る。メモリアレイ容量の節約、メモリセル密度増加、又は三次元垂直アーキテクチャを有するメモリアレイの総電力使用量削減のための解決策が望まれる場合がある。
本明細書で開示されるような実施例による分割ピラーアーキテクチャを有するメモリデバイスをサポートするメモリアレイの例を示す図である。 本明細書で開示されるような実施例による分割ピラーアーキテクチャを有するメモリデバイスをサポートする例示のメモリアレイの図である。 本明細書で開示されるような実施例による分割ピラーアーキテクチャを有するメモリデバイスをサポートする例示のメモリアレイの図である。 本明細書で開示されるような実施例による分割ピラーアーキテクチャを有するメモリデバイスをサポートする例示のメモリアレイの図である。 本明細書で開示されるような実施例による分割ピラーアーキテクチャを有するメモリデバイスをサポートする例示のメモリアレイの図である。 本明細書で開示されるような実施例による分割ピラーアーキテクチャを有するメモリデバイスをサポートする例示のメモリアレイの図である。 本明細書で開示されるような実施例による分割ピラーアーキテクチャを有するメモリデバイスをサポートする例示のメモリアレイの図である。 本明細書で開示されるような実施例による分割ピラーアーキテクチャを有するメモリデバイスをサポートする例示のメモリアレイの図である。 本明細書で開示されるような実施例による分割ピラーアーキテクチャを有するメモリデバイスをサポートする例示のメモリアレイの図である。 本明細書で開示されるような実施例による分割ピラーアーキテクチャを有するメモリデバイスをサポートする例示のメモリアレイの図である。 本明細書で開示されるような実施例による分割ピラーアーキテクチャを有するメモリデバイスをサポートする例示のメモリアレイの図である。 本明細書で開示されるような実施例による分割ピラーアーキテクチャを有するメモリデバイスをサポートする例示のメモリアレイの図である。 本明細書で開示されるような実施例による分割ピラーアーキテクチャを有するメモリデバイスをサポートする例示のメモリアレイの図である。 本明細書で開示されるような実施例による分割ピラーアーキテクチャを有するメモリデバイスをサポートする例示のメモリアレイの図である。 本明細書で開示されるような実施例による分割ピラーアーキテクチャを有するメモリデバイスをサポートする例示のメモリアレイの図である。 本明細書で開示されるような実施例による分割ピラーアーキテクチャを有するメモリデバイスをサポートする例示のメモリアレイの図である。 本明細書で開示されるような実施例による分割ピラーアーキテクチャを有するメモリデバイスをサポートする例示のメモリアレイの図である。 本明細書で開示されるような実施例による分割ピラーアーキテクチャを有するメモリデバイスをサポートする例示のメモリアレイの図である。 本明細書で開示されるような実施例による分割ピラーアーキテクチャを有するメモリデバイスをサポートする例示のメモリアレイの図である。 本明細書で開示されるような実施例による分割ピラーアーキテクチャを有するメモリデバイスをサポートする例示のメモリアレイの図である。 本明細書で開示されるような実施例による分割ピラーアーキテクチャを有するメモリデバイスをサポートする例示のメモリアレイの図である。 本明細書で開示されるような実施例による分割ピラーアーキテクチャを有するメモリデバイスをサポートする例示のメモリアレイの図である。 本明細書で開示されるような実施例による分割ピラーアーキテクチャを有するメモリデバイスをサポートする例示のメモリアレイの図である。 本明細書で開示されるような実施例による分割ピラーアーキテクチャを有するメモリデバイスをサポートする例示のメモリアレイの図である。 本明細書で開示されるような実施例による分割ピラーアーキテクチャを有するメモリデバイスをサポートする例示のメモリアレイの図である。 本明細書で開示されるような実施例による分割ピラーアーキテクチャを有するメモリデバイスをサポートする方法を図示するフローチャートである。 本明細書で開示されるような実施例による分割ピラーアーキテクチャを有するメモリデバイスをサポートする方法を図示するフローチャートである。 本明細書で開示されるような実施例による分割ピラーアーキテクチャを有するメモリデバイスをサポートする方法を図示するフローチャートである。 本明細書で開示されるような実施例による分割ピラーアーキテクチャを有するメモリデバイスをサポートする方法を図示するフローチャートである。
本開示は、分割ピラーアーキテクチャを有するメモリデバイス及びそれを処理する方法に関する。メモリデバイスは、メモリデバイスのメモリアレイに印加される電圧を持続させる誘電体厚を維持しながらメモリセル間の間隔を減少させ得る、導電材料及び絶縁材料の交互層を通る導電接点及び開口部の構成を含んでもよい。
いくつかの実施例では、メモリデバイスは、あるパターン（例えば幾何学パターン）に配置された複数の接点を有する基板と、その基板上に形成された第１の絶縁材料（例えば誘電材料）とを含んでもよい。導電材料の複数のプレーンは、第２の絶縁材料（例えば誘電材料）によって互いから分離されて、基板材料上に形成されてもよい。導電材料のプレーンは、ワード線の例でもよい。
メモリデバイスの製造時、「櫛形」構造（例えば、指部と指部間の空隙とを有する工具に類似した構造）を形成するために奇数ワード線プレーンと偶数ワード線プレーンとを分離する形状でトレンチが形成されてもよい。トレンチは、いずれかの幾何学構成を有してもよく、固定距離で対向する櫛形の指部の奇数組及び偶数組を含んでもよい。いくつかの実施例では、トレンチは、蛇行形状で形成されてもよい。トレンチは、導電材料の各プレーンを２つの部分又は２つのプレートに分割してもよい。導電材料の各プレートは、ワード線プレートの一例でもよい。いくつかの実施例では、トレンチの内部において、導電材料のプレーンは、誘電材料及び導電材料が複数のリセス（ｒｅｃｅｓｓ）を形成するようにエッチングされてもよく、各リセスはストレージ素子材料（例えばカルコゲナイド材料）を収容するように構成されてもよい。犠牲層（例えばコンフォーマル材料）は、トレンチに積層されてもよく、いくつかの場合では、犠牲層がリセスを埋める。絶縁材料は、犠牲層の上部のトレンチに堆積されてもよい。犠牲層及び絶縁層が蛇行形状を形成してもよい。いくつかの実施例では、トレンチの他の幾何学的構成が企図される。
第１の開口部を形成するために、犠牲層及び絶縁層の一部が除去されてもよい。第１の開口部は、基板の一部、複数の導電接点、並びに導電材料及び誘電材料の一部を露出させてもよい。ストレージ素子材料（例えば、カルコゲナイド材料）は、第１の開口部に堆積されてもよい。ストレージ素子材料は、誘電材料及び導電材料によって形成されたリセスを埋めてもよい。リセスのストレージ素子材料が残るように、ストレージ素子材料が第１の開口部から部分的に除去されてもよい。
リセス内にストレージ素子材料を含む第１の開口部に、導電性ピラーが形成されてもよい。導電性ピラーは、デジット線の例でもよい。導電性ピラーは、導電材料のプレーン及び基板に向かって（例えばほぼ垂直に）延在するように構成されてもよい。各導電性ピラーは、異なる導電接点と結合されてもよい。ピラーは、バリア材料及び導電材料から形成されてもよい。
第２の開口部を形成するために、ストレージ素子材料及び導電性ピラーの一部が除去されてもよい。第２の開口部は、リセス内の各ストレージ素子材料を、第１のストレージ素子コンポーネントと第２のストレージ素子コンポーネントとに分割してもよい。第２の開口部は、各ピラーを、第１のピラーと第２のピラーとにさらに分割してもよい。いくつかの場合では、第１のピラー及び第２のピラーのそれぞれは、基板上の異なる導電接点と結合されてもよい。いくつかの他の場合では、第１のピラーのそれぞれが基板上の異なる導電接点と結合されてもよく、第２のピラーのそれぞれが第１の基板上方に形成された第２の基板上の異なる導電接点と結合されてもよい。
メモリアレイの上記のような構成及び製造方法によって、従来の解決策と比較して高密度のメモリセルが実現され得る。各メモリセル（例えば、ストレージ素子材料）は、セル絶縁を確実とするために、第１のピラー又は第２のピラーのいずれかの対向する側部内において引っ込んだ状態で配置されてもよい。そのような構成によって、いくつかの従来の解決策と比べてセルの厚さ及び寸法に対してより厳密な制御を実現し得る。導電性ピラーと交差する導電材料の各プレーンは、そのプレーンの第１のワード線プレートと、そのプレーンの第２のワード線プレートとによってアドレス指定される２つのメモリセルを形成してもよい。第１のピラー及び第２のピラーの各対は、第１のピラー及び第２のピラーのそれぞれによってアドレス指定される２つのメモリセルを形成してもよい。各ピラーは、メモリアレイの下部又は上部に配置されたトランジスタによって復号されてもよい。このトランジスタは、規則的なマトリクス状に形成されたデジット線セレクタの一例でもよい。
本開示の特徴が、図１を参照して説明されるようなメモリアレイの文脈において最初に説明される。本開示の特徴が、図２Ａ～図７Ｂを参照して説明されるような処理ステップ中の例示のメモリアレイの様々な図の文脈において説明される。本開示の上記及び他の特徴は、図８～図１１を参照して説明されるような分割ピラーアーキテクチャを有するメモリデバイスに関するフローチャートを参照して、さらに例証及び説明される。
図１は、本明細書で開示されるような実施例による分割ピラーアーキテクチャを有するメモリデバイスをサポートするメモリアレイ１００（例えば三次元（３Ｄ）メモリアレイ）の例を示す図である。メモリアレイ１００は、基板１０４上方に配置されたメモリセルの第１のアレイ又はデッキ１０５と、第１のアレイ又はデッキ１０５の上部のメモリセルの第２のアレイ又はデッキ１０８とを含んでもよい。
メモリアレイ１００は、ワード線１１０と、デジット線１１５とを含んでもよい。第１のデッキ１０５及び第２のデッキ１０８のメモリセルのそれぞれは、１つ又は複数の自己選択型メモリセルを有してもよい。図１に含まれるいくつかの要素に参照番号が付されており、他の対応要素には参照番号が付されていないが、それらは同一である、又は類似していると理解される。
メモリセルのスタックは、第１の誘電材料１２０と、ストレージ素子材料１２５（例えばカルコゲナイド材料）と、第２の誘電材料１３０と、ストレージ素子材料１３５（例えばカルコゲナイド材料）と、第３の誘電材料１４０とを含んでもよい。第１のデッキ１０５及び第２のデッキ１０８の自己選択型メモリセルは、いくつかの実施例において、各デッキ１０５及び１０８の対応する自己選択型メモリセルがデジット線１１５又はワード線１１０を共有できるように、共通の導線を有してもよい。
いくつかの実施例では、メモリセルは、メモリストレージ素子を含み得るセルに対して電気パルスを供給することによってプログラムされてもよい。このパルスは、第１のアクセス線（例えばワード線１１０）又は第２のアクセス線（例えばデジット線１１５）、又はそれらの組み合わせを介して供給されてもよい。いくつかの場合では、パルス供給時に、メモリセルの極性に応じて、イオンがメモリストレージ素子内で移動してもよい。それによって、メモリストレージ素子の第１の側部又は第２の側部に関するイオン濃度が、第１のアクセス線と第２のアクセス線との間の電圧の極性に少なくとも部分的に基づいてもよい。いくつかの場合では、非対称形状のメモリストレージ素子が、より大きな面積を有する素子の一部におけるイオン濃度を高めてもよい。メモリストレージ素子の特定の部分はより高い抵抗を有してもよく、それによってメモリストレージ素子の他の部分よりも高い閾値電圧を発生させてもよい。イオン移動の上記説明は、本明細書で説明される結果を実現するための自己選択型メモリセルの機構の一例を表す。機構のこの例は限定的であると考えられるべきではない。本開示は、本明細書で説明される結果を実現するための自己選択型メモリセルの機構の他の例も含む。
メモリアレイ１００のアーキテクチャは、クロスポイントアーキテクチャと呼ばれる場合があり、いくつかの場合において、メモリセルがワード線１１０とデジット線１１５との間のトポロジ上の交差点に形成される。そのようなクロスポイントアーキテクチャは、他のメモリアーキテクチャと比べて、より安価な製作コストで比較的高密度のデータストレージを実現する場合がある。例えば、クロスポイントアーキテクチャは、他のアーキテクチャと比べてメモリセルの面積を縮小し、その結果、メモリセル密度が増加し得る。
図１の例は、２つのメモリデッキ１０５及び１０８を示すが、他の構成も可能である。いくつかの実施例では、自己選択型メモリセルの単一のメモリデッキが基板１０４の上方に構築されてもよく、これを二次元メモリと呼ぶ。いくつかの実施例では、三次元クロスポイントアーキテクチャと同様にして、メモリセルの３つ又４つのメモリデッキが構成されてもよい。
メモリアレイ１００は、格子状又は千鳥格子状に配置された複数の接点を有する基板１０４を含んでもよい。いくつかの場合では、複数の接点は基板１０４を通って延在してメモリアレイ１００のアクセス線と結合してもよい。メモリアレイ１００は追加基板１０４を含んでもよい（例えば、２つのデッキ１０５及び１０８の上部に配置される）。追加基板１０４は複数の接点を有してもよく（例えば、基板１０４を通って延在）、メモリアレイ１００のアクセス線と結合してもよい。
メモリアレイ１００は、基板材料上の第１の絶縁材料上に形成された、第２の絶縁材料によって互いに分離した導電材料の複数のプレーンを含んでもよい。導電材料の複数のプレーンのそれぞれは、その中に形成された複数のリセスを含んでもよい。複数のプレーン、例えば、同一のデッキ（例えば、メモリデッキ１０５、メモリデッキ１０８）上の１つ又は複数のワード線１１０に対応するワード線プレートは、犠牲層（例えば、コンフォーマル層）を使用して、スタック堆積処理ステップ中にエッチングを行い、セル画定後にコンフォーマル層を除去し、コンフォーマル層をより導電性の高い材料と置き換えることによる置換プロセスによって取得されてもよい。
絶縁材料は第２の絶縁材料及び導電材料を通る蛇行形状で形成されてもよい。複数の導電性ピラーは、開口部に形成され、導電材料と基板１０４の複数のプレーンにほぼ垂直に延在してもよい。複数の導電性ピラーは、複数のピラー対に分割されてもよい。ピラー対の各ピラーは、導電接点のうちの異なる接点に結合されてもよい。いくつかの場合では、ピラー対のそれぞれのピラーは、基板１０４上の導電接点に結合されてもよい。追加的又は代替的に、各ピラー対の一方のピラーは、基板１０４上の導電接点に結合されてもよく、各ピラー対の他方のピラーは、（例えば、メモリデッキ１０５及び１０８の上方に配置された）異なる基板１０４上の導電接点に結合されてもよい。
いくつかの実施例では、メモリデッキ１０５及び１０８は論理状態を格納するように構成されたカルコゲナイド材料を含んでもよい。例えばメモリデッキ１０５及び１０８のメモリセルは、自己選択型メモリセルの例でもよい。カルコゲナイド材料は、複数のリセスのうちのそれぞれのリセスのカルコゲナイド材料が複数のピラー対の一方のピラーと少なくとも部分的に接触するように、複数のリセス内に形成されてもよい。
図２Ａは、本明細書で開示されるような実施例による例示のメモリアレイ２００－ａの下面図である。メモリアレイ２００－ａは、基板１０４－ａに形成されて基板１０４－ａを通って延在しメモリアレイ１００のアクセス線と結合する複数の導電接点２３５を含んでもよい。基板１０４は誘電膜などの誘電材料でもよい。
複数の導電接点２３５の単一の導電接点２３５は、いずれかの単一の垂直ピラーをトランジスタに結合するように構成されてもよい。例えば、導電接点２３５－ａは、ピラー対の第１のピラー（例えばデジット線に対応）をトランジスタに結合してもよく、接点２３５－ｂはそのピラー対の第２のピラーをトランジスタに結合してもよい。接点２３５－ｃ及び２３５－ｄは、それぞれ、第２のピラー対の一方のピラーをトランジスタに結合してもよい。複数の導電接点２３５は格子状に配置されてもよい。いくつかの実施例では、複数の導電接点２３５のそれぞれの接点は、８つまでの他の導電接点２３５によって囲まれてもよい。いくつかの実施例では、複数の導電接点２３５は、千鳥格子状又は六角形状に配置されてもよい。例えば、複数の導電接点２３５のそれぞれの接点は、６つまでの他の導電接点２３５に囲まれてもよい。
図２Ｂは、本明細書で開示されるような実施例による例示のメモリアレイ２００－ｂの下面図である。メモリアレイ２００－ｂは、メモリアレイ２００－ｂの上部に配置された第２の基板１０４を含んでもよい。例えば、第２の基板１０４は、メモリアレイ２００－ｂ）の１つ又は複数のメモリデッキの反対側に配置されてもよい。各基板（例えば、基板１０４－ｂ及び第２の基板）は、基板１０４－ｂに形成されて基板１０４を通って延在しメモリアレイ１００のアクセス線と結合する複数の導電接点２３５を含んでもよい。
複数の導電接点２３５の単一の導電接点２３５は、いずれかの単一の垂直ピラーをトランジスタに結合するように構成されてもよい。例えば、導電接点２３５－ｅは、ピラー対の第１のピラー（例えば、デジット線に対応）をトランジスタに結合してもよい。第２の基板上の第２の導電接点２３５はそのピラー対の第２のピラーをトランジスタに結合してもよい。第２の基板上の接点２３５－ｆ及び第４の導電接点２３５は、それぞれ、第２のピラー対の一方のピラーをトランジスタに結合してもよい。複数の導電接点２３５は格子状に配置されてもよい。いくつかの実施例では、複数の導電接点２３５のそれぞれの接点は、８つまでの他の導電接点２３５によって囲まれてもよい。いくつかの実施例では、複数の導電接点２３５は、千鳥格子状又は六角形状に配置されてもよい。例えば、複数の導電接点２３５のそれぞれの接点は、６つまでの他の導電接点２３５に囲まれてもよい。
図２Ｃは、本明細書で開示されるような実施例による例示のメモリアレイ２００－ｃの側面図である。メモリアレイ２００－ｃは、基板１０４－ｃに形成されてもよい複数の導電接点２３５を含んでもよい。メモリアレイ２００－ｃは、絶縁材料２４０の複数の積層プレーン及び材料２４５の複数の積層プレーン（例えば、ワード線プレーン又はワード線プレート）をさらに含んでもよい。材料２４５の積層プレーンは、絶縁材料２４０の複数のプレーンによって互いからｚ方向で分離されてもよい（例えば、垂直方向に分離されてもよい）。例えば、第２の絶縁材料２４０の第１のプレーン（例えば、下方プレーン）は基板１０４－ｃのプレーン上に形成（例えば、堆積）されてもよく、その後、材料２４５のプレーンは、第２の絶縁材料２４０の第１のプレーン上に形成されてもよい。いくつかの実施例では、第１の絶縁材料２４０の層は、基板１０４－ｃ上に堆積されてもよい。いくつかの実施例では、材料２４５は、導電性カーボンの層又は活性材料と親和性のある他の導電層でもよい。いくつかの実施例では、材料２４５は、保護バリアを介して活性材料によって分離された導電層を含んでもよい。材料２４５は、少なくとも１つのワード線プレートとして機能するように構成されてもよい。いくつかの他の実施例では、材料２４５は第２の絶縁材料（例えば、絶縁材料２４０とは異なる絶縁材料）を含んでもよい。いくつかの実施例では、材料２４５及び絶縁材料２４０は交互に重なった層などの複数の層を形成する。
図２Ｃに図示されるように、第２の絶縁材料２４０の追加のプレーンが材料２４５と交互に形成されてもよい。第２の絶縁材料２４０は誘電膜又は層などの誘電材料でもよい。いくつかの実施例では、第２の絶縁材料２４０及び基板１０４－ｃは、同一種類の絶縁材料でもよい。本明細書で開示される絶縁材料の例は、酸化ケイ素などの誘電材料を含むが、これに限定されない。
材料２４５の複数のプレーンのそれぞれのプレーンは、メモリアレイ２００－ｃの異なる高さに存在してもよい（例えば形成してもよい）。メモリセルを形成する材料の個々のプレーンは、３Ｄメモリアレイ２００－ｂのデッキと呼ばれる場合がある。いくつかの例では、材料２４５は、導電材料でもよい。ここで、材料２４５は、特に、金属（又は半金属）材料、又はドープされたポリシリコン材料などの半導体材料を含んでもよい（例えば、それで形成されてもよい）。いくつかの実施例では、材料２４５は導電性カーボンのプレーンでもよい。いくつかの他の例では、材料２４５は犠牲絶縁材料でもよい。ここで、メモリアレイ２００－ｃは、犠牲絶縁材料２４５の積層プレーンのセットと、絶縁材料２４０の積層プレーンのセットとを含んでもよい。犠牲絶縁材料２４５は、絶縁材料２４０とは異なる材料（例えば、それぞれ酸化材料と窒化材料）でもよい。図２Ｃに図示されたものに後続のプロセスステップにおいて、犠牲絶縁材料２４５は除去されて、導電材料（例えば、導電性カーボンの層又は活性材料と親和性のある他の導電層）と置き換えられてもよい。
材料２４５の６つのプレーン及び第２の絶縁材料２４０の７つのプレーンを図２Ｃに示す。第２の絶縁材料２４０の７番目のプレーンは、メモリアレイ２００－ｃの最上部層でもよい。材料２４５及び第２の絶縁材料２４０のプレーンの量は、図２Ｃに示される量に限定されない。材料２４５及び第２の絶縁材料２４０は、６よりも多い数のデッキ又は６未満のデッキに配置されてもよい。
図３Ａ～図３Ｅは、本明細書で開示されるような実施例による、積層メモリデバイスを形成するために実行されてもよい一連のステップ又はプロセスにおける例示のメモリアレイ２００－ｃ、２００－ｄ、２００－ｅ、及び２００－ｆの様々な図である。特に、図３Ａ～図３Ｅでは、奇数及び偶数ワード線プレーンを形成するプロセスが示される。
図３Ａは、トレンチ３５０が形成された後の、図２Ｃに示されるメモリアレイ２００－ｂの一例でもよい例示のメモリアレイ２００－ｃの上面図である。図３Ｂは、図３Ａに図示されたものの後続のプロセスステップにおける断面線Ａ－Ａ’に沿った例示のメモリアレイ２００－ｄの断面図である。図３Ｃは、図３Ｂに図示されたものの後続のプロセスステップにおける断面線Ａ－Ａ’に沿った例示のメモリアレイ２００－ｅの断面図である。図３Ｄは、図３Ｃに図示されたものの後続のプロセスステップにおける断面線Ａ－Ａ’に沿った例示の３Ｄメモリアレイ２００－ｆの断面図である。図３Ｅは、図３Ｃに図示されたものの後続のプロセスステップにおける断面線Ｂ－Ｂ’に沿った例示の３Ｄメモリアレイ２００－ｆの上面図である。図３Ａから図３Ｅは、積層メモリデバイスを形成するために実行されてもよい一連のステップ又はプロセスを示す図である。
図３Ａは、メモリアレイ２００－ｃの材料２４５（例えば、図３Ｂに示すような導電材料、絶縁材料）と第２の絶縁材料２４０（図３Ｂに図示）を交互に重ねたプレーンを通るトレンチ３５０の形成を示す図である。トレンチ３５０は、トレンチ３５０の下部において、基板１０４及び導電接点２３５（図２Ａから図２Ｃに図示として上述）を露出してもよい。
トレンチ３５０は上から下へエッチングされ、蛇行形状にエッチングされてもよい。例えば、トレンチ３５０は、第１の方向（例えば左から右）に導電接点２３５の行を横切った後、第１の方向とは逆の第２の方向（例えば右から左）に導電接点２３５の隣りの行を横切ってもよい。図３Ａの例を参照すると、トレンチ３５０は導電接点２３５の第１の行を左から右へ横切った後、「向きを変えて」、導電接点２３５の次の（第２の）行（第１の行の隣）を右から左へ横切る。トレンチ３５０は再度「向きを変えて」導電接点２３５の次の（第３の）行（第２の行の隣）を左から右へ横切る。トレンチ３５０は再度「向きを変えて」導電接点２３５の次の（第４の）行（第３の行の隣）を右から左へ横切った後、再度「向きを変えて」、図３Ａの下方の導電接点２３５の次の（第５の）行（第４の行の隣）を左から右へ横切る。
トレンチ３５０は、材料２４５の各プレーンを少なくとも２つの部分、すなわち第１の部分３０８及び第２の部分３０９に分岐させてもよい。材料２４５のプレーンの各部分は、デッキの異なるアクセス線（例えば、偶数ワード線又は奇数ワード線）でもよい。例えば、第１の部分３０８は３Ｄメモリアレイ２００－ｃのデッキの第１のアクセス線でもよく、第２の部分３０９は３Ｄメモリアレイ２００－ｃの同一デッキの第２のアクセス線でもよい。偶数プレーン及び奇数プレーンを形成する指部の延在範囲は、使用される電極の抵抗に基づいて、さらに必要とされる電流量レベルによって画定されてもよい。特に、リセスの深さは、メモリセルに対して望まれる厚さに応じて画定されてもよい。いくつかの場合では、材料２４５は異なるアクセス線のための導電材料でもよい。追加的又は代替的に、材料２４５は、図３Ａに示すプロセスステップの後続のプロセスステップにおいて異なるアクセス線に対する導電材料と置き換えられる場合がある犠牲絶縁材料でもよい。
図３Ｂは、メモリアレイ２００－ｄのプレーンのそれぞれの材料２４５における複数のリセス３１５の形成を示す図である。例えば、等方的にトレンチ３５０の側壁３９０及び３９１に複数のリセス３１５を形成するために、選択的エッチング動作が実行されてもよい。いくつかの実施例では、トレンチ３５０は、第２の側壁３９１から離れて配置された第１の側壁３９０を含み、第１の絶縁材料２４０によって形成された第１の側壁３９０の第１の部分３９２は、第１の絶縁材料２４０によって形成された第２の側壁３９１の第１の部分３９３から第１の距離だけ離れて配置される。第１の材料２４５によって形成された第１の側壁３９０の第１の部分３９４は、第１の材料２４５によって形成された第２の側壁３９１の第２の部分３９５から、第１の距離よりも大きい第２の距離だけ離れて配置される。いくつかの実施例では、第１の材料２４５で形成されたトレンチ３５０の側壁３９０及び３９１の一部は、第１の絶縁材料２４０で形成されたトレンチ３５０の側壁３９０及び３９１の一部と比べて引っ込んだ位置に配置される。
このエッチング動作は、１つ又は複数の垂直エッチングプロセス（例えば、異方性エッチングプロセス又はドライエッチングプロセス、又はそれらの組み合わせ）又は水平エッチングプロセス（例えば、等方性エッチングプロセス）又はそれらの組み合わせを含んでもよい。例えば、垂直エッチングプロセスはトレンチ３５０を垂直にエッチングするために実行されてもよく、水平エッチングプロセスは少なくとも１つの材料２４５において少なくとも１つのリセス３１５を形成するために使用されてもよい。エッチングパラメータは、材料２４５が、例えば第２の絶縁材料２４０よりも速くエッチングされるように選択されてもよい。いくつかの場合では、トレンチ３５０は垂直でもよい。いくつかの他の場合では、トレンチ３５０は傾いた（例えば、ほぼ垂直である）側壁を含んでもよい。例えば、トレンチ３５０は、トレンチ３５０がトレンチ３５０の下部と比べた場合にトレンチ３５０の上部において幅広となるようなＶ字形トレンチでもよい。ここで、側壁３９０及び３９１は、第２の部分３９４及び３９５の側壁３９０及び３９１よりも多く互いから離れていてもよい。
図３Ｃは、コンフォーマル材料３２０（例えば、犠牲材料又は犠牲層）の形成を示す図である。コンフォーマル材料３２０は、メモリアレイ２００－ｅのトレンチ３５０に堆積されてもよい。コンフォーマル材料３２０は、コンフォーマル材料３２０を共形的に堆積することによってリセス３１５（図３Ｂに図示）に形成されてもよい。コンフォーマル材料３２０は、各トレンチ３５０の第１の側壁３９０、第２の側壁３９１、及び底壁３９５と接触する。図３Ｃは、コンフォーマル材料３２０が、複数のリセス３１５でのコンフォーマル材料３２０の形成時にトレンチ３５０の側壁上（例えば、トレンチ３５０の方向に向かう異なる層における第２の絶縁材料２４０及び材料２４５の表面上）に形成されてもよいことを示すが、実施例はそのように限定されない。例えば、いくつかの場合では、コンフォーマル材料３２０は異なる層における材料２４５の複数のリセス３１５に閉じ込められてもよい。いくつかの場合ではコンフォーマル材料３２０は、コンフォーマル層又は犠牲層と呼ばれてもよい。
いくつかの場合では、エッチング動作はコンフォーマル材料３２０の形成後に実行されてもよい。このエッチング動作において、コンフォーマル材料３２０は開口部又はトレンチ３５０を形成するためにエッチングされてもよい。このエッチング動作によって、結果的に、コンフォーマル材料３２０の表面（例えば、トレンチ３５０に対向する表面）が第２の絶縁材料２４０の表面（例えば、トレンチ３５０の方向に向かう表面）から離れて配置される。いくつかの場合では、このエッチング動作によって、結果的に、コンフォーマル材料３２０の表面（例えば、トレンチ３５０に対向する表面）が第２の絶縁材料２４０の表面（例えば、トレンチ３５０の方向に向かう表面）とほぼ同一平面上に存在するようになり、それによってトレンチの連続した側壁が形成される。本明細書で説明されるエッチング動作は垂直エッチングプロセス（例えば、異方性エッチングプロセス又はドライエッチングプロセス、又はそれらの組み合わせ）或いは水平エッチングプロセス（例えば、等方性エッチングプロセス）でもよい。例えば、垂直エッチングプロセスは、トレンチ３５０を垂直にエッチングするために実行されてもよく、水平エッチングプロセスは、第１の材料２４５に少なくとも１つのリセスを形成するために使用されてもよい。
図３Ｄは、メモリアレイ２００－ｆのコンフォーマル材料３２０上のトレンチ３５０における誘電材料３１８の堆積を示す図である。誘電材料３１８はコンフォーマル材料３２０に接触してもよい。誘電材料３１８及びコンフォーマル材料３２０はトレンチ３５０を埋めるように共に作用してもよい。いくつかの場合では、誘電材料３１８は絶縁材料の一例でもよい。いくつかの実施例では、コンフォーマル材料３２０は、誘電材料３１８と同一平面上の表面を形成するために選択的にエッチバックされてもよい。後退の深さは、所望の厚さに応じて画定されてもよい。
図３Ｅは、本明細書で開示されるような実施例による、（図３Ｄに図示されたような）誘電材料３１８が堆積された後の例示のメモリアレイ２００－ｆの上面図である。図３Ｅは、図３Ｄに図示する断面線Ｂ－Ｂ’に沿ったメモリアレイ２００－ｆの断面図である。図３Ｅにおいて、トレンチ３５０に形成されたコンフォーマル材料３２０と誘電材料３１８とは、材料２４５の各プレーンを第１の部分３０８と第２の部分３０９との２つに分岐させる。
図４Ａ～４Ｇは、本明細書で開示されるような実施例による、積層メモリデバイスを形成するために実行されてもよい一連のステップ又はプロセスにおける例示のメモリアレイ２００－ｇ、２００－ｈ、２００－ｉ、２００－ｊ、及び２００－ｋの様々な図である。特に、図４Ａから図４Ｇは、図３Ｄ及び図３Ｅに示されたメモリアレイ２００－ｆにメモリセルを形成するためのプロセスを示す。
図４Ａは、開口部３６０の形成後の、図３Ｅに示したメモリアレイ２００－ｆの例でもよいメモリアレイ２００－ｇの上面図である。図４Ｂは、図４Ａに図示されたものの後続のプロセスステップにおける断面線Ａ－Ａ’に沿った例示のメモリアレイ２００－ｈの断面図である。図４Ｃは、図４Ｂに図示されたものの後続のプロセスステップにおける断面線Ａ－Ａ’に沿った例示のメモリアレイ２００－ｉの断面図である。図４Ｄは、図４Ｃに図示されたものの後続のプロセスステップにおける断面線Ａ－Ａ’に沿った例示のメモリアレイ２００－ｊの断面図である。図４Ｅは、図４Ｃに図示されたものの後続のプロセスステップにおける断面線Ｂ－Ｂ’の例示のメモリアレイ２００－ｊの上面図である。図４Ｆは、図４Ｅに図示されたものの後続のプロセスステップにおける断面線Ｂ－Ｂ’の例示のメモリアレイ２００－ｋの上面図である。図４Ｇは、図４Ｆに図示されたものの後続のプロセスステップにおける断面線Ｂ－Ｂ’の例示のメモリアレイ２００－ｌの上面図である。
図４Ａは、メモリアレイ２００－ｇの材料２４５のプレーンのうちのいずれか１つを通る上面図である。トレンチ３５０における複数の開口部３６０は、誘電材料３１８及び／又はコンフォーマル材料３２０の一部をエッチングして除去することによって形成されてもよい。開口部３６０は複数の接点２３５と整列して配置されることが意図され、開口部３６０の形成によって、基板１０４（図４Ｂに図示）を通って延在する複数の接点２３５（図４Ｂに図示）の少なくとも一部が露出される。このエッチングプロセスは垂直エッチングプロセスでもよい。いくつかの実施例では、例えば、複数の開口部３６０が形成されない場合、エッチング動作がコンフォーマル材料３２０の全部をエッチングして除去しなくてもよい。
図４Ｂは、本明細書で開示されるような実施例による例示のメモリアレイ２００－ｈの断面図である。図４Ｂに示すように、複数のリセス３１５はプレーンのそれぞれの材料２４５に形成されてもよい。例えば、選択的エッチング動作は、全体的に、又は部分的に等方的な手法で複数のリセス３１５を形成するために実行されてもよい。エッチング化学は、選択的に材料２４５に到達するように選択されてもよい。接点２３５は、トレンチ３５０に開口部３６０を形成することによって露出されてもよい。
図４Ｃは、本明細書で開示されるような実施例による例示のメモリアレイ２００－ｉの断面図である。図４Ｃに示すように、ストレージ素子材料４６５は、トレンチ３５０にストレージ素子材料４６５を共形的に堆積することによって複数のリセス３１５中に形成されてもよい。ストレージ素子材料４６５は、コンフォーマル材料３２０のエッチングによって露出されたトレンチ３５０の側壁３９０及び３９１並びに底壁３９５と接触するように堆積されてもよい。ストレージ素子材料４６５がトレンチ３５０の底壁３９５と接触すると、ストレージ素子材料４６５は露出された接点２３５を覆う。
ストレージ素子材料４６５の寸法は、メモリアレイ２００－ｉの他の構成要素の寸法に基づいてもよい。例えば、ストレージ素子材料４６５の高さは、材料２４５及び／又は絶縁材料２４０のより厚い又はより薄い層を堆積することによって制御されてもよい。他の例では、ストレージ素子材料４６５の深さは、より長い又はより短いリセス（例えば図４Ｂを参照して説明されたようなリセス３１５）をエッチングすることによって制御されてもよい。メモリアレイ２００－ｉの他の構成要素の寸法を制御することによって、ストレージ素子材料４６５の寸法は、メモリアレイ２００－ｉと関連付けられたメモリセルの所望の寸法にしたがって制御されてもよい。
ストレージ素子材料４６５は、自己選択型ストレージ素子材料（例えば、選択装置とストレージ素子との両方の役割を果たしてもよい材料）としての役割を果たしてもよいカルコゲナイド合金及び／又はガラスなどのカルコゲナイド材料の例でもよい。例えば、ストレージ素子材料４６５は、プログラムパルスなどの印加電圧に対して反応してもよい。閾値電圧よりも小さい印加電圧に対して、ストレージ素子材料４６５は非導電状態（例えば、「オフ」状態）のままでもよい。若しくは、閾値電圧よりも大きい印加電圧に反応して、ストレージ素子材料４６５は導電状態（例えば、「オン」状態）になってもよい。
図４Ｄは、本明細書で開示されるような実施例による例示のメモリアレイ２００－ｊの断面図である。ストレージ素子材料４６５の形成に後続してエッチング動作が実行されてもよく、それによって、図４Ｄに示すように、ストレージ素子材料４６５の表面（例えば、トレンチ３５０の方向に向かう表面）が第２の絶縁材料２４０の表面（例えば、トレンチ３５０の方向に向かう表面）とほぼ同一平面上にある。ストレージ素子材料４６５のエッチングは連続的な側壁を形成して、ストレージ素子材料４６５の最上部層４６６（図４Ｃに図示）を除去してもよく、それによって、ストレージ素子材料４６５のセルがリセス内に形成される。各リセスにおいて、ストレージ素子材料４６５の各セルは、図４Ｄに示すように、単一の材料２４５（例えば、ストレージ素子材料４６５のセルと隣り合って配置された単一の材料２４５）と、少なくとも２つの誘電層（例えばストレージ素子材料４６５のセルの上部及びストレージ素子材料４６５のセルの下部に配置された上部誘電層及び下部誘電層）と接触してもよい。ストレージ素子材料４６５のエッチングによって、ストレージ素子材料４６５が互いから分離される構成を実現してもよい。ストレージ素子材料４６５のエッチングによって、基板１０４の接点２３５も露出されてもよい。いくつかの実施例では、（図４Ｅに図示するように）犠牲材料の一部がストレージ素子材料４６５のセルのいずれかの側に配置されてもよい。
図４Ｅは、本明細書で開示されるような実施例による例示のメモリアレイ２００－ｊの上面図である。図４Ｅに示すように、トレンチ３５０に形成されたコンフォーマル材料３２０及びストレージ素子材料４６５は、材料２４５の各プレーンを第１の部分３０８と第２の部分３０９との２つに分岐させてもよい。プレーンの各部分はワード線プレートの一例でもよい。
図４Ｆは、本明細書で開示されるような実施例による例示のメモリアレイ２００－ｋの上面図である。図４Ｆに示すように、バリア材料４７０が開口部３６０内部に堆積される。いくつかの実施例において、バリア材料４７０は、図４Ｄに示すように、第１の絶縁材料２４０、第２の絶縁材料２４０、及びストレージ素子材料４６５の少なくとも一部に接触する。いくつかの実施例では、バリア材料４７０は活性材料と親和性がある。バリア材料４７０は導電材料（例えば、コンフォーマル導電材料）又は導電材料を有するバリア層でもよい。例えば、バリア材料４７０は酸化アルミニウムを含んでもよい。いくつかの実施例では、トレンチ３５０内部に堆積される導電材料のためのスペースを形成するために、エッチング動作が実行されてもよい。いくつかの場合では、バリア材料４７０は、バリア層と呼ばれてもよい。
材料４７５は、導電性ピラーを形成するために開口部３６０に堆積されてもよい。図４Ｆは誘電材料として材料４７５を図示しているが、材料４７５は、特に、金属（又は半金属）材料、又はドープされたポリシリコン材料などの半導体材料でもよい。ただし、他の金属、半金属、又は半導体材料が、金属材料又は誘電材料に使用されてもよい。いくつかの場合では、ピラーは、金属材料によって部分的に埋められた後に誘電材料によって埋められてもよい。いくつかの場合では、バリア材料４７０は材料４７５と同一材料でもよい。例えば、バリア材料４７０及び材料４７５は、均一の導電材料を含む導電性ピラーに対応してもよい。
導電性ピラーは、バリア材料４７０及び材料４７５を含んでもよい。いくつかの実施例では、導電性ピラーはトレンチ３５０の側壁３９０及び３９１（図４Ｃに図示）上のストレージ素子材料４６５と接触した状態で形成されてもよい。導電性ピラーは、円筒状でもよい。図４Ｆは連続したピラーとして導電性ピラーを示すが、いくつかの実施例では、導電性ピラーは中空円筒又は環状（例えば、管）でもよい。
複数の開口部３６０のそれぞれの開口部に形成された導電性ピラーは、図４Ｄに示すように、材料２４５及び第２の絶縁材料２４０を交互に重ねたプレーンにほぼ直交して延在するように構成される。複数の開口部３６０のそれぞれの開口部に形成されたストレージ素子材料４６５及び導電性ピラーは、ほぼ正方形に形成される。本開示の実施例は、正確又は準正確な正方形に限定されない。例えば、ストレージ素子材料４６５及び導電性ピラーは、例えば円形又は楕円形を含むいずれかの形状で形成されてもよい。
図４Ｇは、本明細書で開示されるような実施例による例示のメモリアレイ２００－ｌの上面図である。トレンチ３５０の複数の第２の開口部４９０は、材料４７５、バリア材料４７０、及びストレージ素子材料４６５の一部をエッチングして除去することによって形成されてもよい。
このエッチングプロセスによって、材料２４５（例えば、ワード線プレートに対応する）及び絶縁材料２４０の１つ又は複数の表面を露出させてもよい。エッチングプロセス後の材料２４５と絶縁材料２４０との関係に関する詳細を示す例示の図は、図４Ｂに示され、図４Ｂを参照して説明される。いくつかの場合では、エッチングプロセスによって、ストレージ素子材料４６５で埋められたリセスの一部を露出させてもよい。このエッチングプロセスは、図４Ｄに示すように材料２４５と第２の絶縁材料２４０とが交互に重なったプレーンにほぼ直交して発生する垂直エッチングプロセスを含んでもよい。エッチングプロセスは、材料４７５の第１の部分（例えば、誘電材料を含む材料４７５の一部）をエッチングする第１のドライエッチングプロセスを含んでもよい。エッチングプロセスは、材料４７５の第２の部分（例えば、コンフォーマル金属材料を含む材料４７５の一部）をエッチングする選択的ウェットエッチングプロセスを後続して含んでもよい。エッチングプロセスは、複数のリセスのそれぞれの内部のストレージ素子材料４６５の選択的エッチングプロセスをさらに含んでもよい。
エッチングプロセスは、導電性ピラーをピラー４８５の対に分割してもよい。いくつかの実施例では、ピラー対の各ピラー４８５は、デジット線でもよい。エッチングプロセスは、各ストレージ素子材料４６５を、ストレージ素子コンポーネント４８０の対に分割してもよい。その結果、各リセスは、第１のピラー４８５と結合された第１のストレージ素子コンポーネント４８０及び第２のピラー４８５と結合された第２のストレージ素子コンポーネント４８０を含んでもよい。各ストレージ素子コンポーネント４８０は、ピラー４８５（例えば、ピラー対４８５のピラー）及び偶数アクセス線又は奇数アクセス線（例えば、第１の部分３０８は第１のアクセス線でもよく、第２の部分３０９は第２のアクセス線でもよい）に結合されてもよい。したがって、各ストレージ素子コンポーネント４８０が個別にアドレス指定されてもよい（例えば、電圧をアクセス線及びピラー４８５に印加することによる）。ストレージ素子コンポーネント４８０は、メモリアレイ２００－ｌ（及びメモリアレイ２００－ｌに後続の処理ステップによって形成されたメモリアレイ２００）をデータ格納可能としてもよい。すなわち、ストレージ素子コンポーネント４８０は、ストレージ素子材料４６５を含んでもよく、論理状態（例えば、論理値「０」又は論理値「１」）を格納するように構成されてもよい。
ストレージ素子コンポーネント４８０は、プログラミング閾値を満たすパルス（例えば、プログラミングパルス）を印加することによって目標状態にプログラムされてもよい。プログラミングパルスの振幅、形状、又は他の特性は、ストレージ素子材料４６５に目標状態を示させるように構成されてもよい。例えば、プログラミングパルスを印加後、ストレージ素子コンポーネント４８０のイオンは、ストレージ素子全体にわたって再分散されてもよく、それによって読出しパルスが印加された時に検出されるメモリセルの抵抗を変化させる。いくつかの場合では、ストレージ素子コンポーネント４８０の閾値電圧は、プログラミングパルスの印加に基づいて変化させてもよい。
ストレージ素子コンポーネント４８０によって格納された状態は、読出しパルスをストレージ素子コンポーネント４８０に印加することによって、感知、検出、又は読出しが行われてもよい。読出しパルスの振幅、形状、又は他の特性は、どの状態がストレージ素子コンポーネント４８０に格納されているかを感知コンポーネントが判断できるように構成されてもよい。例えば、いくつかの場合では、読出しパルスの振幅は、ストレージ素子コンポーネント４８０が第１の状態に対して「オン」状態となる（例えば、電流が材料に流れる）が、第２の状態に対して「オフ」状態（例えば、材料に皆無かそれに近い量の電流が流れる）となるようなレベルとなるように構成される。
いくつかの場合では、ストレージ素子コンポーネント４８０に印加されるパルス（プログラミングパルス又は読出しパルス）の極性は、実行されている動作の成果に影響する場合がある。例えば、ストレージ素子コンポーネント４８０が第１の状態を格納する場合、第１の極性の読出しパルスの結果として、ストレージ素子コンポーネント４８０が「オン」状態を示し、第２の極性の読出しパルスの結果として、ストレージ素子コンポーネント４８０が「オフ」状態を示す。これは、ストレージ素子コンポーネント４８０が状態を格納している時のストレージ素子コンポーネント４８０におけるイオン又は他の材料の非対称な分散が原因で発生する場合がある。同様の原理が、プログラミングパルス及び他のパルス又は電圧に対しても当てはまる。
ストレージ素子コンポーネント４８０としての役割を果たし得るカルコゲナイド材料の例は、例えば、動作中の相を変化させない合金（例えば、セレン系カルコゲナイド合金）を含むカルコゲナイド材料の中でも特に、Ｉｎ２Ｓｂ２Ｔｅ５、Ｉｎ１Ｓｂ２Ｔｅ４、Ｉｎ１Ｓｂ４Ｔｅ７などのインジウム（Ｉｎ）－アンチモン（Ｓｂ）－テルル（Ｔｅ）（ＩＳＴ）材料、Ｇｅ８Ｓｂ５Ｔｅ８、Ｇｅ２Ｓｂ２Ｔｅ５、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ１Ｓｂ４Ｔｅ７、Ｇｅ４Ｓｂ４Ｔｅ７などのゲルマニウム（Ｇｅ）－アンチモン（Ｓｂ）－テルル（Ｔｅ）（ＧＳＴ）材料を含む。さらに、カルコゲナイド材料は、低濃度の他のドーパント材料を含んでもよい。カルコゲナイド材料の他の例は、テルル－砒素（Ａｓ）－ゲルマニウム（ＯＴＳ）材料、Ｇｅ、Ｓｂ、Ｔｅ、シリコン（Ｓｉ）、ニッケル（Ｎｉ）、ガリウム（Ｇａ）、Ａｓ、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、鉛（Ｐｂ）、ビスマス（Ｂｉ）、インジウム（Ｉｎ）、セレン（Ｓｅ）、酸素（Ｏ）、硫黄（Ｓ）、窒素（Ｎ）、炭素（Ｃ）、イットリウム（Ｙ）、及びスカンジウム（Ｓｃ）材料、及びこれらの組み合わせを含んでもよい。本明細書で使用される場合、ハイフンでつないだ化学組成表記は、特定の混合物又は化合物に含まれる元素を示し、示された元素を含む全化学量論的特性を表すことが意図される。いくつかの実施例では、カルコゲナイド材料は、カルコゲナイドガラス又はアモルファスカルコゲナイド材料でもよい。ある例において、セレン（Ｓｅ）、砒素（Ａｓ）、及びゲルマニウム（Ｇｅ）を主成分とするカルコゲナイド材料は、ＳＡＧ合金と呼ばれる場合がある。いくつかの実施例では、ＳＡＧ合金は、シリコン（Ｓｉ）を含有してもよく、そのようなカルコゲナイド材料はＳｉＳＡＧ合金と呼ばれる場合がある。いくつかの実施例では、カルコゲナイドガラスは、それぞれが原子又は分子形態の水素（Ｈ）、酸素（Ｏ）、窒素（Ｎ）、塩素（Ｃｌ）、又はフッ素（Ｆ）などの追加元素を含有してもよい。いくつかの実施例では、伝導率は、様々な化学種を用いたドーピングによって制御されてもよい。例えば、ドーピングは、第３族（例えば、ボロン（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、アルミニウム（Ａｌ）など）又は第４族（スズ（Ｓｎ）、炭素（Ｃ）、シリコン（Ｓｉ）など）元素を組成に組み込むことを含んでもよい。
図５Ａ～５Ｅは、メモリアレイ２００－ｍの様々な図である。特に、図５Ａから図５Ｅは、図４Ｇを参照して説明したようなメモリアレイ２００－ｌに第２の開口部４９０を形成後、及び第２の開口部４９０に絶縁材料５０５を堆積後に形成されたメモリアレイ２００－ｍの図である。図５Ａは、第２の開口部４９０の形成後の図４Ｇに示したメモリアレイ２００－ｌの一例でもよいメモリアレイ２００－ｍの上面図である。図５Ｂから図５Ｅは、図５Ａに示されたものに後続する処理ステップにおける、異なる断面線に沿ったメモリアレイ２００－ｍの断面図でもよい。
図５Ａは、本明細書で開示されるような実施例による、メモリアレイ２００－ｍの上面図である。メモリアレイ２００－ｍは、図４Ｇに示す開口部４９０への絶縁材料５０５の堆積後に形成されてもよい。絶縁材料５０５は誘電材料でもよい。絶縁材料５０５は、ピラー４８５及びストレージ素子コンポーネント４８０に接触する。絶縁材料５０５は、ピラー対内においてピラー４８５を互いから絶縁してもよい。例えば、断面線Ｂ－Ｂ’に沿った複数のピラーと、断面線Ｅ－Ｅ’に沿った対応ピラー対とが存在する場合がある。絶縁材料５０５（例えば、断面線Ａ－Ａ’の一部に沿う）は、断面線Ｂ－Ｂ’に沿ったピラーを断面線Ｅ－Ｅ’に沿ったピラーから絶縁してもよい。これは、第１及び第２のストレージ素子コンポーネント４８０が同一のリセス（例えば、同一のストレージ素子材料４６５から形成）に配置された場合、第２のストレージ素子コンポーネント４８０上の第１のストレージ素子コンポーネント４８０にアクセスする効果を低減する場合がある。
メモリアレイ２００－ｍは、第１の基板１０４（図２Ａから図２Ｃに図示）の上方に形成された第２の基板１０４をさらに含んでもよい。いくつかの場合では、第２の基板１０４は、基板１０４に形成され基板１０４を通って延在する複数の導電接点（例えば、接点２３５）を含んでもよい。各ピラー４８５は、接点（例えば、第１の基板１０４又は第２の基板１０４の接点）と接触していてもよい。
図５Ｂは、図５Ａの断面線Ａ－Ａ’に沿ったメモリアレイ２００－ｍの断面図である。図５Ｂに示すように、メモリアレイ２００－ｍは、材料２４５と絶縁材料２４０とが交互に重なったいくつかの層を含んでもよい。これらの層は、第１の基板１０４と第２の基板１０４との間に配置されてもよい。絶縁材料５０５は、ピラー対内のピラーを絶縁してもよい。絶縁材料５０５は、図５Ａに示すように、ピラー対の各ピラー４８５に接触するように延在してもよい。
図５Ｃは、図５Ａの断面線Ｂ－Ｂ’に沿ったメモリアレイ２００－ｍの断面図である。ピラー４８５は、ピラー４８５の下方に配置された基板１０４－ｂと関連付けられた接点２３５と接触している。いくつかの場合では、接点２３５は、ピラー４８５の上方に配置された基板１０４－ａと関連付けられてもよい。ピラー４８５は、対向するリセスに配置されたストレージ素子コンポーネント４８０と接触している。例えば、ピラー４８５は、ストレージ素子コンポーネント４８０－ａ及び４８０－ｂと接触している。材料２４５－ａ及び２４５－ｂは互いから絶縁されている。例えば、材料２４５－ａは奇数ワード線プレートと関連付けられてもよく、材料２４５－ｂは偶数ワード線プレートと関連付けられてもよい。いくつかの場合では、材料２４５－ａは、ワード線プレートと関連付けられている導電材料でもよい。追加的又は代替的に、材料２４５－ａは、犠牲絶縁材料でもよい。ここで、材料２４５－ａは、後で（例えば図５Ｃに示されたものの後続のプロセスステップ中に）除去され、ワード線プレートのための導電材料に置き換えられてもよい。
図５Ｄは、図５Ａの断面線Ｃ－Ｃ’に沿ったメモリアレイ２００－ｍの断面図である。図５Ｄは、絶縁材料５０５と接触しているピラー４８５を示してもよい。ピラー４８５は、複数のストレージ素子コンポーネント４８０と、ピラー４８５の下方に配置された基板１０４－ｂと関連付けられている接点と接触していてもよい。
図５Ｅは、図５Ａの断面線Ｄ－Ｄ’に沿ったメモリアレイ２００－ｍの断面図である。図５Ｅは、コンフォーマル材料３２０及び誘電材料３１８を示してもよい。コンフォーマル材料３２０は、同一のデッキ上で同一のワード線プレートと接触している２つのストレージ素子コンポーネント４８０に接触するように延在してもよい。コンフォーマル材料３２０は、ストレージ素子コンポーネント４８０を互いから絶縁してもよい。誘電材料３１８は、２つのピラーと接触するように延在してもよい。第１のピラーは第１のピラー対と関連付けられていてもよく、第２のピラーは第２のピラー対と関連付けられていてもよい。
図６Ａ及び図６Ｂは、本明細書で開示されるような実施例による、分割ピラーアーキテクチャを有するメモリデバイスをサポートするメモリアレイ２００－ｎの例を示す図である。図６Ａ及び図６Ｂは、ピラー対の各ピラー４８５が同一の基板１０４上の接点２３５と接触する場合のメモリデバイスの構成を示す。メモリアレイ２００－ｎの基板１０４－ｂは、図２Ａに示すメモリアレイ２００－ａに対応してもよい。いくつかの他の場合では、基板１０４－ｂは各ピラー４８５の上方に配置されてもよい。ここで、メモリアレイ２００－ｎの上面図は、図２Ａに示すメモリアレイ２００－ａに対応してもよい。
図６Ａは、図５Ａに示す断面線Ｂ－Ｂ’に沿ったメモリアレイ２００－ｎの断面図である。メモリアレイ２００－ｎは、基板１０４－ｂの接点２３５－ａと接触しているピラー４８５－ａを含んでもよい。接点２３５－ａは、ピラー４８５－ａをトランジスタ６０５－ａに結合してもよい。トランジスタ６０５－ａは、規則的なマトリクス状に形成されたデジット線セレクタの一例でもよい。トランジスタ６０５－ａをアクティブ化すると、ストレージ素子コンポーネント４８０のうちの１つのアクセス動作（例えば、読出し動作、書込み動作、リフレッシュ動作）が開始されてもよい。例えば、トランジスタ６０５－ａをアクティブ化して電圧を材料２４５に印加（例えば、ワード線ドライバによる）すると、ストレージ素子コンポーネント４８０がアクセスされてもよい。すなわち、ストレージ素子コンポーネント４８０のそれぞれは、トランジスタ６０５をアクティブ化して電圧を材料２４５に印加することによって個別にアドレス指定されてもよい。材料２４５は導電材料でもよい。いくつかの場合では、材料２４５は導電材料として（例えば図２Ｃの前に図示されたプロセスステップ中に）スタックに堆積されていてもよい。いくつかの他の場合では、材料２４５は犠牲絶縁材料としてスタックに堆積されていてもよい。後続のプロセスステップでは、材料２４５は除去されて、導電材料と置き換えられていてもよい。
図６Ｂは、図５Ａに示すような断面線Ｅ－Ｅ’に沿ったメモリアレイ２００－ｎの断面図である。メモリアレイ２００－ｎは基板１０４－ｂの接点２３５－ｂと接触しているピラー４８５－ｂを含んでもよい。ピラー４８５－ｂ及びピラー４８５－ａ（例えば、図６Ａに図示）は、ピラー対でもよい。すなわち、ピラー４８５－ａ及び４８５－ｂは、導電性ピラーがエッチングプロセスによって分割された時に形成されてもよい。接点２３５－ｂは、ピラー４８５－ｂを、規則的なマトリクス状に形成されたデジット線セレクタの一例でもよいトランジスタ６０５－ｂに結合してもよい。いくつかの場合では、トランジスタ６０５－ｂは、トランジスタ６０５－ａと同一の高さ（例えば、同一のマトリクスの一部）でもよい。いくつかの他の場合では、トランジスタ６０５－ｂはトランジスタ６０５－ａからオフセットされてもよい。例えば、トランジスタ６０５－ｂはトランジスタ６０５－ａの下方に配置されてもよい。
図７Ａ及び図７Ｂは、本明細書で開示されるような実施例による、分割ピラーアーキテクチャを有するメモリデバイスをサポートするメモリアレイ２００－ｏの例を示す図である。図７Ａ及び図７Ｂは、あるピラー４８５がピラー４８５の下方に配置された基板１０４上の接点２３５に接触し、第２のピラー４８５がピラー４８５の上方に配置された基板１０４上の接点２３５に接触する場合のメモリデバイスの構成を示す。メモリアレイ２００－ｏの基板１０４－ｂ及び１０４－ａは、図２Ｂに示すメモリアレイ２００－ｂに対応してもよい。
図７Ａは、図５Ａに示されたような断面線Ｂ－Ｂ’に沿ったメモリアレイ２００－ｏの断面図である。メモリアレイ２００－ｏは、基板１０４－ｂの接点２３５－ｃに接触しているピラー４８５－ｃを含んでもよい。接点２３５－ｃは、ピラー４８５－ｃをトランジスタ７０５－ａに結合してもよい。トランジスタ７０５－ａは、規則的なマトリクス状に形成されたデジット線セレクタの一例でもよい。トランジスタ７０５－ａをアクティブ化すると、ストレージ素子コンポーネント４８０のうちの１つのアクセス動作（例えば、読出し動作、書込み動作、リフレッシュ動作）が開始されてもよい。例えば、トランジスタ７０５－ａをアクティブ化して電圧を材料２４５に印加（例えば、ワード線ドライバによる）すると、ストレージ素子コンポーネント４８０がアクセスされてもよい。材料２４５は導電材料でもよい。いくつかの場合では、材料２４５は導電材料として（例えば図２Ｃの前に図示されたプロセスステップ中に）スタックに堆積されていてもよい。いくつかの他の場合では、材料２４５は犠牲絶縁材料としてスタックに堆積されていてもよい。後続のプロセスステップでは、材料２４５は除去されて、導電材料と置き換えられてもよい。
図７Ｂは、図５Ａに示すような断面線Ｅ－Ｅ’に沿ったメモリアレイ２００－ｏの断面図である。メモリアレイ２００－ｏは基板１０４－ａの接点２３５－ｄと接触しているピラー４８５－ｄを含んでもよい。ピラー４８５－ｄ及びピラー４８５－ｃ（例えば、図６Ａに図示）はピラー対でもよい。すなわち、ピラー４８５－ｃ及び４８５－ｄは、導電性ピラーがエッチングプロセスによって分割された時に形成されてもよい。接点２３５－ｄは、ピラー４８５－ｄを、規則的なマトリクス状に形成されたデジット線セレクタの一例でもよいトランジスタ７０５－ｂに結合してもよい。
図８は、本明細書で開示されるような実施例による分割ピラーアーキテクチャを有するメモリデバイスをサポートする方法８００を図示するフローチャートである。方法８００の動作は、製造システム又は製造システムと関連付けられた１つ又は複数の制御部によって実現されてもよい。いくつかの実施例では、１つ又は複数の制御部は、上述した機能を実行するように製造システムの１つ又は複数の機能要素を制御する命令のセットを実行してもよい。追加的又は代替的に、１つ又は複数の制御部は、専用のハードウェアを使用して上述の機能の態様を実行してもよい。
８０５において、方法８００は、第１の誘電層、第１の導電層、及び第２の誘電層を通るトレンチを形成し、トレンチが基板を露出し、第１の導電層を、第１のワード線ドライバと関連付けられた第１の部分と、第２のワード線ドライバと関連付けられた第２の部分とに分割することを含んでもよい。８０５の動作は、本明細書で説明される方法にしたがって実行されてもよい。
８１０において、方法８００は、トレンチに絶縁材料を堆積することを含んでもよい。８１０の動作は、本明細書で説明される方法にしたがって実行されてもよい。
８１５において、方法８００は、絶縁材料の一部をエッチングすることによって、基板と接触している接点上に第１の開口部を形成することを含んでもよい。８１５の動作は、本明細書で説明される方法にしたがって実行されてもよい。
８２０において、方法８００は、第１の導電層の第１の部分、第１の誘電層、及び第２の誘電層と接触してカルコゲナイド材料を第１の開口部内に堆積することを含んでもよい。８２０の動作は、本明細書で説明される方法にしたがって実行されてもよい。
８２５において、方法８００は、カルコゲナイド材料に接触し基板に接触するピラーを形成するために導電材料を第１の開口部内に堆積することを含んでもよい。８２５の動作は、本明細書で説明される方法にしたがって実行されてもよい。
８３０において、方法８００は、カルコゲナイド材料を第１のカルコゲナイド部分と第２のカルコゲナイド部分とに分割し、ピラーを第１のピラーと第２のピラーとに分割するために、カルコゲナイド材料及び導電材料を通る第２の開口部を形成することを含んでもよい。８３０の動作は、本明細書で説明される方法にしたがって実行されてもよい。
いくつかの実施例において、本明細書で説明されるような装置は、方法８００などの方法を実行してもよい。この装置は、第１の誘電層、第１の導電層、及び第２の誘電層を通るトレンチを形成し、トレンチが基板を露出し、第１の導電層を、第１のワード線ドライバと関連付けられた第１の部分と、第２のワード線ドライバと関連付けられた第２の部分とに分割するための特徴、手段、又は命令（例えば、プロセッサによって実行可能な命令を格納する非一時的コンピュータ可読媒体）を含んでもよい。この装置は、トレンチに絶縁材料を堆積し、絶縁材料の一部をエッチングすることによって、基板と接触している接点上に第１の開口部を形成し、第１の導電層の第１の部分、第１の誘電層、及び第２の誘電層と接触してカルコゲナイド材料を第１の開口部内に堆積し、カルコゲナイド材料に接触し基板に接触するピラーを形成するために導電材料を第１の開口部内に堆積し、カルコゲナイド材料を第１のカルコゲナイド部分と第２のカルコゲナイド部分とに分割し、ピラーを第１のピラーと第２のピラーとに分割するために、カルコゲナイド材料及び導電材料を通る第２の開口部を形成するための特徴、手段、又は命令をさらに含んでもよい。
本明細書で説明される方法８００及び装置のいくつかの実施例は、第１のカルコゲナイド部分及び第２のカルコゲナイド部分に接触する第２の絶縁材料を第２の開口部内に堆積するための動作、特徴、手段、又は命令をさらに含んでもよい。本明細書で説明される方法８００及び装置のいくつかの例は、トレンチの第１の側壁及び第２の側壁に接触するコンフォーマル材料を堆積するための動作、特徴、手段、又は命令をさらに含んでもよく、トレンチへの絶縁材料の堆積は、コンフォーマル材料の堆積に基づいてもよい。
本明細書で説明される方法８００及び装置のいくつかの場合では、第１のカルコゲナイド部分は、第１の導電層と接触する第１の壁と、第２の絶縁材料と接触する第２の壁と、第１のピラーと接触する第３の壁と、コンフォーマル材料と接触する第４の壁とを含む。本明細書で説明される方法８００及び装置のいくつかの実施例では、カルコゲナイド材料及び導電材料を通る第２の開口部を形成することは、第２の絶縁材料をエッチングするためにドライエッチングプロセスを実行し、導電材料を第１のピラーと第２のピラーとに分割するために選択的ウェットエッチングプロセスを実行し、カルコゲナイド材料を第１のカルコゲナイド部分と第２のカルコゲナイド部分とに分割するために選択的エッチングプロセスを実行するための動作、特徴、手段、又は命令を含んでもよい。
本明細書で説明される方法８００及び装置のいくつかの例では、第１のピラーは基板を通って延在する接点上に形成されてもよく、第２のピラーは基板を通って延在する第２の接点上に形成されてもよい。本明細書で説明される方法８００及び装置のいくつかの場合は、第１の誘電層上に第２の基板を堆積するための動作、特徴、手段、又は命令をさらに含んでもよく、第２の基板は第１のピラー及び第２のピラーと接触しており、第２の基板は第２の基板を通って延在し第１のピラーと接触している第２の接点を含み、第２のピラーは基板の接点に接触していてもよい。
本明細書で説明される方法８００及び装置のいくつかの実施例は、基板を通って延在する接点のセットを形成し、接点のセットはデジット線のセットと関連付けられていてもよく、基板上に第１の誘電層を形成し、第１の誘電層上に第１の導電層を形成し、第１の導電層は少なくとも１つのワード線プレートとして構成され、第１の導電層上に第２の誘電層を形成するための動作、特徴、手段、又は命令をさらに含んでもよく、トレンチを形成することは、第２の誘電層の形成に基づいてもよい。本明細書で説明される方法８００及び装置のいくつかの例では、第１のピラーは、第１の誘電層の少なくとも一部、第２の誘電層、及び第１のカルコゲナイド部分に接触し、第２のピラーは、第１の誘電層の少なくとも一部、第２の誘電層、及び第２のカルコゲナイド部分と接触する。
本明細書で説明される方法８００及び装置のいくつかの場合では、第１のピラー及び第２のピラーはデジット線として構成されてもよい。本明細書で説明される方法８００及び装置のいくつかの実施例では、第１の誘電層を通るトレンチを形成することは、トレンチを垂直にエッチングするために垂直エッチングプロセスを実行し、第１の導電層に少なくとも１つのリセスを形成するために、垂直エッチングプロセス後に水平エッチングプロセスを実行するための動作、特徴、手段、又は命令をさらに含んでもよい。
本明細書で説明される方法８００及び装置のいくつかの例では、トレンチは第１の導電層を通って蛇行形状に延在する。本明細書で説明される方法８００及び装置のいくつかの場合では、第１のカルコゲナイド部分及び第２のカルコゲナイド部分は、それぞれ、自己選択型メモリセルのためのストレージ素子を含む。
図９は、本明細書で開示されるような実施例による分割ピラーアーキテクチャを有するメモリデバイスをサポートする方法９００を図示するフローチャートである。方法９００の動作は、製造システム又は製造システムと関連付けられた１つ又は複数の制御部によって実現されてもよい。いくつかの実施例では、１つ又は複数の制御部は、上述した機能を実行するように製造システムの１つ又は複数の機能要素を制御する命令のセットを実行してもよい。追加的又は代替的に、１つ又は複数の制御部は、専用のハードウェアを使用して上述の機能の態様を実行してもよい。
９０５において、方法９００は、第１の誘電層、第１の導電層、及び第２の誘電層を通るトレンチを形成し、トレンチが基板を露出し、第１の導電層を、第１のワード線ドライバと関連付けられた第１の部分と、第２のワード線ドライバと関連付けられた第２の部分とに分割することを含んでもよい。９０５の動作は、本明細書で説明される方法にしたがって実行されてもよい。
９１０において、方法９００は、トレンチに絶縁材料を堆積することを含んでもよい。９１０の動作は、本明細書で説明される方法にしたがって実行されてもよい。
９１５において、方法９００は、絶縁材料の一部をエッチングすることによって、基板と接触している接点上に第１の開口部を形成することを含んでもよい。
９２０において、方法９００は、第１の導電層の第１の部分、第１の誘電層、及び第２の誘電層と接触してカルコゲナイド材料を第１の開口部内に堆積することを含んでもよい。９２０の動作は、本明細書で説明される方法にしたがって実行されてもよい。
９２５において、方法９００は、カルコゲナイド材料に接触し基板に接触するピラーを形成するために導電材料を第１の開口部内に堆積することを含んでもよい。９２５の動作は、本明細書で説明される方法にしたがって実行されてもよい。
９３０において、方法９００は、カルコゲナイド材料を第１のカルコゲナイド部分と第２のカルコゲナイド部分とに分割し、ピラーを第１のピラーと第２のピラーとに分割するために、カルコゲナイド材料及び導電材料を通る第２の開口部を形成することを含んでもよい。９３０の動作は、本明細書で説明される方法にしたがって実行されてもよい。
９３５において、方法９００は、第１のカルコゲナイド部分及び第２のカルコゲナイド部分に接触する第２の絶縁材料を第２の開口部内に堆積することを含んでもよく、９３５の動作は、本明細書で説明される方法にしたがって実行されてもよい。
図１０は、本明細書で開示されるような実施例による分割ピラーアーキテクチャを有するメモリデバイスをサポートする方法１０００を図示するフローチャートである。方法１０００の動作は、製造システム又は製造システムと関連付けられた１つ又は複数の制御部によって実現されてもよい。いくつかの実施例では、１つ又は複数の制御部は、上述した機能を実行するように製造システムの１つ又は複数の機能要素を制御する命令のセットを実行してもよい。追加的又は代替的に、１つ又は複数の制御部は、専用のハードウェアを使用して上述の機能の態様を実行してもよい。
１００５において、方法１０００は、第１の誘電層、第１の導電層、及び第２の誘電層を通るトレンチを形成し、トレンチが基板を露出し、第１の導電層を、第１のワード線ドライバと関連付けられた第１の部分と、第２のワード線ドライバと関連付けられた第２の部分とに分割することを含んでもよい。１００５の動作は、本明細書で説明される方法にしたがって実行されてもよい。
１０１０において、方法１０００は、トレンチの第１の側壁及び第２の側壁に接触するコンフォーマル材料を堆積することを含んでもよい。１０１０の動作は、本明細書で説明される方法にしたがって実行されてもよい。
１０１５において、方法１０００は、コンフォーマル材料の堆積に基づいて、トレンチに絶縁材料を堆積することを含んでもよい。１０１５の動作は、本明細書で説明される方法にしたがって実行されてもよい。
１０２０において、方法１０００は、絶縁材料の一部をエッチングすることによって、基板と接触している接点上に第１の開口部を形成することを含んでもよい。１０２０の動作は、本明細書で説明される方法にしたがって実行されてもよい。
１０２５において、方法１０００は、第１の導電層の第１の部分、第１の誘電層、及び第２の誘電層と接触してカルコゲナイド材料を第１の開口部内に堆積することを含んでもよい。１０２５の動作は、本明細書で説明される方法にしたがって実行されてもよい。
１０３０において、方法１０００は、カルコゲナイド材料に接触し基板に接触するピラーを形成するために導電材料を第１の開口部内に堆積することを含んでもよい。１０３０の動作は、本明細書で説明される方法にしたがって実行されてもよい。
１０３５において、方法１０００は、カルコゲナイド材料を第１のカルコゲナイド部分と第２のカルコゲナイド部分とに分割し、ピラーを第１のピラーと第２のピラーとに分割するために、カルコゲナイド材料及び導電材料を通る第２の開口部を形成することを含んでもよい。１０３５の動作は、本明細書で説明される方法にしたがって実行されてもよい。
図１１は、本明細書で開示されるような実施例による分割ピラーアーキテクチャを有するメモリデバイスをサポートする方法１１００を図示するフローチャートである。方法１１００の動作は、製造システム又は製造システムと関連付けられた１つ又は複数の制御部によって実現されてもよい。いくつかの実施例では、１つ又は複数の制御部は、上述した機能を実行するように製造システムの１つ又は複数の機能要素を制御する命令のセットを実行してもよい。追加的又は代替的に、１つ又は複数の制御部は、専用のハードウェアを使用して上述の機能の態様を実行してもよい。
１１０５において、方法１１００は、第１の誘電層、第１の導電層、及び第２の誘電層を通るトレンチを形成し、トレンチが基板を露出し、第１の導電層を、第１のワード線ドライバと関連付けられた第１の部分と、第２のワード線ドライバと関連付けられた第２の部分とに分割することを含んでもよい。１１０５の動作は、本明細書で説明される方法にしたがって実行されてもよい。
１１１０において、方法１１００は、トレンチに絶縁材料を堆積することを含んでもよい。１１１０の動作は、本明細書で説明される方法にしたがって実行されてもよい。
１１１５において、方法１１００は、絶縁材料の一部をエッチングすることによって、基板と接触している接点上に第１の開口部を形成することを含んでもよい。１１１５の動作は、本明細書で説明される方法にしたがって実行されてもよい。
１１２０において、方法１１００は、第１の導電層の第１の部分、第１の誘電層、及び第２の誘電層と接触してカルコゲナイド材料を第１の開口部内に堆積することを含んでもよい。１１２０の動作は、本明細書で説明される方法にしたがって実行されてもよい。
１１２５において、方法１１００は、カルコゲナイド材料に接触し基板に接触するピラーを形成するために導電材料を第１の開口部内に堆積することを含んでもよい。１１２５の動作は、本明細書で説明される方法にしたがって実行されてもよい。
１１３０において、方法１１００は、第２の絶縁材料をエッチングするためにドライエッチングプロセスを実行することを含んでもよい。１１３０の動作は、本明細書で説明される方法にしたがって実行されてもよい。
１１３５において、方法１１００は、導電材料を第１のピラーと第２のピラーとに分割するために選択的ウェットエッチングプロセスを実行することを含んでもよい。１１３５の動作は、本明細書で説明される方法にしたがって実行されてもよい。
１１４０において、方法１１００は、カルコゲナイド材料を第１のカルコゲナイド部分と第２のカルコゲナイド部分とに分割するために選択的エッチングプロセスを実行することを含んでもよい。１１４０の動作は、本明細書で説明される方法にしたがって実行されてもよい。
上述した方法は可能な実施例を表すものであり、動作及びステップは、再構成されてもよく、又は他の方法で修正されてもよく、他の実施例も可能であることに留意されたい。さらに、上記方法のうちの２つ以上からの部分が組み合わされてもよい。
装置が説明される。この装置は、デジット線のセットと関連付けられ基板を通って延在する接点のセットと、トレンチによってワード線プレートの第２のセットから分離されたワード線プレートの第１のセットと、デジット線として構成され、それぞれがワード線プレートの第１のセット及びワード線プレートの第２のセットと相互作用するように構成されたピラー対とを含んでもよい。装置は、ピラー対の第１のピラーとピラー対の第２のピラーとの間に配置された誘電材料と、カルコゲナイド材料を含み、誘電材料と、ワード線プレートの第１のセット又はワード線プレートの第２のセットのうちのワード線プレートと、ピラー対のピラーと接触しているストレージ素子のセットとをさらに含んでもよい。
上記装置のいくつかの実施例は、デジット線として構成され、それぞれがワード線プレートの第１のセット及びワード線プレートの第２のセットの両方と相互作用するように構成された第２のピラー対を含んでもよく、ピラー対の各ピラーの間の第１の距離が、ピラー対と第２のピラー対との間の第２の距離未満でもよい。
上記装置のいくつかの場合は、ピラー対の第１のピラーと第２のピラー対の第３のピラーとの間に配置された第２の誘電材料を含んでもよい。いくつかの例では、第１のストレージ素子対は、ピラー対の第１のピラーと接触していてもよく、第２のストレージ素子対はピラー対の第２のピラーと接触していてもよい。
上記装置のいくつかの実施例は、少なくとも１つのワード線プレートに接触し、第１のストレージ素子対の第１のストレージ素子と第２のストレージ素子対の第２のストレージ素子との間に延在するコンフォーマル材料を含んでもよい。いくつかの例では、ストレージ素子のセットは、少なくとも１つのワード線プレートと、ピラー対の少なくとも一方のピラーとによって形成されたリセス内に配置されてもよい。いくつかの場合では、トレンチは、基板上に蛇行形状で延在する。上記装置のいくつかの実施例は、デジット線の第２のセットと関連付けられ、第２の基板を通って延在する接点の第２のセットを含んでもよく、ピラー対の第１のピラーは複数の接点のうちの１つと接触していてもよく、ピラー対の第２のピラーは接点の第２のセットのうちの１つと接触していてもよい。
装置が説明される。この装置は、メモリデバイスの第１の層の第１のワード線プレートと、メモリデバイスの第１の層の第２のワード線プレートであり、第２のワード線プレートが第１のワード線プレートから分離されている、第２のワード線プレートとを含んでもよい。上記装置は、第１の層からメモリデバイスの少なくとも第２の層へ延在する第１のデジット線と、第１のデジット線から分離されており、第１の層から少なくとも第２の層へ延在する第２のデジット線とをさらに含んでもよい。上記装置は、第１のワード線プレートと第１のデジット線と接触している第１のストレージ素子と、第１のワード線プレートと第２のデジット線と接触している第２のストレージ素子と、第２のワード線プレートと第１のデジット線と接触している第３のストレージ素子と、第２のワード線プレートと第２のデジット線と接触している第４のストレージ素子とをさらに含んでもよい。
上記装置のいくつかの実施例は、第１のワード線プレートと、第２のワード線プレートと、第１のデジット線と、第２のデジット線と接触している誘電材料をさらに含んでもよい。いくつかの場合では、誘電材料は、第１のストレージ素子と、第２のストレージ素子と、第３のストレージ素子と、第４のストレージ素子と接触していてもよい。上記装置のいくつかの例は、第１の層と第２の層との間の誘電層を含んでもよい。第２の層は、第３のワード線プレートと第２のデジット線と接触している第６のストレージ素子と、第２の層の第４のワード線プレートと第１のデジット線と接触している第７のストレージ素子と、第４のワード線プレートと、第２のデジット線と接触している第８のストレージ素子とを含んでもよい。
本明細書で説明される情報及び信号は、様々な異なる技術及び技法のいずれかを使用して表され得る。例えば、上記説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界又は磁性粒子、光場又は光学粒子、或いはそれらのいずれかの組み合わせによって表され得る。いくつかの図面は信号を単一の信号として図示する場合があるが、当業者には、信号が信号のバスを表す場合があり、バスは様々なビット幅を有し得ることを理解されたい。
本明細書で使用されるとき、「仮想接地」という用語は、約ゼロ・ボルト（０Ｖ）の電圧に保たれるが接地と直接結合されていない電気回路のノードを指す。したがって、仮想接地の電圧は、一時的に変動し、定常状態で約０Ｖに戻ることがある。仮想接地は、演算増幅器及び抵抗器からなる電圧分割器などの様々な電子回路素子を使用して実現され得る。他の実施例も可能である。「仮想接地すること」又は「仮想的に接地される」とは、約０Ｖに接続されることを意味する。
「電子通信」、「導通」、「接続される」及び「結合される」という用語は、構成要素間の信号の流れをサポートする構成要素間の関係を指す場合がある。構成要素間の信号の流れを常にサポートできるいずれかの導電路が構成要素間に存在する場合に、構成要素は互いに電子導通状態にある（又は互いに通電している、若しくは互いに接続又は結合される）と考えられる。いずれかの所与の時において、互いに電子通信状態にある（又は互いに導通状態にある、或いは互いに接続又は結合される）構成要素間の導電路は、その接続された構成要素を含む装置の動作に基づいて開回路又は閉回路でもよい。接続された構成要素間の導電路は、構成要素間の直接的導電路でもよく、又は接続された構成要素間の導電路は、スイッチ、トランジスタ、又は他の構成要素などの中間構成要素を含む場合がある間接的導電路でもよい。いくつかの場合では、接続された構成要素間の信号の流れは、例えば、スイッチ又はトランジスタなどの１つ又は複数の中間構成要素を使用した時に中断されてもよい。
「結合」という用語は、信号が導電路を介して構成要素間で現在伝達可能でない構成要素間の開回路関係から、信号が導電度を介して構成要素間で伝達可能である構成要素間の閉回路関係へ移行する状態を指す。制御部などの構成要素が他の構成要素間を結合した場合、その構成要素は、以前は信号が流れることを可能としなかった導電路を介して他の構成要素間で信号が流れることを可能とする変化を開始する。
「絶縁された」という用語は、信号が構成要素間を流れることが現在不可能である構成要素間の関係を指す。構成要素は、それらの間に開回路が存在する場合、互いから絶縁される。例えば、構成要素間に配置されたスイッチによって分離された２つの構成要素は、スイッチが開いているとき、互いから絶縁される。制御部が２つの構成要素を絶縁した場合、制御部は、以前信号が流れることを可能としていた導電路を使用して構成要素間で信号が流れることを妨げる変化を発生させる。
本明細書で使用される「層」という用語は、幾何学構造物の階層又はシートを指す。各層は、３つの寸法（例えば、高さ、幅、及び深さ）を有してもよく、表面の少なくとも一部を被覆してもよい。例えば、層は、例えば薄膜など、２つの寸法が３番目の寸法よりも大きい三次元構造物であってもよい。層は、異なる素子、構成要素、及び／又は材料を含み得る。いくつかの場合において、１つの層は、２つ以上の副層から構成され得る。添付の図面のいくつかにおいては、三次元層の２つの寸法が、例証の目的のために描写される。
本明細書で使用される場合、「ほぼ」という用語は、修飾された特性（例えば、ほぼという用語によって修飾された動詞又は形容詞）は、絶対的である必要はないが、特性の利点を達成するのに十分に近いことを意味する。
本明細書で使用される場合、「電極」という用語は、電気伝導体を指す場合があり、いくつかの場合においては、メモリセル又はメモリアレイの他の構成要素への電気接点として用いられ得る。電極は、メモリアレイの素子又は構成要素間に導電路を提供するトレース、ワイヤ、導電線、導電層などを含み得る。
メモリアレイを含む、本明細書で論じられるデバイスは、シリコン、ゲルマニウム、シリコン－ゲルマニウム合金、ガリウム砒素、窒化ガリウムなどの半導体基板上に形成され得る。いくつかの場合において、基板は、半導体ウェハである。他の場合において、基板は、シリコン・オン・ガラス（ＳＯＧ）又はシリコン・オン・サファイア（ＳＯＰ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャル層であってもよい。基板又は基板の副領域の導電性は、限定するものではないが、リン、ホウ素、又は砒素を含む様々な化学種を使用したドーピングを通して制御されてもよい。ドーピングは、基板の初期形成又は成長中に、イオン注入によって、又はいずれかの他のドーピング手段によって、実行されてもよい。
本明細書で論じられる切換構成要素又はトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し、ソース、ドレイン、及びゲートを含む三端子デバイスを含み得る。端子は、導電材料、例えば金属を通して、他の電子素子に接続され得る。ソース及びドレインは、導電性であってもよく、高濃度でドープされた、例えば縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度でドープされた半導体領域又はチャンネルによって分離されてもよい。チャンネルがｎ型である（すなわち、多数キャリアが信号である）場合、ＦＥＴは、ｎ型ＦＥＴと呼ばれ得る。チャンネルがｐ型である（すなわち、多数キャリアが正孔である）場合、ＦＥＴは、ｐ型ＦＥＴと呼ばれ得る。チャンネルは、絶縁性ゲート酸化物によってキャップされ得る。チャンネル導電性は、ゲートに電圧を印加することによって制御され得る。例えば、ｎ型ＦＥＴ又はｐ型ＦＥＴに正の電圧又は負の電圧をそれぞれ印加することは、チャンネルが導電性になるという結果をもたらし得る。トランジスタは、トランジスタの閾値電圧よりも大きい又はこれに等しい電圧がトランジスタゲートに印加されるとき、「オン」であり得る、又は「活性化され」得る。トランジスタは、トランジスタの閾値電圧よりも小さい電圧がトランジスタゲートに印加されるとき、「オフ」であり得る、又は「非活性化され」得る。
添付の図面に関連して上述された説明は、例示の構成を説明するものであり、実施され得る又は特許請求の範囲内にある全ての例を表すわけではない。本説明において使用されるとき、「例示的」という用語は、「例、事例、又は例証としての機能を果たす」ことを意味し、他の例よりも「好ましい」又は「有利である」ことは意味しない。詳細な説明は、説明される技法の理解を実現する目的で具体的な詳細を含む。しかしながら、これらの技法は、これらの具体的な詳細なしに実践され得る。いくつかの例では、よく知られている構造物及び装置は、説明される例の概念を不明瞭にすることを避けるためにブロック図形式で示される。
添付の図面において、類似の構成要素又は特徴は、同一の参照符号を有する場合がある。さらに、同一の種類の様々な構成要素は、参照符号の後にダッシュと、その後に類似の構成要素を区別する第２の符号とを用いることによって区別され得る。第１の参照符号のみが明細書中で使用された場合、その説明は、第２の参照符号に関係なく、同一の第１の参照符号を有する類似の構成要素のうちのいずれか１つに適用可能である。
本明細書における本開示に関連して説明される様々な例証的なブロック及びモジュールは、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）又は他のプログラマブル論理デバイス、離散ゲート又はトランジスタ論理、離散ハードウェア構成要素、又は本明細書に説明される機能を実施するように設計されたそれらのいずれかの組み合わせを用いて、実現され得る、又は実施され得る。汎用プロセッサは、マイクロプロセッサであってもよいが、代替形態では、プロセッサは、いずれかのプロセッサ、コントローラ、マイクロコントローラ、又は状態機械であってもよい。プロセッサはさらに、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと併用した１つ又は複数のマイクロプロセッサ、又は他のいずれかのそのような構成）として実現されてもよい。
本明細書に説明される機能は、ハードウェア内、プロセッサによって実行されるソフトウェア内、ファームウェア内、又はそれらのいずれかの組み合わせで実現されてもよい。プロセッサによって実行されるソフトウェア内で実現される場合、機能は、１つ又は複数の命令又はコードとしてコンピュータ可読媒体上に記憶され得るか、又はそれらを通じて送信され得る。他の例及び実施例は、本開示及び添付の特許請求の範囲内である。例えば、ソフトウェアの性質により、上述の機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング、又はこれらのいずれかの組み合わせを使用して実現され得る。機能を実現する特徴は、さらに、機能の一部が異なる物理的場所において実現されるように分散されることを含めて、様々な位置に物理的に配置されてもよい。さらに、特許請求の範囲内を含めて、本明細書で使用される場合、項目のリストにおいて使用される場合（例えば、「～のうちの少なくとも１つ」又は「～の１つ又は複数」などの句が付された項目のリスト）の「又は」という用語は、例えば、Ａ、Ｂ、又はＣのうちの少なくとも１つというリストが、Ａ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわち、Ａ及びＢ及びＣ）を意味するように包括的なリストを示す。さらに、本明細書で使用される場合、「～に基づいて」という句は、状態の閉じられたセットへの言及として理解されるべきではない。例えば、「状態Ａに基づいて」と記載される例示のステップは、本開示の範囲から逸脱することなく、状態Ａ及び状態Ｂの両方に基づいてもよい。すなわち、本明細書で使用される場合、「～に基づいて」という句は、「～に少なくとも部分的に基づいて」という句と同様にして解釈されるべきである。
本明細書における説明は、当業者が本開示を作製又は使用することを可能にするために提供される。本開示に対する様々な修正形態は、当業者にとっては明らかであるものとし、本明細書において規定される一般的原理は、本開示の範囲から逸脱することなく、他の変形形態に適用され得る。したがって、本開示は、本明細書に説明される例及び設計に限定されず、本明細書で開示される原理及び新規の特徴に合致する最も幅広い範囲が与えられるべきである。
［関連出願へのクロスリファレンス］
本特許出願は、２０１９年７月２日に出願されたＦｒａｔｉｎ等による「ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＷＩＴＨ Ａ ＳＰＬＩＴ ＰＩＬＬＡＲ ＡＲＣＨＩＴＥＣＴＵＲＥ」という名称の米国特許出願第１６／４６０，８８４号に対する優先権を主張する、２０２０年６月１８日に出願されたＦｒａｔｉｎ等による「ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＷＩＴＨ Ａ ＳＰＬＩＴ ＰＩＬＬＡＲ ＡＲＣＨＩＴＥＣＴＵＲＥ」という名称のＰＣＴ出願番号ＰＣＴ／ＵＳ２０２０／０３８３５４号に対する優先権を主張するものであり、その米国特許出願及びＰＣＴ出願の各々は、本願の譲受人に譲渡され、参照によりその全体が本明細書に明白に組み込まれる。
複数の導電接点２３５の単一の導電接点２３５は、いずれかの単一の垂直ピラーをトランジスタに結合するように構成されてもよい。例えば、導電接点２３５－ａは、ピラー対の第１のピラー（例えばデジット線に対応）をトランジスタに結合してもよく、導電接点２３５－ｂはそのピラー対の第２のピラーをトランジスタに結合してもよい。導電接点２３５－ｃ及び２３５－ｄは、それぞれ、第２のピラー対の一方のピラーをトランジスタに結合してもよい。複数の導電接点２３５は格子状に配置されてもよい。いくつかの実施例では、複数の導電接点２３５のそれぞれの接点は、８つまでの他の導電接点２３５によって囲まれてもよい。いくつかの実施例では、複数の導電接点２３５は、千鳥格子状又は六角形状に配置されてもよい。例えば、複数の導電接点２３５のそれぞれの接点は、６つまでの他の導電接点２３５に囲まれてもよい。
複数の導電接点２３５の単一の導電接点２３５は、いずれかの単一の垂直ピラーをトランジスタに結合するように構成されてもよい。例えば、導電接点２３５－ｅは、ピラー対の第１のピラー（例えば、デジット線に対応）をトランジスタに結合してもよい。第２の基板上の第２の導電接点２３５はそのピラー対の第２のピラーをトランジスタに結合してもよい。第２の基板上の導電接点２３５－ｆ及び第４の導電接点２３５は、それぞれ、第２のピラー対の一方のピラーをトランジスタに結合してもよい。複数の導電接点２３５は格子状に配置されてもよい。いくつかの実施例では、複数の導電接点２３５のそれぞれの接点は、８つまでの他の導電接点２３５によって囲まれてもよい。いくつかの実施例では、複数の導電接点２３５は、千鳥格子状又は六角形状に配置されてもよい。例えば、複数の導電接点２３５のそれぞれの接点は、６つまでの他の導電接点２３５に囲まれてもよい。
図３Ｂは、メモリアレイ２００－ｄのプレーンのそれぞれの材料２４５における複数のリセス３１５の形成を示す図である。例えば、等方的にトレンチ３５０の側壁３９０及び３９１に複数のリセス３１５を形成するために、選択的エッチング動作が実行されてもよい。いくつかの実施例では、トレンチ３５０は、第２の側壁３９１から離れて配置された第１の側壁３９０を含み、第１の絶縁材料２４０によって形成された第１の側壁３９０の第１の部分３９２は、第１の絶縁材料２４０によって形成された第２の側壁３９１の第１の部分３９３から第１の距離だけ離れて配置される。第１の材料２４５によって形成された第１の側壁３９０の第２の部分は、第１の材料２４５によって形成された第２の側壁３９１の第２の部分から、第１の距離よりも大きい第２の距離だけ離れて配置される。いくつかの実施例では、第１の材料２４５で形成されたトレンチ３５０の側壁３９０及び３９１の一部は、第１の絶縁材料２４０で形成されたトレンチ３５０の側壁３９０及び３９１の一部と比べて引っ込んだ位置に配置される。
このエッチング動作は、１つ又は複数の垂直エッチングプロセス（例えば、異方性エッチングプロセス又はドライエッチングプロセス、又はそれらの組み合わせ）又は水平エッチングプロセス（例えば、等方性エッチングプロセス）又はそれらの組み合わせを含んでもよい。例えば、垂直エッチングプロセスはトレンチ３５０を垂直にエッチングするために実行されてもよく、水平エッチングプロセスは少なくとも１つの材料２４５において少なくとも１つのリセス３１５を形成するために使用されてもよい。エッチングパラメータは、材料２４５が、例えば第２の絶縁材料２４０よりも速くエッチングされるように選択されてもよい。いくつかの場合では、トレンチ３５０は垂直でもよい。いくつかの他の場合では、トレンチ３５０は傾いた（例えば、ほぼ垂直である）側壁を含んでもよい。例えば、トレンチ３５０は、トレンチ３５０がトレンチ３５０の下部と比べた場合にトレンチ３５０の上部において幅広となるようなＶ字形トレンチでもよい。ここで、側壁３９０及び３９１は、底壁３９４及び３９５よりも多く互いから離れていてもよい。
図４Ａは、メモリアレイ２００－ｇの材料２４５のプレーンのうちのいずれか１つを通る上面図である。トレンチ３５０における複数の開口部３６０は、誘電材料３１８及び／又はコンフォーマル材料３２０の一部をエッチングして除去することによって形成されてもよい。開口部３６０は複数の導電接点２３５と整列して配置されることが意図され、開口部３６０の形成によって、基板１０４（図４Ｂに図示）を通って延在する複数の導電接点２３５（図４Ｂに図示）の少なくとも一部が露出される。このエッチングプロセスは垂直エッチングプロセスでもよい。いくつかの実施例では、例えば、複数の開口部３６０が形成されない場合、エッチング動作がコンフォーマル材料３２０の全部をエッチングして除去しなくてもよい。
図４Ｂは、本明細書で開示されるような実施例による例示のメモリアレイ２００－ｈの断面図である。図４Ｂに示すように、複数のリセス３１５はプレーンのそれぞれの材料２４５に形成されてもよい。例えば、選択的エッチング動作は、全体的に、又は部分的に等方的な手法で複数のリセス３１５を形成するために実行されてもよい。エッチング化学は、選択的に材料２４５に到達するように選択されてもよい。導電接点２３５は、トレンチ３５０に開口部３６０を形成することによって露出されてもよい。
図４Ｃは、本明細書で開示されるような実施例による例示のメモリアレイ２００－ｉの断面図である。図４Ｃに示すように、ストレージ素子材料４６５は、トレンチ３５０にストレージ素子材料４６５を共形的に堆積することによって複数のリセス３１５中に形成されてもよい。ストレージ素子材料４６５は、コンフォーマル材料３２０のエッチングによって露出されたトレンチ３５０の側壁３９０及び３９１並びに底壁３９５と接触するように堆積されてもよい。ストレージ素子材料４６５がトレンチ３５０の底壁３９５と接触すると、ストレージ素子材料４６５は露出された導電接点２３５を覆う。
図４Ｄは、本明細書で開示されるような実施例による例示のメモリアレイ２００－ｊの断面図である。ストレージ素子材料４６５の形成に後続してエッチング動作が実行されてもよく、それによって、図４Ｄに示すように、ストレージ素子材料４６５の表面（例えば、トレンチ３５０の方向に向かう表面）が第２の絶縁材料２４０の表面（例えば、トレンチ３５０の方向に向かう表面）とほぼ同一平面上にある。ストレージ素子材料４６５のエッチングは連続的な側壁を形成して、ストレージ素子材料４６５の最上部層４６６（図４Ｃに図示）を除去してもよく、それによって、ストレージ素子材料４６５のセルがリセス内に形成される。各リセスにおいて、ストレージ素子材料４６５の各セルは、図４Ｄに示すように、単一の材料２４５（例えば、ストレージ素子材料４６５のセルと隣り合って配置された単一の材料２４５）と、少なくとも２つの誘電層（例えばストレージ素子材料４６５のセルの上部及びストレージ素子材料４６５のセルの下部に配置された上部誘電層及び下部誘電層）と接触してもよい。ストレージ素子材料４６５のエッチングによって、ストレージ素子材料４６５が互いから分離される構成を実現してもよい。ストレージ素子材料４６５のエッチングによって、基板１０４の導電接点２３５も露出されてもよい。いくつかの実施例では、（図４Ｅに図示するように）犠牲材料の一部がストレージ素子材料４６５のセルのいずれかの側に配置されてもよい。
メモリアレイ２００－ｍは、第１の基板１０４（図２Ａから図２Ｃに図示）の上方に形成された第２の基板１０４をさらに含んでもよい。いくつかの場合では、第２の基板１０４は、基板１０４に形成され基板１０４を通って延在する複数の導電接点（例えば、導電接点２３５）を含んでもよい。各ピラー４８５は、接点（例えば、第１の基板１０４又は第２の基板１０４の接点）と接触していてもよい。
図５Ｃは、図５Ａの断面線Ｂ－Ｂ’に沿ったメモリアレイ２００－ｍの断面図である。ピラー４８５は、ピラー４８５の下方に配置された基板１０４－ｂと関連付けられた導電接点２３５と接触している。いくつかの場合では、導電接点２３５は、ピラー４８５の上方に配置された基板１０４－ａと関連付けられてもよい。ピラー４８５は、対向するリセスに配置されたストレージ素子コンポーネント４８０と接触している。例えば、ピラー４８５は、ストレージ素子コンポーネント４８０－ａ及び４８０－ｂと接触している。材料２４５－ａ及び２４５－ｂは互いから絶縁されている。例えば、材料２４５－ａは奇数ワード線プレートと関連付けられてもよく、材料２４５－ｂは偶数ワード線プレートと関連付けられてもよい。いくつかの場合では、材料２４５－ａは、ワード線プレートと関連付けられている導電材料でもよい。追加的又は代替的に、材料２４５－ａは、犠牲絶縁材料でもよい。ここで、材料２４５－ａは、後で（例えば図５Ｃに示されたものの後続のプロセスステップ中に）除去され、ワード線プレートのための導電材料に置き換えられてもよい。
図６Ａ及び図６Ｂは、本明細書で開示されるような実施例による、分割ピラーアーキテクチャを有するメモリデバイスをサポートするメモリアレイ２００－ｎの例を示す図である。図６Ａ及び図６Ｂは、ピラー対の各ピラー４８５が同一の基板１０４上の導電接点２３５と接触する場合のメモリデバイスの構成を示す。メモリアレイ２００－ｎの基板１０４－ｂは、図２Ａに示すメモリアレイ２００－ａに対応してもよい。いくつかの他の場合では、基板１０４－ｂは各ピラー４８５の上方に配置されてもよい。ここで、メモリアレイ２００－ｎの上面図は、図２Ａに示すメモリアレイ２００－ａに対応してもよい。
図６Ａは、図５Ａに示す断面線Ｂ－Ｂ’に沿ったメモリアレイ２００－ｎの断面図である。メモリアレイ２００－ｎは、基板１０４－ｂの導電接点２３５－ａと接触しているピラー４８５－ａを含んでもよい。導電接点２３５－ａは、ピラー４８５－ａをトランジスタ６０５－ａに結合してもよい。トランジスタ６０５－ａは、規則的なマトリクス状に形成されたデジット線セレクタの一例でもよい。トランジスタ６０５－ａをアクティブ化すると、ストレージ素子コンポーネント４８０のうちの１つのアクセス動作（例えば、読出し動作、書込み動作、リフレッシュ動作）が開始されてもよい。例えば、トランジスタ６０５－ａをアクティブ化して電圧を材料２４５に印加（例えば、ワード線ドライバによる）すると、ストレージ素子コンポーネント４８０がアクセスされてもよい。すなわち、ストレージ素子コンポーネント４８０のそれぞれは、トランジスタ６０５をアクティブ化して電圧を材料２４５に印加することによって個別にアドレス指定されてもよい。材料２４５は導電材料でもよい。いくつかの場合では、材料２４５は導電材料として（例えば図２Ｃの前に図示されたプロセスステップ中に）スタックに堆積されていてもよい。いくつかの他の場合では、材料２４５は犠牲絶縁材料としてスタックに堆積されていてもよい。後続のプロセスステップでは、材料２４５は除去されて、導電材料と置き換えられていてもよい。
図６Ｂは、図５Ａに示すような断面線Ｅ－Ｅ’に沿ったメモリアレイ２００－ｎの断面図である。メモリアレイ２００－ｎは基板１０４－ｂの導電接点２３５－ｂと接触しているピラー４８５－ｂを含んでもよい。ピラー４８５－ｂ及びピラー４８５－ａ（例えば、図６Ａに図示）は、ピラー対でもよい。すなわち、ピラー４８５－ａ及び４８５－ｂは、導電性ピラーがエッチングプロセスによって分割された時に形成されてもよい。導電接点２３５－ｂは、ピラー４８５－ｂを、規則的なマトリクス状に形成されたデジット線セレクタの一例でもよいトランジスタ６０５－ｂに結合してもよい。いくつかの場合では、トランジスタ６０５－ｂは、トランジスタ６０５－ａと同一の高さ（例えば、同一のマトリクスの一部）でもよい。いくつかの他の場合では、トランジスタ６０５－ｂはトランジスタ６０５－ａからオフセットされてもよい。例えば、トランジスタ６０５－ｂはトランジスタ６０５－ａの下方に配置されてもよい。
図７Ａ及び図７Ｂは、本明細書で開示されるような実施例による、分割ピラーアーキテクチャを有するメモリデバイスをサポートするメモリアレイ２００－ｏの例を示す図である。図７Ａ及び図７Ｂは、あるピラー４８５がピラー４８５の下方に配置された基板１０４上の導電接点２３５に接触し、第２のピラー４８５がピラー４８５の上方に配置された基板１０４上の導電接点２３５に接触する場合のメモリデバイスの構成を示す。メモリアレイ２００－ｏの基板１０４－ｂ及び１０４－ａは、図２Ｂに示すメモリアレイ２００－ｂに対応してもよい。
図７Ａは、図５Ａに示されたような断面線Ｂ－Ｂ’に沿ったメモリアレイ２００－ｏの断面図である。メモリアレイ２００－ｏは、基板１０４－ｂの導電接点２３５－ｃに接触しているピラー４８５－ｃを含んでもよい。導電接点２３５－ｃは、ピラー４８５－ｃをトランジスタ７０５－ａに結合してもよい。トランジスタ７０５－ａは、規則的なマトリクス状に形成されたデジット線セレクタの一例でもよい。トランジスタ７０５－ａをアクティブ化すると、ストレージ素子コンポーネント４８０のうちの１つのアクセス動作（例えば、読出し動作、書込み動作、リフレッシュ動作）が開始されてもよい。例えば、トランジスタ７０５－ａをアクティブ化して電圧を材料２４５に印加（例えば、ワード線ドライバによる）すると、ストレージ素子コンポーネント４８０がアクセスされてもよい。材料２４５は導電材料でもよい。いくつかの場合では、材料２４５は導電材料として（例えば図２Ｃの前に図示されたプロセスステップ中に）スタックに堆積されていてもよい。いくつかの他の場合では、材料２４５は犠牲絶縁材料としてスタックに堆積されていてもよい。後続のプロセスステップでは、材料２４５は除去されて、導電材料と置き換えられてもよい。
図７Ｂは、図５Ａに示すような断面線Ｅ－Ｅ’に沿ったメモリアレイ２００－ｏの断面図である。メモリアレイ２００－ｏは基板１０４－ａの導電接点２３５－ｄと接触しているピラー４８５－ｄを含んでもよい。ピラー４８５－ｄ及びピラー４８５－ｃ（例えば、図６Ａに図示）はピラー対でもよい。すなわち、ピラー４８５－ｃ及び４８５－ｄは、導電性ピラーがエッチングプロセスによって分割された時に形成されてもよい。導電接点２３５－ｄは、ピラー４８５－ｄを、規則的なマトリクス状に形成されたデジット線セレクタの一例でもよいトランジスタ７０５－ｂに結合してもよい。

Claims (25)

  1. 第１の誘電層、第１の導電層、及び第２の誘電層を通るトレンチを形成することであり、前記トレンチが基板を露出し、前記第１の導電層を、第１のワード線ドライバと関連付けられた第１の部分と、第２のワード線ドライバと関連付けられた第２の部分とに分割することと、
    前記トレンチ内に絶縁材料を堆積することと、
    前記絶縁材料の一部をエッチングすることによって、前記基板と接触している接点上に第１の開口部を形成することと、
    前記第１の導電層の前記第１の部分、前記第１の誘電層、及び前記第２の誘電層と接触するカルコゲナイド材料を前記第１の開口部内に堆積することと、
    前記カルコゲナイド材料に接触し前記基板に接触するピラーを形成するために導電材料を前記第１の開口部内に堆積することと、
    前記カルコゲナイド材料を第１のカルコゲナイド部分と第２のカルコゲナイド部分とに分割し、前記ピラーを第１のピラーと第２のピラーとに分割するために、前記カルコゲナイド材料及び前記導電材料を通る第２の開口部を形成することと
    を含む、方法。
  2. 前記第１のカルコゲナイド部分及び前記第２のカルコゲナイド部分に接触する第２の絶縁材料を前記第２の開口部内に堆積すること
    をさらに含む、請求項１に記載の方法。
  3. 前記トレンチの第１の側壁及び第２の側壁に接触するコンフォーマル材料を堆積することであり、前記トレンチ内に前記絶縁材料を堆積することは、前記コンフォーマル材料の堆積に少なくとも部分的に基づくこと
    をさらに含む、請求項１に記載の方法。
  4. 前記第１のカルコゲナイド部分は、前記第１の導電層と接触する第１の壁と、第２の絶縁材料と接触する第２の壁と、前記第１のピラーと接触する第３の壁と、コンフォーマル材料と接触する第４の壁とを含む、請求項１に記載の方法。
  5. 前記カルコゲナイド材料及び前記導電材料を通る前記第２の開口部を形成することは、
    第２の絶縁材料をエッチングするためにドライエッチングプロセスを実行することと、
    前記導電材料を前記第１のピラーと前記第２のピラーとに分割するために選択的ウェットエッチングプロセスを実行することと、
    前記カルコゲナイド材料を前記第１のカルコゲナイド部分と前記第２のカルコゲナイド部分とに分割するために選択的エッチングプロセスを実行することと
    を含む、請求項１に記載の方法。
  6. 前記第１のピラーは前記基板を通って延在する前記接点上に形成され、
    前記第２のピラーは前記基板を通って延在する第２の接点上に形成される、
    請求項１に記載の方法。
  7. 前記第１の誘電層上に第２の基板を堆積することであり、前記第２の基板は前記第１のピラー及び前記第２のピラーと接触しており、前記第２の基板は前記第２の基板を通って延在し前記第１のピラーと接触している第２の接点を含み、前記第２のピラーは前記基板の前記接点に接触していること
    をさらに含む、請求項１に記載の方法。
  8. 前記基板を通って延在する複数の接点を形成することであり、前記複数の接点は複数のデジット線と関連付けられていることと、
    前記基板上に前記第１の誘電層を形成することと、
    前記第１の誘電層上に前記第１の導電層を形成することであり、前記第１の導電層は少なくとも１つのワード線プレートとして構成されることと、
    前記第１の導電層上に前記第２の誘電層を形成することであり、前記トレンチを形成することは、前記第２の誘電層の形成に少なくとも部分的に基づくことと
    をさらに含む、請求項１に記載の方法。
  9. 前記第１のピラーは、前記第１の誘電層の少なくとも一部、前記第２の誘電層、及び前記第１のカルコゲナイド部分に接触し、
    前記第２のピラーは、前記第１の誘電層の少なくとも一部、前記第２の誘電層、及び前記第２のカルコゲナイド部分と接触する、
    請求項１に記載の方法。
  10. 前記第１のピラー及び前記第２のピラーはデジット線として構成される、請求項１に記載の方法。
  11. 前記第１の誘電層を通る前記トレンチを形成することは、
    前記トレンチを垂直にエッチングするために垂直エッチングプロセスを実行することと、
    前記第１の導電層に少なくとも１つのリセスを形成するために、前記垂直エッチングプロセス後に水平エッチングプロセスを実行することと
    を含む、請求項１に記載の方法。
  12. 前記トレンチは前記第１の導電層を通って蛇行形状に延在する、請求項１に記載の方法。
  13. 前記第１のカルコゲナイド部分及び第２のカルコゲナイド部分は、それぞれ、自己選択型メモリセルのためのストレージ素子を含む、請求項１に記載の方法。
  14. 複数のデジット線と関連付けられ基板を通って延在する複数の接点と、
    トレンチによって第２の複数のワード線プレートから分離された第１の複数のワード線プレートと、
    デジット線として構成され、それぞれが前記第１の複数のワード線プレート及び前記第２の複数のワード線プレートと相互作用するように構成されたピラー対と、
    前記ピラー対の第１のピラーと前記ピラー対の第２のピラーとの間に配置された誘電材料と、
    カルコゲナイド材料を含み、前記誘電材料と、前記第１の複数のワード線プレート又は前記第２の複数のワード線プレートのうちのワード線プレートと、前記ピラー対のピラーと接触している複数のストレージ素子と
    を含む装置。
  15. デジット線として構成され、それぞれが前記第１の複数のワード線プレート及び前記第２の複数のワード線プレートの両方と相互作用するように構成された第２のピラー対をさらに含み、前記ピラー対の各ピラーの間の第１の距離が、前記ピラー対と前記第２のピラー対との間の第２の距離未満である、
    請求項１４に記載の装置。
  16. 前記ピラー対の前記第１のピラーと前記第２のピラー対の第３のピラーとの間に配置された第２の誘電材料をさらに含む、請求項１５に記載の装置。
  17. 前記複数のストレージ素子は、
    前記ピラー対の前記第１のピラーと接触している第１のストレージ素子対と、
    前記ピラー対の前記第２のピラーと接触している第２のストレージ素子対と
    をさらに含む、請求項１４に記載の装置。
  18. 少なくとも１つのワード線プレートに接触し、前記第１のストレージ素子対の第１のストレージ素子と前記第２のストレージ素子対の第２のストレージ素子との間に延在するコンフォーマル材料をさらに含む、請求項１７に記載の装置。
  19. 前記複数のストレージ素子は、少なくとも１つのワード線プレートと、前記ピラー対の少なくとも一方のピラーとによって形成されたリセス内に配置される、請求項１４に記載の装置。
  20. 前記トレンチは、前記基板上に蛇行形状で延在する、請求項１４に記載の装置。
  21. 第２の複数のデジット線と関連付けられ、第２の基板を通って延在する第２の複数の接点をさらに含み、前記ピラー対の前記第１のピラーは前記複数の接点のうちの１つと接触しており、前記ピラー対の前記第２のピラーは前記第２の複数の接点のうちの１つと接触している、請求項１４に記載の装置。
  22. メモリデバイスの第１の層の第１のワード線プレートと、
    前記メモリデバイスの前記第１の層の第２のワード線プレートであり、前記第１のワード線プレートから分離されている、第２のワード線プレートと、
    前記第１の層から前記メモリデバイスの少なくとも第２の層へ延在する第１のデジット線と、
    前記第１のデジット線から分離されており、前記第１の層から少なくとも前記第２の層へ延在する第２のデジット線と、
    前記第１のワード線プレートと前記第１のデジット線と接触している第１のストレージ素子と、
    前記第１のワード線プレートと前記第２のデジット線と接触している第２のストレージ素子と、
    前記第２のワード線プレートと前記第１のデジット線と接触している第３のストレージ素子と、
    前記第２のワード線プレートと前記第２のデジット線と接触している第４のストレージ素子と
    を含む装置。
  23. 前記第１のワード線プレートと、前記第２のワード線プレートと、前記第１のデジット線と、前記第２のデジット線と接触している誘電材料をさらに含む、請求項２２に記載の装置。
  24. 前記誘電材料は、前記第１のストレージ素子と、前記第２のストレージ素子と、前記第３のストレージ素子と、前記第４のストレージ素子と接触している、請求項２３に記載の装置。
  25. 前記第１の層と前記第２の層との間の誘電層をさらに含み、前記第２の層は、
    前記第２の層の第３のワード線プレートと前記第１のデジット線と接触している第５のストレージ素子と、
    前記第３のワード線プレートと前記第２のデジット線と接触している第６のストレージ素子と、
    前記第２の層の第４のワード線プレートと前記第１のデジット線と接触している第７のストレージ素子と、
    前記第４のワード線プレートと、前記第２のデジット線と接触している第８のストレージ素子と
    を含む、請求項２２に記載の装置。
JP2021577220A 2019-07-02 2020-06-18 分割ピラーアーキテクチャを有するメモリデバイス Pending JP2022540786A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/460,884 2019-07-02
US16/460,884 US10930707B2 (en) 2019-07-02 2019-07-02 Memory device with a split pillar architecture
PCT/US2020/038354 WO2021003028A1 (en) 2019-07-02 2020-06-18 Memory device with a split pillar architecture

Publications (1)

Publication Number Publication Date
JP2022540786A true JP2022540786A (ja) 2022-09-20

Family

ID=74065259

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021577220A Pending JP2022540786A (ja) 2019-07-02 2020-06-18 分割ピラーアーキテクチャを有するメモリデバイス

Country Status (7)

Country Link
US (2) US10930707B2 (ja)
EP (1) EP3994729A4 (ja)
JP (1) JP2022540786A (ja)
KR (1) KR20220025854A (ja)
CN (1) CN114080699A (ja)
TW (1) TWI748517B (ja)
WO (1) WO2021003028A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11289579B2 (en) * 2019-09-29 2022-03-29 Applied Materials, Inc. P-type dipole for p-FET
KR20220113451A (ko) * 2020-01-28 2022-08-12 마이크론 테크놀로지, 인크. 메모리 디바이스를 이용한 아날로그 저장
US11289491B1 (en) * 2020-09-29 2022-03-29 Micron Technology, Inc. Epitaxtal single crystalline silicon growth for a horizontal access device
US11957068B2 (en) * 2021-05-27 2024-04-09 Micron Technology, Inc. Memory cells with sidewall and bulk regions in vertical structures
US11903333B2 (en) 2021-05-27 2024-02-13 Micron Technology, Inc. Sidewall structures for memory cells in vertical structures
US11437383B1 (en) * 2021-06-02 2022-09-06 Nanya Technology Corporation Method for fabricating dynamic random access memory devices
US20240284660A1 (en) * 2023-02-22 2024-08-22 Micron Technology, Inc. Split pillar and pier memory architectures

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004056140A (ja) * 2002-07-23 2004-02-19 Hewlett-Packard Development Co Lp キュービック・メモリ・アレイ
JP2008277543A (ja) * 2007-04-27 2008-11-13 Toshiba Corp 不揮発性半導体記憶装置
JP2011129639A (ja) * 2009-12-16 2011-06-30 Toshiba Corp 抵抗変化型メモリセルアレイ
JP2013531390A (ja) * 2010-07-15 2013-08-01 マイクロン テクノロジー， インク． 実質的に垂直な隣接半導体構造を有するメモリアレイ、およびそれらの形成
US20160071876A1 (en) * 2014-09-05 2016-03-10 SanDisk Technologies, Inc. Multi-charge region memory cells for a vertical nand device
JP2016192514A (ja) * 2015-03-31 2016-11-10 株式会社東芝 記憶装置及びその製造方法
JP2019046918A (ja) * 2017-08-31 2019-03-22 東芝メモリ株式会社 記憶装置及び記憶装置の製造方法
JP2019517129A (ja) * 2016-04-01 2019-06-20 マイクロン テクノロジー，インク． ３次元メモリアレイのための熱絶縁

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7897954B2 (en) 2008-10-10 2011-03-01 Macronix International Co., Ltd. Dielectric-sandwiched pillar memory device
US8173987B2 (en) 2009-04-27 2012-05-08 Macronix International Co., Ltd. Integrated circuit 3D phase change memory array and manufacturing method
JP2012185884A (ja) * 2011-03-04 2012-09-27 Hitachi Ltd 半導体記憶装置
US9646691B2 (en) 2014-10-24 2017-05-09 Sandisk Technologies Llc Monolithic three dimensional memory arrays with staggered vertical bit lines and dual-gate bit line select transistors
US9748311B2 (en) 2014-11-07 2017-08-29 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
US9356074B1 (en) * 2014-11-17 2016-05-31 Sandisk Technologies Inc. Memory array having divided apart bit lines and partially divided bit line selector switches
KR20180001296A (ko) 2016-06-27 2018-01-04 삼성전자주식회사 수직형 구조를 가지는 메모리 장치
EP3635782B1 (en) 2017-05-08 2021-03-24 Micron Technology, Inc. Memory arrays
US10164009B1 (en) * 2017-08-11 2018-12-25 Micron Technology, Inc. Memory device including voids between control gates
US10262730B1 (en) 2017-10-16 2019-04-16 Sandisk Technologies Llc Multi-state and confined phase change memory with vertical cross-point structure
US10468596B2 (en) * 2018-02-21 2019-11-05 Sandisk Technologies Llc Damascene process for forming three-dimensional cross rail phase change memory devices
JP2019169591A (ja) * 2018-03-23 2019-10-03 東芝メモリ株式会社 半導体記憶装置
US10593730B1 (en) * 2018-10-10 2020-03-17 Micron Technology, Inc. Three-dimensional memory array

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004056140A (ja) * 2002-07-23 2004-02-19 Hewlett-Packard Development Co Lp キュービック・メモリ・アレイ
JP2008277543A (ja) * 2007-04-27 2008-11-13 Toshiba Corp 不揮発性半導体記憶装置
JP2011129639A (ja) * 2009-12-16 2011-06-30 Toshiba Corp 抵抗変化型メモリセルアレイ
JP2013531390A (ja) * 2010-07-15 2013-08-01 マイクロン テクノロジー， インク． 実質的に垂直な隣接半導体構造を有するメモリアレイ、およびそれらの形成
US20160071876A1 (en) * 2014-09-05 2016-03-10 SanDisk Technologies, Inc. Multi-charge region memory cells for a vertical nand device
JP2016192514A (ja) * 2015-03-31 2016-11-10 株式会社東芝 記憶装置及びその製造方法
JP2019517129A (ja) * 2016-04-01 2019-06-20 マイクロン テクノロジー，インク． ３次元メモリアレイのための熱絶縁
JP2019046918A (ja) * 2017-08-31 2019-03-22 東芝メモリ株式会社 記憶装置及び記憶装置の製造方法

Also Published As

Publication number Publication date
US20210005664A1 (en) 2021-01-07
WO2021003028A1 (en) 2021-01-07
TWI748517B (zh) 2021-12-01
US20210225934A1 (en) 2021-07-22
CN114080699A (zh) 2022-02-22
KR20220025854A (ko) 2022-03-03
TW202107677A (zh) 2021-02-16
EP3994729A4 (en) 2023-08-16
EP3994729A1 (en) 2022-05-11
US10930707B2 (en) 2021-02-23

Similar Documents

Publication Publication Date Title
JP7357074B2 (ja) ３次元メモリデバイスのアーキテクチャ及びそれに関する方法
TWI750695B (zh) 用於記憶體裝置之分割柱架構
KR102359858B1 (ko) 크로스-포인트 메모리 어레이의 자가-정렬된 메모리 데크
JP2022540786A (ja) 分割ピラーアーキテクチャを有するメモリデバイス
US11575085B2 (en) Techniques for forming memory structures
TWI754996B (zh) 用於形成自對準記憶體結構之技術
JP2023526558A (ja) 改善された垂直３ｄメモリデバイス及びアクセス方法
KR20220139988A (ko) 메모리 디바이스의 제조 방법 및 이를 통해 제조된 메모리 디바이스
JP2022553435A (ja) 垂直３ｄメモリデバイス及びそれを製造するための方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220228

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230404

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20231031