TWI559517B - 側壁二極體驅動裝置及使用此種裝置的記憶體 - Google Patents

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Description

側壁二極體驅動裝置及使用此種裝置的記憶體
本發明係關於例如是硫屬化物的相變化記憶材料及其他可程式電阻記憶材料之高密度記憶裝置，以及此種裝置的製造方法。
在某些可程式化電阻記憶體陣列的組態中，每一個記憶胞包括一個二極體與一相變化記憶元件串聯。此二極體是作為驅動元件，使得記憶胞可以在施加正向偏壓於二極體時被選取操作，而非選取記憶胞中的電流則藉由將此二極體反向偏壓被阻擋。此相變化記憶元件是由相變化材料構成，其會在非晶狀態(高電阻率)與結晶狀態(低電阻率)之間有著極大的阻值差異。
在一相變化記憶元件的正常操作中，於施加電流脈衝通過此相變化記憶元件及二極體驅動裝置時，可以重置或設置此相變化記憶元件的阻值狀態。自結晶狀態改變為結非晶狀態的相變化，在此稱為重置，一般係為一高電流操作，其包含一個短且高電流密度脈衝加熱此記憶元件中的一主動區域至熔化溫度，之後並且導致相變化材料穩定至非晶相。自非晶狀態改變為結晶狀態的相變化在此稱為設置，通常是一中等電流的脈衝操作，其導致加熱至結晶轉換溫度，且一個較長的冷卻時間可以用來允許此主動區域穩定在此結晶相。為了讀取此記憶元件的狀態，則施加一個小電壓至所選取記憶胞且感測所產生的電流。
二極體早已用作為半導體記憶體驅動裝置。一般而言，用來製造二極體驅動裝置的製程技術包括圖案化線條或是孔洞的填充。此技術可以使用先進的微影工具或是多重圖案化製程 來產生較小尺寸的二極體，但並不適合量產(scalability)。
因此需要提供一種具有可量產(scalability)的二極體驅動裝置結構以使用於高密度記憶裝置中。
此處所描述技術為一種記憶裝置，其包含串聯安排之一第一導體，一二極體，一記憶元件，及一第二導體，其中該二極體包括於一側壁半導體層中的一PN接面。此二極體具有第一和第二終端而其間具有一PN接面，其中此PN接面是在一圖案化絕緣層側壁的側壁半導體層之中。舉例而言，此第一終端包含一半導體層於第一導體之上且與其電性溝通。一具有側壁的圖案化絕緣層於此第一半導體層之上。此二極體可以包括一中間半導體層於該側壁的第一部分，且與第一半導體層接觸。此中間半導體層具有較第一半導體層更低的載子濃度且可以是本質半導體。在該側壁的第二部分之第二半導體層提供該二極體的第二終端。一記憶元件與第二半導體層電性耦接。此第二導體與記憶元件電性耦接。
本發明之目的，特徵，和實施例，會在下列實施方式的章節中搭配圖式被描述。
100A、100B‧‧‧記憶裝置
110、210、310‧‧‧第一導體
120、220、320‧‧‧第一半導體層
130、230、330‧‧‧中間半導體層
140、240、340‧‧‧第二半導體層
150、250、350、550‧‧‧圖案化絕緣層
155、255、257、355、357‧‧‧側壁
160、260、360‧‧‧絕緣填充層
170、270、370‧‧‧電極材料層
180、280、1485、1487‧‧‧記憶材料層
190、390、1495、1497‧‧‧電極材料層(第二導體)
195‧‧‧二極體
285、287、385、387‧‧‧記憶元件
295、297、395、397、1695、1697‧‧‧上導體
410‧‧‧第一導體材料
420‧‧‧第一摻雜半導體材料層
450‧‧‧絕緣層
510‧‧‧溝渠
555、557‧‧‧側壁
630‧‧‧半導體層
760‧‧‧絕緣填充層
940‧‧‧半導體填充元件
1275、1277、1575、1577‧‧‧凹陷
1370、1690‧‧‧電極材料層
1580‧‧‧記憶材料層
1712、1714、1716、1718‧‧‧位元線
1720、1740、1760、1780‧‧‧記憶胞
1722、1742、1762、1782‧‧‧相變化記憶元件
1724、1744、1764、1784‧‧‧存取二極體
1792、1794、1796、1798‧‧‧字元線
1790‧‧‧字元線解碼器
1710、1818‧‧‧位元線解碼器
1814‧‧‧字元線解碼器/驅動器
1800‧‧‧積體電路
1810‧‧‧具有側壁二極體驅動裝置之記憶陣列
1816‧‧‧字元線
1820‧‧‧位元線
1822‧‧‧匯流排
1826‧‧‧資料匯流排
1824‧‧‧感測放大器/資料輸入結構
1840‧‧‧其他電路
1834‧‧‧控制器
1836‧‧‧偏壓調整供應電壓電流源
1828‧‧‧資料輸入線
1832‧‧‧資料輸出線
1890‧‧‧位址產生器
第1A圖顯示一個範例記憶裝置中具有側壁二極體驅動裝置的記憶胞之剖面圖。
第1B圖顯示一個範例記憶裝置中具有完全自動對準記憶胞之剖面圖。
第2A和2B圖顯示在記憶裝置中具有側壁二極體驅動裝置的記憶胞陣列之一部分的示意圖。
第3A和3B圖顯示在記憶裝置200中具有替代實施例之側壁二極體驅動裝置的記憶胞陣列之一部分的示意圖。
第4A和4B~14A和14B圖分別顯示製造此處所描述之具有側 壁二極體驅動裝置的記憶裝置之一系列製程子步驟的上視及剖面示意圖。
第15A和15B~16A和16B圖分別顯示製造第1B圖中所描述之記憶裝置100B中具有完全自動對準記憶胞之之一系列製程子步驟的上視及剖面示意圖。
第17圖顯示使用側壁二極體驅動裝置的一記憶胞陣列之一部分示意圖。
第18圖顯示根據本發明一實施例之積體電路的簡化示意圖。
本發明以下的實施例描述係搭配第1到18圖進行說明。說明書中係描述較佳的實施方式來定義申請專利範圍，但並非用來限制本發明。熟習本發明技藝人士應能明白在本發明的精神下仍有許多均等的變化。
此處描述用於具有高密度記憶裝置的記憶體中的側壁二極體驅動裝置。使用側壁二極體驅動裝置的記憶陣列包括複數條第一存取線，這些第一存取線包括第一導體。一圖案化絕緣層於複數條第一存取線之上包括一側壁，例如可以使用具有第一及第二側壁的複數個溝渠或是其他開口於此層中。側壁半導體形成於此側壁之上。此處所使用的"側壁半導體"名詞是指沈積於側壁結構之上的薄膜，其具有垂直於側壁所量測的厚度，且其主要是由薄膜的厚度而不是由圖案化蝕刻或是其他圖案化步驟來決定。
此以下所描述的範例中，一第一半導體沈積於位於此圖案化絕緣層下方的第一導體之上。中間半導體層沈積於側壁的第一部分，且與此第一半導體層接觸。第二半導體層沈積於側壁的第二部分，且與此中間半導體層接觸。
記憶元件放置於第二半導體層之上且與其電性通訊。複數個第二存取線放置於記憶元件之上，且與其電性通訊。
第1A圖顯示一個範例記憶裝置100A中具有側壁二極體驅動裝置的記憶胞之剖面圖。此側壁二極體驅動裝置可以使用多晶矽、單晶矽或是其他合適的半導體材料。此記憶裝置100A包括串聯安排的一第一導體110、一二極體195、一記憶元件180及一第二導體190。此二極體195包括第一半導體層120於此第一導體110之上，且與此第一導體110電性連接。一具有側壁155的圖案化絕緣層150於第一半導體層120之上。此二極體195包括中間半導體層130於此側壁155的第一部分，且與此第一半導體層120接觸。此中間半導體層130具有與第一半導體層120相反的導電型態及較低的載子濃度，例如為較第一半導體層120載子濃度的10-2到10-5載子/cm-3或更少。在此例示實施例中，此中間半導體層130包含本質半導體。第二半導體層140於側壁155的第二部分，且與此中間半導體層130接觸，及具有較中間半導體層130更高的濃度。在此範例中，因為此接面的大部分空乏區域延伸進入較淡摻雜或是本質的中間半導體層130而不是較濃摻雜的第二半導體層140之結果，PN接面是在側壁半導體層130、140之中。
在某些範例中，此二極體的PN接面可以由不使用中間半導體層或第二半導體層而實施。在某些實施例中，使用例如是矽化鈷、矽化鎳、矽化鈦、矽化鉑、或是其他金屬矽化物等的金屬矽化物(SAlicide)製程形成於此二極體的第二終端之上。
此記憶裝置100A包括一電極材料層170於側壁155的第三部分。此記憶元件180安置於此圖案化絕緣層150之上且與例如是氮化鈦、氮化鉭、鎢或是其他相變化技術中的加熱材料之電極材料層170接觸。第二導體190放置於記憶元件180之上，且與此記憶元件180接觸。此第一導體110包括字元線或位元線之一。中間半導體層130、第二半導體層140及電極材料層170由在側壁155相對側的絕緣填充材料160圍繞。
此中間半導體層130及第二半導體層140具有小於 10奈米的厚度。第一半導體層120可以包括N+多晶矽(例如具有n型摻雜濃度約在數量級1017或1019/cm-3或更高)，且第二半導體層140可以包括P+多晶矽(例如具有p型摻雜濃度約在數量級1013或1016/cm-3或更高)。此記憶元件180包括可程式化電阻材料，例如相變化材料。
第1B圖顯示一個範例記憶裝置100B中具有完全自動對準記憶胞之剖面圖。此記憶裝置100B具有一記憶元件及一第二導體均位於與對應的側壁二極體驅動裝置相同的側壁中。與第一A圖中的記憶裝置100A相比，其具有二極體195在側壁155而對應的記憶元件是在側壁155之上。在某些實施例中，例如是氮化鈦、氮化鉭、鎢或是其他相變化技術中的加熱材料之電極材料層(圖中未顯示)可以形成於介於此二極體的第二終端與記憶材料之間。在某些實施例中，使用例如是矽化鈷、矽化鎳、矽化鈦、矽化鉑、或是其他金屬矽化物等的矽化物製程形成一矽物化層於此二極體的第二終端之上。
此記憶裝置100B包括串聯安排的一第一導體110b、一二極體195b、一記憶材料層180b及一第二導體190b。此二極體195b包括第一半導體層120b於此第一導體110b之上，且與此第一導體110b電性連接。一具有側壁155b的圖案化絕緣層150b於第一半導體層120b之上。在此範例中，二極體195b包括中間半導體層130b於此側壁155b的第一部分，且與此第一半導體層120b接觸。此中間半導體層130b可以是N-型半導體且具有較第一半導體層120b更低的載子濃度。在一實施例中，此中間半導體層130b包含本質半導體，使得側壁二極體是一PIN二極體。第二半導體層140b於側壁155b的第二部分，且與此中間半導體層130b接觸，及具有較中間半導體層130b更高的濃度。當使用本發明所描述的製程時此二極體195b在結構上是與另一二極體195b鏡面對稱的(於製程容許範圍內)。
此記憶裝置100B包括一記憶材料層180b於此側壁 155b的第三部分，且與此第二半導體層140b接觸，及一電極材料層190b於側壁155b的第四部分，且與此記憶材料層180b接觸。此第一導體110b包括字元線或位元線之一。此電極材料層190b包括字元線或位元線之另一者。中間半導體層130b、第二半導體層140b、記憶材料層180b及電極材料層190b由在側壁155b相對側的絕緣填充材料160b圍繞。在某些實施例中，使用例如是矽化鈷、矽化鎳、矽化鈦、矽化鉑、或是其他金屬矽化物等的金屬矽化物(SAlicide)製程形成一矽物化層(圖中未顯示)於第二半導體層140b的上表面之上作為此二極體的第二終端。在某些實施例中，例如是氮化鈦、氮化鉭、鎢或是其他相變化技術中的加熱材料或是電極材料層(圖中未顯示)可以形成於介於此二極體的第二終端與記憶材料之間。
此中間半導體層130b及第二半導體層140b具有小於10奈米的厚度。記憶材料層180b具有大致與第二半導體層140b相同的厚度。第一半導體層120b可以包括N+多晶矽且第二半導體層140b可以包括P+多晶矽。此記憶元件180b包括可程式化電阻材料，例如相變化材料。
第2A和2B圖顯示在記憶裝置200中具有側壁二極體驅動裝置的記憶胞陣列之一部分的示意圖。第2A圖是此記憶胞陣列的上視圖。第2B圖是此記憶胞陣列的剖面圖。此記憶裝置200包括複數條第一存取線，這些第一存取線包括第一導體210。第一半導體層220放置於此第一導體210之上。圖案化絕緣層250於複數條第一存取線210之上，其包括例如是形成於溝渠中的第一和第二側壁255和257。第一和第二側壁255和257延伸通過圖案化絕緣層250而至第一半導體層220。
中間半導體層230放置於此複數個溝渠中的第一和第二側壁255和257的第一部分，且與此第一半導體層220接觸。此中間半導體層230具有較第一半導體層220更低的載子濃度。
第二半導體層240放置於此複數個溝渠中的第一和 第二側壁255和257的第二部分，且與此中間半導體層230接觸。此第二半導體層240具有較中間半導體層230更高的載子濃度。
第一和第二記憶元件285和287放置於此圖案化絕緣層250之上，且與此第二半導體層240接觸。作為複數條第二存取線的第一上導體295和第二上導體297放置於第一和第二記憶元件285和287之上，且與此第一和第二記憶元件285和287接觸。複數條第一存取線210可以包括位元線而複數條第二存取線可以包括字元線。或是替代地，複數條第一存取線210可以包括字元線而複數條第二存取線可以包括位元線。
此記憶裝置200包括一電極材料層270於此第一和第二側壁255和257對應的第三部分，且於第二半導體層240之上。第一和第二記憶元件285和287放置於此圖案化絕緣層250之上，且與此電極材料層270接觸。絕緣填充材料260填入由在第一側壁255的中間半導體層230、第二半導體層240及電極材料層270構成之結構，與在第二側壁257的中間半導體層230、第二半導體層240及電極材料層270構成之另一結構間的區域。
此中間半導體層230及第二半導體層240具有小於10奈米的厚度。第一半導體層220可以包括N+多晶矽，且第二半導體層240可以包括P+多晶矽。中間半導體層230可以包括本質多晶矽。此第一和第二記憶元件285和287包括可程式化電阻材料，例如相變化材料。
圖案化絕緣層250包括複數個溝渠，這些溝渠之一包括第一側壁255及其相對的第二側壁257。一半導體層形成於第一側壁255及其相對的第二側壁257，且與此第一半導體層220接觸。此半導體層包括於第一側壁255及其相對的第二側壁257第一部分之上的中間半導體層230，且與第一半導體層220接觸，且第二半導體層240於中間半導體層230之上，並於第一側壁255及其相對的第二側壁257第二部分。
第一記憶元件285經由電極材料層270而與第一側 壁255的第二半導體層240電性溝通，且第二記憶元件287經由電極材料層270而與第二側壁257的第二半導體層240電性溝通。第一上導體295和第二上導體297分別放置於第一和第二記憶元件285和287之上，且與此第一和第二記憶元件285和287電性溝通。第一上導體295和第二上導體297具有與其下的第一和第二記憶元件285和287相同的寬度，且第一側壁255及其相對的第二側壁257是分隔大約為此寬度的兩倍，或更小。
第3A和3B圖顯示在記憶裝置200中具有替代實施例之側壁二極體驅動裝置的記憶胞陣列之一部分的示意圖。第3A圖是此記憶胞陣列的上視圖。第3B圖是此記憶胞陣列的剖面圖。此記憶裝置300包括複數條第一存取線，這些第一存取線包括第一導體(字元線310)。第一半導體層320放置於此第一導體310之上。圖案化絕緣層350於複數條第一存取線之上，其包括例如是形成於溝渠中的第一和第二側壁355和357。第一和第二側壁355和357延伸通過圖案化絕緣層350而至第一半導體層320。
中間半導體層330放置於此複數個溝渠中的第一和第二側壁355和357的第一部分，且與此第一半導體層320接觸。此中間半導體層330具有較第一半導體層320更低的載子濃度。
第二半導體層340放置於此複數個溝渠中的第一和第二側壁355和357的第二部分，且與此中間半導體層330接觸。此第二半導體層340具有較中間半導體層330更高的載子濃度。
記憶元件包括記憶材料層380於此複數個溝渠中的第一和第二側壁355和357的對應第三部分，及包括電極材料層390於此複數個溝渠中的第一和第二側壁355和357的對應第四部分，且電極材料層390位於記憶材料層380之上。記憶材料層380與此第二半導體層340接觸。電極材料層390與記憶材料層380電性溝通。作為複數條第二存取線(例如位元線)的第一和第二上導體395和397放置於此電極材料層390之上，且與電極材料層390接觸。
絕緣填充材料360填入由在第一側壁355的中間半導體層330、第二半導體層340、記憶材料層380及電極材料層390構成之結構，與在第二側壁357的中間半導體層330、第二半導體層340記憶材料層380及電極材料層390構成之另一結構間的區域。
此中間半導體層330及第二半導體層340具有小於10奈米的厚度。記憶材料層380具有大致與第二半導體層340相同的厚度。第一半導體層320可以包括N+多晶矽，且第二半導體層340可以包括P+多晶矽。中間半導體層330可以包括本質多晶矽。此記憶材料層380包括可程式化電阻材料，例如相變化材料。
第4A和4B~12A和12B圖分別顯示製造此處所描述之具有側壁二極體驅動裝置的記憶裝置之一系列製程子步驟的上視及剖面示意圖。請參閱第4A和4B圖，此方法包括形成全面覆蓋的第一導體材料層410，及全面覆蓋的第一摻雜半導體材料層420於第一導體材料層410之上。此導體材料層410包含適合做為字元線的材料，舉例而言，例如是鎢、氮化鈦、鋁、銅、或氮化鉭等材料。此半導體層420可以包含舉例而言摻雜多晶矽或是其他半導體材料。一包含例如是氧化矽或是其他介電材料的絕緣層450沈積於第一半導體材料層420之上。第4A圖顯示此絕緣層450的上視圖。此第一導體410可以組態作為字元線或位元線。
請參閱第5A和5B圖，此方法包括圖案化此絕緣層450以形成具有側壁的圖案化絕緣層550於全面覆蓋的第一摻雜半導體材料層420之上。此圖案化絕緣層550包括複數個溝渠510，這些溝渠之一具有第一側壁555和一相對的第二側壁557，其中此範例中的溝渠具有開口於第一半導體材料層420之上且將其裸露。雖然此實施例中的第一半導體層在沿著第一導體的方向上是連續的，且因此可以在單一步驟中被圖案化，但是在其他的 實施例中，此第一半導體層在沿著第一導體的方向上可以根據一個記憶胞接著一個記憶胞的方式被分段，或是以一群記憶胞的方式分段。
請參閱第6A和6B圖，此方法包括形成半導體層630於第一側壁555和其相對的第二側壁557之上，且與溝渠中裸露出的第一半導體層420接觸，以及形成於圖案化絕緣層550之上。第6A圖顯示此半導體層630之全面沈積的上視圖。在某些實施例中，此半導體層630包含本質半導體材料，而在其他的實施例中包含淡摻雜半導體材料。此半導體層630具有較第一半導體層420更低的載子濃度。此半導體層630可以包含多晶矽，或是其他的半導體材料，例如是單晶半導體。
請參閱第7A和7B圖，此方法包括形成絕緣填充材料760於此半導體層的第一部分630之上。此絕緣填充材料可以包含例如是氧化矽或是其他介電材料。第7A圖顯示此絕緣填充材料760的上視圖。
請參閱第8A和8B圖，此方法包括進行化學機械研磨(CMP)以移除絕緣填充材料760而將此半導體層630的上表面631裸露出來並使得其與溝渠之外的圖案化絕緣層550和溝渠之中的絕緣填充材料760共平面。第8A圖顯示此記憶裝置的上視圖，其中顯示半導體層630的上表面631一側由圖案化絕緣層550而另一側由絕緣填充材料760圍繞。
請參閱第9A和9B圖，此方法包括於側壁555、557形成元件940，其具有與第一半導體層420相反的導電載子型態。如此可以藉由舉例而言在半導體層630的上半部分佈植雜質而形成，其中雜質不會到達半導體層630的下半部分而保留中間半導體層於此結構中。第9A圖顯示此記憶裝置的上視圖，其中顯示元件940的上表面941一側由圖案化絕緣層550而另一側由絕緣填充材料760圍繞。此元件940具有較半導體層630與沿著側壁555、557接觸的部分更高的載子濃度。
請參閱第10A和10B圖，此方法包括進行蝕刻製程以在堆疊中形成線或長條。第10A圖顯示此記憶裝置的上視圖，其中顯示藉由沿著第一導體410方向進行蝕刻而形成的具有間距之半導體長條堆疊。第10B圖顯示沿著隔離側壁二極體驅動裝置的剖面圖，其中顯示包括第一導體410、第一半導體層420、圖案化絕緣層550及填充材料760的堆疊結構，及半導體層630和半導體填充層940形成複數條第一導線於底層基板(圖中未顯示)之上。此長條在彼此之間具有共同寬度及共同間距，且側壁255及其相對的第二側壁257是分隔大約為此長條共同寬度的兩倍，或更小。此長條共同寬度在某些實施例中可以是用於定義及蝕刻此長條製程的圖案化技術中所能達到之最小特徵尺寸"F"。此外，此長條共同間距在某些實施例中可以是用於定義及蝕刻此長條製程的圖案化技術中所能達到之最小特徵尺寸"F"。(圖示並未等比例描繪)
請參閱第11A和11B圖，此方法包括使用填充材料760填充長條半導體堆疊結構間的空間。第11B圖顯示沿著隔離側壁二極體驅動裝置的剖面圖，其基本上與第10B圖相同。
請參閱第12A和12B圖，此方法包括除去某些半導體填充層940以在側壁555形成凹陷1275及在側壁557形成凹陷1277。因為凹陷1275和1277的結果，在溝渠中側壁55和側壁557的某些半導體填充層940被保留。第12A圖顯示此記憶裝置的上視圖，其中顯示在凹陷1275和1277下的剩餘半導體填充層940的上表面943一側由絕緣填充材料760而另一側由圖案化絕緣層550圍繞。例如是反應離子蝕刻(RIE)可以用來形成凹陷。
請參閱第13A和13B圖，此方法然後包括在側壁555的第三部分凹陷1275及在相對側壁557的第三部分凹陷1277中沈積電極材料1370。此結構然後進行平坦化使得電極材料1370的上表面1371裸露出來且與填充材料760和圖案化絕緣層550共平面。第13A圖顯示此記憶裝置的上視圖，其中顯示電極材料 1370的上表面1371一側由絕緣填充材料760而另一側由圖案化絕緣層550圍繞。此電極材料1370可以例如是鎢、氮化鈦、氮化鉭或是其他材料。
此半導體層630及半導體填充層940具有小於10奈米的厚度。第一摻雜半導體420可以包括N+多晶矽，且半導體層630可以包括N+多晶矽、本質多晶矽或是P+多晶矽。半導體填充層940可以包括P+多晶矽。
請參閱第14A和14B圖，此圖案化絕緣層550包括複數個溝渠510(顯示於第5B圖)，這些溝渠中的每一個具有第一側壁555和一相對的第二側壁557。形成一半導體層於第一側壁555之上也會導致此半導體層形成於相對的第二側壁557之上，且與第一半導體420接觸。此半導體層包括在相對第二側壁557的第一部分而與第一半導體420接觸的一第一部分630及在相對第二側壁557的第二部分的第一部分630之上的第二部分940。在相對第二側壁557之上的第一部分630具有較第一半導體層420更低的載子濃度，且在相對第二側壁557之上的第二部分940具有較第一部分630更高的載子濃度。
此方法形成第一記憶元件1485經由電極材料1370而與第一側壁555之上的半導體層第二部分940電性溝通，且第二記憶元件1487經由電極材料1370而與相對第二側壁557之上的半導體層第二部分940電性溝通。此方法提供第一和第二上導體1495和1497分別於第一記憶元件1485和第二記憶元件1487之上並與其電性溝通。第一和第二上導體1495和1497具有與其下的第一記憶元件1485和第二記憶元件1487相同的寬度，且於導體之間具有共同間距。側壁555及其相對的第二側壁557是分隔大約為此共同寬度的兩倍，或更小。此第一上導體1495的共同寬度在某些實施例中可以是用於此製程的圖案化技術中所能達到之最小特徵尺寸"F"。此外，導體之間的共同間距在某些實施例中也可以是最小特徵尺寸"F"。(圖示並未等比例描繪)當第10A 和10B圖中的長條與第14A和14B圖的第一上導體1495兩者之寬度皆相當於相同之最小特徵尺寸"F"時，則此陣列中每一個記憶胞所需的面積為"4F2"，而可以產生較高密度的陣列。此外，當F進一步縮小時此完成結構也可以跟著微縮。
第14A圖顯示此記憶裝置的上視圖，其中顯示第一和第二上導體1495和1497跨過包括隔離側壁二極體驅動裝置的半導體長條。於形成第一上導體1495之後，則可以將後續的積體電路製程完成。
第15A和15B~16A和16B圖分別顯示製造第1B圖中所描述之記憶裝置100B中具有完全自動對準記憶胞之之一系列製程子步驟的上視及剖面示意圖。此製程可以包括直到第12A和12B圖所示的製程步驟。之後此製程會於以下描述和13A和13B圖中不同的步驟。
請參閱第15A和15B圖，此方法包括使用上述之製程沈積記憶材料層1580於側壁555的第三部分凹陷1275及在相對側壁557的第三部分凹陷1277中的較低部分(第12B圖)。凹陷1275和1277的較高部分構成凹陷1575和1577。第15A圖顯示此記憶裝置的上視圖，其中顯示記憶材料層1580的上表面1581一側由絕緣填充材料760而另一側由圖案化絕緣層550圍繞。此記憶材料層1580與半導體填充層940電性溝通且可以包括可程式化電阻材料，例如相變化材料。
請參閱第16A和16B圖，此方法包括沈積導體材料1690於側壁555的第四部分凹陷1575及在相對側壁557的第四部分凹陷1577中的較高部分(第15B圖)。此結構然後進行平坦化使得導體材料1690的上表面1691裸露出來並與圖案化絕緣層550和絕緣填充材料760共平面。第16A圖顯示此記憶裝置的上視圖，其中顯示第一和第二上導體1695和1697跨過包括與由圖案化絕緣層550和絕緣填充材料760所圍繞的導體材料1690的上表面1691對應之長條。此導體材料1690與記憶材料1580電 性溝通。之後，一圖案化導電層，包括安排成類似於第14A和14B圖的導體(例如1695、1697)，可以選擇性地形成。最後，則可以將後續的積體電路製程完成。
第17圖顯示使用側壁二極體驅動裝置的一記憶胞陣列1700之一部分示意圖。此陣列1700包含一記憶胞陣列，具有複數條字元線和複數條位元線。此範例記憶陣列1700中的每一個記憶胞包括一存取二極體與一記憶元件串聯安排於一對應的字元線和一對應的位元線之間。根據本發明實施例所揭露的側壁二極體結構使得相變化記憶元件與在由複數條字元線之上的圖案化絕緣層所定義的溝渠中對應的第一和第二側壁之對應的存取二極體電性耦接。此相變化記憶元件可以放置於和存取二極體所對應的相同第一和第二側壁。每一個相變化記憶元件與一對應的存取二極體電性耦接。舉例而言，在記憶陣列中的記憶胞1720、1740、1760和1780包括相變化記憶元件1722、1742、1762和1782分別與存取二極體1724、1744、1764和1784電性耦接。
包括字元線1792、1794、1796、1798的複數條字元線平行地延伸於一第一方向且與字元線解碼器1790電性溝通。二極體的陰極或陽極與字元線連接。舉例而言，二極體1744和1784的陰極與一共同字元線1798連接而二極體1724和1764的陰極與一共同字元線1796連接。替代地，複數條字元線中的字元線可以與相變化記憶元件電性耦接。
包括位元線1712、1714、1716、1718的複數條位元線平行地延伸於一第二方向且與位元線解碼器1710電性溝通。相變化記憶元件可以連接於二極體的陰極或陽極與位元線之間。舉例而言，相變化記憶元件1742連接於二極體1744的陰極與位元線1712之間而相變化記憶元件1722連接於二極體1724的陰極與位元線1712之間。位元線1712與相變化記憶元件1722和1742共同連接而位元線1714與相變化記憶元件1762和1782共同連接。必須注意的是在第17圖中顯示16個記憶胞僅是為了 討論方便起見，在現實的應用中，一個相變化記憶陣列可以包括成千上萬個如此的記憶胞。
第18圖顯示根據本發明一實施例之積體電路的簡化示意圖。其中積體電路1800包括使用具有此處所描述的側壁二極體驅動裝置1810m的一記憶陣列1812。此具有側壁二極體驅動裝置1810m的一記憶陣列包括可程式化電阻記憶元件與此側壁二極體驅動裝置耦接。於此記憶陣列1810操作時此記憶胞會施加偏壓。此可程式化電阻記憶元件可以包括相變化材料，其在記憶陣列1810操作施加偏壓時會具有改變相態的一主動區域。匯流排1822對具有此側壁二極體驅動裝置1810m之記憶陣列中的記憶胞進行定址。
於使用者操作時，位址產生器1890首先產生或接收此具有側壁二極體驅動裝置1810m之記憶陣列中的一可用位址。在第18圖中，一字元線解碼器及驅動器1814與記憶陣列1810之複數條字元線1816耦接且電性溝通。位元線解碼器1818與記憶陣列1810之複數條位元線1820電性溝通以讀取、設置或重置記憶陣列1810中的記憶胞。位址係由匯流排1822提供給字元線解碼器及驅動器1814與位元線解碼器1818。方塊1824中的感測放大器與資料輸入結構，包括讀取、設置與重置模式的電壓及/或電流源，經由資料匯流排1826與位元線解碼器1818耦接。資料由積體電路1800上的輸入/輸出埠或者由積體電路1800其他內部/外部的資料源，提供給資料輸入線1828，而輸入至方塊1824中的資料輸入結構。其他電路1840係包含於積體電路1800之內，例如泛用目的處理器或特殊目的應用電路，或是模組組合以提供由一記憶陣列1810所支援的系統單晶片功能。資料由方塊1824中的感測放大器，經由資料輸出線1832，提供至積體電路1800，或提供至積體電路1800內部/外部的其他資料終端。
在本實施例中所使用的控制器1834係使用了偏壓調整狀態機構，來控制偏壓調整供應電壓及電流源1836的應用， 例如記憶陣列1810的讀取、設置、重置和程式化驗證電壓及/或電流。該控制器1834可利用特殊目的邏輯電路而應用，如熟習該項技藝者所熟知。在替代實施例中，該控制器包括了通用目的處理器，其可使於同一積體電路，以執行一電腦程式而控制裝置的操作。在又一實施例中，該控制器1834係由特殊目的邏輯電路與通用目的處理器組合而成。
本發明之較佳實施例與範例詳細揭露如上，惟應瞭解為上述範例僅作為範例，非用以限制專利之範圍。就熟知技藝之人而言，自可輕易依據下列申請專利範圍對相關技術進行修改與組合。
100A‧‧‧記憶裝置
110‧‧‧第一導體
120‧‧‧第一半導體層
130‧‧‧中間半導體層
140‧‧‧第二半導體層
150‧‧‧圖案化絕緣層
155‧‧‧側壁
160‧‧‧絕緣填充層
170‧‧‧電極材料層
180‧‧‧記憶材料層
190‧‧‧第二導體
195‧‧‧二極體

Claims (16)

  1. 一種記憶裝置，包含：串聯安排之一第一導體，一第一二極體，一第一記憶元件，及一第二導體，該第一二極體包括於一側壁半導體層中的一PN接面，一第二二極體，一第二記憶元件，及一設於該第二記憶元件上且實質上等同於該第二導體之第三導體與該第一導體串聯，該第二二極體係與該第一二極體成鏡像對稱，且包括一PN接面於另一側壁半導體層中；以及其中該第一二極體和該第二二極體的該側壁半導體層是在該第一導體之上的一絕緣層的一開口相對兩側的半導體材料層中，且有一本質半導體層連接該第一二極體和該第二二極體的該側壁半導體層。
  2. 如申請專利範圍第1項之記憶裝置，其中該側壁半導體層的厚度小於10奈米。
  3. 如申請專利範圍第1項之記憶裝置，其中該第一導體包含一字元線或位元線，且該第二導體包含一字元線或位元線中之另一者。
  4. 如申請專利範圍第1項之記憶裝置，其中該第一及第二記憶元件包含一可程式化電阻材料或是一相變化材料。
  5. 如申請專利範圍第1項之記憶裝置，更包含一電極材料層放置於該相對側壁的該半導體材料層之上，且該第一及第二記憶元件放置於該絕緣層之上並與該電極材料層接觸。
  6. 如申請專利範圍第1項之記憶裝置，其中該記憶元件放置於該相對側壁的該半導體材料層之上，且該第二導體放置於該記憶元件之上並與該記憶元件接觸。
  7. 一種記憶裝置，包含：複數條第一存取線，該複數條第一存取線包括一第一半導體層；一圖案化絕緣層於該複數條第一存取線之上，包括具有第一和 第二側壁的複數個溝渠，該些溝渠係延伸通過該圖案化絕緣層而至該第一半導體層；側壁半導體層，位於每一該些複數個溝渠，並與該第一和第二側壁形成複數個PN接面；記憶元件，與該側壁半導體層電性溝通；以及複數條第二存取線，與該記憶元件電性溝通。
  8. 如申請專利範圍第7項之記憶裝置，其中該側壁半導體層的厚度小於10奈米。
  9. 如申請專利範圍第7項之記憶裝置，其中該複數條第一存取線包含字元線或位元線之一者，且該複數條第二存取線包含該字元線或位元線中之另一者。
  10. 如申請專利範圍第7項之記憶裝置，其中該記憶元件包含一可程式化電阻材料或一相變化材料。
  11. 如申請專利範圍第7項之記憶裝置，其中該側壁半導體層包含：中間半導體層於該複數個溝渠之該第一和第二側壁的第一部分，且與該第一半導體層接觸，該中間半導體層具有較對應的該第一半導體層更低的載子濃度，且該中間半導體層連接該側壁半導體層，及該中間半導體層包括一本質半導體；第二半導體層於該複數個溝渠之該第一和第二側壁的第二部分，且與該中間半導體層接觸，該第二半導體層具有較對應的該中間半導體層更高的載子濃度。
  12. 如申請專利範圍第11項之記憶裝置，更包含電極材料層放置於該複數個溝渠之該第一和第二側壁的對應第三部分且於該第二半導體層之上，且該記憶元件放置於該圖案化絕緣層之上並與該電極材料層接觸。
  13. 如申請專利範圍第11項之記憶裝置，其中該記憶元件包含一記憶材料層放置於該複數個溝渠之該第一和第二側壁的對應第三部分，且更包含一電極材料層放置於該記憶材料層之上並位於該第一和第二側壁的對應第四部分。
  14. 一種製造一記憶裝置的方法，包含：形成一第一導體；形成一第一半導體層於該第一導體之上並與該第一導體電性溝通；沈積並圖案化一絕緣層以形成一圖案化絕緣層，該圖案化絕緣層具有一側壁，且其中該圖案化絕緣層的該側壁延伸至該第一半導體層，且該側壁半導體層與該第一半導體層接觸；形成一側壁半導體層於該側壁，該側壁半導體層包含一PN接面；於形成該側壁半導體層之後，形成一絕緣填充材料於該側壁半導體層之上，且除去該絕緣填充材料以露出該側壁半導體層的一上表面；以及形成一記憶元件與該側壁半導體層電性溝通。
  15. 如申請專利範圍第14項之方法，更包含：除去該側壁半導體層的一部份以形成一凹陷於該側壁，且沈積電極材料於該凹陷之中。
  16. 如申請專利範圍第14項之方法，更包含：除去該側壁半導體層的一部份以形成一凹陷於該側壁，且沈積記憶材料及電極材料於該凹陷之中。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014103271A (ja) * 2012-11-20 2014-06-05 Toshiba Corp 不揮発性記憶装置
US9401473B2 (en) * 2012-11-20 2016-07-26 Globalfoundries Singapore Pte. Ltd. Compact RRAM structure with contact-less unit cell
US10510954B2 (en) 2017-11-28 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Phase change random access memory device
US10505025B1 (en) 2018-08-02 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Tunnel field-effect transistor and method for forming the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110147691A1 (en) * 2009-12-17 2011-06-23 Nobuaki Yasutake Semiconductor memory device using variable resistance element or phase-change element as memory device

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5166758A (en) 1991-01-18 1992-11-24 Energy Conversion Devices, Inc. Electrically erasable phase change memory
US6420725B1 (en) 1995-06-07 2002-07-16 Micron Technology, Inc. Method and apparatus for forming an integrated circuit electrode having a reduced contact area
WO1996041381A1 (en) 1995-06-07 1996-12-19 Micron Technology, Inc. A stack/trench diode for use with a multi-state material in a non-volatile memory cell
US6034882A (en) 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6188615B1 (en) 1999-10-29 2001-02-13 Hewlett-Packard Company MRAM device including digital sense amplifiers
GB0003302D0 (en) 2000-02-15 2000-04-05 Koninkl Philips Electronics Nv Semiconductor devices
CN101179079B (zh) 2000-08-14 2010-11-03 矩阵半导体公司 密集阵列和电荷存储器件及其制造方法
US20020074658A1 (en) 2000-12-20 2002-06-20 Chien Chiang High-resistivity metal in a phase-change memory cell
US6473332B1 (en) 2001-04-04 2002-10-29 The University Of Houston System Electrically variable multi-state resistance computing
US6992365B2 (en) 2001-10-12 2006-01-31 Ovonyx, Inc. Reducing leakage currents in memories with phase-change material
JP4218527B2 (ja) 2002-02-01 2009-02-04 株式会社日立製作所 記憶装置
US7623370B2 (en) 2002-04-04 2009-11-24 Kabushiki Kaisha Toshiba Resistance change memory device
US6906361B2 (en) 2002-04-08 2005-06-14 Guobiao Zhang Peripheral circuits of electrically programmable three-dimensional memory
US7081377B2 (en) 2002-06-27 2006-07-25 Sandisk 3D Llc Three-dimensional memory
US6862223B1 (en) 2002-07-05 2005-03-01 Aplus Flash Technology, Inc. Monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout
US6879505B2 (en) 2003-03-31 2005-04-12 Matrix Semiconductor, Inc. Word line arrangement having multi-layer word line segments for three-dimensional memory array
DE20321085U1 (de) 2003-10-23 2005-12-29 Commissariat à l'Energie Atomique Phasenwechselspeicher, Phasenwechselspeicheranordnung, Phasenwechselspeicherzelle, 2D-Phasenwechselspeicherzellen-Array, 3D-Phasenwechselspeicherzellen-Array und Elektronikbaustein
US6906940B1 (en) 2004-02-12 2005-06-14 Macronix International Co., Ltd. Plane decoding method and device for three dimensional memories
KR100647218B1 (ko) 2004-06-04 2006-11-23 비욘드마이크로 주식회사 고집적 상변화 메모리 셀 어레이 및 이를 포함하는 상변화메모리 소자
US7378702B2 (en) 2004-06-21 2008-05-27 Sang-Yun Lee Vertical memory device structures
US7365385B2 (en) 2004-08-30 2008-04-29 Micron Technology, Inc. DRAM layout with vertical FETs and method of formation
KR100568543B1 (ko) 2004-08-31 2006-04-07 삼성전자주식회사 작은 접점을 갖는 상변화 기억 소자의 제조방법
US7315474B2 (en) 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
KR100663358B1 (ko) 2005-02-24 2007-01-02 삼성전자주식회사 셀 다이오드들을 채택하는 상변이 기억소자들 및 그 제조방법들
US7274594B2 (en) 2005-04-11 2007-09-25 Stmicroelectronics S.R.L. Non-volatile memory electronic device with NAND structure being monolithically integrated on semiconductor
US20060273298A1 (en) 2005-06-02 2006-12-07 Matrix Semiconductor, Inc. Rewriteable memory cell comprising a transistor and resistance-switching material in series
US7651906B2 (en) 2005-06-20 2010-01-26 Samsung Electronics Co., Ltd. Integrated circuit devices having a stress buffer spacer and methods of fabricating the same
US7420242B2 (en) 2005-08-31 2008-09-02 Macronix International Co., Ltd. Stacked bit line dual word line nonvolatile memory
JP4476919B2 (ja) 2005-12-01 2010-06-09 株式会社東芝 不揮発性記憶装置
JP2008078404A (ja) 2006-09-21 2008-04-03 Toshiba Corp 半導体メモリ及びその製造方法
KR101169396B1 (ko) 2006-12-22 2012-07-30 삼성전자주식회사 비휘발성 메모리 소자 및 그 동작 방법
JP4945248B2 (ja) 2007-01-05 2012-06-06 株式会社東芝 メモリシステム、半導体記憶装置及びその駆動方法
JP5091491B2 (ja) 2007-01-23 2012-12-05 株式会社東芝 不揮発性半導体記憶装置
US7382647B1 (en) 2007-02-27 2008-06-03 International Business Machines Corporation Rectifying element for a crosspoint based memory array architecture
US7447062B2 (en) 2007-03-15 2008-11-04 International Business Machines Corproation Method and structure for increasing effective transistor width in memory arrays with dual bitlines
US20080285350A1 (en) 2007-05-18 2008-11-20 Chih Chieh Yeh Circuit and method for a three dimensional non-volatile memory
DE102008032067A1 (de) 2007-07-12 2009-01-15 Samsung Electronics Co., Ltd., Suwon Verfahren zum Bilden von Phasenänderungsspeichern mit unteren Elektroden
US7678606B2 (en) * 2007-09-04 2010-03-16 Industrial Technology Research Institute Phase change memory device and fabrication method thereof
KR20090037690A (ko) 2007-10-12 2009-04-16 삼성전자주식회사 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
US7551473B2 (en) 2007-10-12 2009-06-23 Macronix International Co., Ltd. Programmable resistive memory with diode structure
KR20090079694A (ko) 2008-01-18 2009-07-22 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
JP2009295694A (ja) 2008-06-03 2009-12-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2012507150A (ja) * 2008-10-23 2012-03-22 サンディスク スリーディー，エルエルシー 低減された層間剥離特性を示す炭素系メモリ素子およびその形成方法
US8829646B2 (en) 2009-04-27 2014-09-09 Macronix International Co., Ltd. Integrated circuit 3D memory array and manufacturing method
JP4945609B2 (ja) * 2009-09-02 2012-06-06 株式会社東芝 半導体集積回路装置
US8207064B2 (en) * 2009-09-17 2012-06-26 Sandisk 3D Llc 3D polysilicon diode with low contact resistance and method for forming same
JP5364739B2 (ja) * 2011-02-18 2013-12-11 株式会社東芝 不揮発性抵抗変化素子
CN102185104A (zh) * 2011-04-12 2011-09-14 中国科学院上海微系统与信息技术研究所 多层堆叠电阻转换存储器结构
US8570786B2 (en) * 2011-07-07 2013-10-29 Kabushiki Kaisha Toshiba Memory device and fabricating method thereof
US8546231B2 (en) * 2011-11-17 2013-10-01 Micron Technology, Inc. Memory arrays and methods of forming memory cells
US8710481B2 (en) * 2012-01-23 2014-04-29 Sandisk 3D Llc Non-volatile memory cell containing a nano-rail electrode
KR20130087196A (ko) * 2012-01-27 2013-08-06 에스케이하이닉스 주식회사 상변화 메모리 장치 및 그의 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110147691A1 (en) * 2009-12-17 2011-06-23 Nobuaki Yasutake Semiconductor memory device using variable resistance element or phase-change element as memory device

Also Published As

Publication number Publication date
US8927957B2 (en) 2015-01-06
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TW201407762A (zh) 2014-02-16

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