JP2014103271A - 不揮発性記憶装置 - Google Patents
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Abstract
【課題】低電圧で安定した初期化が可能で、均一な特性の不揮発性記憶装置を提供する。
【解決手段】実施形態によれば、半導体層と、導電層と、抵抗変化層と、を含む不揮発性記憶装置が提供される。前記半導体層における不純物濃度は、１×１０１９ｃｍ−３未満である。前記抵抗変化層は、前記半導体層と前記導電層との間に設けられ、固定電荷を含む。前記抵抗変化層は、前記半導体層と前記導電層とを介して供給される電流及び印加される電圧の少なくともいずれかにより、第１状態と前記第１状態よりも抵抗が高い第２状態との間を可逆的に遷移可能である。
【選択図】図１
【解決手段】実施形態によれば、半導体層と、導電層と、抵抗変化層と、を含む不揮発性記憶装置が提供される。前記半導体層における不純物濃度は、１×１０１９ｃｍ−３未満である。前記抵抗変化層は、前記半導体層と前記導電層との間に設けられ、固定電荷を含む。前記抵抗変化層は、前記半導体層と前記導電層とを介して供給される電流及び印加される電圧の少なくともいずれかにより、第１状態と前記第１状態よりも抵抗が高い第２状態との間を可逆的に遷移可能である。
【選択図】図１
Description
本発明の実施形態は、不揮発性記憶装置に関する。
小型で大容量の不揮発性記憶装置の需要が急速に拡大してきている。従来の記憶密度の限界を超えることを目指した新規メモリが提案されている。例えば、低抵抗状態と高抵抗状態とを有する抵抗変化材料を用いたメモリが提案されている。抵抗変化型の不揮発性装置において、抵抗変化の動作を行うための初期化処理として、素子に比較的高い電圧を印加するフォーミング処理が行われる。フォーミングの電圧が高いと素子が破壊することがあり、また信頼性を劣化させる場合もある。低電圧で安定した初期化が可能で、特性が均一な新規な構成が求められている。
本発明の実施形態は、低電圧で安定した初期化が可能で、均一な特性の不揮発性記憶装置を提供する。
本発明の実施形態によれば、半導体層と、導電層と、抵抗変化層と、を含む不揮発性記憶装置が提供される。前記半導体層における不純物濃度は、１×１０１９ｃｍ−３未満である。前記抵抗変化層は、前記半導体層と前記導電層との間に設けられ、固定電荷を含む。前記抵抗変化層は、前記半導体層と前記導電層とを介して供給される電流及び印加される電圧の少なくともいずれかにより、第１状態と前記第１状態よりも抵抗が高い第２状態との間を可逆的に遷移可能である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施形態）
図１は、第１の実施形態に係る不揮発性記憶装置の構成を例示する模式的断面図である。
図１に表したように、本実施形態に係る不揮発性記憶装置１１０は、半導体層１０と、導電層２０と、抵抗変化層１５と、を含む。抵抗変化層１５は、半導体層１０と導電層２０との間に設けられる。半導体層１０、導電層２０及び抵抗変化層１５は、記憶部２５に含まれる。
図１は、第１の実施形態に係る不揮発性記憶装置の構成を例示する模式的断面図である。
図１に表したように、本実施形態に係る不揮発性記憶装置１１０は、半導体層１０と、導電層２０と、抵抗変化層１５と、を含む。抵抗変化層１５は、半導体層１０と導電層２０との間に設けられる。半導体層１０、導電層２０及び抵抗変化層１５は、記憶部２５に含まれる。
半導体層１０の電位を、第１電位Ｖ１とする。導電層２０の電位を、第２電位Ｖ２とする。半導体層１０と導電層２０との間に印加される電圧（外部印加電圧Ｖａ）は、第２電位Ｖ２と第１電位Ｖ１との差である。以下では、第１電位Ｖ１を基準電位として説明する。
抵抗変化層１５は、半導体層１０と導電層２０とを介して供給される電流及び印加される電圧（外部印加電圧Ｖａ）の少なくともいずれかにより、抵抗が低い第１状態と、第１状態よりも抵抗が高い第２状態と、の間を可逆的に遷移可能である。
本実施形態においては、抵抗変化層１５は、固定電荷１６を含む。固定電荷１６については、後述する。
半導体層１０には、例えば、ポリシリコンが用いられる。半導体層１０の少なくとも抵抗変化層１５に対向する部分には、空乏層が形成可能である。半導体層１０における不純物濃度は、空乏層が形成可能な状態に設定される。半導体層１０中における不純物濃度は、例えば、１×１０１９ｃｍ−３未満である。半導体層１０中における不純物濃度は、例えば、１×１０１５ｃｍ−３以上である。半導体層１０中における不純物濃度が過度に高いと、空乏層は形成されない。
導電層２０には、例えば、金属または合金が用いられる。また、導電層２０として、ＴｉＮ、ＴａＮ、ＷＮ、ＮｉＳｉなどの化合物を用いても良い。
抵抗変化層１５には、例えば、Ｈｆ、Ｎｉ、Ｔａ、Ｔｉ、Ｗ、Ｃｕ、Ｎｂ、Ｍｎ、Ｆｅ、Ｚｒ、Ａｌ及びＣｏよりなる群から選択された少なくとも１つを含む酸化物などを用いることができる。
抵抗変化層１５の厚さは、例えば、１ｎｍ以上３００ｎｍ以下である。抵抗変化層１５の厚さが薄いと、微細化が容易になる。抵抗変化層１５の厚さが薄すぎると、例えば、均質な膜を得ることが困難である。抵抗変化層１５の厚さは、２ｎｍ以上５０ｎｍ以下であることがより好ましい。
抵抗変化層１５の厚さは、例えば、１ｎｍ以上３００ｎｍ以下である。抵抗変化層１５の厚さが薄いと、微細化が容易になる。抵抗変化層１５の厚さが薄すぎると、例えば、均質な膜を得ることが困難である。抵抗変化層１５の厚さは、２ｎｍ以上５０ｎｍ以下であることがより好ましい。
図２は、第１の実施形態に係る不揮発性記憶装置の構成を例示する模式的斜視図である。
図２に表したように、本実施形態に係る不揮発性記憶装置１１０は、第１の配線５１と、第２の配線５２と、整流部５５と、をさらに含むことができる。第１の配線５１は、第１方向に延在する。第２の配線５２は、第２方向に延在する。第２方向は、第１方向に対して非平行である。第１の配線５１と第２の配線５２との間に、記憶部２５と整流部５５と、が配置される。
図２に表したように、本実施形態に係る不揮発性記憶装置１１０は、第１の配線５１と、第２の配線５２と、整流部５５と、をさらに含むことができる。第１の配線５１は、第１方向に延在する。第２の配線５２は、第２方向に延在する。第２方向は、第１方向に対して非平行である。第１の配線５１と第２の配線５２との間に、記憶部２５と整流部５５と、が配置される。
この例では、第１の配線５１と整流部５５との間に記憶部２５が配置されている。ただし、第２の配線５２と整流部５５との間に記憶部２５が配置されても良い。整流部５５には、例えば、ダイオードを用いることができる。
第１の配線５１及び第２の配線５２には、例えば、タングステンなどの金属を用いることができる。
以下に説明する各実施形態において、図示されていない場合においても、第１の配線５１、第２の配線５２及び整流部５５がさらに設けられても良い。
以下に説明する各実施形態において、図示されていない場合においても、第１の配線５１、第２の配線５２及び整流部５５がさらに設けられても良い。
以下では、例として、半導体層１０がｎ形である場合について説明する。半導体層１０には、例えばｎ＋のポリシリコンが用いられる。半導体層１０におけるｎ形不純物濃度が低い場合、半導体層１０において空乏層が形成される。半導体層１０に空乏層が形成される場合において、記憶部２５（半導体層１０、抵抗変化層１５及び導電層２０）におけるフラットバンド電圧Ｖｆｂを制御することで、抵抗変化層１５に印加される電界を変調することができる。フラットバンド電圧Ｖｆｂの制御の例について、以下説明する。
図３（ａ）〜図３（ｃ）は、不揮発性記憶装置の特性を例示するグラフ図である。
これらの図は、半導体層１０と導電層２０との間に外部印加電圧Ｖａを印加したときの、半導体層１０と導電層２０との間の静電容量Ｃ１２の変化を例示している。横軸は、外部印加電圧Ｖａであり、縦軸は、静電容量Ｃ１２である。図３（ａ）は、空乏層が形成されない素子における特性を例示している。図３（ｂ）は、空乏層が形成され、フラットバンド電圧Ｖｆｂが適切に制御されていない素子の特性を例示している。図３（ｃ）は、空乏層が形成され、フラットバンド電圧Ｖｆｂが適切に制御されている素子の特性を例示している。半導体層１０における不純物濃度が高いと空乏層が形成されず、低いと空乏層が形成される。
これらの図は、半導体層１０と導電層２０との間に外部印加電圧Ｖａを印加したときの、半導体層１０と導電層２０との間の静電容量Ｃ１２の変化を例示している。横軸は、外部印加電圧Ｖａであり、縦軸は、静電容量Ｃ１２である。図３（ａ）は、空乏層が形成されない素子における特性を例示している。図３（ｂ）は、空乏層が形成され、フラットバンド電圧Ｖｆｂが適切に制御されていない素子の特性を例示している。図３（ｃ）は、空乏層が形成され、フラットバンド電圧Ｖｆｂが適切に制御されている素子の特性を例示している。半導体層１０における不純物濃度が高いと空乏層が形成されず、低いと空乏層が形成される。
図３（ａ）に表したように、空乏層が形成されない場合、Ｃ−Ｖ特性はフラットである。この場合、外部印加電圧Ｖａの値にかかわらず、外部印加電圧Ｖａのうちの一定の割合の電圧が、抵抗変化層１５に印加される。この場合には、フラットバンド電圧Ｖｆｂに係わらず、抵抗変化層１５に印加される電圧の、外部印加電圧Ｖａに対する比は一定である。
図３（ｂ）及び図３（ｃ）に表したように、空乏層が形成される場合、Ｃ−Ｖ特性は、フラットではない。この例では、外部印加電圧Ｖａが小さいときには、静電容量Ｃ１２は小さく、外部印加電圧Ｖａがしきい値を超えると静電容量Ｃ１２は増大する。さらに、外部印加電圧Ｖａが大きくなると、静電容量Ｃ１２は、大きくなり、実質的に一定となる。このように、空乏層が形成される素子において、外部印加電圧Ｖａの値により静電容量Ｃ１２が変化する。
図３（ｃ）に表したように、フラットバンド電圧Ｖｆｂを適切に制御することで、フラットバンド電圧Ｖｆｂが適切に制御されていない場合（図３（ｂ））に比べて、Ｃ−Ｖ特性を負側にシフトさせることができる。
Ｃ−Ｖ特性を負側にシフトさせることを、便宜的にフラットバンド電圧Ｖｆｂの負方向へのシフト、または、フラットバンド電圧Ｖｆｂの減少ということにする。また、Ｃ−Ｖ特性を正側にシフトさせることを、便宜的にフラットバンド電圧Ｖｆｂの正方向へのシフト、または、フラットバンド電圧Ｖｆｂの増大ということにする。
例えば、外部印加電圧Ｖａのうち、フラットバンド電圧Ｖｆｂが半導体層１０の空乏層に印加される。不揮発性記憶装置１１０において、フォーミングのためのフォーミング電圧Ｖｆ０を、半導体層１０と導電層２０との間に印加する。このフォーミング電圧Ｖｆ０の一部（Ｖｆ０−Ｖｆｂ）が、抵抗変化層１５に印加される。
図３（ｂ）に表したように、フラットバンド電圧Ｖｆｂが適切に制御されていない場合は、抵抗変化層１５に印加される実効フォーミング電圧Ｖｆは小さい。
これに対して、図３（ｃ）に表したように、フラットバンド電圧Ｖｆｂが適切に制御されている場合（フラットバンド電圧Ｖｆｂが負方向へシフトしている場合）は、抵抗変化層１５に印加される実効フォーミング電圧Ｖｆは、図３（ｂ）の場合に比べて大きくなる。
本実施形態においては、このような特性を利用する。すなわち、半導体層１０において空乏層を形成し、さらに、フラットバンド電圧Ｖｆｂを適切に制御する。これにより、抵抗変化層１５に印加される実効フォーミング電圧Ｖｆが減少することを抑制する。これにより、フォーミング電圧のばらつきを抑えつつ、フォーミング電圧Ｖｆ０を低減できる。これにより、製造し易く、特性が均一で、高信頼性の不揮発性記憶装置を提供できる。
抵抗変化型の不揮発性記憶装置において、抵抗変化の動作を行うための初期化処理として、フォーミング処理が行われる。フォーミング処理においては、素子に比較的高い電圧を印加する。フォーミングの電圧が高いと素子が破壊することがあり、また信頼性を劣化させる場合もある。フォーミング電圧Ｖｆ０を下げることが求められている。
抵抗変化層１５において、フォーミング処理により、面内方向及び厚さ方向にランダムに、電流経路が繋がると考えられる。例えば、抵抗変化層１５中でランダムに生じた欠陥が、層厚方向に繋がり、電流経路が形成される。フォーミング処理による電流パスの形成においては、例えば、ＴＤＤＢ（Time Dependent Dielectric Breakdown）現象と同様の現象が生じていると考えられる。フォーミング処理により生じる現象には、例えば、パーコレーションモデルが適用可能であると考えられる。
抵抗変化層１５の厚さを薄くすることで、フォーミング電圧Ｖｆ０が低減できる。しかしながら、パーコレーションモデルに従う場合、抵抗変化層１５の厚さを薄くすると、フォーミング電圧のばらつきが大きくなる。
フォーミング後の特性のばらつきを増大させることなく、フォーミング電圧Ｖｆ０を低減させる構成が望まれる。
一方、抵抗変化層１５に接続される導電層として、例えば、不純物をドープした半導体（例えば不純物をドープしたポリシリコン）を用いても良い。このとき、不純物をドープした半導体と、抵抗変化層と、の間に界面層が形成され、フォーミング後の特性が改善される。
本実施形態では、抵抗変化層１５の一方に接続される導電層として、空乏層が形成されるような半導体層１０を用いる。これにより、空乏層が直列抵抗として機能し、フォーミング電圧印加による過度な電流を制限し、素子の破壊を抑制することが可能である。
さらに、本実施形態においては、このような空乏層が形成されるような半導体層１０を用いたときにおいて、フラットバンド電圧Ｖｆｂを適切に制御することで、フォーミング電圧Ｖｆ０を低減する。
すなわち、図３（ｂ）及び図３（ｃ）に関して説明したように、半導体層１０がｎ形であり、導電層２０に正の電圧を印加する（外部印加電圧Ｖａが正）。この時、図３（ｃ）に例示した状態においては、図３（ｂ）に例示した状態よりも、フォーミング電圧Ｖｆ０を低減できる。
本実施形態においては、抵抗変化層１５の厚さを薄くすることがないため、半導体層１０において空乏層が形成される構成においても、フォーミング電圧のばらつきを増大させることなく、フォーミング電圧Ｖｆ０の上昇を抑制できる。すなわち、ばらつきを小さく維持して、フォーミング電圧Ｖｆ０を低減することができる。
フラットバンド電圧Ｖｆｂを適切に制御するための構成の例について、説明する。
例えば、導電層２０の仕事関数の減少及び半導体層１０の仕事関数の増大の少なくともいずれかにより、フラットバンド電圧Ｖｆｂを小さくすることができる。
例えば、導電層２０の仕事関数を小さくために、例えば、導電層２０として、仕事関数の小さい金属（合金を含む）を用いる。このような金属の例として、Ｔｉ、Ａｌ及びＴａなどがある。
例えば、導電層２０として、化合物を用いる場合には、仕事関数が小さくなるような組成にする。仕事関数φは、その物質の電気陰性度χに依存する。電気陰性度χが大きいときに、仕事関数φが大きくなる。例えば、化合物ＭｍＸｎ（Ｍは第１の元素、Ｘは第２の元素）において、第１の元素Ｍの電気陰性度をχＭとし、第２の元素Ｘの電気陰性度をχＸとする。化合物ＭｍＸｎの電気陰性度χは、
χ＝（χＭ ｍχＸ ｎ）（ｍ＋ｎ）
で表される。例えば、化合物ＭｍＸｎの電気陰性度χが小さくなるように、化合物ＭｍＸｎの電気陰性度χＭ及びχＸ、並びに、組成比ｍ及びｎを設定する。
χ＝（χＭ ｍχＸ ｎ）（ｍ＋ｎ）
で表される。例えば、化合物ＭｍＸｎの電気陰性度χが小さくなるように、化合物ＭｍＸｎの電気陰性度χＭ及びχＸ、並びに、組成比ｍ及びｎを設定する。
例えば、導電層２０として、ＴｉＮを用いる場合、Ｎ（窒素）の比率を高めると、仕事関数φは大きくなる。Ｔｉ（チタン）の比率を高めると、仕事関数φは小さくなる。
例えば、半導体層１０がｎ形である場合、不純物濃度を低くする。これにより、半導体層１０の仕事関数を上昇させる。
このような方法により、導電層２０の仕事関数の減少及び半導体層１０の仕事関数の増大の少なくともいずれかを行う。これにより、フラットバンド電圧Ｖｆｂを小さくすることができる。
さらに、また、抵抗変化層１５中に固定電荷１６を配置することで、Ｃ−Ｖ特性をシフトさせることができる。
例えば、抵抗変化層１５中に、正の固定電荷１６を配置する。正の固定電荷１６として、例えば、アルミニウム（Ａｌ）を用いることができる。これにより、Ｃ−Ｖ特性を負方向にシフトさせることができる。
図４は、第１の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的断面図である。
図４に表したように、本実施形態に係る不揮発性記憶装置１１１においても、記憶部２５（半導体層１０、導電層２０及び抵抗変化層１５）が設けられる。半導体層１０、導電層２０及び抵抗変化層１５には、不揮発性記憶装置１１０に関して説明した構成を適用できる。以下では、不揮発性記憶装置１１１について、不揮発性記憶装置１１０とは異なる部分について説明する。
図４に表したように、不揮発性記憶装置１１１は、半導体層１０と抵抗変化層１５との間に設けられダイポール１７を含む界面部１７ｆをさらに含む。界面部１７ｆは、連続した膜状でも良く、不連続な島状でも良い。界面部１７ｆは、半導体層１０と抵抗変化層１５との間に設けられるため、界面部１７ｆのダイポール１７は、半導体層１０と抵抗変化層１５との界面に配置される。ダイポール１７は、半導体層１０の一部とみなしても良く、抵抗変化層１５の一部とみなしても良い。
このように、半導体層１０と抵抗変化層１５との間に、ダイポール１７を含む界面部１７ｆをさらに設けることで、Ｃ−Ｖ特性、すなわち、フラットバンド電圧Ｖｆｂを制御することができる。
例えば、界面部１７ｆは、酸化ハフニウム（ＨｆＯｘ）、酸化アルミニウム（ＡｌＯｘ）及び酸化マグネシウム（ＭｇＯｘ）の少なくともいずれかを含むことができる。これにより、Ｃ−Ｖ特性を負方向にシフトさせることができる。
このとき、半導体層１０をｎ形として、空乏層が形成可能な状態にする。例えば、半導体層１０として、ｎ＋のポリシリコンを用いる。そして、導電層２０に正の電圧を印加してフォーミングを行う。これにより、抵抗変化層１５に印加される実効フォーミング電圧Ｖｆが減少することを抑制する。
上記のダイポール１７（すなわち界面部１７ｆ）は、例えば、上記の元素を含む材料を抵抗変化膜に接触させ、例えば、加熱による拡散により形成することができる。
本実施形態においては、半導体層１０をｎ形として、空乏層を形成する。そして、導電層２０に正の電圧を印加してフォーミングを行う。すなわち、このフォーミングのときには、半導体層１０の電位よりも導電層２０の電位が高くされる。フラットバンド電圧Ｖｆｂを負方向にシフトさせた上で、このようなフォーミングを行う。
負方向にシフトさせるために、例えば、正の固定電荷１６（例えば、Ａｌ）を抵抗変化層１５に配置する。
負方向にシフトさせるために、例えば、所定のダイポール１７を含む界面部１７ｆを設ける。具体的には、酸化ハフニウム（ＨｆＯｘ）、酸化アルミニウム（ＡｌＯｘ）及び酸化マグネシウム（ＭｇＯｘ）の少なくともいずれかを含む界面部１７ｆを設ける。
負方向にシフトさせるように、半導体層１０の仕事関数と、導電層２０の仕事関数と、を設定しても良い。
本実施形態によれば、低電圧で安定した初期化が可能で、均一な特性の不揮発性記憶装置を提供することができる。
（第２の実施形態）
図５は、第２の実施形態に係る不揮発性記憶装置の構成を例示する模式的断面図である。
図５に表したように、本実施形態に係る不揮発性記憶装置１２０においても、記憶部２５（半導体層１０、導電層２０及び抵抗変化層１５）が設けられる。半導体層１０、導電層２０及び抵抗変化層１５には、不揮発性記憶装置１１０に関して説明した構成を適用できる。不揮発性記憶装置１２０においても、抵抗変化層１５は、固定電荷１６ａを含む。以下、不揮発性記憶装置１２０について、不揮発性記憶装置１１０とは異なる部分について説明する。
図５は、第２の実施形態に係る不揮発性記憶装置の構成を例示する模式的断面図である。
図５に表したように、本実施形態に係る不揮発性記憶装置１２０においても、記憶部２５（半導体層１０、導電層２０及び抵抗変化層１５）が設けられる。半導体層１０、導電層２０及び抵抗変化層１５には、不揮発性記憶装置１１０に関して説明した構成を適用できる。不揮発性記憶装置１２０においても、抵抗変化層１５は、固定電荷１６ａを含む。以下、不揮発性記憶装置１２０について、不揮発性記憶装置１１０とは異なる部分について説明する。
不揮発性記憶装置１２０においては、抵抗変化層１５に配置される固定電荷１６ａとして、負の固定電荷を用いる。例えば、固定電荷１６ａは、窒素（Ｎ）を含む。例えば、抵抗変化層１５を窒化することで、抵抗変化層１５に窒素を含む固定電荷１６ａが形成される。
固定電荷１６ａは、ランタノイドを含んでも良い。すなわち、固定電荷１６ａは、Ｌａ（ランタン）、Ｃｅ（セリウム）、Ｐｒ（プラセオジム）、Ｎｄ（ネオジム）、Ｐｍ（プロメチウム）、Ｓｍ（サマリウム）、Ｅｕ（ユウロピウム）、Ｇｄ（ガドリニウム）、Ｔｂ（テルビウム）、Ｄｙ（ジスプロシウム）、Ｈｏ（ホルミウム）、Ｅｒ（エルビウム）、Ｔｍ（ツリウム）、Ｙｂ（テルビウム）、及び、Ｌｕ（ルテチウム）よりなる群から選択された少なくとも１つを含むことができる。
例えば、抵抗変化層１５に上記の元素を接触させ、例えば加熱して熱拡散により、上記の元素を抵抗変化層１５中に拡散させる。これにより、上記の固定電荷１６ａを抵抗変化層１５中に配置することができる。
このように、負の固定電荷１６ａを抵抗変化層１５中に配置することで、Ｃ−Ｖ特性が正の方向にシフトする。すなわち、フラットバンド電圧Ｖｆｂが、正の方向にシフトする。
このとき、半導体層１０をｐ形として、空乏層が形成可能にする。そして、導電層２０に負の電圧を印加してフォーミングを行う。これにより、抵抗変化層１５に印加される実効フォーミング電圧Ｖｆが減少することを抑制する。
図６（ａ）及び図６（ｂ）は、不揮発性記憶装置の特性を例示するグラフ図である。
これらの図は、半導体層１０がｐ形である場合において、半導体層１０と導電層２０との間に外部印加電圧Ｖａを印加したときの、半導体層１０と導電層２０との間の静電容量Ｃ１２の変化を例示している。図６（ａ）は、空乏層が形成され、フラットバンド電圧Ｖｆｂが適切に制御されていない素子の特性を例示している。図６（ｂ）は、空乏層が形成され、フラットバンド電圧Ｖｆｂが適切に制御されている素子の特性を例示している。
これらの図は、半導体層１０がｐ形である場合において、半導体層１０と導電層２０との間に外部印加電圧Ｖａを印加したときの、半導体層１０と導電層２０との間の静電容量Ｃ１２の変化を例示している。図６（ａ）は、空乏層が形成され、フラットバンド電圧Ｖｆｂが適切に制御されていない素子の特性を例示している。図６（ｂ）は、空乏層が形成され、フラットバンド電圧Ｖｆｂが適切に制御されている素子の特性を例示している。
図６（ａ）に表したように、フラットバンド電圧Ｖｆｂを適切に制御することで、フラットバンド電圧Ｖｆｂが適切に制御されていない場合（図６（ｂ））に比べて、Ｃ−Ｖ特性を正側にシフトさせることができる。
例えば、外部印加電圧Ｖａのうち、フラットバンド電圧Ｖｆｂが半導体層１０の空乏層に印加される。不揮発性記憶装置１２０において、フォーミングのためのフォーミング電圧Ｖｆ０を、半導体層１０と導電層２０との間に印加する。このフォーミング電圧Ｖｆ０の一部（Ｖｆ０−Ｖｆｂ）が、抵抗変化層１５に印加される。
図６（ａ）に表したように、フラットバンド電圧Ｖｆｂが適切に制御されていない場合は、抵抗変化層１５に印加される実効フォーミング電圧Ｖｆは小さい。
これに対して、図６（ｂ）に表したように、フラットバンド電圧Ｖｆｂが適切に制御されている場合（フラットバンド電圧Ｖｆｂの正方向へシフトしている場合）は、抵抗変化層１５に印加される実効フォーミング電圧Ｖｆは、図６（ａ）の場合に比べて大きくなる。
本実施形態においては、このような特性を利用する。すなわち、半導体層１０において空乏層を形成し、さらに、フラットバンド電圧Ｖｆｂを適切に制御する。これにより、抵抗変化層１５に印加される実効フォーミング電圧Ｖｆが減少することを抑制する。
このように、導電層２０に負の電圧を印加してフォーミングを行う場合に、半導体層１０をｐ形として、空乏層が形成可能にし、かつ、負の固定電荷１６ａを抵抗変化層１５中に配置する。これにより、フラットバンド電圧Ｖｆｂを正の方向にシフトさせる。これにより、抵抗変化層１５に印加される実効フォーミング電圧Ｖｆが減少することを抑制する。これにより、フォーミング電圧のばらつきを抑えつつ、フォーミング電圧Ｖｆ０を低減できる。これにより、製造し易く、特性が均一で、高信頼性の不揮発性記憶装置を提供できる。
図７は、第２の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的断面図である。
図７に表したように、本実施形態に係る不揮発性記憶装置１２１においても、記憶部２５（半導体層１０、導電層２０及び抵抗変化層１５）が設けられる。半導体層１０、導電層２０及び抵抗変化層１５には、不揮発性記憶装置１１０に関して説明した構成を適用できる。この場合も、半導体層１０をｐ形とする。以下では、不揮発性記憶装置１２１について、不揮発性記憶装置１１０とは異なる部分について説明する。
図７に表したように、本実施形態に係る不揮発性記憶装置１２１においても、記憶部２５（半導体層１０、導電層２０及び抵抗変化層１５）が設けられる。半導体層１０、導電層２０及び抵抗変化層１５には、不揮発性記憶装置１１０に関して説明した構成を適用できる。この場合も、半導体層１０をｐ形とする。以下では、不揮発性記憶装置１２１について、不揮発性記憶装置１１０とは異なる部分について説明する。
図７に表したように、不揮発性記憶装置１１１は、半導体層１０と抵抗変化層１５との間に設けられダイポール１７ａを含む界面部１７ｆをさらに含む。
この例では、ダイポールとして、酸化ランタン（ＬａＯｘ）及び酸化イットリウム（ＹＯｘ）の少なくともいずれかを用いる。すなわち、界面部１７ｆは、酸化ランタン及び酸化イットリウムの少なくともいずれかを含む。これによりＣ−Ｖ特性を正方向にシフトさせることができる。
このとき、半導体層１０をｐ形とし空乏層が形成可能な状態にする。そして、導電層２０に負の電圧を印加してフォーミングを行う。これにより、抵抗変化層１５に印加される実効フォーミング電圧Ｖｆが減少することを抑制する。これにより、フォーミング電圧のばらつきを抑えつつ、フォーミング電圧Ｖｆ０を低減できる。
上記のダイポール１７ａ（すなわち界面部１７ｆ）は、例えば、上記の元素を含む材料を抵抗変化膜に接触させ、例えば、加熱による拡散により形成することができる。
本実施形態において、半導体層１０の仕事関数と導電層２０の仕事関数を適正化することで、フラットバンド電圧Ｖｆｂを正方向にシフトさせることもできる。
本実施形態においては、半導体層１０をｐ形として、空乏層を形成する。そして、導電層２０に負の電圧を印加してフォーミングを行う。このフォーミングのときには、半導体層１０の電位よりも導電層２０の電位は低くされる。フラットバンド電圧Ｖｆｂを正方向にシフトさせた上で、このようなフォーミングを行う。
正方向にシフトさせるために、例えば、負の固定電荷１６（例えば、窒素、またはランタノイドなど）を抵抗変化層１５に配置する。
正方向にシフトさせるために、例えば、所定のダイポール１７ａを含む界面部１７ｆを設ける。具体的には、酸化ランタン（ＬａＯｘ）及び酸化イットリウム（ＹＯｘ）の少なくともいずれかを含む界面部１７ｆを設ける。
正方向にシフトさせるように、半導体層１０の仕事関数と、導電層２０の仕事関数と、を設定しても良い。
本実施形態によれば、低電圧で安定した初期化が可能で、均一な特性の不揮発性記憶装置を提供することができる。
（第３の実施形態）
本実施形態に係る不揮発性記憶装置においても、記憶部２５（半導体層１０、導電層２０及び抵抗変化層１５）が設けられる。本実施形態においては、半導体層１０は、ｎ形とされる。本実施形態において、半導体層１０、導電層２０及び抵抗変化層１５には、不揮発性記憶装置１１０に関して説明した構成を適用できる。
本実施形態に係る不揮発性記憶装置においても、記憶部２５（半導体層１０、導電層２０及び抵抗変化層１５）が設けられる。本実施形態においては、半導体層１０は、ｎ形とされる。本実施形態において、半導体層１０、導電層２０及び抵抗変化層１５には、不揮発性記憶装置１１０に関して説明した構成を適用できる。
図８（ａ）及び図８（ｂ）は、不揮発性記憶装置の特性を例示するグラフ図である。
図８（ａ）は、空乏層が形成され、フラットバンド電圧Ｖｆｂが適切に制御されていない素子の特性を例示している。図８（ｂ）は、空乏層が形成され、フラットバンド電圧Ｖｆｂが適切に制御されている素子の特性を例示している。図８（ｂ）は、本実施形態に係る不揮発性記憶装置１３０（構成は図示しない）に対応する。
図８（ａ）は、空乏層が形成され、フラットバンド電圧Ｖｆｂが適切に制御されていない素子の特性を例示している。図８（ｂ）は、空乏層が形成され、フラットバンド電圧Ｖｆｂが適切に制御されている素子の特性を例示している。図８（ｂ）は、本実施形態に係る不揮発性記憶装置１３０（構成は図示しない）に対応する。
図８（ａ）及び図８（ｂ）に表したように、この例では、外部印加電圧Ｖａの変化に対して、静電容量Ｃ１２が谷状に変化する。例えば、半導体層１０にダメージなどがある場合に、キャリアが生成される。このような場合に、反転が起こり、Ｃ−Ｖ特性が谷状になる。
図８（ａ）に表した、フラットバンド電圧Ｖｆｂが適切に制御されていない場合に比べて、図８（ｂ）に表した、フラットバンド電圧Ｖｆｂが適切に制御されている場合には、フラットバンド電圧Ｖｆｂが正方向へシフトする。
このとき、導電層２０に負の電圧を印加してフォーミングを行う。図８（ｂ）に表したように、フラットバンド電圧Ｖｆｂを適切に制御すると、抵抗変化層１５に印加される実効フォーミング電圧Ｖｆは、図８（ａ）に表した、フラットバンド電圧Ｖｆｂが適切に制御されていない場合に比べて大きくなる。
これにより、抵抗変化層１５に印加される実効フォーミング電圧Ｖｆが減少することを抑制する。これにより、フォーミング電圧のばらつきを抑えつつ、フォーミング電圧Ｖｆ０を低減できる。
このように、本実施形態においては、半導体層１０をｎ形として、空乏層を形成する。そして、Ｃ−Ｖ特性が谷状となる構成を適用する。そして、導電層２０に負の電圧を印加してフォーミングを行う。フラットバンド電圧Ｖｆｂを正方向にシフトさせた上で、このようなフォーミングを行う。
正方向にシフトさせるために、例えば、負の固定電荷１６（例えば、窒素、またはランタノイドなど）を抵抗変化層１５に配置する。
正方向にシフトさせるために、例えば、所定のダイポール１７ａを含む界面部１７ｆを設ける。具体的には、酸化ランタン（ＬａＯｘ）及び酸化イットリウム（ＹＯｘ）の少なくともいずれかを含む界面部１７ｆを設ける。
正方向にシフトさせるように、半導体層１０の仕事関数と、導電層２０の仕事関数と、を設定しても良い。
本実施形態によれば、低電圧で安定した初期化が可能で、均一な特性の不揮発性記憶装置を提供することができる。
（第４の実施形態）
本実施形態に係る不揮発性記憶装置においても、記憶部２５（半導体層１０、導電層２０及び抵抗変化層１５）が設けられる。本実施形態においては、半導体１０は、ｐ形とされる。本実施形態において、半導体層１０、導電層２０及び抵抗変化層１５には、不揮発性記憶装置１１０に関して説明した構成を適用できる。
本実施形態に係る不揮発性記憶装置においても、記憶部２５（半導体層１０、導電層２０及び抵抗変化層１５）が設けられる。本実施形態においては、半導体１０は、ｐ形とされる。本実施形態において、半導体層１０、導電層２０及び抵抗変化層１５には、不揮発性記憶装置１１０に関して説明した構成を適用できる。
図９（ａ）及び図９（ｂ）は、不揮発性記憶装置の特性を例示するグラフ図である。
図９（ａ）は、空乏層が形成され、フラットバンド電圧Ｖｆｂが適切に制御されていない素子の特性を例示している。図９（ｂ）は、空乏層が形成され、フラットバンド電圧Ｖｆｂが適切に制御されている素子の特性を例示している。図９（ｂ）は、本実施形態に係る不揮発性記憶装置１４０（構成は図示しない）に対応する。
図９（ａ）は、空乏層が形成され、フラットバンド電圧Ｖｆｂが適切に制御されていない素子の特性を例示している。図９（ｂ）は、空乏層が形成され、フラットバンド電圧Ｖｆｂが適切に制御されている素子の特性を例示している。図９（ｂ）は、本実施形態に係る不揮発性記憶装置１４０（構成は図示しない）に対応する。
図９（ａ）及び図９（ｂ）に表したように、この例でも、外部印加電圧Ｖａの変化に対して、反転が起こり、静電容量Ｃ１２が谷状に変化する。例えば、半導体層１０にダメージなどがある場合に、キャリアが生成される。
図９（ａ）に表した、フラットバンド電圧Ｖｆｂが適切に制御されていない場合に比べて、図９（ｂ）に表した、フラットバンド電圧Ｖｆｂが適切に制御されている場合には、フラットバンド電圧Ｖｆｂが負方向へシフトする。
このとき、導電層２０に正の電圧を印加してフォーミングを行う。図９（ｂ）に表したように、フラットバンド電圧Ｖｆｂを適切に制御すると、抵抗変化層１５に印加される実効フォーミング電圧Ｖｆは、図９（ａ）に表した、フラットバンド電圧Ｖｆｂが適切に制御されていない場合に比べて大きくなる。
これにより、抵抗変化層１５に印加される実効フォーミング電圧Ｖｆが減少することを抑制する。これにより、フォーミング電圧のばらつきを抑えつつ、フォーミング電圧Ｖｆ０を低減できる。
このように、本実施形態においては、半導体層１０をｐ形として、空乏層を形成する。そして、Ｃ−Ｖ特性が谷状となる構成を適用する。そして、導電層２０に正の電圧を印加してフォーミングを行う。フラットバンド電圧Ｖｆｂを負方向にシフトさせた上で、このようなフォーミングを行う。
負方向にシフトさせるために、例えば、正の固定電荷１６（例えば、Ａｌ）を抵抗変化層１５に配置する。
負方向にシフトさせるために、例えば、所定のダイポール１７を含む界面部１７ｆを設ける。具体的には、酸化ハフニウム（ＨｆＯｘ）、酸化アルミニウム（ＡｌＯｘ）及び酸化マグネシウム（ＭｇＯｘ）の少なくともいずれかを含む界面部１７ｆを設ける。
負方向にシフトさせるように、半導体層１０の仕事関数と、導電層２０の仕事関数と、を設定しても良い。
本実施形態によれば、低電圧で安定した初期化が可能で、均一な特性の不揮発性記憶装置を提供することができる。
以下、実施形態に係る不揮発性記憶装置の特性の例について、説明する。
以下の例では、半導体層１０には、ｐ形のポリシリコンが用いられている。また、抵抗変化層１５には、ＨｆＯ２が用いられている。このときの抵抗変化層１５の比誘電率は、約２０である。抵抗変化層１５の厚さは、３ｎｍである。
以下の例では、半導体層１０には、ｐ形のポリシリコンが用いられている。また、抵抗変化層１５には、ＨｆＯ２が用いられている。このときの抵抗変化層１５の比誘電率は、約２０である。抵抗変化層１５の厚さは、３ｎｍである。
図１０は、実施形態に係る不揮発性記憶装置の特性を例示するグラフ図である。
図１０は、不揮発性記憶装置における外部印加電圧Ｖａと、静電容量Ｃ１２との関係を示している。この図では、半導体層１０における不純物濃度Ｃ（ｐ形不純物濃度）が１×１０１５ｃｍ−３の場合、１×１０１６ｃｍ−３の場合、１×１０１７ｃｍ−３の場合、及び、１×１０１８ｃｍ−３の場合の特性が例示されている。この例では、Ｃ−Ｖ特性が谷状である場合である。
図１０は、不揮発性記憶装置における外部印加電圧Ｖａと、静電容量Ｃ１２との関係を示している。この図では、半導体層１０における不純物濃度Ｃ（ｐ形不純物濃度）が１×１０１５ｃｍ−３の場合、１×１０１６ｃｍ−３の場合、１×１０１７ｃｍ−３の場合、及び、１×１０１８ｃｍ−３の場合の特性が例示されている。この例では、Ｃ−Ｖ特性が谷状である場合である。
図１０に表したように、外部印加電圧Ｖａに対して、静電容量Ｃ１２が変化している。このことから、この素子においては、空乏層が形成されることが分かる。
図１０から分かるように、半導体層１０における不純物濃度Ｃが低いと、Ｃ−Ｖ特性の変化が大きくなる。
実施形態においては、半導体層１０における不純物濃度Ｃは、１×１０１９ｍ−３未満とされる。１×１０１８ｃｍ−３以下でも良い。１×１０１７ｃｍ−３以下であることが好ましい。１×１０１６ｃｍ−３以下であることがさらに好ましい。
図１１は、実施形態に係る不揮発性記憶装置の特性を例示するグラフ図である。
図１１は、フラットバンド電圧Ｖｆｂを変えたときの、Ｃ−Ｖ特性の変化を例示している。この例では、半導体層１０における不純物濃度Ｃが、１×１０１７ｃｍ−３である。
図１１は、フラットバンド電圧Ｖｆｂを変えたときの、Ｃ−Ｖ特性の変化を例示している。この例では、半導体層１０における不純物濃度Ｃが、１×１０１７ｃｍ−３である。
図１１に表したように、フラットバンド電圧Ｖｆｂを負電圧（この例では−２Ｖ）に制御すると、Ｃ−Ｖ特性は、負側にシフトする。フラットバンド電圧Ｖｆｂを正電圧（この例では２Ｖ）に制御すると、Ｃ−Ｖ特性は、正側にシフトする。
このような特性を利用して、フォーミング時に抵抗変化層１５に印加される電圧の低下を抑制できる。
以下の例では、半導体層１０には、ｎ形のポリシリコンが用いられる。また、抵抗変化層１５には、ＨｆＯ２が用いられている抵抗変化層１５の厚さは、３ｎｍである。
図１２は、実施形態に係る不揮発性記憶装置の特性を例示するグラフ図である。
図１２は、不揮発性記憶装置における外部印加電圧Ｖａと、静電容量Ｃ１２との関係を示している。
図１２に表したように、半導体層１が、ｎ形である場合は、ｐ形の場合（図１１）の特性を０Ｖで反転した特性となる。
図１２は、不揮発性記憶装置における外部印加電圧Ｖａと、静電容量Ｃ１２との関係を示している。
図１２に表したように、半導体層１が、ｎ形である場合は、ｐ形の場合（図１１）の特性を０Ｖで反転した特性となる。
図１３は、実施形態に係る不揮発性記憶装置の特性を例示するグラフ図である。
図１３は、半導体層１０がｎ形である場合において、フラットバンド電圧Ｖｆｂを変えたときの、Ｃ−Ｖ特性の変化を例示している。この例では、半導体層１０における不純物濃度Ｃが、１×１０１７ｃｍ−３である。
図１３は、半導体層１０がｎ形である場合において、フラットバンド電圧Ｖｆｂを変えたときの、Ｃ−Ｖ特性の変化を例示している。この例では、半導体層１０における不純物濃度Ｃが、１×１０１７ｃｍ−３である。
図１３に表したように、フラットバンド電圧Ｖｆｂを負電圧（この例では−２Ｖ）に制御すると、Ｃ−Ｖ特性は、負側にシフトする。フラットバンド電圧Ｖｆｂを正電圧（この例では２Ｖ）に制御すると、Ｃ−Ｖ特性は、正側にシフトする。
このような特性を利用して、フォーミング時に抵抗変化層１５に印加される電圧の低下を抑制できる。
（第５の実施形態）
本実施形態に係る不揮発性記憶装置は、クロスポイント型の構成を有する。
図１４は、第５の実施形態に係る不揮発性記憶装置の構成を例示する模式的斜視図である。
図１５は、第５の実施形態に係る不揮発性記憶装置の構成を例示する模式図である。
図１４及び図１５に表したように、本実施形態に係る不揮発性記憶装置２１０においては、基板３０が設けられる。基板３０の主面に対して並行な平面をＸ−Ｙ平面とする。Ｘ−Ｙ平面内の１つの方向をＸ軸方向とする。Ｘ−Ｙ平面内においてＸ軸方向に対して垂直な方向をＹ軸方向とする。Ｘ軸方向とＹ軸方向とに対して垂直な方向をＺ軸方向とする。
本実施形態に係る不揮発性記憶装置は、クロスポイント型の構成を有する。
図１４は、第５の実施形態に係る不揮発性記憶装置の構成を例示する模式的斜視図である。
図１５は、第５の実施形態に係る不揮発性記憶装置の構成を例示する模式図である。
図１４及び図１５に表したように、本実施形態に係る不揮発性記憶装置２１０においては、基板３０が設けられる。基板３０の主面に対して並行な平面をＸ−Ｙ平面とする。Ｘ−Ｙ平面内の１つの方向をＸ軸方向とする。Ｘ−Ｙ平面内においてＸ軸方向に対して垂直な方向をＹ軸方向とする。Ｘ軸方向とＹ軸方向とに対して垂直な方向をＺ軸方向とする。
不揮発性記憶装置２１０において、基板３０の主面の上に、Ｘ軸方向に延在する帯状の第１の配線（ワード線ＷＬｉ−１、ＷＬｉ、ＷＬｉ＋１）が設けられる。さらに、Ｙ軸方向に延在する帯状の第２の配線（ビット線ＢＬｊ−１、ＢＬｊ、ＢＬｊ＋１）が、設けられる。第２の配線（ビット線ＢＬｊ−１、ＢＬｊ、ＢＬｊ＋１）は、第１の配線（ワード線ＷＬｉ−１、ＷＬｉ、ＷＬｉ＋１）に対向する。
なお、上記では、第１の配線の延在方向が第２の配線の延在方向に対して直交するが、第１の配線の延在方向が第２の配線の延在方向と交差（非平行）すれば良い。
なお、上記において添え字ｉ及び添え字ｊは任意である。すなわち、第１の配線の数及び第２の配線の数は、任意である。
本具体例では、第１の配線がワード線となり、第２の配線がビット線となる。ただし、第１の配線がビット線で、第２の配線がワード線でも良い。以下では、第１の配線がワード線であり、第２の配線がビット線であるとして説明する。
本具体例では、第１の配線がワード線となり、第２の配線がビット線となる。ただし、第１の配線がビット線で、第２の配線がワード線でも良い。以下では、第１の配線がワード線であり、第２の配線がビット線であるとして説明する。
図１４及び図１５に表したように、第１の配線と第２の配線との間にメモリセル３３が設けられる。メモリセル３３は、記憶部２５を含む。
図１５に表したように、例えば、ワード線ＷＬｉ−１、ＷＬｉ、ＷＬｉ＋１の一端は、選択スイッチであるＭＯＳトランジスタＲＳＷを介して、デコーダ機能を有するワード線ドライバ３１に接続される。ビット線ＢＬｊ−１、ＢＬｊ、ＢＬｊ＋１の一端は、選択スイッチであるＭＯＳトランジスタＣＳＷを介して、デコーダ及び読み出し機能を有するビット線ドライバ３２に接続される。
ＭＯＳトランジスタＲＳＷのゲートには、ワード線（ロウ）を選択するための選択信号Ｒｉ−１、Ｒｉ、Ｒｉ＋１が入力され、ＭＯＳトランジスタＣＳＷのゲートには、ビット線（カラム）を選択するための選択信号Ｃｉ−１、Ｃｉ、Ｃｉ＋１が入力される。
メモリセル３３は、ワード線ＷＬｉ−１、ＷＬｉ、ＷＬｉ＋１と、ビット線ＢＬｊ−１、ＢＬｊ、ＢＬｊ＋１と、が互いに対向する交差部に配置される。メモリセル３３には、書き込み・読み出し時における回り込み電流(sneak current)を防止するための整流部３４（整流素子）を付加することができる。
図１６及び図１７は、第５の実施形態に係る別の不揮発性記憶装置の構成を例示する模式的斜視図である。
図１６及び図１７に表したように、本実施形態に係る不揮発性記憶装置２１１及び２１２においては、ワード線、ビット線、及び、それらの間に設けられたメモリセル３３を含む積層構造体が、複数積み重ねられる。これにより、３次元構造の不揮発性記憶装置が形成される。
図１６及び図１７に表したように、本実施形態に係る不揮発性記憶装置２１１及び２１２においては、ワード線、ビット線、及び、それらの間に設けられたメモリセル３３を含む積層構造体が、複数積み重ねられる。これにより、３次元構造の不揮発性記憶装置が形成される。
本実施形態に係る不揮発性記憶装置２１０、２１１、２１２においては、駆動部となるワード線ドライバ３１及びビット線ドライバ３２は、ワード線ＷＬｉ及びビット線ＢＬｊを介して、抵抗変化層１５への電圧の印加、及び、抵抗変化層１５への電流の通電、の少なくともいずれかを行う。これにより、抵抗変化層１５に変化を発生させて情報を書き込む。例えば、駆動部は、抵抗変化層１５に電圧を印加して抵抗変化層１５に変化を発生させて情報を書き込む。また、書き込んだ情報を読み出すことができる。また、消去を行うことができる。
本実施形態に係る不揮発性記憶装置２１０、２１１、２１２においても、均一な特性の不揮発性記憶装置が提供できる。
実施形態によれば、低電圧で安定した初期化が可能で、均一な特性の不揮発性記憶装置を提供できる。
実施形態によれば、低電圧で安定した初期化が可能で、均一な特性の不揮発性記憶装置を提供できる。
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性記憶装置に含まれる半導体層、導電層、抵抗変化層、固定電荷、ダイポール、界面部、第１の配線、第２の配線、基板及び駆動部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した不揮発性記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…半導体層、 １５…抵抗変化層、 １６、１６ａ…固定電荷、 １７、１７ａ…ダイポール、 １７ｆ…界面部、 ２０…導電層、 ２５…記憶部、 ３０…基板、 ３１…ワード線ドライバ、 ３２…ビット線ドライバ、 ３３…メモリセル、 ３４…整流部、 ５１…第１の配線、 ５２…第２の配線、 ５５…整流部、 １１０、１１１、１２０、１２１、１３０、１４０、２１０、２１１、２１２…不揮発性記憶装置、 ＢＬ…ビット線、 Ｃ…不純物濃度、 Ｃ１２…静電容量、 ＣＳＷ…ＭＯＳトランジスタ、 ＲＳＷ…ＭＯＳトランジスタ、 Ｖ１…第１電位、 Ｖ２…第２電位、 Ｖａ…外部印加電圧、 Ｖｆ…実効フォーミング電圧、 Ｖｆ０…フォーミング電圧、 Ｖｆｂ…フラットバンド電圧、 ＷＬ…ワード線
Claims (8)
- 不純物濃度が１×１０１９ｃｍ−３未満である半導体層と、
導電層と、
前記半導体層と前記導電層との間に設けられ、固定電荷を含み、前記半導体層と前記導電層とを介して供給される電流及び印加される電圧の少なくともいずれかにより、第１状態と前記第１状態よりも抵抗が高い第２状態との間を可逆的に遷移可能な抵抗変化層と、
を備えた不揮発性記憶装置。 - 前記半導体層は、ｐ形であり、
前記固定電荷は、窒素を含む請求項１記載の不揮発性記憶装置。 - 前記半導体層は、ｐ形であり、
前記固定電荷は、Ｌａ（ランタン）、Ｃｅ（セリウム）、Ｐｒ（プラセオジム）、Ｎｄ（ネオジム）、Ｐｍ（プロメチウム）、Ｓｍ（サマリウム）、Ｅｕ（ユウロピウム）、Ｇｄ（ガドリニウム）、Ｔｂ（テルビウム）、Ｄｙ（ジスプロシウム）、Ｈｏ（ホルミウム）、Ｅｒ（エルビウム）、Ｔｍ（ツリウム）、Ｙｂ（テルビウム）、及び、Ｌｕ（ルテチウム）よりなる群から選択された少なくとも１つを含む請求項１記載の不揮発性記憶装置。 - 前記半導体層は、ｎ形であり、
前記固定電荷は、アルミニウムを含む請求項１記載の不揮発性記憶装置。 - 不純物濃度が１×１０１９ｃｍ−３未満である半導体層と、
導電層と、
前記半導体層と前記導電層との間に設けられ、前記半導体層と前記導電層とを介して供給される電流及び印加される電圧の少なくともいずれかにより、第１状態と前記第１状態よりも抵抗が高い第２状態との間を可逆的に遷移可能な抵抗変化層と、
前記半導体層と前記抵抗変化層との間に設けられダイポールを含む界面部と、
を備えた不揮発性記憶装置。 - 前記半導体層は、ｐ形であり、
前記界面部は、酸化ランタン及び酸化イットリウムの少なくともいずれかを含む請求項５記載の不揮発性記憶装置。 - 前記半導体層は、ｎ形であり、
前記界面部は、酸化ハフニウム、酸化アルミニウム及び酸化マグネシウムの少なくともいずれかを含む請求項５記載の不揮発性記憶装置。 - 不純物濃度が１×１０１９ｃｍ−３未満である半導体層と、
導電層と、
前記半導体層と前記導電層との間に設けられ、固定電荷を含み、前記半導体層と前記導電層とを介して供給される電流及び印加される電圧の少なくともいずれかにより、第１状態と前記第１状態よりも抵抗が高い第２状態との間を可逆的に遷移可能な抵抗変化層と、
を備えた不揮発性記憶装置。
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| JP2012254572A JP2014103271A (ja) | 2012-11-20 | 2012-11-20 | 不揮発性記憶装置 |
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