JP2017168709A - 記憶装置 - Google Patents
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Abstract
Description
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図1(a)及び図1(b)は、第1の実施形態に係る記憶装置を例示する模式図である。
図1(a)は、断面図である。図1(b)は、エネルギーバンド図であり、伝導帯端Ec及び価電子帯端Evを例示している。
図2は、記憶装置110のI−V特性の測定結果の例を示している。測定試料において、第1導電層21は、n形Siである。第1酸化物層31は、SiO2膜(約7nmの厚さ)である。中間層50は、SiN膜(約6nmの厚さ)である。中間層50に、複数のTi原子(第1金属原子53M)が分散されて設けられている。第2酸化物層32は、SiO2膜(約2nmの厚さ)である。第2導電層22は、Al膜である。上記において、厚さは、X軸方向に沿った長さである(図1(a)参照)。
図3(a)及び図3(b)は、第1の実施形態に係る記憶装置の製造方法を例示する工程順の模式的断面である。
図3(a)に示すように、第1導電膜FM1の上に、第1酸化物膜FO1が設けられ、さらにその上に、窒化物膜FNが設けられている。窒化物膜FN中に、複数の第1金属原子53Mを配置する。第1導電膜FM1は、例えば、第1導電層21及び第2導電層22の一方となる。第1酸化物膜FO1は、例えば、シリコン酸化膜(SiO2膜)である。窒化物膜FNは、例えば、シリコン窒化膜(SiN膜、例えばSi3N4膜)である。第1金属原子53Mは、例えば、Tiである。第1金属原子53Mの面密度は、例えば、1×1013cm−2以下である。
上記の製造方法により、記憶密度が向上できる記憶装置の製造方法が提供できる。
第2の実施形態は、例えば、クロスポイント型の記憶装置に係る。第2の実施形態においては、第1の実施形態に関して説明した記憶装置の積層膜55が、2つの配線の間に設けられる。
図4(a)〜図4(d)に示すように、本実施形態に係る記憶装置121〜124も、第1導電層21、第2導電層22、第1酸化物層31、第2酸化物層32及び中間層50を含む。記憶装置121〜124において、第1酸化物層31、第2酸化物層32及び中間層50を含む積層膜55については、記憶装置110と同様である。
図5に示すように、本実施形態に係る記憶装置125においては、基体10の上に、絶縁層10iが設けられる。基体10は、例えば、半導体基板(シリコン基板など)である。基体10は、メモリ部を動作させる回路を含んでも良い。基体10の面に対して垂直な方向をX軸方向とする。
Claims (11)
- 第1導電層と、
第2導電層と、
前記第1導電層と前記第2導電層との間に設けられた第1酸化物層と、
前記第1酸化物層と前記第1導電層との間に設けられた第2酸化物層と、
前記第1酸化物層と前記第2酸化物層との間に設けられた中間層であって、シリコン窒化物及び複数の第1金属原子を含み、前記中間層における前記第1金属原子どうしの結合の第1密度は、前記中間層における前記第1金属原子と窒素原子との結合の第2密度よりも低い、前記中間層と、
を備えた記憶装置。 - 前記第1密度は、前記第2密度の1/4以下である、請求項1記載の記憶装置。
- 前記複数の第1金属原子は、Ti、La、Hf、Ru、Ta及びMoの少なくともいずれかを含む請求項1または2に記載の記憶装置。
- 前記第1導電層から前記第2導電層に向かう第1方向に対して垂直な面内における前記複数の前記第1金属原子の面密度は、1×1013cm−2以下である、請求項1〜3のいずれか1つに記載の記憶装置。
- 前記第1密度は、前記中間層における前記第1金属原子と酸素原子との結合の第3密度よりも低い、請求項1〜4のいずれか1つに記載の記憶装置。
- 前記第1酸化物層は、シリコン酸化膜を含む、請求項1〜5のいずれか1つに記載の記憶装置。
- 前記第2酸化物層は、酸化アルミニウム、酸化ハフニウム及び酸化タンタルの少なくともいずれかを含む、請求項1〜6のいずれか1つに記載の記憶装置。
- 前記複数の第1金属原子は、前記第1導電層と前記第1酸化物層との間の第1界面に沿って並ぶ、請求項1〜7のいずれか1つに記載の記憶装置。
- 前記第1導電層は、第2方向に延び、
前記第2導電層は、前記第2方向と交差する第3方向に延びた、請求項1〜8のいずれか1つに記載の記憶装置。 - 第2方向に延びる第1配線をさらに備え、
前記第1配線と前記第2導電層との間に前記第1導電層が設けられ、
前記第2導電層は、前記第2方向と交差する第3方向に延びた、請求項1〜8のいずれか1つに記載の記憶装置。 - 第2方向に延びる第1配線と、
前記第2方向と交差する第3方向に延びる第2配線と、
をさらに備え、
前記第1配線と前記第2配線との間に前記第1導電層が設けられ、
前記第1導電層と前記第2配線との間に前記第2導電層が設けられた、請求項1〜8のいずれか1つに記載の記憶装置。
Priority Applications (1)
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JP2016053421A JP2017168709A (ja) | 2016-03-17 | 2016-03-17 | 記憶装置 |
Applications Claiming Priority (1)
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JP2016053421A JP2017168709A (ja) | 2016-03-17 | 2016-03-17 | 記憶装置 |
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Publication Number | Publication Date |
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JP2017168709A true JP2017168709A (ja) | 2017-09-21 |
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ID=59910283
Family Applications (1)
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JP2016053421A Abandoned JP2017168709A (ja) | 2016-03-17 | 2016-03-17 | 記憶装置 |
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- 2016-03-17 JP JP2016053421A patent/JP2017168709A/ja not_active Abandoned
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