JP2018133410A - 記憶装置 - Google Patents
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Abstract
【課題】メモリセルの信頼性が高い記憶装置を提供する。【解決手段】記憶装置は、第１方向に延びる第１配線と、前記第１方向に対して交差した第２方向に延び、金属を含む第２配線と、前記第１配線と前記第２配線との間に設けられた第１抵抗変化膜と、を備える。前記第１抵抗変化膜は、チタン及び酸素を含む第１層と、前記第１層と前記第２配線との間に設けられ、抵抗率が前記第１層の抵抗率よりも高い第２層と、前記第１層と前記第２層との間に設けられた第３層と、前記第２層と前記第２配線との間に設けられた第４層と、を有する。前記第３層とチタンは、前記第２層とチタンよりも反応しにくい。前記第４層と前記金属は、前記第２層と前記金属よりも反応しにくい。【選択図】図２
Description
実施形態は、記憶装置に関する。
近年、相互に直交した方向に延びる２種類の配線の間に抵抗変化膜を接続した記憶装置が提案されている。これにより、２端子型のメモリセルを３次元的に集積させることができ、大容量化を図ることができる。このような記憶装置においては、メモリセルの信頼性が課題となる。
実施形態の目的は、メモリセルの信頼性が高い記憶装置を提供することである。
実施形態に係る記憶装置は、第１方向に延びる第１配線と、前記第１方向に対して交差した第２方向に延び、金属を含む第２配線と、前記第１配線と前記第２配線との間に設けられた第１抵抗変化膜と、を備える。前記第１抵抗変化膜は、チタン及び酸素を含む第１層と、前記第１層と前記第２配線との間に設けられ、抵抗率が前記第１層の抵抗率よりも高い第２層と、前記第１層と前記第２層との間に設けられた第３層と、前記第２層と前記第２配線との間に設けられた第４層と、を有する。前記第３層とチタンは、前記第２層とチタンよりも反応しにくい。前記第４層と前記金属は、前記第２層と前記金属よりも反応しにくい。
（第１の実施形態）
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る記憶装置を示す斜視図である。
図２は、本実施形態に係る記憶装置のメモリセルを示す断面図である。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る記憶装置を示す斜視図である。
図２は、本実施形態に係る記憶装置のメモリセルを示す断面図である。
図１に示すように、本実施形態に係る記憶装置１においては、複数本のグローバルビット線１１が設けられている。グローバルビット線１１は、例えば、シリコン基板（図示せず）の上層部分が素子分離絶縁体（図示せず）によって区画されて形成されているか、又は、シリコン基板上に絶縁膜（図示せず）が設けられ、その上に、ポリシリコンが堆積されて形成されている。
以下、本明細書においては、ＸＹＺ直交座標系を採用する。グローバルビット線１１が延びる方向を「Ｘ方向」とし、グローバルビット線１１の配列方向を「Ｙ方向」とする。また、Ｘ方向及びＹ方向に対して直交する方向を「Ｚ方向」とする。Ｚ方向のうちの一方を「上」ともいい、他方を「下」ともいうが、この表現は便宜的なものであり、重力の方向とは無関係である。
各グローバルビット線１１上には、複数のシリコン部材１２が設けられている。Ｚ方向から見て、シリコン部材１２はＸ方向及びＹ方向に沿ってマトリクス状に配列されている。各シリコン部材１２の形状はＺ方向を長手方向とし、上面及び下面はそれぞれ、辺がＸ方向及びＹ方向に延びる矩形であり、上面が下面よりも小さい四角錐台形である。そして、Ｘ方向に沿って１列に配列された複数本のシリコン部材１２の下端１２ａが、１本のグローバルビット線１１に共通接続されている。
各シリコン部材１２においては、下、すなわち、グローバルビット線１１側から、上に向かって、ｎ＋形部分１３、ｐ−形部分１４、ｎ＋形部分１５がＺ方向に沿ってこの順に配列されている。なお、ｎ形とｐ形の関係は逆になってもよい。
Ｘ方向におけるシリコン部材１２間には、Ｙ方向に延びる２本のゲート電極１６が設けられている。ゲート電極１６は例えばチタン窒化物（ＴｉＮ）により形成されている。なお、ゲート電極１６はポリシリコンによって形成されていてもよい。Ｘ方向から見て、ゲート電極１６は、ｎ＋形部分１３の上部、ｐ−形部分１４の全体、ｎ＋形部分１５の下部と重なっている。
シリコン部材１２とゲート電極１６との間には、例えばシリコン酸化物からなるゲート絶縁膜１７が設けられている。ｎ＋形部分１３、ｐ−形部分１４及びｎ＋形部分１５を含むシリコン部材１２、ゲート絶縁膜１７、並びに、シリコン部材１２を挟む一対のゲート電極１６により、例えばｎチャネル形のＴＦＴ１９が構成されている。ＴＦＴ１９は、電流の導通及び遮断を切り替えるスイッチング素子である。
シリコン部材１２上には、例えばチタン窒化物（ＴｉＮ）からなるローカルビット線２１が設けられている。ローカルビット線２１はＺ方向に延びており、その形状は、例えば四角柱形である。すなわち、ローカルビット線２１の長手方向はＺ方向であり、ローカルビット線２１のＺ方向における長さは、Ｘ方向における長さ及びＹ方向における長さよりも長い。
ローカルビット線２１の下端２１ａはシリコン部材１２の上端１２ｂに接続されている。各ローカルビット線２１は各シリコン部材１２の直上域に配置されているため、記憶装置１全体では、複数本のローカルビット線２１がＸ方向及びＹ方向に沿ってマトリクス状に配列されている。
ローカルビット線２１のＸ方向に向いた両側面２１ｃ上には、抵抗変化膜２２が設けられている。抵抗変化膜２２は、印加される電圧又は電流によって抵抗状態が変化する膜である。抵抗変化膜２２はローカルビット線２１に沿ってＺ方向に延びている。
Ｘ方向において隣り合うローカルビット線２１間には、Ｙ方向に延びるワード線２３が複数本設けられており、Ｚ方向において相互に離隔して配列されている。Ｙ方向から見て、ワード線２３はＸ方向及びＺ方向に沿ってマトリクス状に配列されている。ワード線２３は、例えば、チタン窒化物（ＴｉＮ）により形成されている。抵抗変化膜２２は、ローカルビット線２１とＺ方向に沿って配列された複数本のワード線２３との間に接続されている。
図２に示すように、ローカルビット線２１とワード線２３との交差部分毎に、抵抗変化膜２２を介してメモリセルＭＣが構成される。メモリセルＭＣは、Ｘ方向、Ｙ方向及びＺ方向に沿って三次元マトリクス状に配列されている。なお、図２においては、図示の便宜上、抵抗変化膜２２を他の構成要素と比較して厚く描いている。
Ｚ方向において隣り合うワード線２３間のスペースには、例えばシリコン酸化物（ＳｉＯ）からなる層間絶縁膜２４が設けられている。これにより、ワード線２３及び層間絶縁膜２４は、Ｚ方向に沿って交互に配列されている。
抵抗変化膜２２は、ＢＭＣ（Band Modulated Conductive Cell）膜である。抵抗変化膜２２においては、ローカルビット線２１側からワード線２３側に向かって、スイッチング層２６、拡散防止層２７、バリア層２８及び拡散防止層２９がこの順に積層されている。例えば、スイッチング層２６はローカルビット線２１に接しており、拡散防止層２９はワード線２３に接している。
スイッチング層２６はチタン（Ｔｉ）及び酸素（Ｏ）を含み、例えば、チタン酸化物（ＴｉＯ２）により形成されている。なお、本明細書においては、物質名の後に化学式を例示する場合があるが、その物質の組成比は例示した比には限定されない。例えば、スイッチング層２６を形成するチタン酸化物におけるチタン原子数と酸素原子数との比は（１：２）には限定されず、例えば、（１：１．８）等であってもよい。スイッチング層２６の厚さ、すなわち、Ｘ方向の長さは、例えば、５〜１０ｎｍ（ナノメートル）である。スイッチング層２６はベーカンシー（点欠陥）を含み、内部を酸素イオン（Ｏ２−）が移動可能である。これにより、スイッチング層２６は擬似的にｎ形半導体のような挙動を示し、ある程度の導電性を実現している。
拡散防止層２７及び２９は、金属酸化物又はシリコン窒化物（Ｓｉ３Ｎ４）等の絶縁材料により形成されている。金属酸化物は、例えば、アルミニウム酸化物（Ａｌ２Ｏ３）、ハフニウム酸化物（ＨｆＯ２）、ジルコニウム酸化物（ＺｒＯ２）、又はランタン酸化物（Ｌａ２Ｏ３）である。拡散防止層２７を形成する材料とチタンは、バリア層２８を形成する材料とチタンよりも反応しにくい。拡散防止層２９を形成する材料とワード線２３に含まれる金属、例えばチタンは、バリア層２８を形成する材料とワード線２３に含まれる金属、例えばチタンとよりも反応しにくい。例えば、拡散防止層２７及び２９は、アルミニウム酸化物により形成されている。拡散防止層２７及び２９は、スイッチング層２６及びバリア層２８よりも薄い。拡散防止層２７及び２９の厚さは、それぞれ例えば１ｎｍ以下であり、例えば０．３〜０．５ｎｍである。
バリア層２８は、アンドープのアモルファスシリコン（ａＳｉ）により形成されている。バリア層２８の抵抗率はスイッチング層２６の抵抗率よりも高い。バリア層２８はスイッチング層２６よりも薄い。バリア層２８の厚さは例えば２〜８ｎｍであり、例えば３ｎｍである。
次に、本実施形態に係る記憶装置の動作について説明する。
図３は、本実施形態に係る記憶装置のメモリセルのバンド構造を示す図である。
なお、直感的な理解を助けるために、図３には材料の一例を示している。
図３は、本実施形態に係る記憶装置のメモリセルのバンド構造を示す図である。
なお、直感的な理解を助けるために、図３には材料の一例を示している。
図１及び図２に示すように、セット動作の際には、記憶装置１の駆動回路（図示せず）が、選択されたグローバルビット線１１に例えば接地電位（０Ｖ）を印加する。また、選択されたゲート電極１６にオン電位を印加し、ＴＦＴ１９を導通状態とする。これにより、選択されたローカルビット線２１にＴＦＴ１９を介して接地電位（０Ｖ）が印加される。一方、駆動回路は、選択されたワード線２３に正の書込電位を印加する。これにより、メモリセルＭＣが「低抵抗状態」となる。
この理由は以下のように推定されている。すなわち、あるメモリセルＭＣにおいて、ローカルビット線２１を負極とし、ワード線２３を正極とする電圧が印加されると、スイッチング層２６内において、酸素イオンが拡散防止層２７の近傍に集まり、ベーカンシーが減少する。この結果、図３に「低抵抗状態」として示すように、スイッチング層２６における拡散防止層２７側の部分のバンドがチタン酸化物の本来のバンドに近くなるため、電流が流れやすくなると考えられる。
一方、図１及び図２に示すように、リセット動作の際には、記憶装置１の駆動回路（図示せず）が、選択されたグローバルビット線１１に正の書込電位を印加する。また、選択されたゲート電極１６にオン電位を印加し、ＴＦＴ１９を導通状態とする。これにより、選択されたローカルビット線２１にＴＦＴ１９を介して正の書込電位が印加される。一方、駆動回路は、選択されたワード線２３に例えば接地電位（０Ｖ）を印加する。これにより、メモリセルＭＣが「高抵抗状態」となる。
この理由は以下のように推定されている。すなわち、あるメモリセルＭＣにおいて、ローカルビット線２１を正極とし、ワード線２３を負極とする電圧が印加されると、スイッチング層２６内において、酸素イオンが拡散防止層２７の近傍から離れ、ベーカンシーが増加する。この結果、図３に「高抵抗状態」として示すように、スイッチング層２６における拡散防止層２７側の部分のバンドがチタン酸化物の本来のバンドから変位し、拡散防止層２７とのエネルギー準位差が大きくなり、電流が流れにくくなると考えられる。
このように、記憶装置１においては、ローカルビット線２１とワード線２３との間に所定の電圧を印加することにより、スイッチング層２６内において酸素イオンを移動させて、抵抗変化膜２２の抵抗状態を「低抵抗状態」と「高抵抗状態」との間で切り替えることができる。この結果、メモリセルＭＣにデータを書き込むことができる。また、抵抗変化膜２２に電流を流して抵抗変化膜２２の抵抗値を測定することにより、メモリセルＭＣに書き込まれたデータを読み出すことができる。
このとき、拡散防止層２７が、スイッチング層２６に含まれるチタンのバリア層２８内への拡散、及び、バリア層２８に含まれるシリコンのスイッチング層２６内への拡散を抑制する。これにより、チタンとシリコンが反応してチタンシリサイドが形成されることを抑制できる。また、拡散防止層２７の厚さを１ｎｍ以下とすることにより、抵抗変化膜２２の抵抗値が高くなりすぎることを回避できる。
また、拡散防止層２９が、バリア層２８に含まれるシリコンのワード線２３内への拡散、及び、ワード線２３に含まれるチタンのバリア層２８内への拡散を抑制する。これにより、シリコンとチタンが反応してチタンシリサイドが形成されることを抑制できる。また、拡散防止層２９の厚さを１ｎｍ以下とすることにより、抵抗変化膜２２の抵抗値が高くなりすぎることを回避できる。
次に、本実施形態の効果について説明する。
本実施形態に係る記憶装置１においては、スイッチング層２６とバリア層２８との間に拡散防止層２７を設けることにより、メモリセルＭＣのセット動作、リセット動作及び読出動作に伴って抵抗変化膜２２内に電流が流れ、ジュール熱が発生しても、スイッチング層２６に含まれるチタンとバリア層２８に含まれるシリコンが反応してチタンシリサイドが形成されることを抑制し、抵抗変化膜２２内に短絡経路が生じることを防止できる。
本実施形態に係る記憶装置１においては、スイッチング層２６とバリア層２８との間に拡散防止層２７を設けることにより、メモリセルＭＣのセット動作、リセット動作及び読出動作に伴って抵抗変化膜２２内に電流が流れ、ジュール熱が発生しても、スイッチング層２６に含まれるチタンとバリア層２８に含まれるシリコンが反応してチタンシリサイドが形成されることを抑制し、抵抗変化膜２２内に短絡経路が生じることを防止できる。
また、バリア層２８とワード線２３との間に拡散防止層２９を設けることにより、抵抗変化膜２２内に電流が流れジュール熱が発生しても、バリア層２８に含まれるシリコンとワード線２３に含まれるチタンとが反応してチタンシリサイドが形成されることを抑制し、抵抗変化膜２２内に短絡経路が生じることを防止できる。
このように、本実施形態においては、拡散防止層２７及び拡散防止層２９を設けることにより、記憶装置１の駆動に伴って抵抗変化膜２２内に繰り返し電流が流されても、抵抗変化膜２２内にチタンシリサイドが形成されることを抑制できる。この結果、長期間にわたってメモリセルＭＣの信頼性を維持することができる。
なお、ワード線２３はタングステン（Ｗ）等のチタン窒化物以外の金属材料により形成されていてもよい。この場合は、拡散防止層２９は、ワード線２３に含まれるタングステン等の金属が、バリア層２８内に拡散することを抑制し、金属シリサイドが形成されることを抑制する。
（第２の実施形態）
次に、第２の実施形態について説明する。
図４は、本実施形態に係る記憶装置のメモリセルを示す断面図である。
次に、第２の実施形態について説明する。
図４は、本実施形態に係る記憶装置のメモリセルを示す断面図である。
図４に示すように、本実施形態に係る記憶装置２は、前述の第１の実施形態に係る記憶装置１（図２参照）と比較して、抵抗変化膜２２の構成が異なっている。すなわち、記憶装置２の抵抗変化膜２２においては、記憶装置１の抵抗変化膜２２と比較して、バリア層２８（図２参照）の替わりにバリア層３２が設けられており、拡散防止層２７及び２９（図２参照）が設けられていない。バリア層３２はスイッチング層２６とワード線２３との間に配置されている。スイッチング層２６の構成は、第１の実施形態と同様である。
バリア層３２は、炭素を含有したシリコン（Ｓｉ−Ｃ）により形成されている。バリア層３２の炭素濃度は、例えば、１〜５０ａｔ％である。炭素濃度が５０ａｔ％の炭素含有シリコンは、シリコン炭化物（ＳｉＣ）である。バリア層３２の抵抗率はスイッチング層２６の抵抗率よりも高い。バリア層３２の厚さは例えば２〜８ｎｍであり、例えば３ｎｍである。
本実施形態に係る記憶装置２においては、バリア層３２に含まれる炭素原子が、バリア層３２に含まれるシリコン原子の移動を阻止する。これにより、バリア層３２に含まれるシリコンがスイッチング層２６内及びワード線２３内に拡散することを抑制できると共に、スイッチング層２６及びワード線２３に含まれるチタンがバリア層３２内に拡散することを抑制できる。この結果、長期間にわたってメモリセルＭＣの信頼性を維持することができる。
本実施形態に係る上記以外の構成及び動作は、前述の第１の実施形態と同様である。
本実施形態に係る上記以外の構成及び動作は、前述の第１の実施形態と同様である。
（第３の実施形態）
次に、第３の実施形態について説明する。
図５は、本実施形態に係る記憶装置のメモリセルを示す断面図である。
次に、第３の実施形態について説明する。
図５は、本実施形態に係る記憶装置のメモリセルを示す断面図である。
図５に示すように、本実施形態は、前述の第１の実施形態と第２の実施形態を組み合わせた例である。すなわち、本実施形態に係る記憶装置３においては、前述の第２の実施形態に係る記憶装置２（図４参照）の構成に加えて、拡散防止層２７及び拡散防止層２９が設けられている。
本実施形態によれば、第２の実施形態と比較して、拡散防止層２７及び拡散防止層２９が設けられているため、バリア層３２に含まれるシリコンがスイッチング層２６内及びワード線２３内に拡散すること、並びに、スイッチング層２６及びワード線２３に含まれるチタンがバリア層３２内に拡散することを、より効果的に抑制することができる。この結果、メモリセルＭＣの信頼性がより向上する。
本実施形態に係る上記以外の構成、動作及び効果は、前述の第２の実施形態と同様である。なお、拡散防止層２７及び拡散防止層２９は、いずれか一方のみが設けられていてもよい。
本実施形態に係る上記以外の構成、動作及び効果は、前述の第２の実施形態と同様である。なお、拡散防止層２７及び拡散防止層２９は、いずれか一方のみが設けられていてもよい。
（第４の実施形態）
次に、第４の実施形態について説明する。
図６は、本実施形態に係る記憶装置のメモリセルを示す断面図である。
次に、第４の実施形態について説明する。
図６は、本実施形態に係る記憶装置のメモリセルを示す断面図である。
図６に示すように、本実施形態に係る記憶装置４は、前述の第１の実施形態に係る記憶装置１（図２参照）と比較して、抵抗変化膜２２の構成が異なっている。すなわち、記憶装置４の抵抗変化膜２２においては、記憶装置１の抵抗変化膜２２と比較して、バリア層２８（図２参照）の替わりにバリア層３４が設けられており、拡散防止層２７及び２９（図２参照）が設けられていない。バリア層３４はスイッチング層２６とワード線２３との間に配置されている。
バリア層３４は、ダイヤモンドにより形成されている。バリア層３４の抵抗率はスイッチング層２６の抵抗率よりも高い。バリア層３４の厚さは例えば２〜８ｎｍであり、例えば３ｎｍである。
本実施形態に係る記憶装置４においては、バリア層３４にはシリコンが含まれていないため、バリア層３４からスイッチング層２６内及びワード線２３内にシリコンが拡散することがない。また、スイッチング層２６及びワード線２３に含まれるチタンも、バリア層３４内に拡散しにくい。これにより、長期間にわたってメモリセルＭＣの信頼性を維持することができる。
本実施形態に係る上記以外の構成及び動作は、前述の第１の実施形態と同様である。
本実施形態に係る上記以外の構成及び動作は、前述の第１の実施形態と同様である。
（第５の実施形態）
次に、第５の実施形態について説明する。
図７は、本実施形態に係る記憶装置のメモリセルを示す断面図である。
次に、第５の実施形態について説明する。
図７は、本実施形態に係る記憶装置のメモリセルを示す断面図である。
図７に示すように、本実施形態は、前述の第１の実施形態と第４の実施形態を組み合わせた例である。すなわち、本実施形態に係る記憶装置５においては、前述の第４の実施形態に係る記憶装置４（図６参照）の構成に加えて、拡散防止層２７及び拡散防止層２９が設けられている。
本実施形態によれば、第４の実施形態と比較して、拡散防止層２７及び拡散防止層２９が設けられているため、バリア層３４に含まれる炭素がスイッチング層２６内及びワード線２３内に拡散すること、並びに、スイッチング層２６及びワード線２３に含まれるチタンがバリア層３４内に拡散することを、より効果的に抑制できる。これにより、メモリセルＭＣの信頼性がより向上する。
本実施形態に係る上記以外の構成、動作及び効果は、前述の第４の実施形態と同様である。なお、拡散防止層２７及び拡散防止層２９は、いずれか一方のみが設けられていてもよい。
本実施形態に係る上記以外の構成、動作及び効果は、前述の第４の実施形態と同様である。なお、拡散防止層２７及び拡散防止層２９は、いずれか一方のみが設けられていてもよい。
以上説明した実施形態によれば、メモリセルの信頼性が高い記憶装置を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の実施形態は、相互に組み合わせて実施することもできる。
１、２、３、４、５：記憶装置、１１：グローバルビット線、１２：シリコン部材、１２ａ：下端、１２ｂ：上端、１３：ｎ＋形部分、１４：ｐ−形部分、１５：ｎ＋形部分、１６：ゲート電極、１７：ゲート絶縁膜、１９：ＴＦＴ、２１：ローカルビット線、２１ａ：下端、２１ｃ：側面、２２：抵抗変化膜、２３：ワード線、２４：層間絶縁膜、２６：スイッチング層、２７：拡散防止層、２８：バリア層、２９：拡散防止層、３２：バリア層、３４：バリア層、ＭＣ：メモリセル
Claims (20)
- 第１方向に延びる第１配線と、
前記第１方向に対して交差した第２方向に延び、金属を含む第２配線と、
前記第１配線と前記第２配線との間に設けられた第１抵抗変化膜と、
を備え、
前記第１抵抗変化膜は、
チタン及び酸素を含む第１層と、
前記第１層と前記第２配線との間に設けられ、抵抗率が前記第１層の抵抗率よりも高い第２層と、
前記第１層と前記第２層との間に設けられた第３層と、
前記第２層と前記第２配線との間に設けられた第４層と、
を有し、
前記第３層とチタンは、前記第２層とチタンよりも反応しにくく、
前記第４層と前記金属は、前記第２層と前記金属よりも反応しにくい記憶装置。 - 前記第２層はシリコンを含む請求項１記載の記憶装置。
- 前記第２層はアモルファスシリコンからなる請求項２記載の記憶装置。
- 前記第２層は炭素を含む請求項２記載の記憶装置。
- 前記第２層はダイヤモンドを含む請求項１記載の記憶装置。
- 前記第３層及び前記第４層は、金属及び酸素を含む請求項１〜５のいずれか１つに記載の記憶装置。
- 前記第３層及び前記第４層は、アルミニウム、ハフニウム、ジルコニウム及びランタンからなる群より選択された１以上の金属を含む請求項１〜５のいずれか１つに記載の記憶装置。
- 前記第２層は前記第１層よりも薄く、前記第３層及び前記第４層は前記第２層よりも薄い請求項１〜７のいずれか１つに記載の記憶装置。
- 第１方向に延びる第１配線と、
前記第１方向に対して交差した第２方向に延び、金属を含む第２配線と、
前記第１配線と前記第２配線との間に設けられた第１抵抗変化膜と、
を備え、
前記第１抵抗変化膜は、
チタン及び酸素を含む第１層と、
前記第１層と前記第２配線との間に設けられ、シリコン及び炭素を含む第２層と、
を有した記憶装置。 - 第１方向に延びる第１配線と、
前記第１方向に対して交差した第２方向に延び、金属を含む第２配線と、
前記第１配線と前記第２配線との間に設けられた第１抵抗変化膜と、
を備え、
前記第１抵抗変化膜は、
チタン及び酸素を含む第１層と、
前記第１層と前記第２配線との間に設けられ、ダイヤモンドを含む第２層と、
を有した記憶装置。 - 前記第２層は前記第１層よりも薄い請求項９または１０に記載の記憶装置。
- 前記第１抵抗変化膜は、前記第１層と前記第２層との間に設けられ、前記第１層及び前記第２層よりも薄く、金属及び酸素を含む第３層をさらに有した請求項９〜１１のいずれか１つに記載の記憶装置。
- 前記第３層は、アルミニウム、ハフニウム、ジルコニウム及びランタンからなる群より選択された１以上の金属を含む請求項１２記載の記憶装置。
- 前記第１抵抗変化膜は、前記第２層と前記第２配線との間に設けられ、前記第１層及び前記第２層よりも薄く、金属及び酸素を含む第４層をさらに有した請求項９〜１３のいずれか１つに記載の記憶装置。
- 前記第４層は、アルミニウム、ハフニウム、ジルコニウム及びランタンからなる群より選択された１以上の金属を含む請求項１４記載の記憶装置。
- 前記第２方向に延びる第３配線をさらに備え、
前記第２配線と前記第３配線は前記第１方向に沿って配列されており、
前記第１抵抗変化膜は、前記第１配線と前記第３配線の間にも配置されている請求項１〜１５のいずれか１つに記載の記憶装置。 - 前記第１方向に延びる第４配線と、
前記第４配線と前記第２配線との間に設けられた第２抵抗変化膜と、
をさらに備え、
前記第１配線と前記第４配線は前記第２方向に沿って配列されており、
前記第２抵抗変化膜は、
チタン及び酸素を含む第１層と、
前記第１層と前記第２配線との間に設けられ、抵抗率が前記第１層の抵抗率よりも高い第２層と、
を有した請求項１〜１６のいずれか１つに記載の記憶装置。 - 前記第１方向に対して交差した方向に延びる第５配線と、
前記第１配線と前記第５配線との間に接続された第１半導体部材と、
前記第５配線が延びる方向に対して交差した方向に延びる第６配線と、
前記第１半導体部材と前記第６配線との間に設けられた第１絶縁膜と、
をさらに備えた請求項１〜１７のいずれか１つに記載の記憶装置。 - 前記第１方向に延びる第７配線と、
前記第７配線と前記第２配線との間に設けられた第３抵抗変化膜と、
前記第７配線と前記第５配線との間に接続された第２半導体部材と、
前記第５配線が延びる方向に対して交差した方向に延びる第８配線と、
前記第２半導体部材と前記第８配線との間に設けられた第２絶縁膜と、
をさらに備えた請求項１８記載の記憶装置。 - 前記第５配線は、前記第１方向及び前記第２方向を含む平面に対して交差した第３方向に延び、
前記第６配線は前記第２方向に延びる請求項１８または１９に記載の記憶装置。
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