TWI569419B - 含有金屬硫屬化物之裝置 - Google Patents

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Description

含有金屬硫屬化物之裝置 相關專利資料
本專利主張序列號為62/053,912之美國臨時專利申請案之優先權，該美國臨時專利申請案於2014年9月23日提出申請，且特此以引用方式併入本文中。
本發明係關於含有具有電化學活性金屬離子之半導電硫屬化物之裝置。
記憶體通常併入至積體電路中。記憶體可(舉例而言)在電腦系統中用於儲存資料。
記憶體可製作為一個別記憶體單元陣列，其中每一記憶體單元經組態以將記憶體保持或儲存於至少兩個不同可選擇狀態中。在一個二進制系統中，儲存條件被視為一「0」或一「1」。
一種類型之記憶體單元包括兩個導電電極且可適於在交叉點陣列架構中利用，該兩個導電電極具有在其之間所接納之一可程式化材料。交叉點陣列架構允許密集堆積式記憶體(亦即，每4F2佔用面積更多儲存位元)之一個三維多層堆疊。大交叉點陣列中之記憶體單元可係PCM、CBRAM、ReRAM/RRAM或STT-RAM/STT-MRAM等中之任一者。
利用交叉點記憶體之一困難係：可存在電流穿過非選定單元之 一實質洩漏，且此可在寫入所儲存資料及自一大記憶體陣列擷取所儲存資料期間不利地導致干擾、浪費電力及錯誤。因此，二極體或其他選擇裝置通常在每一交叉點處與記憶體單元成對以輔助對穿過記憶體單元之電流之控制(諸如用以減少自任何半選定及非選定單元之洩漏)。
下文所闡述之某些態樣係關於適於用作選擇裝置之整合式裝置。
10‧‧‧裝置
10a‧‧‧裝置
10b‧‧‧裝置
12‧‧‧電極/底部電極
14‧‧‧電極/頂部電極
16‧‧‧含金屬硫屬化物材料/材料/區域/含金屬硫屬化物區域/金屬/硫屬化物
18‧‧‧區域/電場修改區域/第一電場修改區域/多層電場修改區域
20‧‧‧組合物/低介電常數組合物/區域
23‧‧‧虛線
24‧‧‧金屬富集區域
30‧‧‧整合式結構/結構
32‧‧‧整合式結構/結構
40‧‧‧第二電場修改區域/區域/頂部區域
42‧‧‧組合物
50‧‧‧層
51‧‧‧層
52‧‧‧層
T1‧‧‧厚度
T2‧‧‧適合厚度/厚度
圖1及圖3至圖7係實例性實施例裝置之圖解性剖面圖。
圖2係在一操作「接通」狀態下所展示之一實例性實施例裝置之一區域之一圖解性剖面圖。
某些實施例係關於適於用作記憶體陣列中之選擇(亦即，存取)裝置之含金屬硫屬化物裝置。參考圖1至圖7闡述實例性實施例裝置。
參考圖1，一裝置10包括一對電極12及14，且包括該等電極之間的含金屬硫屬化物材料16。
電極12及14可包括任何適合導電組合物或組合物之組合；且在某些實施例中可包括以下各項中之一或多者、本質上由以下各項中之一或多者組成或由以下各項中之一或多者組成：各種金屬(舉例而言，鎢、鈦等)、含金屬組合物(舉例而言，金屬氮化物、金屬碳化物、金屬矽化物等)及經導電摻雜半導體材料(舉例而言，經導電摻雜矽、經導電摻雜鍺等)。電極12及14可包括彼此相同之一組合物，或可包括相對於彼此不同之組合物。在某些實施例中，該等電極中之一者可包括氮化鈦、本質上由氮化鈦組成或由氮化鈦組成；而另一者包括鎢、本質上由鎢組成或由鎢組成。
含金屬硫屬化物材料16可包括金屬及一或多個半導體材料。舉 例而言，材料16可包括與鍺及硒中之一者或兩者結合之銅；可包括與鍺及硒中之一者或兩者結合之銀；等等。包括金屬及硫屬化物之組合物可在本文中稱為金屬/硫屬化物。
含金屬硫屬化物材料16可具有任何適合厚度，且在某些實施例中可具有至少約12奈米(nm)之一厚度「T1」。與習用裝置相比，可使含金屬硫屬化物材料16之厚度保持相對薄以便達成快速切換速度。
一區域18提供於電極12與含金屬硫屬化物材料16之間。區域18可用以使裝置10之一臨限電壓(Vt)相對於缺少區域18之一可比較裝置移位。此可使得裝置10能夠經裁適以用於特定應用。舉例而言，先前技術裝置已經構造以包括夾在一對電極之間的含金屬硫屬化物材料。此等裝置可具有過低Vt以致不適於用作記憶體陣列之選擇裝置。在不引入負面地影響此等裝置之效能之複雜化之情況下，增加該等裝置之Vt係困難的。舉例而言，若金屬/硫屬化物曝露至過高之一電場或電位降，則金屬離子可過度氧化且臨限值處於較低電壓。
利用裝置10之區域18可在不會不利地增加跨越含金屬硫屬化物材料16之電場及電位降之情況下使得裝置10之Vt能夠相對於先前技術裝置增加。具體而言，產生於電極12與電極14之間的一電場跨越區域18以及含金屬硫屬化物材料16伸展。在某種意義上，區域16及18可被視為共用電極12與電極14之間的電場之毗鄰電容器。因此，可增加電極12與電極14之間的電場以對應於與先前技術裝置相比較高之一Vt，然而跨越含金屬硫屬化物材料16之電場及電位降可保持處於相當於先前技術裝置之電壓之一電壓。在某些實施例中，區域18可稱為一電場修改區域。
區域18包括一組合物20。源自與電極之間的電場之成比例支援相關之區域18之益處隨著組合物20之減小之介電常數及增加之帶隙而增加；且在某些實施例中組合物20可具有至少約3.5電子伏特之一帶 隙。較高帶隙有助於較低關斷狀態洩漏(較寬電壓容限用以使電流保持低於10nA)。組合物20可包括任何適合物質，且在某些實施例中可包括一或多個氧化物。舉例而言，在某些實施例中，組合物20可包括氧化鎵(帶隙4.8電子伏特，介電常數4.2)及氧化釓(帶隙5.8電子伏特，介電常數4.8)中之一者或兩者。儘管一低介電常數組合物20可係較佳的，但在某些實施例中組合物20之介電常數可在自約1.8至約25之一範圍內。
在某些實施例中，組合物20可包括一摻雜金屬之氧化物。舉例而言，組合物20可包括摻雜有鋁之氧化鎵及氧化釓中之一者或兩者。
組合物20可具有任一適合厚度「T2」以最佳化金屬硫屬化物材料中之電壓降及電場以使得將Vt設定為與記憶體元件及陣列大小相容。在某些實施例中，該組合物相對於含金屬硫屬化物材料厚度可具有0.05比1之一厚度比率。在某些實施例中，厚度T2可在自大於0nm至小於或等於約3nm之一範圍內。在某些實施例中，組合物20可具有在自約一個單層至小於或等於約5個單層之一範圍內之一厚度。若區域18僅包括單個組合物20，則區域18將具有與組合物20相同之厚度。在其他實施例中(諸如例如，下文參考圖4及圖5所闡述之實施例)，區域18可包括不同組合物之多個層。在某些實施例中，區域18可具有超出上文關於組合物20所闡述之範圍的一厚度。
裝置10可具有兩個操作狀態，其中此等狀態中之一者係一「關斷」狀態且另一者係一「接通」狀態。在「關斷」狀態中期望穿過該裝置之電流為零(或至少極低)，且在「接通」狀態中期望穿過該裝置之電流係相對高的。關於某些先前技術裝置之一問題係：「接通」狀態中之電流並未如所期望的一樣高。在某些實施例中，區域20包括有效地與來自材料16之金屬/硫屬化物之金屬耦合以在操作「接通」狀態中實現穿過裝置10之高電流密度的一組合物。
圖2展示在操作「接通」狀態中之裝置10之一區域。來自金屬/硫屬化物16之金屬已朝向電極12遷移且形成毗鄰組合物20之一金屬富集區域24。一虛線23用以圖解性說明金屬富集區域之一大約邊界。實際上，金屬富集區域在金屬/硫屬化物16內可具有或可不具有一可辨識邊界。
在某些實施例中，組合物20可具有一傳導帶，該傳導帶自在金屬富集區域24內之金屬之功函數偏移不超過約1電子伏特；或甚至不超過約0.5電子伏特。舉例而言，若金屬/硫屬化物之金屬係銅，則該金屬之功函數將在自約4.5電子伏特至約4.9電子伏特之一範圍內。在此等實施例中，組合物20可具有在自約4.0電子伏特至約5.4電子伏特之一範圍內之一帶隙，使得該帶隙自金屬之功函數偏移不超過約0.5電子伏特(亦即，在該功函數之0.5電子伏特內)；或可具有在自約3.5電子伏特至約5.9電子伏特之一範圍內之一帶隙，使得該帶隙自金屬之功函數偏移不超過約1電子伏特。在特定實施例中，組合物20可包括氧化鎵(帶隙4.8電子伏特)及氧化釓(帶隙5.8電子伏特)中之一者或兩者；且含金屬硫屬化物材料16可包括銅/硫屬化物，其中該銅具有自約4.5電子伏特至約4.9電子伏特之功函數。注意，帶可取決於場強度而具有某些變化，且因此在適當場強度下氧化釓傳導帶可在銅之功函數之0.5電子伏特內。
再次參考圖1，裝置10可併入至積體電路架構之眾多區域之任一者中；諸如例如，邏輯及/或記憶體。其經展示為透過電極12電耦合至一整合式結構30，且透過電極14電耦合至另一整合式結構32。若在記憶體中利用裝置10，則結構30及32可分別對應於(舉例而言)一存取/感測線及一記憶體單元(或反之亦然)。該記憶體單元可係一RRAM單元，諸如例如，一相變記憶體單元、導電橋接記憶體單元、多價氧化物記憶體單元、自旋轉移力矩記憶體單元等。該記憶體單元可係一記 憶體陣列之大量記憶體單元中之一者，且裝置10可代表用作記憶體陣列內之選擇裝置之大量相同裝置。
圖1之裝置10經展示為包括一單個電場修改區域18。在其他實施例中，可利用多個電場修改區域。舉例而言，圖3展示除第一電場修改區域18之外亦包括一第二電場修改區域40之一裝置10a。第二電場修改區域40相對於第一電場修改區域18在含金屬硫屬化物材料16之一相對側上。
區域40包括一組合物42。此組合物可包括上文關於區域18之組合物20所闡述之材料中之任一者。在某些實施例中，組合物42可與組合物20相同，且在其他實施例中可相對於組合物20係不同的。
圖1之區域18經展示為包括一單個組合物20。在其他實施例中，區域18可包括不同組合物之兩個或兩個以上層。舉例而言，圖4展示其中區域18包括三個層50至52之一堆疊之一裝置10b。在某些實施例中，層50及52可包括氧化鎵及氧化釓中之一者或兩者；且層51可包括氧化鋁。層50及52可係彼此相同之組合物，或可係相對於彼此不同之組合物。利用區域18中之多個層可使得該區域之總體介電性質及/或該區域之其他性質能夠經裁適以用於特定應用。
儘管圖4之區域18經展示為包括三個層，但在其他實施例中該區域可包括少於三個層或多於三個層。
圖4之實施例展示僅含有一個電場修改區域之一裝置。在其他實施例中，該裝置可包括多個電場修改區域。舉例而言，圖5展示結合類似於上文參考圖3所闡述之區域之一區域40利用之多層電場修改區域18。區域40可包括一單個組合物(舉例而言，圖3之組合物42)或可包括不同組合物之多個層(舉例而言，上文參考區域18所闡述之類型之層50至52)。
類似於圖4及圖5之實施例可形成有包括多層材料之頂部區域 40。在圖6及圖7中展示此等實施例之實例。
在某些實施例中，圖1及圖3至圖7之裝置可係雙極裝置，此乃因其可實現沿自底部電極12至頂部電極14之一方向之電流流動，或可實現沿相反方向之電流流動。在某些應用中，雙極裝置可係有利的，此歸因於在某些應用中期望雙向操作用於RRAM、CBRAM及STT-RAM。
在某些實施例中，圖3之組合物42與圖3之組合物20匹配，且圖3之裝置10a可稱為一對稱裝置，此乃因沿著含金屬硫屬化物區域16之中心存在一對稱鏡面。相反，圖1、圖4及圖6之裝置係非對稱裝置。圖5及圖7之裝置可取決於區域18及40之相對組合物而係對稱裝置或非對稱裝置。而且，在某些實施例中，若組合物42與組合物20不匹配及/或若區域40經形成以具有不同於區域18之一厚度，則圖3之裝置可係一非對稱裝置。本文中所闡述之實施例之各種對稱及非對稱組態可使得裝置能夠經裁適以用於特定應用。
上文所論述之裝置及配置可併入至電子系統中。此等電子系統可用於(舉例而言)記憶體模組、裝置驅動器、電力模組、通信數據機、處理器模組及特殊應用模組中，且可包含多層、多晶片模組。該等電子系統可係廣泛範圍之系統(諸如例如，時鐘、電視、行動電話、個人電腦、汽車、工業控制系統、飛機等)中之任一者。
除非另有規定，否則本文所闡述之各種材料、物質、組合物等可藉助現在已知或尚有待於開發之任何適合方法(包含(舉例而言)原子層沈積(ALD)、化學汽相沈積(CVD)、物理汽相沈積(PVD)等)而形成。
術語「介電」及「電絕緣」兩者皆可用以闡述材料具有絕緣電性質。在本發明中兩個術語皆視為係同義的。某些例項中之術語「電介」及其他例項中之術語「電絕緣」之利用可用以提供本發明內之語 言變化以簡化前置基礎，且並非用以指示任何顯著化學或電差異。
圖式中之各種實施例之特定定向僅係出於圖解說明之目的，且可在某些應用中相對於所展示之定向旋轉該等實施例。本文中所提供之說明及其後之申請專利範圍係關於在各種特徵之間具有所闡述之關係之任何結構，而不管該等結構是否處於該等圖式之特定定向中或相對於此定向被旋轉。
隨附圖解說明之剖面圖僅展示剖面之平面內之特徵，且並未展示該等剖面之該等平面後面之材料以便簡化該等圖式。
當一結構在上文稱為「在」另一結構「上」或「抵靠」另一結構時，其可直接在另一結構上，或亦可存在介入結構。相反，當一結構稱為「直接在」另一結構「上」或「直接抵靠」另一結構時，不存在介入結構。當一結構稱為「連接」或「耦合」至另一結構時，其可直接連接或耦合至另一結構，或可存在介入結構。相反，當一結構稱為「直接連接」或「直接耦合」至另一結構時，不存在介入結構。
10‧‧‧裝置
12‧‧‧電極/底部電極
14‧‧‧電極/頂部電極
16‧‧‧含金屬硫屬化物材料/材料/區域/材料/金屬/硫屬化物/含金屬硫屬化物區域
18‧‧‧區域/電場修改區域/第一電場修改區域/多層電場修改區域
20‧‧‧組合物/低介電常數組合物/區域
30‧‧‧整合式結構/結構
32‧‧‧整合式結構/結構
T1‧‧‧厚度
T2‧‧‧適合厚度/厚度

Claims (6)

  1. 一種裝置，包含：一第一電極、一第二電極、及介於該第一電極與該第二電極之間的一含金屬硫屬化物材料；一電場修改區域，其介於該含金屬硫屬化物材料與該第一電極及該第二電極兩者中之一者之間；該電場修改區域包含至少三個層之一堆疊；及其中該等層包括一第一層、一第二層及一第三層；其中該第一層及該第三層包括氧化鎵及氧化釓中之一者或兩者，且其中該第二層包括氧化鋁。
  2. 如請求項1之裝置，其中該第一層及該第三層係彼此相同之一組合物。
  3. 如請求項1之裝置，其中該第一層及該第三層係相對於彼此不同之組合物。
  4. 如請求項1之裝置，其中該電場修改區域係一第一電場修改區域且在該第一電極與該含金屬硫屬化物材料之間，且該裝置進一步包括在該第二電極與該含金屬硫屬化物材料之間的一第二電場修改區域。
  5. 如請求項4之裝置，其中至少三個層之該堆疊係至少三個層之一第一堆疊，且其中該第二電場修改區域包含至少三個層之一第二堆疊。
  6. 如請求項4之裝置，其中該第二電場修改區域不包含至少三個層之一堆疊。
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