KR20110005804A - 저항형 접속 컴포넌트를 가지는 비-휘발성 메모리 - Google Patents

저항형 접속 컴포넌트를 가지는 비-휘발성 메모리 Download PDF

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Abstract

일부 실시예는 정보를 저장하도록 구성된 메모리 소자와 접속 컴포넌트를 가지는 장치 및 방법을 포함한다. 접속 컴포넌트는 메모리 소자와 접속 컴포넌트 양단의 제 1 방향으로의 제 1 전압 차가 제 1 전압값을 초과할 때 메모리 소자를 통한 전류 전도를 허용하고, 메모리 소자와 접속 컴포넌트 양단의 제 2 방향으로의 제 2 전압 차가 제 2 전압값을 초과할 때 메모리 소자를 통해 전류 전도를 차단하도록 구성된다. 여기서, 접속 컴포넌트는 실리콘 불포함 물질이다.

Description

저항형 접속 컴포넌트를 가지는 비-휘발성 메모리{NON-VOLATILE MEMORY WITH RESISTIVE ACCESS COMPONENT}
이 특허 출원은 이 명세서에 참조문헌으로 포함된 미국 특허 출원 제12/046,307(2008년 3월 11일 출원)을 근거로 우선권을 주장한다.
컴퓨터 및 그 외의 다른 전자 제품(예를 들어, 디지털 텔레비전, 디지털 카메라 및 셀룰러 폰)은 보통 데이터 및 그 외의 정보를 저장하기 위한 수많은 메모리 셀을 가지는 메모리 장치를 포함한다. 일부의 통상적인 메모리 장치는 메모리 셀의 저장 노드 상의 전하의 양에 근거하여 정보를 저장할 수 있다. 저장 노드 상의 전하에 대한 여러 다른 값들은 메모리 셀 내에 저장된 정보에 대한 여러 다른 값들(예를 들면 "0" 및 "1"의 이진 값)을 나타낼 수 있다. 저장 노드는 보통 실리콘과 같은 반도체 물질을 포함한다.
상 변화 메모리 장치와 같은, 위와 다른 일부 통상적인 메모리 장치는 메모리 셀의 메모리 소자의 저항 상태(전하의 양을 대신함)에 근거하여 정보를 저장할 수 있다. 메모리 소자는 상 변화 물질을 포함하고, 이는 서로 다른 상들(예, 결정 및 비정형 상태들) 사이의 변화로 기록(가령, 프로그램)될 수 있다. 물질의 여러 다른 상들은 메모리 셀이, 메모리 셀 내에 저장된 정보에 대한 여러 다른 값들을 나타내도록 여러 다른 저항 상태를 가지도록 한다.
이러한 메모리 장치(예를 들면, 상 변화 메모리 장치) 내의 메모리 셀은 종종 메모리 소자로의 접근을 허용하기 위한 액세스 컴포넌트를 포함한다. 일부의 경우에, 액세스 컴포넌트의 물질(또는 재료) 및 메모리 소자의 물질은 서로 다른 프로세스 온도 허용치를 가질 수 있다. 따라서, 일부의 통상적인 메모리 장치를 제조하는 것은 제조 공정에서의 과제를 내포할 수 있다.
도 1은 본 발명의 일 실시예에 따라 메모리 셀을 포함하는 메모리 어레이를 가진 메모리 장치에 대한 블록도를 나타낸다.
도 2는 본 발명의 일 실시예에 따라 접속 컴포넌트를 가진 상 변화 메모리 셀 및 메모리 소자를 포함하는 메모리 어레이를 가지는 메모리 장치의 일부에 대한 블록도를 나타낸다.
도 3은 본 발명의 실시예에 따라 이온 전도성 경로를 가지는 메모리 셀에 대한 단면도를 나타낸다.
도 4는 도 3에 도시된 메모리 셀의 접속 컴포넌트의 전류 대 전압(I-V) 특성에 대한 일 실시예를 나타낸다.
도 5는 본 발명에 따른 이온-전도성 칼코게나이드(chalcogenide) 물질을 가지는 접속 컴포넌트를 포함하는 메모리 셀에 대한 단면도를 나타낸다.
도 6은 본 발명의 일 실시예에 따른 2원 메탈 옥사이드(금속 산화물) 물질을 가지는 접속 컴포넌트를 포함하는 메모리 셀에 대한 단면도를 나타낸다.
도 7은 본 발명의 일 실시예에 따른 페로브스카이트 옥사이드 물질을 가지는 접속 컴포넌트를 포함하는 메모리에 대한 단면도를 나타낸다.
도 8은 본 발명의 일 실시예에 따른 메모리 어레이를 가지는 메모리 장치의 부분도를 나타낸다.
도 9는 본 발명의 일 실시예에 따른 단일 장치 레벨에 위치한 메모리 셀을 가지는 메모리 장치에 대한 부분적인 삼차원(3-D) 도면을 나타낸다.
도 10은 본 발명의 일 실시예에 따른 다중 장치 레벨에 적층된 메모리 셀을 가지는 메모리 장치에 대한 부분적인 삼차원(3-D) 도면을 나타낸다.
도 11은 본 발명의 일 실시예에 따른, 장치 레벨 사이의 공유 전도성 라인을 가지는 다중 장치 레벨에 적층된 메모리 셀을 포함하는 메모리 장치에 대한 부분적인 삼차원(3-D) 도면을 나타낸다.
도 12 내지 도 17은 본 발명의 일 실시예에 따른 메모리 셀을 가지는 메모리 장치를 형성하는 다양한 프로세스를 나타낸다.
도 18 내지 도 19는 본 발명의 일 실시예에 따른 다중 장치 레벨을 가지는 메모리 장치를 형성하는 다양한 프로세스를 나타낸다.
도 20 내지 도 24는 본 발명의 일 실시예에 따른 공유 전도성 라인을 가지는 다중 장치 레벨을 포함하는 메모리 장치를 형성하는 다양한 프로세스를 나타낸다.
도 1은 본 발명의 일 실시예에 따라 복수의 메모리 셀(110)을 포함하는 메모리 어레이(102)를 가진 메모리 장치(100)에 대한 블록도를 나타낸다. 메모리 셀(110)은 라인(123)(예를 들면, Vx0 내지 VxM의 신호를 가지는 워드 라인) 및 라인(124)(예를 들면, Vy0 내지 VyN의 신호를 가지는 비트 라인)과 함께 행 및 열로 배열될 수 있다. 메모리 장치(100)는 메모리 셀(110) 내의 정보 전달을 위해 라인(123) 및 라인(124)을 사용할 수 있다. 메모리 셀(110)은 다중 장치 레벨에 물리적으로 배치되어 일 그룹의 메모리 셀들(110)이 하나 이상의 다른 그룹의 메모리 셀들(110) 상에 적층될 수 있다. 행 디코더(132, row decoder) 및 열 디코더(134, column decoder)는 라인(125)(예를 들면, 어드레스 라인) 상의 A0 내지 AX의 어드레스 신호를 디코드하여 접속될 메모리 셀(110)을 결정할 수 있다. 행 및 열 디코더(132 및 134)의 행 및 열 레벨 디코더(136 및 138)는 각각, 접속될 메모리 셀들(110)이 장치(100)의 다중 장치 레벨 중 어느 레벨에 배치될 것인가를 결정할 수 있다.
감지 증폭기 회로(140)는 메모리 셀(110)로부터 판독된 정보의 값을 결정하고 라인(123) 또는 라인(124)으로 신호 형태의 정보를 제공하도록 동작할 수 있다. 또한 감지 증폭기 회로(140)는 메모리 셀(110)에 기록될 정보의 값을 결정하기 위해, 라인(123) 또는 라인(124) 상의 신호를 사용할 수도 있다. 메모리 장치(100)는 메모리 어레이(102) 및 라인(예, 데이터 라인, 126) 사이의 정보 전달을 위한 회로(150)를 포함할 수 있다. 라인(126) 상의 DQ0 내지 DQN의 신호가 메모리 셀(110)로부터 판독되거나 메모리 셀로 기록될 정보를 나타낼 수 있다. 라인(126)은, 메모리 장치(100) 내의 노드 또는 메모리 장치(100)가 속하는 패키지 상의 핀(또는 솔더 볼)을 포함할 수 있다. 메모리 장치(100) 외부에 다른 장치(예, 메모리 컨트롤러 또는 프로세서)가 라인(125), 라인(126) 및 라인(127)을 통해 메모리 장치(100)와 통신가능하게 연결될 수 있다.
메모리 장치(100)는 메모리 셀(110)로부터 정보를 판독하기 위한 판독 동작과 메모리 셀(110)에 정보를 기록(예, 프로그램)하기 위한 기록 동작(때로는 이를 프로그래밍 동작이라고 함)과 같은 메모리 동작을 수행할 수 있다. 메모리 제어 유닛(118)은 라인(127) 상의 제어 신호에 근거하여 메모리 동작을 제어할 수 있다. 라인(127) 상의 제어 신호의 예에는, 하나 이상의 클록 신호 및, 메모리 장치(100)가 어느 동작(예, 기록 또는 판독 동작)을 수행하는 지를 표시하기 위한 그 외의 신호가 포함될 수 있다. 메모리 장치(100) 외부의 다른 장치(예, 프로세서 또는 메모리 컨트롤러)가 라인(127) 상의 제어 신호의 값을 제어할 수 있다. 라인 상의 신호의 조합에 대한 특정한 값은, 메모리 장치(100)가 대응하는 메모리 동작(예, 기록 또는 판독 동작)을 수행하게 하는 명령(예, 기록 또는 판독 명령)을 생성할 수 있다.
메모리 셀(110)은 각각은 단일 비트(이진 비트)의 값 또는 다중 비트(예를 들면, 2, 3, 4 또는 그 외의 수의 비트)의 값을 나타내는 정보를 저장하도록 기록될 수 있다. 예를 들어, 메모리 셀(110)은 각각 단일 비트의 이진 값("0" 또는 "1")을 나타내는 정보를 저장하도록 기록될 수 있다. 다른 예에서, 메모리 셀(110)은 각각 2 비트의 네 개의 가능 값("00", "01", "10", "11") 중 하나, 8개의 가능 값("000", "001", "010", "011", "100", "101", "110" 및 "111") 중 하나, 또는 이외의 수의 다중 비트의 값 중 하나와, 같은 다중 비트의 값을 나타내는 정보를 저장하도록 기록될 수 있다.
메모리 장치(100)는 라인(141) 및 라인(142) 상의 공급 전압 신호(Vcc 및 Vss)를 포함하는 공급 전압을 각각 입력받을 수 있다. 공급 전압 신호(Vss)는 접지 전위(예, 약 0 볼트의 값을 가짐)에서 동작할 수 있다. 공급 전압 신호(Vss)는 배터리나 교류-직류(AC-DC) 컨버터 회로와 같은 외부 전원으로부터 메모리 장치(100)로 공급된 외부 전압을 포함할 수 있다.
메모리 장치(100)의 회로(150)는 선택 회로(152) 및 입출력(I/O) 회로(116)를 포함할 수 있다. 선택 회로(152)는 메모리 셀(110)에 판독 또는 기록된 정보를 나타낼 수 있는 라인(124 및 128) 상의 신호를 선택하기 위해 신호(SEL0 내지 SELn)에 응답할 수 있다. 행 디코더(134)는 라인(125) 상의 A0 내지 AX의 어드레스 신호에 근거하여 SEL0 내지 SELn 신호를 선택적으로 활성화할 수 있다. 선택 회로(152)는, 판독 및 기록 동작 중에, 메모리 어레이(102) 및 I/O 회로(116) 사이의 통신을 제공하도록 라인(124 및 128) 상의 신호를 선택할 수 있다.
메모리 장치(100)는 비-휘발성 메모리 장치를 포함할 수 있으며, 메모리 셀(110)은 전원(예, Vcc 또는 Vss 또는 이들 모두)이 메모리 장치(100)에서 분리될 때, 저장된 정보를 유지할 수 있도록, 비-휘발성 메모리 셀을 포함할 수 있다. 예를 들어, 메모리 셀(110) 각각은 물질의 일부(예, 프로그램 가능한 부분)가 결정형 상(또는 결정 상태) 및 비정형 상(또는 비정형 상태) 사이에서와 같이, 서로 다른 상 사이에서 변화를 일으키도록 기록될 수 있는 물질을 가지는 메모리 소자를 포함할 수 있도록, 메모리 장치(100)가 상 변화 메모리 장치를 포함할 수 있다. 각각의메모리 셀(110)에서, 프로그램 가능한 부분의 물질의 서로 다른 상은 메모리 셀에 저장된 다른 값의 정보를 나타내기 위해 메모리 셀이 서로 다른 저장 상태를 가지도록 할 수 있다.
장치(100)는 선택적으로 메모리 셀(110)을 판독 또는 기록할 수 있다. 선택된 메모리 셀(100)을 기록하기 위해, 메모리 장치(100)는 메모리 셀에 저장될 정보의 값에 근거한 저항 상태로 선택된 메모리 셀의 메모리 소자가 변경되도록 하기 위해 선택된 메모리 셀을 통해 기록 전류를 인가할 수 있다. 선택된 메모리 셀(110)을 판독하기 위해, 메모리 장치(100)는 선택된 메모리 셀을 통해 판독 전류를 인가하고, 메모리 셀에 저장된 정보의 대응하는 값을 결정하기 위해 판독 전압에 근거하여 저항값을 측정한다.
본 발명에 속하는 분야의 기술자는, 메모리 장치(100)가 이 명세서에 설명된 실시예에 촛점을 맞추기 위해 도 1에 도시되지 않은 특징을 포함할 수 있다는 것을 이해할 수 있다.
메모리 장치(100)는 도 2 내지 도 24를 참조하여 이하에 설명된 메모리 장치와 메모리 셀 중 하나 이상을 포함할 수 있다.
도 2는 본 발명의 실시예에 따라 메모리 셀(211, 212, 213, 214, 215, 216, 217, 218 및 219)를 포함하는 메모리 어레이(202)를 가지는 메모리 장치(200)에 대한 부분적인 블록도를 나타낸다. 메모리 어레이(202)는 도 1의 메모리 어레이(102)에 대응될 수 있다. 도 2에서, 메모리 셀(211 내지 219)은 신호들(Vx1, Vx2 및 Vx3)을 각각 가지는 각각의 라인(230, 231, 및 232)에 연결될 수 있으며, 신호들(Vy1, Vy2 및 Vy2)를 각각 가지는 라인(240, 241, 및 242)에 연결될 수 있다. 각각의 메모리 셀(211 내지 219)은 라인들(230, 231 및 232) 중 하나 및 라인들(240, 241 및 242) 중 하나의 사이에 직렬로 연결된 메모리 소자(222)와 접속 컴포넌트(244)를 포함할 수 있다. 각각의 메모리 소자(22)는 저장된 서로 다른 값의 정보를 나타내기 위해 다양한 저항값에 대응하는 다양한 저항 상태로 기록될 수 있는 물질을 포함할 수 있다. 판독 또는 기록 동작 중에, 메모리 장치(200)는, 선택된 메모리 셀에 접속(예, 판독 또는 기록을 위해)하기 위해 판독 또는 기록되도록 선택될 메모리 셀의 접속 컴포넌트(244)를 턴 온 하기 위해 신호(Vx1 , Vx2, Vx3, Vy1 , Vy2, 및 Vy3)에 대해 적합한 전압값을 사용할 수 있다. 메모리 장치(200)는 선택되지 않을 메모리 셀들(비 선택 메모리 셀) 각각의 접속 컴포넌트(244)를 턴 오프 할 수 있다.
예를 들어, 기록 동작에서, 메모리 장치(200)는 정보를 기록하기 위한 메모리 셀(215)을 선택할 수 있다. 이러한 예에서, 메모리 장치(200)는 메모리 셀(215)의 접속 컴포넌트(244)를 턴 온 하고, 이어서 기록 전류를 메모리 소자(222)를 통해 인가하여 메모리 소자의 물질이 하나의 저항 상태에서 다른 저항 상태로 변하도록 한다. 따라서, 메모리 소자(22)의 물질의 저항값이 하나의 저항값에서 메모리 셀(215)에 저장될 정보의 값을 나타내는 다른 저항값으로 변경될 수 있다.
다른 예에서, 판독 동작에서, 메모리 장치(200)는 메모리 셀에 저장된 정보를 판독하기 위해 메모리 셀(215)을 선택할 수 있다. 이러한 예에서, 메모리 장치(200)는 메모리 셀(215)의 접속 컴포넌트(244)를 턴 온 시키고 이어서, 메모리 소자(222)를 통해 판독 전류를 인가하고, 메모리 소자에 저장된 정보의 대응 값을 결정하기 위해 판독 전압에 근거하여 메모리 소자의 저항(즉, 라인(231) 및 라인(241) 사이의 메모리 셀(215)의 저항)을 측정한다. 판독 전류는 기록 전류보다 더 작은 값을 가질 수 있어, 메모리 소자(222)의 물질이 판독 후에 동일한 값에서 메모리 소자에 저장된 정보를 유지하기 위해 동일한 저항 상태로 유지될 수 있다. 기록 및 판독 예 모두에 있어서, 메모리 장치(200)는 비 선택 메모리 셀들(210, 211, 212, 213, 216, 217, 218 및 219) 각각의 접속 컴포넌트(244)를 턴 오프 시킬 수 있어, 비 선택 메모리 셀들 각각의 메모리 소자(222)가 비 접속 상태로 유지된다.
위의 예에서, 메모리 셀(215)은 선택된 메모리 셀로 간주되기 때문에, 메모리 장치(200)는 메모리 셀(215)에 연결된 라인(231, 241) 상의 신호들(Vx2 및 Vy2)에 대해 적합한 전압값을 사용하여, 메모리 셀(215)에서의 전압 차(예, 전압 강하)가 메모리 셀(215)의 접속 컴포넌트(244)를 턴 온 시키기에 충분한 값을 가질 수 있다. 턴 온 되며, 메모리 셀(215)의 접속 컴포넌트(244)는 메모리 셀(215)의 메모리 소자(222)를 통한 전류(예를 들면, 판독 또는 기록 전류)의 전도를 가능하게 하여, 메모리 장치(200)가 메모리 셀(215)로부터의 정보를 판독하거나 메모리 셀로 정보를 기록할 수 있다. 비 선택 메모리 셀에 대하여, 메모리 장치(200)는 비 선택 메모리 셀을 통한 전류의 전도를 막기 위해 비 선택 메모리 셀들 각각의 접속 컴포넌트(244)를 오프(턴 오프) 상태로 유지하도록, 신호(Vx1, Vx3, Vy1 및 Vy3)에 대해 적합한 전압값을 사용할 수 있다.
메모리 셀들(211 내지 219)은 도 3에 도시된 메모리 셀과 유사하거나 동일한 메모리 셀을 포함할 수 있다.
도 3은 본 발명의 실시예에 따라 이온성 전도 경로(399)를 가지는 메모리 셀(310)에 대한 단면도를 나타낸다. 메모리 셀(310)은 전극(301, 302, 303), 메모리 소자(333) 및 접속 컴포넌트(344)를 포함할 수 있다. 도 3의 라인(323) 상의 신호(Vx)가 도 2의 신호들(Vx1, Vx2 및 Vx3) 중 하나에 대응할 수 있다. 도 3의 라인(324) 상의 신호(Vy)는 도 2의 신호들(Vy1, Vy2 및 Vy3) 중 하나에 대응할 수 있다.
명확성을 위해, 이 명세서에 설명된 도면은 일부 특징들에 대한 소정의 단면 라인을 생략할 수 있다. 예를 들어, 도 3은 접속 컴포넌트(344)의 일부의 단면 라인을 생략한다.
도 3에서, 메모리 셀(310)에 저장된 정보의 값은 메모리 소자(333)의 물질의 상에 따라 결정될 수 있다. 메모리 소자(333)는 녹는점 온도(Tm) 및 결정(또는 유리전이(glass transition)) 온도(Tc)를 가지는 물질(예, 상 변화 물질)을 포함한다. 메모리 셀(310)의 저항 상태는 메모리 소자(333)의 물질의 상(예, 결정형 또는 비정형 상)에 따라 결정될 수 있다. 메모리 소자(333)에 인가된 전류(예, 기록 전류)는 메모리 소자의 물질의 적어도 일부가 결정 및 비정형 상 사이에와 같은 서로 다른 상 사이의 변화를 일으키게 할 수 있다.
예를 들어, 기록 동작 중에, 메모리 장치(메모리 셀(310)이 위치함)는 전류(예, 기록 전류)를 메모리 셀(310)에 인가하여 메모리 소자(333)의 물질의 적어도 일부가 녹는점 온도(Tm) 이상의 온도로 가열되도록 할 수 있다. 메모리 장치는 이어서 메모리 소자(333)의 물질이 빠르게 냉각되도록 할 수 있으며, 이는 물질의 적어도 일부(녹은 부분)가 메모리 셀(310)에 저장된 정보의 값을 나타내는 저항값을 가지는 저항 상태에 대응하는 비정형 상이 되게 된다. 기록 동작 중에 사용된 전류에 대한 다른 값은 다른 저항값으로 이어진다. 따라서, 메모리 셀(310)에 저장될 정보의 값에 따라, 메모리 장치는 기록 동작 중에 전류에 대한 다양한 값들 중 하나를 사용하여 메모리 셀(310)이 저장될 정보의 값을 반영하는 적합한 저항값을 가지도록 할 수 있다. 비정형 상에서 결정형 상으로 메모리 소자를 변화시키기 위해, 메모리 장치는 전류를 인가하여 메모리 소자(333)의 물질의 적어도 일부를 결정화 온도(Tc) 이상으로 그러나 녹는점 온도(Tm) 이하로 가열할 수 있다. 메모리 장치는 이어서, 물질을 결정화하기에(예를 들면, 비정형화된 부분을 재결정화하기에) 충분한 시간 동안 소정의 온도로 물질을 유지시킬 수 있다. 결정화 후에, 이 물질은 메모리 셀(310) 내에 저장된 정보의 값을 나타내는 저항값을 가지는 저항 상태에 대응하는 결정화된 위상을 가질 수 있다. 메모리 장치는 도 2를 참조하여 위에 설명한 판독 동작과 유사하거나 동일한 방식으로 메모리 셀(310) 내에 저장된 정보를 판독하도록 전류(예, 판독 전류)를 인가할 수 있다.
도 3에서, 접속 컴포넌트(344)는 판독 또는 기록 동작 중에 메모리 소자(333)에 대한 접속을 가능하게 할 수 있다. 접속 컴포넌트(344)는 온-상태 또는 오프-상태를 가질 수 있다. 도 3은 접속 컴포넌트(344)가 온-상태를 가지는 예를 나타낸다. 온-상태에서, 접속 컴포넌트(344)는 전도성 경로(399)와 같은 하나 이상의 전도성 경로 (연속적인 전도성 경로)를 가질 수 있으며, 이는 메모리 소자(333)를 통해, 라인(323) 및 라인(324) 사이에 전류의 전도를 가증하게 하도록, 전극(302) 및 전극(303) 사이에 형성된다. 오프-상태에서, 전도성 경로(399)가 깨지거나 비연속적이 될 수 있으며(도 3에 도시되지 않음), 메모리 소자(333)를 통해 라인(323) 및 라인(324) 사이에서 전류의 전도를 막는다. 따라서, 접속 컴포넌트(344)는 전류의 전도를 방지하는 오프-상태에서 고 저항을 가지며, 전류의 전도를 허용하는 온-상태에서 저 저항을 가진다.
접속 컴포넌트(344)는 신호(Vx 및 Vy)의 전압값에 근거하여, 오프-상태(예, 고 저항) 및 온-상태(예, 저 저항) 사이의 스위칭을 할 수 있다. 예를 들어, 신호(Vx 및 Vy) 사이의 전압값(예, 전압 전위)의 차(difference)는, 메모리 셀(310)이 판독 또는 기록되도록 선택될 때, 온-상태로 접속 컴포넌트(344)를 스위치하기 위해 라인(323)에 관하여 포지티브 값으로 설정될 수 있다. 신호(Vx 및 Vy) 사이의 전압값의 차는, 메모리 셀(310)이 판독 또는 기록되도록 선택되지 않은 때, 라인(323)에 관하여 네거티브 값으로 설정될 수 있다.
접속 컴포넌트(344)는 실리콘 불포함 물질(비-실리콘 기반 물질)(예를 들면, 칼코게나이드 물질, 2원 메탈 옥사이드 물질, 페로브스카이트 옥사이드 물질)을 포함하는 물질일 수 있다. 온-상태에서, 이온(388)과 같이, 접속 컴포넌트(344)의 물질들 중 하나의 이온(예, 포지티브 값으로 대전된 이온)이 이온 전도성 경로(399)를 형성하기 위해 다른 물질로 이동할 수 있다. 도 3에 도시된 것과 같이, 전도성 경로(399)는 전극(302)과 전극(303) 사이에 전도성 경로를 형성하는 이온들(388)을 포함하여, 접속 컴포넌트(344)가 온-상태일 때, 전류를 전도한다. 오프-상태일 때, 전도성 경로(399)의 연속성이 깨질 수 있으며(예를 들어, 전도성 경로(399)가 비 연속성 세그먼트를 포함함), 이로써 전극(302) 및 전극(303) 사이의 전류의 전도를 차단한다.
메모리 셀(310)에서, 전극들(301, 302, 및 303)은 콘택트의 기능을 하고, 메모리 소자(333) 및 접속 컴포넌트(344)를 통한 전류의 이동을 돕는다. 전극들(301, 302, 및 303)을 구성하는 물질의 예에는, TiN, ZrN, HfN, VN, NbN, TaN, TiC, ZrC, HfC, VC, NbC, TaC,TiB2, ZrB2, HfB2, VB2, NbB2, TaB2, Cr3C2, Mo2C, WC, CrB2, Mo2B5, W2B5와 같은 불용성 메탈 나이트라이드(refractory metal nitride), 카바이드 및 보라이드(boride); TiAlN, TiSiN, TiW, TaSiN, TiCN, SiC, B4C, WSix, MoSi2 와 같은 복합물; NiCr 과 같은 메탈 합금; 그리고 도핑된 실리콘, 탄소, 플라티늄, 니오브, 텅스텐, 몰리브덴과 같은 원소 물질이 포함된다.
위에 설명한 것과 같이, 메모리 소자(333)는 상 변화 물질을 포함할 수 있다. 일부 상 변화 물질은 게르마늄 (Ge), 안티몬 (Sb), 텔루르 (Te), 및 이와 유사한 물질의 다양한 화합물을 가지는 칼코게나이드 물질을 포함할 수 있다. 상 변화 물질의 예는, 게르마늄 텔루라이드(GeTe), 인듐 셀레나이드 (InSe), 안티몬 텔루라이드 (SbTe), 갈륨 안티모나이드(GaSb), 인듐 안티모나이드(InSb), 아세닉(비소) 텔루라이드 (AsTe), 알루미늄 텔루라이드 (AlTe)와 같은 2원 화합물; 게르마늄 안티몬 텔루라이드 (GeSbTe, 예, Ge 2 Sb 5 TeS), 텔루르 게르마늄 아세나이드(TeGeAs), 인듐 안티몬 텔루라이드(InSbTe), 텔루르 틴 셀레나이드(TeSnSe), 게르마늄 셀레늄 갈라이드(GeSeGa), 비스무스 셀레늄 안티몬(BiSeSb), 갈륨 셀레늄 텔루라이드(GaSeTe), 틴 안티몬 텔루라이드(SnSbTe), 인듐 안티몬 게르마나이드(InSbGe)와 같은 3원 화합물; 그리고 텔루르 게르마늄 안티몬 설파이드(TeGeSbS), 텔루르 게르마늄 틴 옥사이드(TeGeSnO)와 같은 4원 화합물, 및 텔루르 게르마늄 틴 골드, 팔라듐 텔루르 게르마늄 틴, 인듐 셀레늄 티타늄 코발트, 게르마늄 안티몬 텔루르 팔라듐, 게르마늄 안티몬 텔루르 코발트, 안티몬 텔루르 미스무스 셀레늄, 실버 인듐 안티몬 텔루르, 게르마늄 안티몬 셀레늄 텔루르, 게르마늄 틴 안티모니 텔루르, 게르마늄 안티몬 셀레늄 텔루르, 게르마늄 틴 안티몬 텔루르, 게르마늄 텔루르 틴 니켈, 게르마늄 텔루르 틴 팔라듐, 및 게르마늄 텔루르 틴 팔라듐 등의 합금을 포함할 수 있다. 이 명세서에 열거된 상 변화 물질 중에, 일부는 장치의 응용예에 따라 부분적으로 나머지 물질에 대한 적절한 선택이 이루어지도록할 수 있다. 예를 들어, Ge 2 Sb 5 Te J (germanium antimony telluride, 게르마늄 안티몬 텔루라이드)는 서로 다른 저항 상태 사이에서의 상대적으로 빠른 스위칭 속도(예, 수 나노초) 때문에, 부분적으로 상 변화 메모리 장치에 대한 적절한 선택이 될 수 있다. 이 설명에서의 물질 화합물의 대부분은 구성 성분만을 열거한다. 이러한 물질 화합물들 각각의 개별적인 구성 성분의 상대적인 양이 특정한 값으로 제한되는 것은 아니다.
위의 설명은 단지 예시적인 물질로서 메모리 소자(333)에 대한 상 변화 물질로 사용된다. 메모리 소자(333) 및 이 명세서에 설명된 다른 메모리 소자는 상 변화 물질을 이외의 다른 단극(unipolar) 스위칭 메모리 물질을 포함할 수 있다. 단극 스위칭 메모리 물질은 저항 면에서 스위칭할 수 있는 물질을 포함하여, 이 물질은 제 1 전압이 제 1 방향으로 물질에 인가될 때, 제 1의 저항(예, 제 1 값의 정보에 대응하는 저항) 그리고 동일한 극성을 가진 제 2 전압이 동일한 방향으로 이 물질에 인가될 때, 제 2 저항(예, 제 2 값의 정보에 대응하는 저항)을 가질 수 있다.
위에 설명한 바와 같이, 접속 컴포넌트(344)는 이온 전도성 칼코게나이드 물질, 2원 메탈 옥사이드 물질 또는 페로브스카이트 옥사이드 물질과 같은 실리콘 불포함 물질일 수 있다. 접속 컴포넌트(344)는 또한 이외에 2극(bipolar) 스위칭 물질을 포함할 수도 있다. 2극 스위칭 물질은, 극성을 가지는 제 1 전압이 제 1 방향으로 물질에 인가될 때 온-저항 상태(예, 전류의 전도를 허용하는 상태)를 가지도록 턴 온 되고, 반대 극성을 가지는 제 2 전압이 동일한 방향으로 물질에 인가될 때 오프-저항 상태(예, 전류의 전도를 막는 상태)를 가지도록 턴 오프 되도록 저항 면에서 스위칭될 수 있는 물질을 포함한다. 온-저항 상태는, 전압이 인가되면 유지되거나, 전압이 제거되면 소멸될 수 있다. 따라서,여기에 사용된 2극 스위칭 물질은 스위칭 메모리 물질을 포함하거나 포함하지 않을 수 있다.
접속 컴포넌트(344)의 페로브스카이트 옥사이드 물질은 스트론튬 티타늄 옥사이드 (SiTiO), 스트론튬 지르콘 옥사이드 (SiZiO), 및 바륨 티타늄 옥사이드 (BaTiO) 중 하나를 포함할 수 있다.
접속 컴포넌트(344)의 2원 메탈 옥사이드 물질은 하프늄 옥사이드 (HfO), 니오브 옥사이드 (NbO), 알루미늄 옥사이드 (AlO), 텅스텐 옥사이드 (WO), 탄탈룸 옥사이드 (TaO), 티탄 옥사이드 (TiO), 지르코늄 옥사이드 (ZrO), 구리 옥사이드 (CuO), 아이언 옥사이드 (FeO), 및 니켈 옥사이드 (NiO) 중 하나를 포함할 수 있다.
접속 컴포넌트(344)의 이온 전도성 칼코게나이드 물질은 일정한 물질(예, 메탈)로 도핑된 칼코게나이드 기반 물질을 포함할 수 있다. 이온 전도성 칼코게나이드 물질은 이온(예, 양의 값으로 대전된 이온)을 사용하여 하나 이상의 전도성 경로(가령, 도 3의 전도성 경로(399))를 형성함으로써, 신호에 대한 적절한 값들(예, 전압값들)이 접속 컴포넌트(344) 양단에 인가될 때, 서로 다른 저항값들 사이에서 접속 컴포넌트(344)의 저항을 변경한다. 예를 들어, 이온 전도성 칼코게나이드 물질은 실버-도핑된 게르마늄 셀레나이드, 구리-도핑된 게르마늄 셀레나이드, 은-도핑된 게르마늄 설파이드, 또는 구리-도핑된 게르마늄 설파이드와 같은 실버-도핑되거나 구리-도핑된 칼코게나이드 물질일 수 있다. 이러한 실버-도핑된 그리고 구리-도핑된 칼코게나이드 물질들 각각은 다중 막을 포함할 수 있다. 예를 들어, 접속 컴포넌트(344)가 전극(302) 및 전극(303) 사이의 다중 물질 막을 포함할 수 있으며, 여기서 다중 막은 게르마늄 셀레나이드 (GeSe) 막, 구리 셀레나이드 (CuSe), 실버 셀레나이드 (AgSe) 또는 틴 셀레나이드 (SnSe) 막, 게르마늄 셀레나이드 (GeSe) 막, 실버 (Ag) 막, 및 게르마늄 셀레나이드 (GeSe) 막을 가지는 실버-도핑된 게르마늄 셀레나이드일 수 있다. 다른 예에서, 접속 컴포넌트(344)는 다중 막을 가질 수 있으며, 여기서 다중 막은, 게르마늄 설파이드 (GeS) 막, 실버 셀레나이드 (AgSe) 또는 틴 셀레나이드 (SnSe) 또는 구리 셀레나이드 (CuSe) 막, 게르마늄 설파이드 (GeS) 막, 실버(Ag) 막, 게르마늄 설파이드(GeS) 막을 가지는 실버-도핑된 게르마늄 설파이드를 포함할 수 있다.
위에 열거된 것과 같은, 예시적인 접속 컴포넌트(344)의 물질 및 메모리 소자(333)의 물질은 유사한 프로세스 온도 허용치를 가질 수 있다. 따라서, 메모리 셀(310)과 같은 메모리 셀을 제조하는 프로세스는 접속 컴포넌트의 물질과 메모리 소자의 물질이 서로 다른 프로세스 온도 허용치를 가질 수 있는 통상적인 메모리 셀의 제조 프로세스와 비교하여 개선될 수 있다.
도 4는 도 3의 메모리 셀(310)의 접속 컴포넌트(344)의 온-상태 및 오프-상태를 나타내는 I-V 특성 그래프를 표현하는 예시적인 실시예이다. 도 4는 두 개의 전압값 즉, 0보다 큰 전압값 VtON 과, 0보다 작은 Vt 0 FF 를 나타낸다. 전압값(VtON , Vt0FF )은 접속 컴포넌트(344)의 임계 전압값에 대응한다. 접속 컴포넌트(344)는 이하의 표현(1) 및 (2)에 나타낸 전압값 사이의 관계에 근거하여 턴 온 되거나 오프 될 수 있다.
접속 컴포넌트(344)는 Vx-Vy > VtON > 0 일 때 턴 온 됨 (1)
접속 컴포넌트(344)는 Vx-Vy < Vt0FF < 0 일 때 턴 오프 됨 (2)
표현 (2) 표현(3)과 같이 다시 쓰일 수 있다:
Vy-Vx > Vt'0FF > 0 (여기서 Vt'0FF = -Vt0FF) (3)
표현 (1)에서, Vx 와 Vy 사이의 차(Vx - Vy)는 메모리 소자(333)의 양단 및 접속 컴포넌트(344)의 양단에서 제 1 방향(예, 도 3의 라인(323)에서 라인(324)으로의 방향)으로의 전압 차(Vx - Vy)로 간주될 수 있다. 따라서, 표현 (1)에 근거하여, 접속 컴포넌트(344)는, 메모리 소자(333) 및 접속 컴포넌트(344)의 양단에서 제 1 방향으로의 전압 차(Vx - Vy)가 전압값(VtON )을 초과하고 0 볼트보다 클 때, 턴 온 될 수 있다. 도 3을 참조하여 위에 설명한 바와 같이, 접속 컴포넌트(344)는, 턴 온 시에, 메모리 소자(333) 또는 접속 컴포넌트(344)(또는 이들 모두)를 통한 전류 전도를 가능하게 할 수 있다.
표현 (2)에서, Vx 및 Vy 사이의 차는 Vt0FF 보다 작고 0 볼트보다 작다. 따라서, 차(Vx - Vy)는 제 1 방향으로 네거티브 값이다. 그러나, 제 1 방향으로 네거티브 값의 면에서 표현 (2)를 기술하는 대신에, 여기서 설명은 반대 방향(예를 들면 제 2 방향)으로 포지티브 값의 면에서 표현(2)의 등가인 표현을 기술하도록 택일적으로 표현 (3)을 이용할 수 있다.
표현 (3)에서, Vy 및 Vx 사이의 차(Vy-Vx)는 메모리 소자(333)와 접속 컴포넌트(344) 양단에서 제 2 방향(예를 들면 도 3의 라인(324)에서 라인(323)으로의 방향)으로의 전압 차(Vy-Vx)로 간주될 수 있다. 따라서, 표현 (3)에 근거하여, 접속 컴포넌트(344)는 제 2 방향으로 메모리 소자(333)와 접속 컴포넌트(344) 양단에서 전압 차((Vy-Vx)가 전압값(Vt'0FF )을 초과하고 0 볼트보다 클 때, 턴 오프 될 수 있다. 도 3을 참조하여 위에 설명한 바와 같이, 접속 컴포넌트(344)는 턴 오프 시, 메모리 소자(333) 또는 접속 컴포넌트(344)(또는 이들 모두)를 통과하는 전류 전도를 차단할 수 있다. 다르게 설명하면, 표현 (2)에 도시된 바와 같이, 접속 컴포넌트(344)는 Vx-Vy가 Vt0FF 보다 작은 네거티브 값인 때에 턴 오프될 수 있다.
접속 컴포넌트(344)의 물질에 따라, 전압값(VtON )은 전압값(Vt0FF)의 절대값보다 약 2 내지 2.5 배 큰 절대값을 가질 수 있다. 예를 들어, 접속 컴포넌트(344)가 도 5의 접속 컴포넌트(544)의 물질과 같은 물질을 가지는 경우에, 전압값(VtON)은 약 0.25 볼트의 값을 가질 수 있고 전압값(Vt0FF)은 약 네거티브 0.1(-0.1) 볼트의 값을 가질 수 있다.
도 4는 영역(411, 412 및 413) 그리고 곡선(421, 422)을 도시한다. 영역(411)은 전압값(VtON)에서부터 그 이상의 전압을 가질 수 있다. 영역(413)은 전압값(Vt0FF)에서 그 이하의 전압값을 가질 수 있다. 영역(412)은 VtON 및 Vt0FF 사이의 전압값을 포함할 수 있다. 접속 컴포넌트(344)는 영역(411, 예를 들면 Vx-Vy > Vt ON > 0)에 대응하는 온-상태에서 그리고 영역(413, 예를 들면, Vx-Vy < Vt0FF < 0)에 대응하는 오프-상태에서 동작하도록 구성될 수 있다. 영역(412)은, 접속 컴포넌트(344)가 온-상태 또는 오프-상태 중 어느 하나에 있는, 접속 컴포넌트(344)의 히스테리시스 스위칭 영역이라 불린다.
도 4의 곡선(421)은, 접속 컴포넌트(344)가 오프-상태에서 온-상태로 스위칭 할 때, 접속 컴포넌트(344)의 전압 및 전류 사이의 관계를 나타낸다. 예를 들면, 접속 컴포넌트(344)가 오프-상태(예를 들어, 도 3의 전도성 경로(399)가 파괴됨)에 있을 때, 그리고 라인(324)이 접지 전위(예, Vy=0)에 연결될 때, 접속 컴포넌트(344)가 턴 온 되고, 오프-상태(도 4의 영역(413))에서 온-상태(영역(411))로 스위칭 되어, 라인(323)의 전압값(예, Vx)이 VtON 보다 클 때(Vx > VtON ), 전류의 전도를 허용 한다(전류 흐름 방향(431)에 의해 표시됨).
도 4의 곡선(422)은, 접속 컴포넌트(344)가 온-상태에서 오프-상태로 스위칭할 때, 접속 컴포넌트(344)의 전압과 전류 사이의 관계를 도시한다. 예를 들어, 접속 커포넌트(344)가 온-상태(예, 도 3의 전도성 경로(399)가 연속적임)에 있을 때, 그리고 라인(323)이 접지 전위(예, Vx=0)에 연결될 때, 접속 컴포넌트(344)는 턴 오프되고, 온-상태(도 3의 영역(411))에서 오프 상태(영역(413))로 스위칭 되어, 라인(324)의 전압값(예, Vy)이 Vt'OFF보다 클 때(Vy>Vt'OFF), 전류 전도를 차단한다. 영역(412) 내의 곡선(422)의 일부에 의해 도시된 바와 같이, 접속 컴포넌트(344)가 영역(411, 온-상태)에서 영역(413, 오프-상태)로 스위칭되는 동안, 영역(412)에 존재할 때, 소정 량의 전류(전류 흐름 방향(432)에 의해 표시됨)가 접속 컴포넌트(344)를 통해 흐를 수 있다. 그러나, Vy의 전압값이 Vt'OFF보다 클 때, 접속 컴포넌트(344)는 영역(412)을 벗어나 영역(413)으로 스위칭 되고, 전류 전도를 차단한다. 영역(413, 오프-상태) 내의 곡선(422)의 일부에 의해 도시된 것과 같이, 전류의 값은 실질적으로 0보다 작거나 같다.
도 3 및 도 4를 참조하여 위에 설명한 물질과 함수와 같은 특성 이외에도, 접속 컴포넌트(344)는 적어도 다음의 특성을 포함할 수 있다. 접속 컴포넌트(344)는 메모리 소자(333)에 비해 상대적으로 짧은 시간 내에(예, 실버-도핑된 칼코게나이드와 같은 물질에 대해 약 1 나노초 내에), 오프-상태 및 온- 상태 간에 스위칭을 할 수 있다. 접속 컴포넌트(344)는 메모리 소자(333)를 기록하기 위한 기록 전류보다 상대적으로 적은 전류 량에 의해 턴 오프될 수 있으며, 예를 들면, 수백 마이크로-암페어/피코-암페어 범위의 ION/IOFF 비인, 상대적으로 큰 오프 전류(IOFF)에 대한 온 전류(ION)의 비를 가질 수 있다. 접속 컴포넌트(344)는, 온-상태에 있을 때, 수 킬로-옴의 저항을 가지며, 오프-상태에 있을 때, 약 1 메가-옴보다 큰 저항을 가질 수 있다. 접속 컴포넌트(344)의 특성은, 위에 설명한 바와 같이, 메모리 소자(333)로/로부터 전류의 전도를 허용하거나 차단하기 위한 접속 컴포넌트로서 유용하게 이용될 수 있다.
도 3의 메모리 셀에서, 접속 컴포넌트(344) 및 메모리 소자(333)는 유사한 프로세스 온도 허용치를 가지는 물질을 포함할 수 있다. 따라서, 위에 설명한 접속 컴포넌트(334) 메모리 소자(333)를 가지는 메모리 셀(310)은, 메모리 셀이 저장 밀도를 증가시키기 위해 다중 장치 레벨로 적층될 수 있는, 다중 장치 레벨을 가지는 메모리 장치를 형성하기 위해 적합한 선택사항(option)을 제공한다. 일부 통상적인 메모리 장치에서, 메모리 장치의 접속 컴포넌트(접속 컴포넌트(344)와 비교됨) 및 메모리 소자(메모리 소자(333)와 비교됨)는 서로 다른 프로세스 공정 온도 허용치를 가지며, 이에 따라 통상적인 장치 내의 메모리 셀의 다중 장치 레벨을 형성하는 것은 여러 과제를 내포할 수 있다. 예를 들어, 통상적인 장치에서, 메모리 소자는 접속 컴포넌트(예, 실리콘-기반 접속 컴포넌트)의 프로세스 온도 허용치보다 낮은 프로세스 온도 허용치를 가질 수 있다. 따라서, 낮은 장치 레벨의 메모리 소자에 대한 열 손상이, 높은 장치 레벨의 접속 컴포넌트가 형성될 때, 발생할 수 있다. 대조적으로, 위에 설명한 것과 같이, 도 3의 접속 컴포넌트(344) 및 메모리 소자(333)가 유사한 프로세스 온도 허용치를 가지는 물질을 포함하기 때문에, 메모리 셀의 다중 장치 레벨이 형성될 때 열 손상이 방지될 수 있다.
도 5는 본 발명에 따른 이온-전도성 칼코게나이드(chalcogenide) 물질을 가지는 접속 컴포넌트를 포함하는 메모리 셀(510)에 대한 단면도를 나타낸다. 메모리 셀(510)은 전극(501, 502 및 503) 및 전극(501) 및 전극(503) 사이의 접속 컴포넌트(544)와 직렬로 연결된 메모리 소자(555)를 포함할 수도 있다. 도 5에 도시된 것과 같이, 접속 컴포넌트(544)는, 예시적인 물질을 가지는 다중 막들(561, 562, 563, 564, 및 565)의 예를 포함한다. 예시적인 물질은 막(561)에 대한 게르마늄 셀레나이드 (예, Ge4Se6 ), 막(562)에 대한 실버 셀레나이드(Ag2 Se) 또는 틴 셀레나이드(SnSe), 막(563)에 대한 게르마늄 셀레나이드(예, Ge4Se6 ), 막(564)에 대한 은(Ag), 막(564)에 대한 게르마늄 셀레나이드(예, Ge4Se6 )를 포함한다. 도 5에 도시된 접속 컴포넌트(544)의 물질은 실버-도핑된 칼코게나이드 물질의 예를 고려한 것이다. 도 5는 일 예로서, 실버-도핑된 칼코게나이드인 접속 컴포넌트(544)에 대한 이온 전도성 칼코게나이드 물질을 나타낸다. 그러나 접속 컴포넌트(544)는 또 다른 물질(실버 이외에도)로 도핑된 다른 칼코게나이드를 포함할 수 있다.
접속 컴포넌트(544)의 막들(561, 562, 563, 564, 및 565)은 각각 약 15nm(나노미터), 약 47nm, 약 15nm, 약 20nm 및 약 10nm의 두께를 가질 수 있다. 여기서 특정한 두께 값에 대한 "약"이라는 용어는 허용 범위(margin) 만큼 특정한 두께 값보다 작거나 크다는 것을 의미한다. 이러한 허용 범위는 특정한 값의 1 퍼센트(%)에서 20%의 값을 가질 수 있다. 접속 컴포넌트(544)는 막들(561, 562, 563, 564, 및 565)에 대한 다른 두께 값을 포함할 수 있다. 그러나, 여기세 기술된 특정한 예시적 두께 값은, 온-상태 및 오프-상태 사이의 스위칭 시간 그리고 온-상태에서 접속 컴포넌트(544)의 저장의 감소 중 하나 이상의 개선할 수 있다. 접속 컴포넌트(544)는 도 5에 도시된 것보다 다소 많은 막을 포함할 수 있으며, 이 막들은 도 3의 접속 컴포넌트(344)의 물질과 유사하거나 동일하다. 전극(501, 502, 및 503)은 도 3의 전극(301, 302, 및 303)의 물질과 유사하거나 동일한 물질을 포함할 수 있다.
접속 컴포넌트(544)는 도 4의 접속 컴포넌트(344)와 유사하거나 동일한 의 I-V 특성을 포함할 수 있다. 예를 들어, 접속 컴포넌트(544)는 전극(501 및 503)이 적합한 전압값(예, 위의 표현 (1)을 만족하는 전압값들)을 가질 때 온 상태를 자지고, 전극(501 및 503)이 다른 적절한 전압값(예, 위의 표현 (2)를 만족하는 전압값들)을 가질 때 오프-상태가 된다. 온-상태에서, 접속 컴포넌트(544)의 실버-도핑된 칼코게나이드 물질로부터 나온 실버 이온(Ag+)이 전극(502)과 전극(503) 사이의 전도성 경로를 형성하여 접속 컴포넌트(544)와 메모리 소자(555)를 통한 전류 전도를 가능하게 할 수 있다. 오프-상태에서, 실버 이온에 의해 형성된 전도성 경로가 파괴되고 접속 컴포넌트(544) 및 메모리 소자(555)를 통한 전류의 전도가 차단된다.
도 6은 본 발명의 일 실시예에 따른 2원 메탈 옥사이드(금속 산화물) 물질을 가지는 접속 컴포넌트를 포함하는 메모리 셀(610)에 대한 단면도를 나타낸다. 메모리 셀(610)은 전극(601, 602 및 603) 및 접속 컴포넌트(644)와 직렬로 연결된 메모리 소자(666)를 포함할 수도 있다. 접속 컴포넌트(644)는 도 3의 접속 컴포넌트(344)의 2원 금속 옥사이드 물질과 유사하거나 동일한 물질을 포함할 수 있다. 접속 컴포넌트(644)는 도 4의 접속 컴포넌트(344)와 유사하거나 동일한 I-V 특성을 가질 수 있다. 예를 들어, 접속 컴포넌트(644)는, 전극(601 및 603)이 적합한 전압값(예, 위의 표현 (1)을 만족하는 전압값들)을 가질 때, 온-상태를 자기고, 전극(601 및 603)이 이와 다른 적합한 전압값(예, 위의 표현 (2)을 만족하는 전압값들)을 가질 때, 오프-상태가 된다. 온-상태에서, 접속 컴포넌트(644)의 2원 메탈 옥사이드 물질로부터의 이온 또는 공격자(vacancy)은 전극(602 및 603) 사이의 전도성 경로를 형성하여 접속 컴포넌트(644) 및 메모리 소자(666)를 통한 전류의 전도를 가능하게 한다. 이온의 예는, 2원 메탈 옥사이드 물질이 구리 옥사이드인 경우에, 구리 이온(Cu+)를 포함하고, 2원 메탈 옥사이드 물질이 아이언 옥사이드인 경우에 아이언(철) 이온(Fe2 +)을 포함한다. 공격자의 예는 원 메탈 옥사이드 물질이 니켈 옥사이드인 경우에, 산소 공격자(O2 -)을 포함한다. 오프-상태에서, 이진 금속 옥사이드의 이온(예, 이온 Cu+ 또는 Fe2 + 또는 O2 - 공격자)에 의해 형성된 전도성 경로가 파괴되고, 접속 컴포넌트(544)와 메모리 소자(666)를 통한 전류 전도가 차단된다.
도 7은 본 발명의 일 실시예에 따른 페로브스카이트 옥사이드 물질을 가지는 접속 컴포넌트를 포함하는 메모리(710)에 대한 단면도를 나타낸다. 메모리 셀(710)은 전극(701, 702 및 703) 및 접속 컴포넌트(744)와 직렬로 연결된 메모리 소자(777)를 포함할 수도 있다. 접속 컴포넌트(744)는 도 3의 접속 컴포넌트(344)의 페로브스카이트 옥사이드 물질과 유사하거나 동일한 물질을 포함할 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 어레이를 가지는 메모리 장치의 부분도를 나타낸다. 메모리 어레이(802)는 메모리 셀들(811 내지 819, 821 내지 829)를 포함할 수 있다. 이러한 메모리 셀들은 집합적으로 도 8에 도시된 메모리 셀로 칭한다. 도 8에 도시된 것과 같이, 메모리 셀들 각각은 메모리 소자(888)와 접속 컴포넌트(844)를 포함할 수 있으며, 이는 도 3 내지 도 7을 참조하여 위에 설명한 메모리 셀(310, 510, 610 또는 710)의 메모리 소자 및 접속 컴포넌트와 유사하거나 동일할 수 있다. 도 8에서, 메모리 장치(800)는 각각 라인들(831, 832, 833, 834, 835, 및 836) 상의 신호(VxI , Vx2, Vx3, Vx4, Vx5, 및 Vx6) 및 라인들(841, 842, 및 843) 상의 신호(VyI, Vy2, 및 Vy3 )를 사용하여 메모리 셀을 선택할 수 있다. 판독 또는 기록 동작 중에, 메모리 장치(800)는 신호(Vx1 내지 Vx6 및 Vy1 내지 Vy3) 중 적합한 전압값을 사용하여 판독 또는 기록될 선택된 메모리 셀의 접속 컴포넌트를 턴 온 시키고, 비 선택된 메모리 셀의 접속 컴포넌트를 턴 오프시킨다.
도 8의 메모리 셀 각각의 접속 컴포넌트(844)는 도 4를 참조하여 위에 설명한 접속 컴포넌트(344)와 유사하거나 동일한 전압값(VtON 및 VtOFF)과 같은 전압값을 가지는 두 개의 임계 전압을 포함할 수 있다. 도 8에서, 선택된 메모리 셀의 접속 컴포넌트(844)는, 제 1 방향(예, 접속 컴포넌트(844)로부터 메모리 소자(888)로의 방향)에 관하여 선택된 메모리 셀 양단의 전압 차가 VtON 보다 클 때, 턴 온 된다. 제 2 방향(예, 메모리 소자(888)로부터 접속 컴포넌트(844)로의 방향)에 관하여 각각의 비 선택 메모리 셀 양단의 전압 차가 Vt'OFF 보다 클 때(또는 전압 차가 제 1 방향에 관하여 고려되는 경우에, VtOFF보다 작음), 비 선택 메모리 셀 각각의 접속 컴포넌트(844)가 턴 오프 된다.
다음의 예는 메모리 셀 각각의 접속 컴포넌트(844)가 오프-상태인 것으로, 그리고 메모리 장치(800)가 메모리 셀(815)을 기록 또는 판독하기 위해 접속 메모리 셀(815)에 접속하도록 선택하는 것으로 가정한다. 이러한 예에서, 메모리 장치(800)는 신호(Vx1 내지 Vx6 및 Vy1 내지 Vy3)에 대해 선택적으로 전압값 +V 및 0을 이용함으로써(도 8에 도시됨), 메모리 장치(800)는 메모리 셀(815)의 접속 컴포넌트(844)를 턴 온 시키고(이어서 메모리 소자(888)를 통해 판독 또는 기록 전류를 인가함) 그리고 오프-상태에서 나머지 메모리 셀 각각의 접속 컴포넌트(844)를 조절한다.
도 8에서 전압값(+V)은 전압값(VtON 및 Vt'OFF )보다 큰 값을 가질 수 있다. 따라서, 이러한 예에서, 메모리 셀(815) 양단의 전압 차는 라인(834) 상의 전압(+V)에서 라인(842) 상의 전압(0)을 뺀 것과 동일하다. 전압값(+V)이 VtON 보다 크기 때문에, 메모리 셀(815) 양단의 전압 차가 VtON보다 크다. 따라서, 도 8의 예시적인 전압값을 사용하여, 메모리 장치(800)는 선택된 메모리 셀(815)의 접속 컴포넌트(844)를 턴 온 할 수 있다. 비 선택 메모리 셀(825) 양단의 전압 차는 라인(842) 상의 전압(0, 제로)에서 라인(833) 상의 전압(+V)을 뺀 것이다. 따라서, 메모리 셀(825) 양단의 전압 차가 -V이고, 이는 VtOFF보다 작다. 결과적으로, 선택된 메모리 셀(825)의 접속 컴포넌트(844)는 오프-상태에서 유지될 수 있다.
전압값인 +V 와 0(제로)는 이 실시예를 설명하기 쉽게 할 목적으로만 위의 예에서 사용된다. 메모리 장치(800)는 0 볼트 이외의 값을 사용하여, 접속 컴포넌트(844)로부터 메모리 소자를 향하는 방향으로의 전압 차가 선택된 메모리 셀에 대해 전압값(VtON)보다 크고, 비 선택 메모리 셀에 대해 VtOFF보다 작다.
메모리 장치(800)는 다중 장치 레벨을 포함하여, 제 1 그룹의 메모리 셀이 하나의 장치 레벨에 배치되고, 제 2 그룹의 메모리 셀이 다른 장치 레벨에 배치되며 제 1 그룹상에 적층된다.
도 9 내지 도 11은 단일 장치 레벨 및 다중 장치 레벨을 가지는 일부 메모리 장치를 나타내는 삼차원 도면이다.
도 9는 본 발명의 일 실시예에 따른 단일 장치 레벨(991)에 위치한 메모리 셀(910)을 가지는 메모리 장치(900)에 대한 부분적인 삼차원(3-D) 도면을 나타낸다. 도 9는 또한 메모리 장치(900)의 특성에 대한 상대적인 위치에 대한 설명을 쉽게 하기 위해, x-y-z 치수을 나타낸다. 예를 들어, 도 9에 도시된 것과 같이, 메모리 셀(910)은 각각 x-치수 및 y-치수을 따라 행 및 열로 배열될 수 있으며, z-치수의 장치 레벨(991)에 배치될 수 있다.
각각의 메모리 셀(910)은, 라인(930 또는 931) 및 라인(940 또는 941) 사이의 메모리 소자(999)와 직렬로 연결된 전극(901, 902, 903) 및 접속 컴포넌트(944)를 포함할 수 있다. 도 9에 도시된 것과 같이, 각각의 메모리 셀(910)의 전극(901, 902, 903) 및 접속 컴포넌트(944), 그리고 메모리 소자(999)는, x-y 평면에 평행인 메모리 셀(910)의 단면(예, 메모리 소자(999) 또는 접속 컴포넌트(944) 또는 각각의 전극(901, 902, 903)의 단면)이 원형 또는 실질적으로 원형인 모양을 가지도록, z-방향으로 확장된 원통형 구조를 가질 수 있다. 원형 또는 실질적으로 원형인 모양은 이 명세서에서 타원형 또는 실질적인 타원형 모양을 포함한다. 메모리 소자(999)는 다른 모양을 가질 수 있다.
도 9의 라인(930, 931, 940 및 941)은 각각 도 2의 라인(230, 231 , 240 및 241)에 대응할 수 있다. 도 9에서, 라인(930, 931, 940 및 941)은 메탈(예, 구리, 알루미늄, 금(gold) 등)과 같은, 전도성 물질을 포함하며, 메모리 장치(900)의 소위 메탈 라인일 수 있다. 메모리 소자(999)는 도 3의 메모리 소자(333)와 유사하거나 동일한 물질(예, 위상 변화 물질(가령, 칼코게나이드)) 또는 이외의 단극 스위칭 메모리 물질을 포함할 수 있다. 접속 컴포넌트(944)는 도 4의 접속 컴포넌트와 유사하거나 동일한 물질(예, 이온 전도성 칼코게나이드, 2원 메탈 옥사이드, 또는 페로브스카이트 옥사이드) 또는 이외의 2원 스위칭 물질을 포함할 수 있다.
도 10은 본 발명의 일 실시예에 따른 다중 장치 레벨(1091 및 1092)에 적층된 메모리 셀(1010)을 가지는 메모리 장치(1000)에 대한 부분적인 삼차원(3-D) 도면을 나타낸다. 도 10에 도시된 것과 같이, 장치 레벨(1092)은 z-방향으로 장치 레벨(1091) 상부에 적층될 수 있으며, 여기서 각각의 장치 레벨(1091, 1092)이 x-치수 및 y-치수을 따라 행 및 열로 배열된 복수의 메모리 셀(1010)을 각각 포함한다. 각각의 메모리 셀(1010)은 개개의 라인(예, 메탈 라인과 같은 전도성 라인)(1030, 1031, 1032, 1033, 및 1040, 1041, 1042, 및 1043) 사이에 메모리 소자(1011)와 직렬로 연결된, 전극(1001, 1002, 및 1003) 및 접속 컴포넌트(1044)를 포함할 수 있다. 메모리 장치의 특징부(예, 접속 컴포넌트(1044) 및 메모리 소자(1011))의 물질은 도 9의 메모리 장치(900)의 것과 유사하거나 동일할 수 있다. 도 10의 라인(1031, 1031, 1040 및 1041)이 도 2의 라인(230, 231, 240 및 241)에 각각 대응한다. 도 10의 라인(1032, 1033, 1042 및 1043)은 도 2의 라인(230, 231, 240 및 241)에 각각 대응한다.
도 11은 본 발명의 일 실시예에 따라 장치 레벨 사이의 공유 전도성 라인을 가지는 다중 장치 레벨에 적층된 메모리 셀을 가지는 메모리 장치(1100)에 대한 부분적인 삼차원도 나타낸다. 도 11에 도시된 것과 같이, 장치 레벨(1192)이 z-치수에서 장치 레벨(1191) 상에 적층될 수 있으며, 여기서 장치 레벨(1191 및 1192)은 각각 x-치수 및 y-치수을 따라 행 및 열로 배열된 복수의 메모리 셀(1110)을 각각 포함할 수 있다. 각각의 메모리 셀(1110)은, 개별적인 라인(예, 메탈 라인과 같은 전도성 라인)(1131, 1133, 1132 또는 1134, 그리고 1141 또는 1142) 사이의 메모리 소자에 직렬로 연결된, 전극(1101, 1102, 1103) 및 접속 컴포넌트(1144)를 포함할 수 있다. 도 11의 라인(1131, 1133, 1132 및 1134)은 각각 도 8의 라인(831, 833, 832 및 834)에 대응할 수 있다. 도 11의 라인(1141 및 1142)은 각각 도 8의 라인(841 및 842)에 대응한다. 도 11에서, 메모리 장치(1100)의 특징부(예를 들면, 접속 컴포넌트(1144) 및 메모리 소자(1111))의 물질이 도 9의 메모리 장치(900)와 유사하거나 동일할 수 있다. 도 11에 도시된 것과 같은, 서로 다른 장치 레벨로부터 두 개의 메모리 셀(11100)이 동일한 라인(가령, 라인(1141 또는 1142))을 공유할 수 있다. 동일한 라인(1141 또는 1142)을 공유하는 것은 장치 사이즈를 줄이고 제조 프로세스를 간단히 할 수 있다.
도 12 내지 도 17은 본 발명의 일 실시예에 따른 메모리 장치(1200)를 형성하는 다양한 프로세스를 나타낸다. 메모리 장치(1200, 도 17에 상세히 도시됨)는 도 9의 메모리 장치(900)에 대응할 수 있다. 도 12 내지 도 17에서, 메모리 장치(1200)의 특징부에 대한 단면은 메모리 장치(900)에 도시된 유사한 특징부에 대한 단면에 대응할 수 있으며, 이는 도 9의 y-치수(또는 지면 안쪽을 향하는 방향)에서 볼 수 있다. 명확히 하기 위해, 도 12 내지 도 17은 특징부 중 일부 만에 대한 단면 라인을 포함한다.
도 12에 도시된 것과 같이, 전도성 라인(1230)은 기판(1212) 상에 형성되었다. 이 명세서에 이용된 것과 같이, 하나 이상의 물질에 관해 사용된 "상(on)"라는 용어(즉 하나 "상"의 다른 하나)는 물질 사이의 적어도 일부가 접촉된 상태(콘택트)를 의미하나, "상부(over)"라는 용어는 물질들이 인접하게 위치하나 하나 이상의 추가적인 중간 삽입 물질을 포함하여 콘택트가 형성되는 게 가능하나 반드시 그러한 것은 아니다. "상" 또는 "상부"는 이 명세서에서 언급하지 않은 한, 아무런 방향성을 내포하지 않는다. 도 12에서, 기판(1212)은 TEOS(테트라에톡시실란) 또는 실리콘 나이트라이드, 또는 그 외의 절연 물질과 같은 물질을 포함할 수 있다. 전도성 라인(1230)을 형성하는 것은 기판(1212) 상부에 물질 막을 증착하는 단계와, 전도성 라인(1230)을 형성하기 위해 이 물질 막을 패터닝하는 단계를 포함한다. 선택적으로, 전도성 라인(1230)을 형성하는 단계는, 다마신 프로세스를 포함할 수 있다. 전도성 라인(1230)의 물질은 도 9의 라인(930)과 유사하거나 동일할 수 있다. 전도성 라인(1230)은 도 9의 x-치수과 유사한 x-치수를 따라 확장하는 더 큰 치수(예, 길이)를 가질 수 있다.
도 13에서, 절연체(1313) 및 전극(1301)이 형성되었다. 절연체(1313)를 형성하는 것은 화학적 기계적 연마(CMP) 평탄화와 같은 연마 프로세스가 이어지는 기판 상부에 절연 물질을 증착하는 단계를 포함할 수 있다. 전극(1301)을 형성하는 것은 절연체(1313)의 일부를 제거하는 단계와, 절연체(1313)의 제거 부분에 물질을 증착하는 단계를 포함할 수 있다. 전극(1301)의 물질은 도 3의 전극(301)과 유사하거나 동일하다.
도 14에서, 다중 막(1444, 1402, 1461 , 1462, 1463, 1464, 1465, 및 1403 )이 형성되었다. 이러한 다중 막을 형성하는 단계는 전극(1301)과 직접 접촉하는 막(1444)을 증착하는 단계와, 이 막(1444) 상부에 나머지 막(1402, 1461, 1462, 1463, 1464, 1465, 및 1403)을 증착하는 단계를 포함한다. 막(1444)은 도 3의 메모리 소자(333)와 유사하거나 동일한 물질을 포함할 수 있다. 막(1402 및 1403)은 각각 도 3의 전극(302 및 303)과 유사하거나 동일한 물질을 포함할 수 있다. 그리고, 막(1461, 1462, 1463, 1464, 및 1465)은 도 5의 접속 컴포넌트(555)의 각각의 막(561, 562, 563, 564, 및 565)과 유사하거나 동일한 물질을 포함할 수 있다.
도 15에서, 메모리 셀(1510)이 형성되었다. 메모리 셀(1510)은 도 14의 막(1444, 1402, 1461 , 1462, 1463, 1464, 1465, 및 1403)을 메사(mesa) 또는 필러(pillar)로 패터닝하는 단계를 포함한다(도 15에 도시됨), 이러한 메사 또는 필러는 메모리 셀(1510)의 일부를 형성한다. 메모리 셀(1510) 각각은, 전극(1501, 1502 및 1503), 메모리 소자(1555) 및 도 15에서 패턴화된 도 14의 다중 막(1461, 1462, 1463, 1464, 및 1465)을 가지는 접속 컴포넌트(1544)를 포함한다. 도 14는 일 예로써, 5개의 막(1461, 1462, 1463, 1464, 및 1465 )을 도시한다. 접속 컴포넌트(1544)를 형성하는 단계는, 접속 컴포넌트(1544, 도 15)가 도 3의 접속 컴포넌트(344)와 유사하거나 동일한 물질을 포함할 수 있도록 5 개 이상의 또는 5개 이하의 막을 형성하는 단계를 포함한다.
도 16에서, 절연체(1613)가 형성되었다. 절연체(1613)를 형성하는 단계는 도 15의 메모리 셀(1510)의 특징부 상부에 절연체 물질을 증착하는 단계와, 이어서 CMP와 같은 연마 프로세스를 수행하는 단계를 포함한다. 연마 프로세스는 전극(1503) 상에서 중단된다. 택일적으로, 메모리 셀(1510)을 보호하기 위한 절연체(1613)가 형성되기 전에, 추가적인 박막형 인캡슐레이팅 막(예, 실리콘 나이트라이드)가 형성될 수 있다.
도 17에서, 전도성 라인(1740 및 1741) 및 절연체(1713)이 형성되었다. 전도성 라인(1740 및 1741)을 형성하는 단계는 절연체(1613) 및 전극(1503) 상부에 전도성 물질을 증착하는 단계와, 전도성 라인(1740 및 1741)이 전도성 라인(1230)에 수직(또는 실질적으로 수직)이 되게 전도성 라인(1740 및 1741)을 형성하기 위해 전도성 물질을 패턴화하는 단계를 포함한다. 택일적으로, 전도성 라인(1740)을 형성하는 단계는 다마신 프로세스를 포함할 수 있다. 절연체(1713)를 형성하는 것은 절연체(1613) 및 전도성 라인(1740 및 1741) 상부에 절연 물질을 증착하는 단계와, 이어서 CMP와 같은 연마 프로세스를 수행하는 단계를 포함한다. 연마 프로세스는 전도성 라인(1740 및 1741) 상에서 중단된다. 전도성 라인(1740, 1741)의 물질은 도 9의 라인(940 및 941)과 유사하거나 동일한 물질일 수 있다. 도 17에서, 전도성 라인(1740 및 1741)은 각각 도 9의 y-치수와 유사한 y-치수를 따라 확장된 큰 치수(예, 길이)를 가질 수 있다.
도 18 및 도 19는 본 발명의 일 실시예에 따른 다중 장치 레벨을 가지는 메모리 장치(1800)를 형성하는 다양한 프로세스를 나타낸다. 메모리 장치(1800)(도 19에 더 상세히 도시됨)는 도 10의 메모리 장치(1000)에 대응한다. 도 18 및 도 19에서, 메모리 장치(1800)의 특징부에 대한 단면도는 도 10의 y-치수에서 볼 수 있는, 메모리 장치(1000) 내에 도시된 특징부에 대한 단면도에 대응할 수 있다. 명확성을 위해, 도 18 및 도 19는 특징부 중 일부에 대한 단면 라인을 포함한다.
도 18에서, 메모리 셀(1810)을 가지는 장치 레벨(1891)이 형성된다. 장치 레벨(1891)을 형성하는 단계는 도 12 내지 도 17을 참조하여 위에 설명한 프로세스와 유사하거나 동일한 프로세스를 포함할 수 있다. 따라서, 도 12 내지 도 17과 도 18 및 도 19 사이의 유사하거나 동일한 특징부는 동일한 참조 번호를 가진다. 도 18에서, 절연체(1813)가 장치 레벨(1891) 상부에 형성되었다. 절연체(1813)를 형성하는 것는 장치 레벨(1891) 상부에 절연 물질을 증착하는 단계를 포함한다.
도 19에서, 메모리 셀(1910)을 가지는 다른 장치 레벨(1992)은 장치 레벨(1891) 상부에 형성되었다. 장치 레벨(1992)을 형성하는 단계는 도 12 내지 도 19를 참조하여 위에 설명한 프로세스와 유사하거나 동일한 프로세스를 포함할 수 있다. 도 19에서, 장치 레벨(1992)은 도 10의 z-치수과 유사한 z-치수로 장치 레벨(1891) 상부에 적층될 수 있다. 도 19의 메모리 장치(1800)에서, 메모리 셀(1810 및 1910) 각각은 도 3의 메모리 셀(310)과 유사하거나 동일한 물질을 포함할 수 있다. 따라서, 메모리 셀(1810 및 1910)의 접속 컴포넌트 및 메모리 소자는 유사한 프로세스 온도 허용치를 가지는 물질을 포함할 수 있다. 따라서, 메모리 셀(1810)의 메모리 소자에 대한 열 손상과 같은 메모리 셀(1810)에 대한 손상(예, 열 손상)은, 장치 레벨(1992) 상의 메모리 셀(1910)이 형성될 때 방지될 수 있으며, 이는 다중 적층된 장치 레벨을 가지는 메모리 장치(1800)를 형성한다.
도 20 내지 도 24는 본 발명의 일 실시예에 따른 공유 전도성 라인을 가지는 다중 장치 레벨을 포함하는 메모리 장치(2000)를 형성하는 다양한 프로세스를 나타낸다. 메모리 장치(2000)(도 24에 더 상세히 도시됨)는 도 11의 메모리 장치(1100)에 대응한다. 도 20 내지 도 24에서, 메모리 장치(2000)의 특징부에 대한 단면도는 도 11의 y-치수에서 볼 수 있는, 메모리 장치(1100)에 도시된 특징부에 대한 단면도에 대응할 수 있다. 명확성을 위해, 도 20 내지 도 24는 특징부 중 일부에 대한 단면 라인을 포함한다.
도 20에서, 메모리 셀(2010)을 가지는 장치 레벨(2091)이 형성된다. 장치 레벨(2091)을 형성하는 단계는 도 12 내지 도 17을 참조하여 위에 설명한 프로세스와 유사하거나 동일한 프로세스를 포함할 수 있다. 따라서, 도 12 내지 도 17과 도 20 내지 도 24 사이의 유사하거나 동일한 특징부는 동일한 참조 번호를 가진다. 도 20에서, 절연체(2013) 및 전극(2001)이 장치 레벨(2091) 상부에 형성되었다. 절연체(2013)를 형성하는 것은 장치 레벨(2091) 상부에 절연 물질을 증착하는 단계를 포함한다. 전극(2001)을 형성하는 것은 절연체(2013)의 일부를 제거하는 단계와 절연체(2013) 중 제거된 부분에 물질을 증착하는 단계를 포함한다. 전극(2013)의 물질은 도 3의 전극(301)과 유사하거나 동일할 수 있다.
도 21에서, 다중 막(2111, 2102, 2161, 2162, 2163, 2164, 2165, 및 2103 )이 형성되었다. 막(2111)은 도 3의 메모리 소자(333)와 유사하거나 동일한 물질을 포함할 수 있다. 막(2102 및 2103)은 각각 도 3의 전극(302 및 303)과 유사하거나 동일한 불질을 포함할 수 있다. 그리고 막(2161, 2162, 2163, 2164, 및 2165 )은 각각 도 5의 접속 컴포넌트(555)와 유사하거나 동일한 물질을 포함할 수 있다.
도 22에서, 메모리 셀(2210)이 형성되었다. 메모리 셀(2210)을 형성하는 것은 도 21의 막(2111, 2102, 2161, 2162, 2163, 2164, 2165, 및 2103 )을 메사 또는 필러(도 22에 도시됨)로 패터닝하는 단게를 포함하며, 메사 또는 필러는 메모리 셀(2210)의 일부를 형성할 수 있다. 메모리 셀(2210) 각각은, 전극(2001, 2002 및 2003), 메모리 소자(2222) 및 도 22에서 패턴화된 도 21의 다중 막(2161, 2162, 2163, 2164, 및 2165)을 가지는 접속 컴포넌트(2244)를 포함한다. 도 21은 일 예로써, 5개의 막(2161, 2162, 2163, 2164, 및 2165)을 도시한다. 접속 컴포넌트(2244)를 형성하는 단계는, 접속 컴포넌트(2244, 도 22)가 도 3의 접속 컴포넌트(344)와 유사하거나 동일한 물질을 포함할 수 있도록 5 개 이상의 또는 5개 이하의 막을 형성하는 단계를 포함한다.
도 23에서, 절연체(2313)가 형성되었다. 절연체(2313)를 형성하는 단계는 도 15의 메모리 셀(1510)의 특징부 상부에 절연체 물질을 증착하는 단계와, 이어서 CMP와 같은 연마 프로세스를 수행하는 단계를 포함한다. 연마 프로세스는 전극(2203) 상에서 중단된다. 택일적으로, 메모리 셀(2210)을 보호하기 위한 절연체(2313)가 형성되기 전에, 추가적인 박막형 인캡슐레이팅 막(예, 실리콘 나이트라이드)가 형성될 수 있다.
도 24에서, 전도성 라인(2432)이 형성되었다. 전도성 라인(2432)을 형성하는 것은, 절연체(2313) 및 전극(2203) 상부에 전도성 물질을 증착하는 단계와, 전도성 라인(2432)이 전도성 라인(1740 및 1741)에 수직(또는 실질적으로 수직)이 되게, 그리고 전도성 라인(1230)에 평행(또는 실질적으로 평해)하게 전도성 라인(2432)을 형성하기 위해 전도성 물질을 패턴화하는 단계를 포함한다. 택일적으로, 전도성 라인(2432)을 형성하는 단계는 다마신 프로세스를 포함할 수 있다. 전도성 라인(2432)의 물질은 도 11의 라인(1132 및 1134)과 유사하거나 동일할 수 있다. 도 24에서, 전도성 라인(2432)은 도 11의 x-치수와 유사한 x-치수를 따라 확장된 큰 치수(예, 길이)를 가질 수 있다.
도 24에 도시된 것과 같이, 메모리 장치(2000)는 장치 레벨(2091) 및 장치 레벨(2492)를 포함하며, 장치 레벨(2492)은 도 11의 z-치수와 유사한 z-치수로 장치 레벨(2091) 상부에 적층될 수 있다. 도 24의 메모리 장치(2000)에서, 메모리 셀(2010 및 2210) 각각은 도 3의 메모리 셀과 유사하거나 동일한 물질을 포함할 수 있다. 따라서, 메모리 셀(2010 및 2210)의 접속 컴포넌트 및 메모리 소자는 유사한 프로세스 온도 허용치를 가지는 물질을 포함할 수 있다. 따라서, 메모리 셀(2010)의 메모리 소자에 대한 열 손상과 같은 메모리 셀(2010)에 대한 손상(예, 열 손상)은, 장치 레벨(2492) 상의 메모리 셀(2210)이 형성되면 방지될 수 있으며, 이는 다중 적층된 장치 레벨을 가지는 메모리 장치(2000)를 형성한다.
이 명세서에 설명된 하나 이상의 실시예는, 정보를 저장하기 위한 메모리 소자 그리고, 메모리 소자 및 접속 컴포넌트 양단에서 제 1 방향으로의 제 1 전압 차가 제 1 전압값을 초과할 때, 메모리 소자를 통한 전류 전도를 허용하며, 메모리 소자 및 접속 컴포넌트 양단에서 제 2 방향으로의 제 2 전압 차가 제 2 전압값을 초과할 때, 메모리 소자를 통한 전류 전도를 차단하도록 구성된 접속 컴포넌트를 가지는 장치 및 방법을 포함한다. 여기서, 접속 컴포넌트는 실리콘을 불포함 물질을 포함한다. 추가적인 장치 및 방법을 포함하는 다른 실시예가 도 1 내지 도 24를 참조하여 위에 설명되었다.
메모리 장치(100, 200, 800, 900, 1000, 1100, 1200, 1800, 및 2000) 및 메모리 셀(110, 211 내지 219, 811 내지 819, 821 내지 829, 910, 1010, 1110, 1510, 1810, 1910, 2010, 및 2210)과 같은 장치에 대한 표현은 이 명세서에 기술된 구조물을 이용하는 다양한 실시예의 구조에 대한 폭넓은 이해를 제공하기 위한 것이다.
다양한 실시예에 따른 장치는 고속 컴퓨터, 통신 및 신호 프로세싱 회로, 메모리 모듈, 휴대용 메모리 저장 장치(예, 텀 드라이브(thumb drives)), 단일 또는 다중-프로세서 모듈, 단일 또는 다중 내장 프로세서, 다중-코어 프로세서, 데이터 스위치 및 다중막을 포함하는 애플리케이션-특정 모듈, 멀티-칩 모듈에 사용된 전자 회로를 포함하거나 이에 포함될 수 있다. 이러한 장치는 텔레비젼, 셀룰러 전화, 퍼스널 컴퓨터(예, 랩탑 컴퓨터, 데스크 탑 컴퓨터, 휴대용 컴퓨터, 타블렛 컴퓨터 등), 워크스테이션, 라디오, 비디오 플레이어, 오디오 플레이어(예, MP3(Motion Picture Experts Group, Audio Layer 3) 플레이어), 차량, 의료 기기(예, 심장 모니터, 혈압 모니터 등), 셋 탑 박스 등과 같은, 다양한 전자 시스템 내에 서브-컴포넌트로 추가적으로 포함될 수 있다.
위의 설명 및 도면은 본 발명의 실시예를 본 발명이 속하는 분야의 기술자가 구현할 수 있도록 본 발명의 일부 실시예를 설명한다. 다른 실시예는 구조적, 논리적, 전기적, 프로세스 및 그 외의 변경 내용을 포함할 수 있다. 도면에서, 같은 특징부 및 숫자는 여러 도면에 걸쳐 실질적으로 유사한 특징물을 나타낸다. 여러 예시(실시예)는 가능한 변형물을 대표할 뿐이다. 소정의 실시예의 일부 및 특징부가 나머지에 포함되거나 이를 대체할 수 있다. 많은 다른 실시예가 본 발명에 속하는 분야의 기술자가 위의 설명을 읽고 이해할 수 있음이 분명하다. 따라서, 본 발명의 다양한 실시예의 범위는 첨부된 청구항 및 이러한 청구항에 대한 전 범위의 등가물에 의해 정해진다.
요약서는 독자가 기술적 개시물의 성질 및 요점을 빠르게 확인하기 위해 제공될 요약서를 요하는 37 C.F.R
Figure pct00001
1.72(b)에 따라 제공된다. 이 요약서는 청구항의 범위 또는 의미를 해석하거나 제한하는데 사용되지 않는다는 이해 하에 제출된다.

Claims (34)

  1. 정보를 저장하도록 구성된 메모리 소자; 그리고
    상기 메모리 소자와 접속 컴포넌트 양단에서 제 1 방향으로의 제 1 전압 차가 제 1 전압값을 초과할 때 상기 메모리 소자를 통한 전류 전도를 허용하고, 상기 메모리 소자와 상기 접속 컴포넌트 양단에서 제 2 방향으로의 제 2 전압 차가 제 2 전압값을 초과할 때 상기 메모리 소자를 통한 전류 전도를 차단하도록 구성된 접속 컴포넌트를 포함하되,
    상기 접속 컴포넌트는 실리콘 불포함 물질인 것을 특징으로 하는 장치.
  2. 제 1 항에 있어서,
    상기 접속 컴포넌트의 전류 대 전압 특성은 상기 제 1 및 제 2 전압값 사이의 히스테리시스(hysteresis) 스위칭 영역을 포함하는 것을 특징으로 하는 장치.
  3. 제 1 항에 있어서,
    상기 제 1 전압값이 상기 제 2 전압값보다 큰 것을 특징으로 하는 장치.
  4. 제 1 항에 있어서,
    상기 접속 컴포넌트는, 상기 제 1 전압 차가 상기 제 1 전압값을 초과할 때, 상기 접속 컴포넌트의 물질의 이온 및 공격자(vacancy) 중 하나에 의해 형성된 전도성 경로를 포함하는 것을 특징으로 하는 장치.
  5. 제 4 항에 있어서,
    상기 전도성 경로는 상기 제 2 전압 차가 상기 제 2 전압값을 초과할 때, 비연속적이 되는 것을 특징으로 하는 장치.
  6. 제 1 항에 있어서,
    상기 접속 컴포넌트 및 메모리 소자는 원통형 구조를 가지는 것을 특징으로 하는 장치.
  7. 정보를 저장하도록 구성되고, 단극 스위칭 메모리 물질을 포함하는 메모리 소자; 그리고
    제 1 전극 및 제 2 전극 사이에 상기 메모리 소자와 직렬로 연결되며, 상기 메모리 소자를 통한 전류 전도를 허용하도록 구성된 접속 컴포넌트를 포함하되,
    상기 접속 컴포넌트는 2극(bipolar) 스위칭 물질을 포함하는 것을 특징으로 하는 장치.
  8. 제 7 항에 있어서,
    상기 2극 스위칭 물질은 이온 전도성 칼코게나이드(ion conducting chalcogenide), 2원 메탈 옥사이드(binary metal oxide) 및 페로브스카이트 옥사이드 (perovskite oxide) 중 하나를 포함하는 것을 특징으로 하는 장치.
  9. 제 8 항에 있어서,
    상기 단극 스위칭 메모리 물질은 칼코게나이드 물질을 포함하는 것을 특징으로 장치.
  10. 제 8 항에 있어서,
    상기 이온 전도성 칼코게나이드는 게르마늄 셀레나이드(germanium selenide (GeSe))로 구성된 제 1 막, 실버 셀레나이드(silver selenide (AgSe))로 구성된 막, 게르마늄 셀레나이드(GeSe)로 구성된 제 2 막, 실버로 구성된 막, 및 게르마늄 셀레나이드(GeSe)로 구성된 제 3 막을 포함하는 것을 특징으로 하는 장치.
  11. 제 8 항에 있어서,
    상기 이온 전도성 칼코게나이드는 게르마늄 셀레나이드(germanium selenide (GeSe))로 구성된 제 1 막, 틴 셀레나이드(tin selenide (SnSe))로 구성된 막, 게르마늄 셀레나이드(GeSe)로 구성된 제 2 막, 실버로 구성된 막, 및 게르마늄 셀레나이드(GeSe)로 구성된 제 3 막을 포함하는 것을 특징으로 하는 장치.
  12. 제 10 항에 있어서,
    상기 게르마늄 셀레나이드(GeSe)로 구성된 제 1 막은 15 나노미터(nm)의 두께를 가지고, 상기 실버 셀레나이드(AgSe)로 구성된 막은 47 나노미터(nm)의 두께를 가지며, 상기 게르마늄 셀레나이드(GeSe)로 구성된 제 2 막은 15 나노미터(nm)의 두께를 가지고, 상기 실버로 구성된 막은 20 나노미터(nm)의 두께를 가지며, 그리고 상기 게르마늄 셀레나이드(GeSe)로 구성된 제 3 막은 10 나노미터(nm)의 두께를 가지는 것을 특징으로 하는 장치.
  13. 제 8 항에 있어서,
    상기 2원 메탈 옥사이드는 하프늄 옥사이드(Hafnium oxide (HfO)), 니오브 옥사이드(Nobium oxide (NbO)), 알루미늄 옥사이드(aluminum oxide (AlO)), 텅스텐 옥사이드(tungsten oxide (WO)), 탄탈룸 옥사이드(tantalum oxide (TaO)), 티타늄 옥사이드(titanium oxide (TiO)), 지르코늄 옥사이드(zirconium oxide (ZrO)), 아이언 옥사이드(iron oxide (FeO)), 및 니켈 옥사이드(nickel oxide (NiO)) 중 하나를 포함하는 것을 특징으로 하는 장치.
  14. 제 8 항에 있어서,
    상기 페로브스카이트 옥사이드는 스트론튬 티타늄 옥사이드(strontium titanium oxide (SrTiO)), 스트론튬 지르코늄 옥사이드(strontium zirconium oxide (SrZiO)), 및 바륨 티타늄 옥사이드(barium titanium oxide (BaTiO)) 중 하나를 포함하는 것을 특징으로 하는 장치.
  15. 제 1 전극 및 제 2 전극 사이에 연결된 제 1 메모리 셀을 포함하는 제 1 장치 레벨; 그리고
    상기 제 1 장치 레벨 상부에 적층되고, 제 3 전극 및 제 4 전극 사이에 연결된 제 2 메모리 셀을 포함하는 제 2 장치 레벨을 포함하되,
    상기 제 1 및 제 2 메모리 셀은 각각 메모리 소자와 상기 메모리 소자에 연결된 접속 컴포넌트를 포함하고, 상기 메모리 소자는 단극 스위칭 메모리 물질을 포함하며, 상기 접속 소자는 실리콘 불포함 물질인 것을 특징으로 하는 장치.
  16. 제 15 항에 있어서,
    상기 제 1 전극에 연결된 제 1 전도성 라인과, 상기 제 4 전극에 연결된 제 2 전도성 라인, 그리고 상기 제 2 및 제 3 전극에 연결된 제 3 전도성 라인을 더 포함하는 것을 특징으로 하는 장치.
  17. 제 16 항에 있어서,
    상기 제 1 전도성 라인은 상기 제 2 라인에 평행하고, 상기 제 3 전도성 라인은 상기 제 1 및 제 2 전도성 라인에 수직인 것을 특징으로 하는 장치.
  18. 제 16 항에 있어서,
    상기 제 1 메모리 셀은, 상기 제 1 전도성 라인 상의 신호의 전압값이 상기 제 3 전도성 라인 상의 전압값보다 클 때, 상기 제 1 및 제 2 전극 사이에 전류를 전도시키고, 상기 제 2 메모리 셀은 상기 제 3 전도성 라인 상의 신호의 전압값이 상기 제 2 전도성 라인 상의 신호의 전압값보다 큰 경우에, 상기 제 3 및 제 4 전극 사이의 전류를 전도시키도록 구성되는 것을 특징으로 하는 장치.
  19. 제 16 항에 있어서,
    상기 단극 스위칭 메모리 물질은 상 변화 물질을 포함하는 것을 특징으로 하는 장치.
  20. 제 19 항에 있어서,
    상기 상 변화 물질은 게르마늄, 안티몬 및 텔루르의 화합물인 것을 특징으로 하는 장치.
  21. 제 19 항에 있어서,
    상기 접속 컴포넌트의 물질은 실버-도핑된 게르마늄 셀레나이드(GeSe)인 것을 특징으로 하는 장치.
  22. 제 19 항에 있어서,
    상기 접속 컴포넌트의 물질은 실버-도핑된 게르마늄 설파이드(GeS)인 것을 특징으로 하는 장치.
  23. 메모리 장치 내 메모리 셀의 메모리 소자 및 접속 컴포넌트 양단의 제 1 방향으로 제 1 전압 차를 생성하여 상기 접속 컴포넌트를 턴 온 시키도록 제 1 신호를 인가하는 단계; 그리고
    상기 메모리 소자 및 상기 접속 컴포넌트 양단의 제 2 방향으로 제 2 전압 차를 생성하여 상기 접속 컴포넌트를 턴 오프 시키도록 제 2 신호를 인가하는 단계를 포함하되,
    상기 제 1 전압 차는 제 1 전압값을 초과하고, 상기 제 2 전압 차는 제 2 전압값을 초과하며, 상기 접속 컴포넌트는 실리콘 불포함 물질인 것을 특징으로 하는 방법.
  24. 제 23 항에 있어서,
    상기 접속 컴포넌트가 상기 메모리 소자의 물질의 저항을 결정하도록 턴 온 될 때, 상기 메모리 소자 및 상기 접속 컴포넌트를 통해 추가 전류를 인가하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  25. 제 23 항에 있어서,
    상기 접속 컴포넌트가 상기 메모리 소자의 물질의 저항을 제 1 저항값에서 제 2 저항값으로 변경하도록 턴 온 될 때, 상기 메모리 소자 및 접속 컴포넌트를 통해 추가 전류를 인가하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  26. 메모리 셀의 메모리 소자를 형성하는 단계; 그리고
    상기 메모리 소자 및 접속 컴포넌트 양단에 제 1 방향으로의 제 1 전압 차가 제 1 전압값을 초과할 때 상기 메모리 소자를 통해 전류가 전도되게 하고, 상기 메모리 소자 및 상기 접속 컴포넌트 양단에 제 2 방향으로의 제 2 전압 차가 제 2 전압값을 초과할 때 상기 메모리 소자를 통한 전류 전도를 차단하는 접속 컴포넌트를 형성하는 단계를 포함하되,
    상기 접속 컴포넌트는 실리콘 불포함 물질인 것을 특징으로 하는 방법.
  27. 제 26 항에 있어서,
    상기 메모리 소자 및 상기 접속 컴포넌트를 형성하는 단계는:
    상기 메모리 셀의 전극 상부에 복수의 물질로 이루어진 다중 막을 증착하는 단계; 그리고
    상기 전극에 연결된 필러를 형성하도록 상기 다중 막의 각각의 막의 일부를 제거하는 단계를 포함하되,
    상기 메모리 소자는 상기 필러의 제 1 부분이고 상기 접속 컴포넌트는 상기 필러의 제 2 부분인 것을 특징으로 하는 방법.
  28. 제 27 항에 있어서,
    상기 필러는 원형 단면을 포함하는 것을 특징으로 하는 방법.
  29. 제 27 항에 있어서,
    상기 다중 막을 증착하는 단계는 전극과 접촉하는 단극 스위칭 메모리 물질을 증착하는 단계, 그리고 상기 단극 스위칭 메모리 물질 상부에 2극 스위칭 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  30. 제 29 항에 있어서,
    상기 단극 스위칭 메모리 물질은 상 변화 물질인 것을 특징으로 하는 방법.
  31. 제 30 항에 있어서,
    상기 2극 스위칭 물질은 이온 전도성 칼코게나이드, 2원 메탈 옥사이드 및 페로브스카이트 옥사이드 중 하나를 포함하는 것을 특징으로 하는 방법.
  32. 제 30 항에 있어서,
    상기 필러의 제 3 부분은 상기 메모리 셀의 추가 전극을 형성하고, 상기 메모리 소자 및 상기 접속 컴포넌트는 상기 전극 및 상기 추가 전극 사이에 위치하는 것을 특징으로 하는 방법.
  33. 제 27 항에 있어서,
    상기 필러의 상부에 복수의 물질로 이루어진 다중 추가 막을 증착하는 단계; 그리고
    추가 필러를 형성하도록 상기 다중 추가 막의 각각의 막의 일부를 제거하는 단계를 포함하되,
    상기 추가 필러는 추가 메모리 셀의 메모리 소자를 형성하는 제 1 부분 및 상기 추가 메모리 셀의 접속 컴포넌트를 형성하는 제 2 부분을 포함하는 것을 특징으로 하는 방법.
  34. 제 33 항에 있어서,
    상기 필러의 상부에 다중 추가 막을 증착하기 전에, 상기 필러 상부에 추가 전극을 형성하는 단계를 더 포함하되,
    상기 추가 전극은 상기 필러와 직접 접촉하고 상기 추가 필러와 직접 접촉하는 것을 특징으로 하는 방법.
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