TWI464871B - 具有電阻存取元件之非揮發性記憶體 - Google Patents

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Description

具有電阻存取元件之非揮發性記憶體
電腦及其他電子產品(例如，數位電視、數位相機及蜂巢式電話)通常具有用於儲存資料及其他資訊之記憶體器件，其具有無數記憶體胞元。一些習知記憶體器件可基於記憶體胞元之儲存節點上之電荷量來儲存資訊。儲存節點上之電荷之不同值可表示記憶體胞元中所儲存之資訊之不同值(例如，二進制值「0」及「1」)。儲存節點通常包括諸如矽之半導體材料。
一些其他習知記憶體器件(例如，相變記憶體器件)可基於記憶體胞元之記憶體組件之電阻狀態(而非電荷量)來儲存資訊。記憶體組件可包括相變材料，其可經寫入(例如，經程式化)以在不同相(例如，結晶相及非晶相)之間改變。材料之不同相可使記憶體胞元具有不同電阻狀態以表示記憶體胞元中所儲存之資訊的不同值。
此等記憶體器件(例如，相變記憶體器件)中之記憶體胞元常包括存取元件以允許進行對記憶體組件之存取。在一些狀況下，存取元件之材料及記憶體組件之材料可具有不同處理溫度容差。因此，製造一些習知記憶體器件可造成製程挑戰。
圖1展示根據本發明之實施例的具有記憶體陣列102之記憶體器件100之方塊圖，該記憶體陣列102具有記憶體胞元110。記憶體胞元110可與線123(例如，具有信號Vx0至VxM之字線)及線124(例如，具有信號Vy0至VyN之位元線)一起以列及行配置。記憶體器件100可使用線123及線124來傳送記憶體胞元110內之資訊。記憶體胞元110可實體地位於多個器件層級上，以使得一個群組之記憶體胞元110可堆疊於一或多個群組之其他記憶體胞元110上。列解碼器132及行解碼器134可解碼線125(例如，位址線)上之位址信號A0至AX以判定待存取哪些記憶體胞元110。列解碼器132之列層級解碼器136及行解碼器134之行層級解碼器138可分別判定待存取之記憶體胞元110位於器件100之多個器件層級之哪些層級上。
感測放大器電路140可操作以判定自記憶體胞元110讀取之資訊之值且以信號之形式將資訊提供至線123或線124。感測放大器電路140亦可使用線123或線124上之信號以判定待寫入至記憶體胞元110之資訊的值。記憶體器件100可包括電路150，其在記憶體陣列102與線(例如，資料線)126之間傳送資訊。線126上之信號DQ0至DQN可表示自記憶體胞元110讀取之資訊或寫入至記憶體胞元110中的資訊。線126可包括記憶體器件100內之節點或一封裝上之插腳(或焊球)，記憶體器件100可常駐於該封裝中。記憶體器件100外部之其他器件(例如，記憶體控制器或處理器)可經由線125、126及127而與記憶體器件100通信。
記憶體器件100可執行若干記憶體操作，諸如，用於自記憶體胞元110讀取資訊的讀取操作及用於將資訊寫入(例如，程式化)至記憶體胞元110中之寫入操作(有時被稱作程式化操作)。記憶體控制單元118可基於線127上之控制信號來控制記憶體操作。線127上之控制信號之實例可包括一或多個時脈信號及用於指示記憶體器件100可執行哪一操作(例如，寫入或讀取操作)之其他信號。記憶體器件100外部之其他器件(例如，處理器或記憶體控制器)可控制線127上之控制信號的值。線上之信號之組合的特定值可產生可使記憶體器件100執行相應記憶體操作(例如，寫入或讀取操作)之命令(例如，寫入或讀取命令)。
記憶體胞元110中之每一者可經寫入以儲存表示單一位元(二進制位元)之值或多個位元(諸如，兩個、三個、四個或其他數目之位元)之值的資訊。舉例而言，記憶體胞元110中之每一者可經寫入以儲存表示單一位元之二進制值「0」或「1」之資訊。在另一實例中，記憶體胞元110中之每一者可經寫入以儲存表示多個位元之值(諸如，兩個位元之四個可能值「00」、「01」、「10」及「11」中之一者、八個可能值「000」、「001」、「010」、「011」、「100」、「101」、「110」及「111」中之一者，或其他數目之多個位元之其他值中之一者)之資訊。
記憶體器件100可分別在線141及142上接收供電電壓，包括供電電壓信號Vcc及Vss。供電電壓信號Vss可以接地電位(例如，具有約零伏特之值)操作。供電電壓信號Vcc可包括自諸如電池或交流至直流(AC-DC)轉換器電路之外部電源供應至記憶體器件100之外部電壓。
記憶體器件100之電路150可包括選擇電路152及輸入/輸出(I/O)電路116。選擇電路152可回應於信號SEL0至SELn以選擇線124及128上之可表示自記憶體胞元110讀取或寫入至記憶體胞元110中之資訊的信號。行解碼器134可基於線125上之A0至AX位址信號而選擇性地啟動SEL0至SELn信號。選擇電路152可選擇線124及128上之信號以在讀取操作與寫入操作期間提供記憶體陣列102與I/O電路116之間的通信。
記憶體器件100可包括非揮發性記憶體器件且記憶體胞元110可包括非揮發性記憶體胞元，以使得記憶體胞元110可當電力(例如，Vcc或Vss或兩者)與記憶體器件100斷開時留存儲存於其上的資訊。舉例而言，記憶體器件100可包括相變記憶體器件，以使得記憶體胞元110中之每一者可包括具有一材料之記憶體組件，其中該材料之至少一部分(例如，可程式化部分)可經寫入以使該部分在不同相之間改變，諸如，在結晶相(或結晶態)與非晶相(或非晶態)之間改變。在記憶體胞元110中之每一者中，可程式化部分之材料之不同相可使記憶體胞元具有不同電阻狀態以表示其中所儲存之資訊之不同值。
器件100可選擇性地讀取或寫入記憶體胞元110。為寫入選定之記憶體胞元110，記憶體器件100可施加寫入電流通過該選定之記憶體胞元以使選定之記憶體胞元之記憶體組件改變至基於待儲存於其中之資訊之值的電阻狀態。為讀取選定之記憶體胞元110，記憶體器件100可施加讀取電流通過該選定之記憶體胞元且接著基於讀取電壓來量測其電阻以判定其中所儲存之資訊之相應值。
熟習此項技術者可認識到，記憶體器件100可包括圖1中未展示之其他特徵以有助於著重描述本文中所描述之實施例。
記憶體器件100可包括下文參考圖2至圖24所描述之記憶體器件及記憶體胞元中之至少一者。
圖2展示根據本發明之實施例的具有記憶體陣列202之記憶體器件200的部分方塊圖，該記憶體陣列202包括記憶體胞元211、212、213、214、215、216、217、218及219。記憶體陣列202可對應於圖1之記憶體陣列102。在圖2中，記憶體胞元211至219可耦接至分別具有信號Vx1、Vx2、Vx3之線230、231及232及分別具有信號Vy1、Vy2及Vy3之線240、241及242。記憶體胞元211至219中之每一者可包括串聯耦接於線230、231及232中之一者與線240、241及242中之一者之間的記憶體組件222及存取元件244。每一記憶體組件222可包括可被寫入至對應於各種電阻值之各種電阻狀態以表示其中所儲存之資訊之不同值的材料。在讀取或寫入操作期間，記憶體器件200可使用信號Vx1、Vx2、Vx3、Vy1、Vy2及Vy3之合適電壓值以接通正被選擇以加以讀取或寫入之記憶體胞元(選定之記憶體胞元)的存取元件244以存取(例如，讀取或寫入)該選定之記憶體胞元。記憶體器件200可關斷未被選擇之記憶體胞元中之每一者(未選定之記憶體胞元)的存取元件244。
舉例而言，在寫入操作中，記憶體器件200可選擇記憶體胞元215以將資訊寫入至其中。在此實例中，記憶體器件200可接通記憶體胞元215之存取元件244且接著施加寫入電流通過記憶體組件222以使其材料自一電阻狀態改變至另一電阻狀態。因此，記憶體組件222之材料之電阻亦可自一電阻值改變至表示待儲存於記憶體胞元215中之資訊之值的另一電阻值。
在另一實例中，在讀取操作中，記憶體器件200可選擇記憶體胞元215以讀取其中所儲存之資訊。在此實例中，記憶體器件200可接通記憶體胞元215之存取元件244且接著施加讀取電流通過記憶體組件222且基於讀取電壓來量測其電阻(例如，線231與線241之間的記憶體胞元215之電阻)以判定其中所儲存之資訊的相應值。讀取電流可具有低於寫入電流之值之值，以使得記憶體組件222之材料可保持於同一電阻狀態以將其中所儲存之資訊在其經讀取之後保持於同一值。在本文中之寫入及讀取實例兩者中，記憶體器件200可關斷未選定之記憶體胞元(記憶體胞元211、212、213、214、216、217、218及219)中之每一者之存取元件244，以使得未選定之記憶體胞元中之每一者的記憶體組件222可保持未經存取。
在上文實例中，因為記憶體胞元215被假設為選定之記憶體胞元，所以記憶體器件200可將恰當電壓值用於耦接至記憶體胞元215之線231及241上之信號Vx2及Vy2，以使得跨越記憶體胞元215之電壓差(例如，電壓降)可具有足以接通記憶體胞元215之存取元件244之值。當接通時，記憶體胞元215之存取元件244可允許電流(例如，讀取或寫入電流)傳導通過記憶體胞元215之記憶體組件222，以使得記憶體器件200可自記憶體胞元215讀取資訊或將資訊寫入至記憶體胞元215中。就未選定之記憶體胞元而言，記憶體器件200可將恰當電壓值用於信號Vx1、Vx3、Vy1及Vy3以關閉(或關斷)未選定之記憶體胞元中之每一者的存取元件244以防止電流傳導通過未選定之記憶體胞元。
記憶體胞元211至219可包括類似於或相同於圖3之記憶體胞元之記憶體胞元。
圖3展示根據本發明之實施例的具有離子傳導路徑399之記憶體胞元310之橫截面。記憶體胞元310可包括電極301、302及303、記憶體組件333及存取元件344。圖3之線323上之信號Vx可對應於圖2之信號Vx1、Vx2及Vx3中之一者。圖3之線324上之信號Vy可對應於圖2之信號Vy1、Vy2及Vy3中之一者。
為清楚起見，本文中所描述之諸圖可省略一些特徵之一些橫截面線。舉例而言，圖3省略存取元件344之一部分之橫截面線。
在圖3中，記憶體胞元310中所儲存之資訊之值可視記憶體組件333之材料之相而定。記憶體組件333可包括具有熔點溫度Tm及結晶(或玻璃轉移)溫度Tc之材料。記憶體胞元310之電阻狀態可視記憶體組件333之材料之相(例如，結晶或非晶相)而定。施加至記憶體組件333之電流(例如，寫入電流)可使其材料之至少一部分在不同相之間改變，諸如，在結晶相與非晶相之間改變。
舉例而言，在寫入操作期間，記憶體器件(記憶體胞元310可常駐於其中)可將電流(例如，寫入電流)施加至記憶體胞元310以將記憶體組件333之材料之至少一部分加熱至高於其熔點溫度Tm的溫度。記憶體器件可接著允許記憶體組件333之材料迅速冷卻，進而導致材料之至少一部分(熔融之部分)處於對應於一電阻狀態之非晶相，該電阻狀態具有可表示記憶體胞元310中所儲存之資訊之值的電阻值。在寫入操作期間使用之電流之不同值可導致不同電阻值。因此，視待儲存於記憶體胞元310中之資訊之值而定，記憶體器件可在寫入操作期間使用電流之各種值中之一者以使記憶體胞元310具有恰當電阻值以反映待儲存於其中之資訊的值。為將記憶體組件自非晶相改變至結晶相，記憶體器件可施加電流以將記憶體組件333之材料之至少一部分加熱至高於其結晶溫度Tc但低於其熔點溫度Tm的溫度。記憶體器件可接著將材料保持於某溫度持續足以允許材料結晶(例如，允許非晶化部分再結晶)之時間。在結晶之後，材料可具有對應於一電阻狀態之結晶相，該電阻狀態具有可表示記憶體胞元310中所儲存之資訊之值的電阻值。記憶體器件可以類似於或相同於上文參考圖2所描述之讀取操作之方式施加電流(例如，讀取電流)以讀取記憶體胞元310中所儲存之資訊。
在圖3中，存取元件344可在讀取或寫入操作期間允許對記憶體組件333之存取。存取元件344可具有接通狀態及關斷狀態。圖3展示存取元件344具有接通狀態之實例。在接通狀態中，存取元件344可包括一或多個傳導路徑(諸如，形成於電極302與電極303之間的傳導路徑399(連續傳導路徑)以允許電流傳導通過記憶體組件333及在線323與線324之間傳導。在關斷狀態中，傳導路徑399可斷開或變得不連續(圖3中未展示)且防止電流傳導通過記憶體組件333及在線323與線324之間傳導。因此，存取元件344在關斷狀態中具有較高電阻以防止電流傳導且在接通狀態中具有較低電阻以允許電流傳導。
存取元件344可基於信號Vx及Vy之電壓值而在關斷狀態(例如，較高電阻)與接通狀態(例如，較低電阻)之間切換。舉例而言，當記憶體胞元310經選擇以加以讀取或寫入時，信號Vx與信號Vy之間的電壓值(例如，電壓電位)之差可設定為相對於線323之正值以將存取元件344切換至接通狀態。當記憶體胞元310未經選擇以加以讀取或寫入時，信號Vx與信號Vy之間的電壓值之差可設定為相對於線323之負值。
存取元件344可包括排除矽之材料(非矽基材料)，例如，離子傳導硫族化物材料、二元金屬氧化物材料、鈣鈦礦氧化物材料。在接通狀態中，存取元件344之材料中之一者之離子(例如，帶正電荷之離子)(諸如，離子388)可遷移至其他材料中以形成離子傳導路徑399。如圖3中所示，傳導路徑399可包括形成電極302與電極303之間的連續路徑之離子388以當存取元件344處於接通狀態時傳導電流。在關斷狀態中，傳導路徑399之連續性可被斷開(例如，傳導路徑399包括不連續區段)，進而防止電流在電極302與電極303之間傳導。
在記憶體胞元310中，電極301、302及303可充當接觸點且有助於傳遞電流通過記憶體組件333及存取元件344。電極301、302及303之材料之實例可包括：耐火金屬氮化物、碳化物及硼化物，諸如，TiN、ZrN、HfN、VN、NbN、TaN、TiC、ZrC、HfC、VC、NbC、TaC、TiB2 、ZrB2 、HfB2 、VB2 、NbB2 、TaB2 、Cr3 C2 、Mo2 C、WC、CrB2 、Mo2 B5 、W2 B5 ；化合物，諸如，TiAlN、TiSiN、TiW、TaSiN、TiCN、SiC、B4 C、WSix 、MoSi2 ；金屬合金，諸如，NiCr；及元素材料，諸如，摻雜之矽、碳、鉑、鈮、鎢、鉬。
如上文所描述，記憶體組件333可包括相變材料。一些相變材料可包括具有鍺(Ge)、銻(Sb)、碲(Te)及其他類似材料之各種組合之硫族化物材料。相變材料之實例可包括：二進制組合，諸如，碲化鍺(GeTe)、硒化銦(InSe)、碲化銻(SbTe)、銻化鎵(GaSb)、銻化銦(InSb)、碲化砷(AsTe)、碲化鋁(AlTe)；三元組合，諸如，碲化鍺銻(GeSbTe，例如，Ge2 Sb5 Te5 )、砷化碲鍺(TeGeAs)、碲化銦銻(InSbTe)、硒化碲錫(TeSnSe)、鎵化鍺硒(GeSeGa)、銻化鉍硒(BiSeSb)、碲化鎵銻(GaSeTe)、碲化錫銻(SnSbTe)、鍺化銦銻(InSbGe)；及四元組合，諸如，硫化碲鍺銻(TeGeSbS)、氧化碲鍺錫(TeGeSnO)及碲鍺錫金、鈀碲鍺錫、銦硒鈦鈷、鍺銻碲鈀、鍺銻碲鈷、銻碲鉍硒、銀銦銻碲、鍺銻硒碲、鍺錫銻碲、鍺碲錫鎳、鍺碲錫鈀及鍺碲錫鉑之合金，及其他。在本文中所列舉之相變材料中，部分視器件之應用而定，一些材料可提供相比其他材料而言之恰當選擇。舉例而言，Ge2 Sb5 Te5 (碲化鍺銻)部分地由於其在不同電阻狀態之間相對快速切換速度(例如，幾奈秒)而可為相變記憶體器件之恰當選擇。此描述清單中之大多數材料組合物僅列舉組成元素。此等材料組合物中之每一者中之每一組成元素的相對量不限於特定值。
上文描述僅將記憶體組件333之相變材料用作實例材料。本文中所描述之記憶體組件333及其他記憶體組件除相變材料之外亦可包括其他單極切換記憶體材料。單極切換記憶體材料包括若干材料，該等材料可在電阻方面切換，以使得其可當一電壓在一方向上施加至材料時具有一電阻(例如，對應於資訊之一個值之電阻)且當具有相同極性之另一電壓在同一方向上施加至材料時具有另一電阻(例如，對應於資訊之另一值之電阻)。
如上文所描述，存取元件344可包括排除矽之材料，諸如，離子傳導硫族化物材料、二元金屬氧化物材料或鈣鈦礦氧化物材料。存取元件344亦可包括其他雙極切換材料。雙極切換材料包括若干材料，該等材料可在電阻方面切換，以使得其可當具有一極性之電壓在一方向上施加至材料時接通以具有接通電阻狀態(例如，允許電流傳導之狀態)且當具有相反極性之另一電壓在同一方向上施加至材料時關斷以具有關斷電阻狀態(例如，防止電流傳導之狀態)。接通電阻狀態可在施加電壓時保持或在移除電壓時消失。因此，本文中所使用之雙極切換材料可能包括或可能不包括切換記憶體材料。
存取元件344之鈣鈦礦氧化物材料可包括氧化鍶鈦(SrTiO)、氧化鍶鋯(SrZrO)及氧化鋇鈦(BaTiO)中之一者。
存取元件344之二元金屬氧化物材料可包括氧化鉿(HfO)、氧化鈮(NbO)、氧化鋁(AlO)、氧化鎢(WO)、氧化鉭(TaO)、氧化鈦(TiO)、氧化鋯(ZrO)、氧化銅(CuO)、氧化鐵(FeO)及氧化鎳(NiO)中之一者。
存取元件344之離子傳導硫族化物材料可包括以一材料(金屬)摻雜之硫族化物基材料。離子傳導硫族化物材料可使用離子(例如，帶正電荷之離子)來形成一或多個傳導路徑(諸如，圖3之傳導路徑399)以當信號之恰當值(例如，電壓值)跨越存取元件344而施加時在不同電阻值之間改變存取元件344之電阻。舉例而言，離子傳導硫族化物材料可為銀摻雜或銅摻雜之硫族化物材料，諸如，銀摻雜之硒化鍺、銅摻雜之硒化鍺、銀摻雜之硫化鍺或銅摻雜之硫化鍺。此等銀摻雜及銅摻雜之硫族化物材料中之每一者可包括多個層。舉例而言，存取元件344可包括電極302與電極303之間的多個材料層，其中該多個層可包括銀摻雜之硒化鍺，該多個層具有硒化鍺(GeSe)層、硒化銅(CuSe)、硒化銀(AgSe)或硒化錫(SnSe)層、硒化鍺(GeSe)層、銀(Ag)層及硒化鍺(GeSe)層。在另一實例中，存取元件344可包括多個層，其中該多個層可包括銀摻雜之硫化鍺，該多個層具有硫化鍺(GeS)層、硒化銀(AgSe)或硒化錫(SnSe)或硒化銅(CuSe)層、硫化鍺(GeS)層、銀(Ag)層及硫化鍺(GeS)層。
存取元件344之實例材料及記憶體組件333之材料(諸如上文所列舉之材料)可具有相似處理溫度容差。因此，製造諸如記憶體胞元310之記憶體胞元之製程可相比製造習知記憶體胞元(其中存取元件之材料及記憶體組件之材料可具有不同處理溫度容差)之製程而得以改良。
圖4為說明展示圖3之記憶體胞元310之存取元件344之接通狀態及關斷狀態之I-V特性的曲線圖的實例實施例。圖4展示兩個電壓值：大於零之電壓值VtON 及小於零之電壓VtOFF 。電壓值VtON 及VtOFF 可對應於存取元件344之臨限電壓值。存取元件344可基於以下表示式(1)及(2)中所示之電壓值之間的關係而接通或關斷。
當Vx-Vy>VtON >0時，存取元件344可接通。　(1)
當Vx-Vy<VtOFF <0時，存取元件344可關斷。　(2)
表示式(2)可被重寫為表示式(3)：
Vy-Vx>Vt'OFF >0(其中Vt'OFF =-VtOFF 。)　(3)
在表示式(1)中，Vx與Vy之間的差(Vx減Vy)可被視為跨越記憶體組件333及存取元件344之在第一方向(例如，自圖3中之線323至線324之方向)上之電壓差(Vx-Vy)。因此，基於表示式(1)，當跨越記憶體組件333及存取元件344之在第一方向上之電壓差(Vx-Vy)超過電壓值VtON 且大於零伏特時，存取元件344可接通。如上文參考圖3所描述，當接通時，存取元件344可允許電流傳導通過記憶體組件333或存取元件344(或兩者)。
在表示式(2)中，Vx與Vy之間的差小於VtOFF 且小於零伏特。因此，差(Vx-Vy)在第一方向上為負值。然而，替代描述關於第一方向上之負值之表示式(2)，本文中之描述可或者使用表示式(3)來描述關於相反方向(例如，第二方向)上之正值的表示式(2)之等效表示式。
在表示式(3)中，Vy與Vx之間的差(Vy減Vx)可被視為跨越記憶體組件333及存取元件344之在第二方向(例如，自圖3中之線324至線323之方向)上之電壓差(Vy-Vx)。因此，基於表示式(3)，當跨越記憶體組件333及存取元件344之在第二方向上之電壓差(Vy-Vx)超過電壓值Vt'OFF 且大於零伏特時，存取元件344可關斷。如上文參考圖3所描述，當關斷時，存取元件344可防止電流傳導通過記憶體組件333或存取元件344(或兩者)。換言之，如表示式(2)中所示，當Vx-Vy為小於VtOFF 之負值時，存取元件344可關斷。
視存取元件344之材料而定，電壓值VtON 可具有比電壓值VtOFF 之絕對值大了約2至2.5倍的絕對值。舉例而言，當存取元件344具有諸如圖5之存取元件544之材料之材料時，電壓值VtON 可具有約0.25伏特之值且電壓值VtOFF 可具有約負0.1(-0.1)伏特之值。
圖4亦展示區411、412及413以及曲線421及422。區411可包括自VtON 開始且更大之電壓值。區413可包括自VtOFF 開始且更低之電壓值。區412可包括VtON 與VtOFF 之間的電壓值。存取元件344可經組態以在對應於區411(例如，Vx-Vy>VtON >0)之接通狀態下且在對應於區413(例如，Vx-Vy<VtOFF <0)之關斷狀態下操作。區412可被稱為存取元件344之滯後切換區，其中存取元件344可處於接通狀態或關斷狀態。
圖4中之曲線421可展示當存取元件344自關斷狀態切換至接通狀態時的存取元件344之電壓與電流之間的關係。舉例而言，當存取元件344處於關斷狀態(例如，圖3中之傳導路徑399可被斷開)時且當線324耦接至接地電位(例如，Vy=0)時，存取元件344可接通且自關斷狀態(圖4中之區413)切換至接通狀態(區411)以當線323之電壓值(例如，Vx)大於VtON 時(Vx>VtON )允許電流傳導(由電流流動方向431指示)。
圖4中之曲線422可展示當存取元件344自接通狀態切換至關斷狀態時的存取元件344之電壓與電流之間的關係。舉例而言，當存取元件344處於接通狀態(例如，圖3中之傳導路徑399為連續的)時且當線323耦接至接地電位(例如，Vx=0)時，存取元件344可關斷且自接通狀態(圖4中之區411)切換至關斷狀態(區413)以當線324之電壓值(例如，Vy)大於Vt'OFF 時(Vy>Vt'OFF )防止電流傳導。如由區412中之曲線422之部分所示，當存取元件344在自區411(接通狀態)切換至區413(關斷狀態)期間位於區412(滯後切換區)中時，某一量之電流(由電流流動方向432所指示)可流動通過存取元件344。然而，當Vy之電壓值大於Vt'OFF 時，存取元件344可離開區412且切換至區413且防止電流傳導。如由區413(關斷狀態)中之曲線422之部分所示，電流之值可大體上係小的或等於零。
除諸如上文關於圖3及圖4所描述之材料及功能之特性之外，存取元件344可至少包括以下特性。存取元件344可比記憶體組件333在相對較短之時間內(例如，對於諸如銀摻雜之硫族化物之材料，在約一奈秒內)在關斷狀態與接通狀態之間切換。存取元件344可由比用於寫入記憶體組件333之寫入電流相對較小量之電流關斷，且可具有相對大之接通電流(Ion)關斷電流(Ioff)比，例如，幾百微安/皮安範圍之Ion/Ioff比。存取元件344當其處於接通狀態時可具有幾千歐姆之電阻，且當其處於接通狀態時可具有約大於一百萬歐姆之電阻。如上文所描述，存取元件344之特性可使其能夠用作允許或防止電流傳導至記憶體組件333及自記憶體組件333傳導的存取元件。
在圖3之記憶體胞元310中，存取元件344及記憶體組件333可包括具有相似處理溫度容差之材料。因此，具有如上文所描述之存取元件344及記憶體組件333之記憶體胞元310可提供合適之選項以形成具有多個器件層級的記憶體器件，其中記憶體胞元可堆疊於多個器件層級中以增加儲存密度。在一些習知記憶體器件中，記憶體胞元之存取元件(相比於存取元件344)及記憶體組件(相比於記憶體組件333)可包括不同處理溫度容差；因此，在習知器件中形成多個器件層級之記憶體胞元可造成挑戰。舉例而言，在習知器件中，記憶體組件可具有低於存取元件(例如，矽基存取元件)之處理溫度容差之處理溫度容差。因此，當形成較高器件層級中之存取元件時，可發生對較低器件層級中之記憶體組件的熱損傷。相比而言，如上文所描述，因為圖3之存取元件344及記憶體組件333可包括具有相似處理溫度容差之材料，所以當形成多個器件層級之記憶體胞元時，可避免熱損傷。
圖5展示根據本發明之各種實施例的包括具有離子傳導硫族化物材料之存取元件544之記憶體胞元510的橫截面。記憶體胞元510亦可包括電極501、502及503及與存取元件544串聯耦接於電極501與電極503之間的記憶體組件555。如圖5中所示，存取元件544可包括多個層561、562、563、564及565之實例，其具有實例材料，諸如，用於層561之硒化鍺(例如，Ge4 Se6 )、用於層562之硒化銀(Ag2 Se)或硒化錫(SnSe)、用於層563之硒化鍺(例如，Ge4 Se6 )、用於層564之銀(Ag)及用於層565之硒化鍺(例如，Ge4 Se6 )。圖5中所示之存取元件544之材料可被視為銀摻雜之硫族化物材料的實例。圖5展示存取元件544之離子傳導硫族化物材料為銀摻雜之硫族化物作為實例。然而，存取元件544可包括以另一材料(除銀之外)摻雜之另一硫族化物材料。
存取元件544之層561、562、563、564及565可分別具有約15nm(奈米)、約47nm、約15nm、約20nm及約10nm之厚度。關於特定厚度值之術語「約」意謂厚度可比特定厚度值小或大一裕度。該裕度可具有等於特定值之百分之一(1%)至20%之值。存取元件544可包括用於層561、562、563、564及565之其他厚度值。然而，本文中所描述之特定實例厚度值可改良接通狀態與關斷狀態之間的切換時間及接通狀態中之存取元件544之電阻之降低中的至少一者。存取元件544可包括比圖5中所示之層更少或更多之層，其中材料類似於或相同於圖3之存取元件344之材料。電極501、502及503可包括類似於或相同於圖3之電極301、302及303之材料的材料。
存取元件544可包括類似於或相同於圖4之存取元件344之I-V特性的I-V特性。舉例而言，存取元件544可當電極501及503具有恰當電壓值(例如，可滿足上文表示式(1)之電壓值)時具有接通狀態且當電極501及503具有其他恰當電壓值(例如，可滿足上文表示式(2)之電壓值)時具有關斷狀態。在接通狀態中，來自存取元件544之銀摻雜之硫族化物材料之銀離子(Ag+ )可在電極502與電極503之間形成允許電流傳導通過存取元件544及記憶體組件555的傳導路徑。在關斷狀態中，由銀離子形成之傳導路徑可斷開且防止電流傳導通過存取元件544及記憶體組件555。
圖6展示根據本發明之實施例的包括具有二元金屬氧化物材料之存取元件644之記憶體胞元610的橫截面。記憶體胞元610亦可包括電極601、602及603及與存取元件644串聯耦接的記憶體組件666。存取元件644可包括類似於或相同於圖3之存取元件344之二元金屬氧化物材料的材料。存取元件644可包括類似於或相同於圖4之存取元件344之I-V特性的I-V特性。舉例而言，存取元件644可當電極601及603具有恰當電壓值(例如，可滿足上文表示式(1)之電壓值)時具有接通狀態且當電極601及603具有其他恰當電壓值(例如，可滿足上文表示式(2)之電壓值)時具有關斷狀態。在接通狀態中，來自存取元件644之二元金屬氧化物材料之離子或空位可在電極602與電極603之間形成允許電流傳導通過存取元件644及記憶體組件666的傳導路徑。若二元金屬氧化物材料為氧化銅，則離子之實例包括銅離子Cu+ ，且若二元金屬氧化物材料為氧化鐵，則離子之實例包括鐵離子Fe2+ 。若二元金屬氧化物材料為氧化鎳，則空位之實例包括氧空位O2- 。在關斷狀態中，由二元金屬氧化物之離子(例如，離子Cu+ 或Fe2+ 、或O2- 空位)形成之傳導路徑可斷開且防止電流傳導通過存取元件644及記憶體組件644。
圖7展示根據本發明之實施例的包括具有鈣鈦礦氧化物材料之存取元件之記憶體胞元710的橫截面。記憶體胞元710亦可包括電極701、702及703及與存取元件744串聯耦接的記憶體組件777。存取元件744可包括類似於或相同於圖3之存取元件344之鈣鈦礦氧化物材料的材料。
圖8展示根據本發明之實施例的具有記憶體陣列802之記憶體器件800的部分示意圖。記憶體陣列802可包括記憶體胞元811至819及821至829。此等記憶體胞元統稱為圖8中之「該等」記憶體胞元。如圖8中所示，記憶體胞元中之每一者可包括記憶體組件888及存取元件844，其可類似於或相同於上文參考圖3至圖7所描述之記憶體胞元310、510、610或710之記憶體組件及存取元件。在圖8中，記憶體器件800可使用分別在線831、832、833、834、835及836上之信號Vx1、Vx2、Vx3、Vx4、Vx5及Vx6及分別在線841、842及843上之信號Vy1、Vy2及Vy3而選擇記憶體胞元。在讀取或寫入操作期間，記憶體器件800可使用信號Vx1至Vx6及Vy1至Vy3之恰當電壓值來接通待讀取或寫入之選定之記憶體胞元的存取元件及關斷未選定之記憶體胞元之存取元件。
圖8中之記憶體胞元中之每一者之存取元件844可包括兩個臨限電壓，其具有諸如類似於或相同於上文參考圖4所描述之存取元件344之電壓值的電壓值VtON 及VtOFF 之電壓值。在圖8中，當跨越選定之記憶體胞元之關於第一方向(例如，自存取元件844至記憶體組件888之方向)之電壓差大於VtON 時，選定之記憶體胞元之存取元件844可接通。當跨越未選定之記憶體胞元中之每一者的關於第二方向(例如，自記憶體組件888至存取元件844之方向)之電壓差大於Vt'OFF (或者若關於第一方向考慮電壓則小於VtOFF )時，未選定之記憶體胞元中之每一者的存取元件844可關斷。
以下實例假設記憶體胞元中之每一者之存取元件844處於關斷狀態，且記憶體器件800選擇存取記憶體胞元815以讀取或寫入記憶體胞元815。在此實例中，記憶體器件800可選擇性地將電壓值+V及0(如圖8中所示)用於信號Vx1至Vx6及Vy1至Vy3，以使得記憶體器件800可接通記憶體胞元815之存取元件844(且接著施加讀取或寫入電流通過記憶體組件888)且保持其他記憶體胞元中之每一者之存取元件844處於關斷狀態。
圖8中之電壓值+V可具有大於電壓值VtON 及Vt'OFF 的值。因此，在此實例中，跨越記憶體胞元815之電壓差等於線834之電壓(+V)減線842上之電壓(零)。因為電壓值+V大於VtON ，所以跨越記憶體胞元815之電壓差大於VtON 。因此，使用圖8之實例電壓值，記憶體器件800可接通選定之記憶體胞元815之存取元件844。跨越未選定之記憶體胞元825之電壓差等於線842上之電壓(零)減線833上之電壓(+V)。因此，跨越記憶體胞元825之電壓差為-V，其小於VtOFF 。因此，選定之記憶體胞元825之存取元件844可保持於關斷狀態。
電壓值+V及零僅為了易於描述實例起見而用於以上實例中。記憶體器件800可使用除零伏特之外的值，以使得自存取元件844至記憶體組件之方向上之電壓差大於選定之記憶體胞元的電壓值VtON 且小於未選定之記憶體胞元之VtOFF 。
記憶體器件800可包括多個器件層級，以使得第一群組之記憶體胞元可位於一器件層級上且第二群組之記憶體胞元可位於另一器件層級上且堆疊於第一群組上。
圖9至圖11展示具有單一器件層級及多個器件層級之一些記憶體器件之3-D視圖。
圖9展示根據本發明之實施例的具有位於單一器件層級991上之記憶體胞元910之記憶體器件900的部分3-D視圖。圖9亦為了易於描述記憶體器件900之特徵之相對位置起見而展示x-y-z維度。舉例而言，如圖9中所示，記憶體胞元910可分別沿x維度及y維度以列及行配置，且可位於z維度之器件層級991上。
每一記憶體胞元910可包括電極901、902、903及與記憶體組件999串聯耦接於線930或931與線940或941之間的存取元件944。如圖9中所示，每一記憶體胞元910之電極901、902及903、存取元件944及記憶體組件999可具有在z方向上延伸之圓柱形結構，以使得記憶體胞元910之平行於x-y平面之橫截面(例如，記憶體組件999、或存取元件944、或電極901、902及903中之每一者之橫截面)可具有圓形或大體上圓形形狀。本文中之圓形或大體上圓形形狀包括橢圓形或大體上橢圓形形狀。記憶體組件999可具有其他形狀。
圖9之線930、931、940及941可分別對應於圖2之線230、231、240及241。在圖9中，線930、931、940及941可包括諸如金屬(例如，銅、鋁、金或其他)之導電材料，且可被稱為記憶體器件900之金屬線。記憶體組件999可包括類似於或相同於圖3之記憶體組件333之材料的材料，例如，相變材料(諸如硫族化物)或其他單極切換記憶體材料。存取元件944可包括類似於或相同於圖4之存取元件344之材料的材料，例如，離子傳導硫族化物、二元金屬氧化物或鈣鈦礦氧化物、或其他雙極切換材料。
圖10展示根據本發明之實施例的具有堆疊於多個器件層級1091及1092上之記憶體胞元1010之記憶體器件1000的部分3-D視圖。如圖10中所示，器件層級1092可在z維度上堆疊於器件層級1091上方，其中器件層級1091及1092中之每一者可包括分別沿x維度及y維度以列及行配置之許多記憶體胞元1010。每一記憶體胞元1010可包括電極1001、1002及1003及與記憶體組件1011串聯耦接於其各別線(例如，諸如金屬線之導電線)1030、1031、1032、1033與線1040、1041、1042及1043之間的存取元件1044。記憶體器件1000之特徵(例如，存取元件1044及記憶體組件1011)之材料可類似於或相同於圖9之記憶體器件900之特徵的材料。圖10之線1030、1031、1040及1041可分別對應於圖2之線230、231、240及241。圖10之線1032、1033、1042及1043可分別對應於圖2之線230、231、240及241。
圖11展示根據本發明之實施例的具有堆疊於多個器件層級上之記憶體胞元之記憶體器件1100的部分3-D視圖，其中共用傳導線位於器件層級之間。如圖11中所示，器件層級1192可在z維度上堆疊於器件層級1191上方，其中器件層級1191及1192中之每一者可包括分別沿x維度及y維度以列及行配置之許多記憶體胞元1110。每一記憶體胞元1110可包括電極1101、1102及1103及與記憶體組件1111串聯耦接於其各別線(例如，諸如金屬線之導電線)1131、1133、1132或1134與線1141或1142之間的存取元件1144。圖11之線1131、1133、1132及1134可分別對應於圖8之線831、833、832及834。圖11之線1141及1142可分別對應於圖8之線841及842。在圖11中，記憶體器件1100之特徵(例如，存取元件1144及記憶體組件1111)之材料可類似於或相同於圖9之記憶體器件900之特徵的材料。如圖11中所示，來自不同器件層級之兩個記憶體胞元1110可共用同一線，諸如，線1141或1142。共用同一線1141或1142可縮小器件大小且簡化製程。
圖12至圖17展示根據本發明之實施例的形成記憶體器件1200之各種製程。記憶體器件1200(圖17中更詳細地展示)可對應於圖9之記憶體器件900。在圖12至圖17中，在圖9之y維度上(或朝紙內)觀之，記憶體器件1200之特徵之橫截面視圖可對應於記憶體器件900中所示之類似特徵之橫截面視圖。為清楚起見，圖12至圖17包括僅用於其中之一些特徵之橫截面線。
如圖12中所示，已在基板1212上方形成導電線1230。當在本文中使用時，關於兩種或兩種以上材料而使用之術語「在...上」、「一者在另一者上」意謂材料之間的至少某一接觸，而「在...上方」意謂材料緊密接近但可能具有一或多個額外介入材料以使得接觸係可能但非所需的。「在...上」或「在...上方」在本文中使用時皆不暗示任何方向性，除非如此陳述。在圖12中，基板1212可包括諸如四乙氧基矽烷(TEOS)或氮化矽或其他絕緣材料的材料。形成導電線1230可包括在基板1212上方沈積材料層及圖案化該層以形成導電線1230。或者，形成導電線1230可包括鑲嵌製程。導電線1230之材料可類似於或相同於圖9之線930的材料。導電線1230可具有沿類似於圖9之x維度之x維度而延伸的更大尺寸(例如，長度)。
在圖13中，已形成絕緣體1313及電極1301。形成絕緣體1313可包括在基板1212上方沈積絕緣材料，繼之以諸如化學機械拋光(CMP)平坦化之拋光製程。形成電極1301可包括移除絕緣體1313之一些部分及在絕緣體1313之經移除部分中沈積材料。電極1301之材料可類似於或相同於圖3之電極301。
在圖14中，已形成多個層1444、1402、1461、1462、1463、1464、1465及1403。形成此多個層可包括沈積直接接觸電極1301之層1444及在層1444上方沈積其他層1402、1461、1462、1463、1464、1465及1403。層1444可包括類似於或相同於圖3之記憶體組件333之材料的材料；層1402及1403可包括分別類似於或相同於圖3之電極302及303之材料的材料；且層1461、1462、1463、1464及1465可包括分別類似於或相同於圖5之存取元件555之層561、562、563、564及565之材料的材料。
在圖15中，已形成記憶體胞元1510。形成記憶體胞元1510可包括將圖14之層1444、1402、1461、1462、1463、1464、1465及1403圖案化為可形成記憶體胞元1510之一部分之凸台或柱(如圖15中所示)。記憶體胞元1510中之每一者可包括電極1301、1502及1503、記憶體組件1555及存取元件1544，該存取元件1544具有已在圖15中圖案化之圖14之多個層1461、1462、1463、1464及1465。圖14展示五個層1461、1462、1463、1464及1465作為實例。形成存取元件1544可或者包括形成少於或多於五個層以使得存取元件1544(圖15)可包括類似於或相同於圖3之存取元件344之材料的材料。
在圖16中，已形成絕緣體1613。形成絕緣體1613可包括在圖15之記憶體胞元1510之特徵上方沈積絕緣體材料及接著執行諸如CMP之拋光製程。拋光製程可在電極1503上終止。或者，可在形成絕緣體1613之前形成額外薄囊封層(例如，氮化矽)以保護記憶體胞元1510。
在圖17中，已形成導電線1740及1741及絕緣體1713。形成導電線1740及1741可包括在絕緣體1613及電極1503上方沈積導電材料及圖案化導電材料以形成導電線1740及1741，以使得導電線1740及1741可垂直於(或大體上垂直於)導電線1230。或者，形成導電線1740可包括鑲嵌製程。形成絕緣體1713可包括在絕緣體1613及導電線1740及1741上方沈積絕緣材料及接著執行諸如CMP之拋光製程。拋光製程可在導電線1740及1741上終止。導電線1740及1741之材料可類似於或相同於圖9之線940及941之材料。在圖17中，導電線1740及1741中之每一者可具有沿類似於圖9之y維度之y維度而延伸的更大尺寸(例如，長度)。
圖18及圖19展示根據本發明之實施例的形成具有多個器件層級之記憶體器件1800之各種製程。記憶體器件1800(圖19中更詳細地展示)可對應於圖10之記憶體器件1000。在圖18及圖19中，在圖10之y維度上觀之，記憶體器件1800之特徵之橫截面視圖可對應於記憶體器件1000中所示之類似特徵之橫截面視圖。為清楚起見，圖18及圖19包括僅用於其中之一些特徵之橫截面線。
在圖18中，已形成具有記憶體胞元1810之器件層級1891。形成器件層級1891可包括類似於或相同於上文參考圖12至圖17而描述之製程的製程。因此，圖12至圖17及圖18及圖19中之相似或相同特徵具有相同參考數字。在圖18中，已在器件層級1891上方形成絕緣體1813。形成絕緣體1813可包括在器件層級1891上方沈積絕緣材料。
在圖19中，已在器件層級1891上方形成具有記憶體胞元1910之另一器件層級1992。形成器件層級1992可包括類似於或相同於上文參考圖12至圖17而描述之製程的製程。在圖19中，器件層級1992可在類似於圖10之z維度之z維度上堆疊於器件層級1891上方。在圖19之記憶體器件1800中，記憶體胞元1810及1910中之每一者可包括類似於或相同於圖3之記憶體胞元310之材料的材料。因此，記憶體胞元1810及1910之存取元件及記憶體組件可包括具有相似處理溫度容差的材料。因此，當形成器件層級1992上之記憶體胞元1910時可避免對記憶體胞元1810之損傷(諸如，熱損傷)(諸如對記憶體胞元1810之記憶體組件之熱損傷)，進而導致形成具有多個堆疊之器件層級之記憶體器件1800。
圖20至圖24展示根據本發明之實施例的形成具有多個器件層級之記憶體器件2000之各種製程，該多個器件層級具有共用傳導線。記憶體器件2000(圖24中更詳細地展示)可對應於圖11之記憶體器件1100。在圖20至圖24中，在圖11之y維度上觀之，記憶體器件2000之特徵之橫截面視圖可對應於記憶體器件1100中所示的類似特徵之橫截面視圖。為清楚起見，圖20至圖24包括僅用於其中之一些特徵之橫截面線。
在圖20中，已形成具有記憶體胞元2010之器件層級2091。形成器件層級2091可包括類似於或相同於上文參考圖12至圖17而描述之製程的製程。因此，圖12至圖17及圖20至圖24中之相似或相同特徵具有相同參考數字。在圖20中，已在器件層級2091上方形成絕緣體2013及電極2001。形成絕緣體2013可包括在器件層級2091上方沈積絕緣材料。形成電極2001可包括移除絕緣體2013之一些部分及在絕緣體2013之經移除部分中沈積材料。電極2001之材料可類似於或相同於圖3之電極301。
在圖21中，已形成多個層2111、2102、2161、2162、2163、2164、2165及2103。層2111可包括類似於或相同於圖3之記憶體組件333之材料的材料；層2102及2103可包括分別類似於或相同於圖3之電極302及303之材料的材料；且層2161、2162、2163、2164及2165可包括分別類似於或相同於圖5之存取元件555之層561、562、563、564及565之材料的材料。
在圖22中，已形成記憶體胞元2210。形成記憶體胞元2210可包括將圖21之層2111、2102、2161、2162、2163、2164、2165及2103圖案化為可形成記憶體胞元2210之一部分之凸台或柱(如圖22中所示)。記憶體胞元2210中之每一者可包括電極2001、2202及2203、記憶體組件2222及存取元件2244，該存取元件2244具有已在圖22中圖案化之圖21之多個層2161、2162、2163、2164及2165。圖21展示五個層2161、2162、2163、2164及2165作為實例。形成存取元件2244可或者包括形成少於或多於五個層，以使得存取元件2244(圖22)可包括類似於或相同於圖3之存取元件344之材料的材料。
在圖23中，已形成絕緣體2313。形成絕緣體2313可包括在圖15之記憶體胞元1510之特徵上方沈積絕緣體材料及接著執行諸如CMP之拋光製程。拋光製程可在電極2203上終止。或者，可在形成絕緣體2313之前形成額外薄囊封層(例如，氮化矽)以保護記憶體胞元2210。
在圖24中，已形成導電線2432。形成導電線2432可包括在絕緣體2313及電極2203上方沈積導電材料及圖案化導電材料以形成導電線2432以使得導電線2432可垂直於(或大體上垂直於)導電線1740及1741且平行於(或大體上平行於)導電線1230。或者，形成導電線2432可包括鑲嵌製程。導電線2432之材料可類似於或相同於圖11之線1132及1134的材料。在圖24中，導電線2432可具有沿類似於圖11之x維度之x維度而延伸的更大尺寸(例如，長度)。
如圖24中所示，記憶體器件2000可包括器件層級2091及器件層級2492，該器件層級2492可在類似於圖11之z維度之z維度上堆疊於器件層級2091上方。在圖24之記憶體器件2000中，記憶體胞元2010及2210中之每一者可包括類似於或相同於圖3之記憶體胞元310之材料的材料。因此，記憶體胞元2010及2210之存取元件及記憶體組件可包括具有相似處理溫度容差的材料。因此，當形成器件層級2492上之記憶體胞元2210時可避免對記憶體胞元2010之損傷(諸如，熱損傷)(諸如，對記憶體胞元2010之記憶體組件之熱損傷)，進而導致形成具有多個堆疊之器件層級之記憶體器件2000。
本文中所描述之一或多個實施例包括具有記憶體組件及存取元件之裝置及方法，該記憶體組件經組態以儲存資訊且該存取元件經組態以當跨越記憶體組件及存取元件之在第一方向上之第一電壓差超過第一電壓值時允許電流傳導通過記憶體組件，且當跨越記憶體組件及存取元件之在第二方向上之第二電壓差超過第二電壓值時防止電流傳導通過記憶體組件，其中存取元件包括排除矽之材料。上文參考圖1至圖24描述包括額外裝置方法之其他實施例。
諸如記憶體器件100、200、800、900、1000、1100、1200、1800及2000及記憶體胞元110、211至219、811至819、821至829、910、1010、1110、1510、1810、1910、2010及2210之裝置之說明意欲提供各種實施例之結構的一般理解且並非可利用本文中所描述之結構之裝置之所有組件及特徵的完整描述。
各種實施例之裝置可包括或包括於用於高速電腦中之電子電路、通信及信號處理電路、記憶體模組、攜帶型記憶體儲存器件(例如，拇指碟)、單一或多處理器模組、單一或多個嵌入式處理器、多核處理器、資料交換器及包括多層、多碼片模組之特殊應用模組中。此裝置可進一步作為諸如以下各者之多種電子系統內之子元件而包括：電視、蜂巢式電話、個人電腦(例如，膝上型電腦、桌上型電腦、掌上型電腦、平板電腦等)、工作站、無線電、視訊播放器、音訊播放器(例如，MP3(動畫專家組，音訊層3)播放器)、車輛、醫療器件(例如，心臟監視器、血壓監視器等)、視訊轉接器及其他。
上文描述及諸圖說明本發明之一些實施例以使熟習此項技術者能夠實踐本發明之實施例。其他實施例可併有結構、邏輯、電、製程及其他改變。在諸圖中，相同特徵或相同數字描述遍及若干視圖之大體上相似特徵。實例僅代表可能變化。一些實施例之部分及特徵可包括於其他實施例之部分及特徵中或可替代其他實施例之部分及特徵。在閱讀並理解以上描述後，許多其他實施例對於熟習此項技術者將顯而易見。因此，本發明之各種實施例之範疇係由隨附[申請專利範圍]連同此[申請專利範圍]之等效物之全部範圍確定。
發明摘要經提供以與37 C.F.R. §1.72(b)相符，37 C.F.R. §1.72(b)要求發明摘要允許讀者快速地確定技術揭示內容之本質及要點。以發明摘要將不用於解釋或限制[申請專利範圍]之範疇或含義為條件來提交該發明摘要。
100．．．記憶體器件
102．．．記憶體陣列
110．．．記憶體胞元
116．．．輸入/輸出(I/O)電路
118．．．記憶體控制單元
123．．．線
124．．．線
125．．．線
126．．．線
127．．．線
128．．．線
132．．．列解碼器
134．．．行解碼器
136．．．列層級解碼器
138．．．行層級解碼器
140．．．感測放大器電路
141．．．線
142．．．線
150．．．電路
152．．．選擇電路
200．．．記憶體器件
202．．．記憶體陣列
211．．．記憶體胞元
212．．．記憶體胞元
213．．．記憶體胞元
214．．．記憶體胞元
215．．．記憶體胞元
216．．．記憶體胞元
217．．．記憶體胞元
218．．．記憶體胞元
219．．．記憶體胞元
222．．．記憶體組件
230．．．線
231．．．線
232．．．線
240．．．線
241．．．線
242．．．線
244．．．存取元件
301．．．電極
302．．．電極
303．．．電極
310．．．記憶體胞元
323．．．線
324．．．線
333．．．記憶體組件
344．．．存取元件
388．．．離子
399．．．傳導路徑
411．．．區
412．．．區
413．．．區
421．．．曲線
422．．．曲線
431．．．電流流動方向
432．．．電流流動方向
501．．．電極
502．．．電極
503．．．電極
510．．．記憶體胞元
544．．．存取元件
555．．．記憶體組件
561．．．層
562．．．層
563．．．層
564．．．層
565．．．層
601．．．電極
602．．．電極
603．．．電極
610．．．記憶體胞元
644．．．存取元件
666．．．記憶體組件
701．．．電極
702．．．電極
703．．．電極
710．．．記憶體胞元
744．．．存取元件
777．．．記憶體組件
800．．．記憶體器件
802．．．記憶體陣列
811．．．記憶體胞元
812．．．記憶體胞元
813．．．記憶體胞元
814．．．記憶體胞元
815．．．記憶體胞元
816．．．記憶體胞元
817．．．記憶體胞元
818．．．記憶體胞元
819．．．記憶體胞元
821．．．記憶體胞元
822．．．記憶體胞元
823．．．記憶體胞元
824．．．記憶體胞元
825．．．記憶體胞元
826．．．記憶體胞元
827．．．記憶體胞元
828．．．記憶體胞元
829．．．記憶體胞元
831．．．線
832．．．線
833．．．線
834．．．線
835．．．線
836．．．線
841．．．線
842．．．線
843．．．線
900．．．記憶體器件
901．．．電極
902．．．電極
903．．．電極
910．．．記憶體胞元
930．．．線
931．．．線
940．．．線
941．．．線
944．．．存取元件
991．．．器件層級
999．．．記憶體組件
1000．．．記憶體器件
1001．．．電極
1002．．．電極
1003．．．電極
1010．．．記憶體胞元
1011．．．記憶體組件
1030．．．線
1031．．．線
1032．．．線
1033．．．線
1040．．．線
1041．．．線
1042．．．線
1043．．．線
1044．．．存取元件
1091．．．器件層級
1092．．．器件層級
1100．．．器件層級
1101．．．電極
1102．．．電極
1103．．．電極
1110．．．記憶體胞元
1111．．．記憶體組件
1131．．．線
1132．．．線
1133．．．線
1134．．．線
1141．．．線
1142．．．線
1144．．．存取元件
1191．．．器件層級
1192．．．器件層級
1200．．．記憶體器件
1212．．．基板
1230．．．導電線
1301．．．電極
1313．．．絕緣體
1402．．．層
1403．．．層
1444．．．層
1461．．．層
1462．．．層
1463．．．層
1464．．．層
1465．．．層
1502．．．電極
1503．．．電極
1510．．．記憶體胞元
1544．．．存取元件
1555．．．記憶體組件
1613．．．絕緣體
1713．．．絕緣體
1740．．．導電線
1741．．．導電線
1800．．．記憶體器件
1810．．．記憶體胞元
1813．．．絕緣體
1891．．．器件層級
1910．．．記憶體胞元
1992．．．器件層級
2000．．．記憶體器件
2001．．．電極
2010．．．記憶體胞元
2013．．．絕緣體
2091．．．器件層級
2102．．．層
2103．．．層
2111．．．層
2161．．．層
2162．．．層
2163．．．層
2164．．．層
2165．．．層
2202．．．電極
2203．．．電極
2210．．．記憶體胞元
2222．．．記憶體組件
2244．．．存取元件
2313．．．絕緣體
2432．．．導電線
2492．．．器件層級
A0．．．位址信號
AX．．．位址信號
DQ0．．．信號
DQN．．．信號
SEL1．．．信號
SELn．．．信號
Vcc．．．供電電壓信號
VSS ．．．供電電壓信號
VtOFF ．．．電壓值
VtON ．．．電壓值
Vx．．．信號
Vx0．．．信號
Vx1．．．信號
Vx2．．．信號
Vx3．．．信號
Vx4．．．信號
Vx5．．．信號
Vx6．．．信號
VxM．．．信號
Vy．．．信號
Vy0．．．信號
Vy1．．．信號
Vy2．．．信號
Vy3．．．信號
VyN．．．信號
+V．．．電壓值
圖1展示根據本發明之實施例的具有記憶體陣列之記憶體器件之方塊圖，該記憶體陣列具有記憶體胞元。
圖2展示根據本發明之實施例的具有記憶體陣列之記憶體器件之部分方塊圖，該記憶體陣列包括具有存取元件及記憶體組件的相變記憶體胞元。
圖3展示根據本發明之實施例的具有離子傳導路徑之記憶體胞元之橫截面。
圖4為圖3之記憶體胞元之存取元件之電流對電壓(I-V)特性的實例實施例。
圖5展示根據本發明之實施例的包括具有離子傳導硫族化物材料之存取元件之記憶體胞元的橫截面。
圖6展示根據本發明之實施例的包括具有二元金屬氧化物材料之存取元件之記憶體胞元的橫截面。
圖7展示根據本發明之實施例的包括具有鈣鈦礦氧化物材料之存取元件之記憶體胞元的橫截面。
圖8展示根據本發明之實施例的具有記憶體陣列之記憶體器件的部分示意圖。
圖9展示根據本發明之實施例的具有位於單一器件層級上之記憶體胞元之記憶體器件的部分三維(3-D)視圖。
圖10展示根據本發明之實施例的具有堆疊於多個器件層級上之記憶體胞元之記憶體器件的部分3-D視圖。
圖11展示根據本發明之實施例的具有堆疊於多個器件層級上之記憶體胞元之記憶體器件的部分3-D視圖，其中共用傳導線位於器件層級之間。
圖12至圖17展示根據本發明之實施例的形成具有記憶體胞元之記憶體器件之各種製程。
圖18及圖19展示根據本發明之實施例的形成具有多個器件層級之記憶體器件的各種製程。
圖20至圖24展示根據本發明之實施例的形成具有多個器件層級之記憶體器件之各種製程，該多個器件層級具有共用傳導線。
301．．．電極
302．．．電極
303．．．電極
310．．．記憶體胞元
323．．．線
324．．．線
333．．．記憶體組件
344．．．存取元件
388．．．離子
399．．．傳導路徑
Vx．．．信號
Vy．．．信號

Claims (34)

  1. 一種記憶體裝置，其包含：一記憶體組件，其經組態以儲存資訊；及一存取元件，其經組態以當跨越該記憶體組件及該存取元件之在一第一方向上之一第一電壓差超過一第一電壓值時允許電流傳導通過該記憶體組件且當跨越該記憶體組件及該存取元件之在一第二方向上之一第二電壓差超過一第二電壓值時防止電流傳導通過該記憶體組件，其中該存取元件包括一排除矽之材料，且該材料包括一雙極切換材料。
  2. 如請求項1之記憶體裝置，其中該存取元件之一電流對電壓特性包括該第一電壓值與該第二電壓值之間的一滯後切換區。
  3. 如請求項1之記憶體裝置，其中該第一值大於該第二值。
  4. 如請求項1之記憶體裝置，其中該存取元件包括一傳導路徑，該傳導路徑係當該第一電壓差超過該第一電壓值時由該存取元件之該材料之離子及空位中之一者形成。
  5. 如請求項4之記憶體裝置，其中當該第二電壓差超過該第二電壓值時該傳導路徑為不連續的。
  6. 如請求項1之記憶體裝置，其中該存取元件及該記憶體組件具有一圓柱形結構。
  7. 一種記憶體裝置，其包含：一記憶體組件，其經組態以儲存資訊，該記憶體組件 包括一單極切換記憶體材料；及一存取元件，其與該記憶體組件串聯耦接於第一電極與第二電極之間且經組態以允許電流傳導通過該記憶體組件，該存取元件包括一排除矽之材料，其中該材料包括一雙極切換材料。
  8. 如請求項7之記憶體裝置，其中該雙極切換材料包括離子傳導硫族化物、二元金屬氧化物及鈣鈦礦氧化物中之一者。
  9. 如請求項8之記憶體裝置，其中該單極切換記憶體材料包括一硫族化物材料。
  10. 如請求項8之記憶體裝置，其中該離子傳導硫族化物包括一第一硒化鍺(GeSe)層、一層硒化銀(AgSe)層、一第二硒化鍺(GeSe)層、一層銀層及一第三硒化鍺(GeSe)層。
  11. 如請求項8之記憶體裝置，其中該離子傳導硫族化物包括一第一硒化鍺(GeSe)層、一層硒化錫(SnSe)層、一第二硒化鍺(GeSe)層、一層銀層及一第三硒化鍺(GeSe)層。
  12. 如請求項10之記憶體裝置，其中該第一硒化鍺(GeSe)層具有約15奈米(nm)之厚度，該硒化銀(AgSe)層具有一約47nm之厚度，該第二硒化鍺(GeSe)層具有約15nm之厚度，該銀層具有一約20nm之厚度，且該第三硒化鍺(GeSe)層具有一約10nm之厚度。
  13. 如請求項8之記憶體裝置，其中該二元金屬氧化物材料 包括氧化鉿(HfO)、氧化鈮(NbO)、氧化鋁(AlO)、氧化鎢(WO)、氧化鉭(TaO)、氧化鈦(TiO)、氧化鋯(ZrO)、氧化鐵(FeO)及氧化鎳(NiO)中之一者。
  14. 如請求項8之記憶體裝置，其中該鈣鈦礦氧化物包括氧化鍶鈦(SrTiO)、氧化鍶鋯(SrZrO)及氧化鋇鈦(BaTiO)。
  15. 一種記憶體裝置，其包含：一第一器件層級，其包括耦接於一第一電極與一第二電極之間的一第一記憶體胞元；及一第二器件層級，其堆疊於該第一器件層級上方，該第二器件層級包括耦接於一第三電極與一第四電極之間的一第二記憶體胞元，該第一記憶體胞元及該第二記憶體胞元中之每一者包括一記憶體組件及耦接至該記憶體組件的一存取元件，其中該記憶體組件包括一單極切換記憶體材料，該存取元件包括一排除矽之材料，且該材料包括一雙極切換材料。
  16. 如請求項15之記憶體裝置，其進一步包含耦接至該第一電極之一第一導電線、耦接至該第四電極之一第二導電線以及耦接至該第二電極與該第三電極之一第三導電線。
  17. 如請求項16之記憶體裝置，其中該第一導電線大體上平行於該第二線，且其中該第三線大體上垂直於該第一線及該第二線。
  18. 如請求項16之記憶體裝置，其中該第一記憶體胞元經組態以當該第一線上之一信號之一電壓值大於該第三線上 的一信號之一電壓值時在該第一電極與該第二電極之間傳導電流，且其中該第二記憶體胞元經組態以當該第三線上之一信號之一電壓值大於該第二線上的一信號之一電壓值時在該第三電極與該第四電極之間傳導電流。
  19. 如請求項16之記憶體裝置，其中該單極切換記憶體材料包括一相變材料。
  20. 如請求項19之記憶體裝置，其中該相變材料包括鍺、銻及碲之一化合物。
  21. 如請求項19之記憶體裝置，其中該存取元件之該材料包括銀摻雜之硒化鍺(GeSe)。
  22. 如請求項19之記憶體裝置，其中該存取元件之該材料包括銀摻雜之硫化鍺(GeS)。
  23. 一種用於操作一記憶體裝置之方法，其包含：施加一第一信號以跨越記憶體器件之一記憶體胞元之一記憶體組件及一存取元件在一第一方向上建立一第一電壓差以接通該存取元件；及施加一第二信號以跨越該記憶體組件及該存取元件在一第二方向上建立一第二電壓差以關斷該存取元件，其中該第一電壓差超過一第一電壓值且該第二電壓差超過一第二電壓值，且其中該存取元件包括一排除矽之材料。
  24. 如請求項23之方法，其進一步包含：當該存取元件接通時施加一額外電流通過該記憶體組件及該存取元件以判定該記憶體組件之一材料之一電 阻。
  25. 如請求項23之方法，其進一步包含：當該存取元件接通時施加一額外電流通過該記憶體組件及該存取元件以將該記憶體組件之一材料之一電阻自一第一電阻值改變至一第二電阻值。
  26. 一種形成一記憶體裝置方法，其包含：形成一記憶體胞元之一記憶體組件；及形成一存取元件以當跨越該記憶體組件及該存取元件之在一第一方向上之一第一電壓差超過一第一電壓值時允許電流傳導通過該記憶體組件且當跨越該記憶體組件及該存取元件之在一第二方向上之一第二電壓差超過一第二電壓值時防止電流傳導通過該記憶體組件，其中該存取元件包括一排除矽之材料。
  27. 如請求項26之方法，其中形成該記憶體組件及該存取元件包括：在該記憶體胞元之一電極上方沈積多個材料層；及移除該多個層中之每一層之一部分以形成一耦接至該電極的柱，該記憶體組件為該柱之一第一部分且該存取元件為該柱之一第二部分。
  28. 如請求項27之方法，其中該柱包括一具有一大體上圓形形狀之橫截面。
  29. 如請求項27之方法，其中沈積該多個材料層包括沈積一接觸該電極之單極切換記憶體材料及在該單極切換記憶體材料上方沈積一雙極切換材料。
  30. 如請求項29之方法，其中該單極切換記憶體材料包括一相變材料。
  31. 如請求項30之方法，其中該雙極切換材料包括離子傳導硫族化物、二元金屬氧化物及鈣鈦礦氧化物中之一者。
  32. 如請求項27之方法，其中該柱之一第三部分形成該記憶體胞元之一額外電極，且其中該記憶體組件及該存取元件位於該電極與該額外電極之間。
  33. 如請求項27之方法，其進一步包含：在該柱上方沈積多個額外材料層；及移除該多個額外層中之每一層之一部分以形成一額外柱，該額外柱包括形成一額外記憶體胞元之一記憶體組件的一第一部分及形成該額外記憶體胞元之一存取元件的一第二部分。
  34. 如請求項33之方法，其進一步包含：在該柱上方沈積該多個額外層之前，在該柱上方形成一額外電極，該額外電極直接接觸該柱且直接接觸該額外柱。
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