TW201405902A - 具有熱侷限間隔物之相變化記憶胞 - Google Patents
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Abstract
本發明揭露一種記憶裝置包括一接點陣列及一圖案化絕緣層於該接點陣列之上。該圖案化絕緣層包括一溝渠。該溝渠包括一側壁與該陣列中的複數個接點對準。複數個底電極於該側壁的較低部分而與其各自接點的上表面接觸。一記憶材料的熱限制側壁子形成於該圖案化絕緣層與在該側壁的較高部分的絕緣填充材料之間及與該複數個底電極接觸。
Description
本發明係關於根基於相變化記憶材料及其他可程式電阻記憶材料的高密度記憶裝置，及此種裝置的製造方法。
在相變化記憶體中，每一個記憶胞包括一相變化記憶元件。此一相變化記憶元件是由相變化材料構成，其會在非晶狀態(高電阻率)與結晶狀態(低電阻率)之間有著極大的阻值差異。
在相變化記憶元件的操作中，於施加電流脈衝通過此相變化記憶胞時，可以重置或設置此相變化記憶元件的阻值狀態。自結晶狀態改變為結非晶狀態的相變化，在此稱為重置，一般係為一高電流操作，其包含一個短且高電流密度脈衝以熔化或打斷此晶相結構，在此相變化材料快速的冷卻之後，退火此熔化的相變化材料且允許至少一部份的相變化材料穩定至非晶相。自非晶狀態改變為結晶狀態的相變化在此稱為設置，通常是一中等電流的脈衝操作，其導致加熱至結晶轉換溫度，且一個較長的冷卻時間可以用來允許此主動區域穩定在此結晶相。為了讀取此記憶元件的狀態，則施加一個小電壓至所選取記憶胞且感測所產生的電流。
因為設置與重置操作係與此相變化材料的溫度相關，此相變化記憶胞於操作時的電流或功率可以藉由改善此記憶胞的熱隔離而降低。具有改善的熱隔離，傳送至此記憶元件中的更多能量可以被直接用於改變主動區域的溫度而不是消耗於周圍的結構中。因為相變化記憶體材料腳小體積的緣故熱限制記憶胞的另一個優點是具有較佳的循環承受力。因此，某些設計活動
是專注於此記憶胞的熱效應部分。舉例而言，一個先前記憶文獻提供形成較小溝渠的方案，且使用原子層沈積(ALD)來填充此溝渠，而產生能夠限制相變化材料的填充型態記憶胞，請參閱Kim等人的論文"High Performance PRAM Cell Scalable to sub-20nm technology with below 4F2 Cell Size,Extendable to DRAM application"，2010 Symp.on VLSI Tech.Digest of Papers,June 2010,pp.203~204。因為必須將此相變化材料的狹小寬度中沈積材料，使得如此型態記憶胞的填充製程造成的許多困難。此外，當半導體製程演進時，元件的特徵尺寸每一年都在縮小。當特徵尺寸縮小時，將材料填充進入相變化材料的狹小寬度中就變得更困難。由於這些因素的限制，Kim等人所提供的方案無法在更先進的微縮技術節點中使用。
因此需要提供一種具有較佳熱隔離的可微縮記憶胞結構。
此處所描述技術為一種記憶裝置包括一接點陣列及一圖案化絕緣層於該接點陣列之上。該圖案化絕緣層包括側壁特徵，例如是溝渠的側壁，在該接點陣列之上。一底電極形成於該側壁特徵的較低部分而與接點的上表面接觸。一記憶材料限制層使用薄膜沈積方式形成於該側壁特徵的較高部分，之後再沈積一絕緣填充層，提供記憶元件沈積於該圖案化絕緣層的側壁特徵與在該側壁特徵的較高部分的絕緣填充材料之間及與該底電極接觸，且具有熱隔離的作用。一頂電極形成於該記憶材料限制層之上且與其上表面接觸。
具有此側壁特徵的溝渠可以沿著接點陣列中的複數個接點延伸，而形成額外的記憶胞。此外，此溝渠可以包含一第二側壁與此陣列中的第二複數個接點對準，而形成額外的記憶胞。如此可以形成具有熱限制側壁記憶元件的高密度記憶胞陣列。
本發明亦揭露一種製造如此記憶裝置的方法。
本發明之目的，特徵，和實施例，會在下列實施方式的章節中搭配圖式被描述。
110‧‧‧層間接點
110A‧‧‧層間接點上表面
115a、115b‧‧‧接點
120、125‧‧‧圖案化絕緣層
135‧‧‧溝渠
140、145‧‧‧底電極
150‧‧‧第一填充層
160‧‧‧記憶材料限制層
160A‧‧‧記憶材料限制層上表面
165a、165b‧‧‧記憶材料限制側壁子
165c‧‧‧記憶材料限制側層的一部分
170、175‧‧‧第二絕緣填充層
180、185‧‧‧電極
210、230、250‧‧‧記憶胞
305a~305f、310a、310b、410a、410b‧‧‧接點
320、420、1420‧‧‧圖案化絕緣層
430‧‧‧溝渠
435a、435b‧‧‧側壁
962a、962b‧‧‧側壁子第一側和第二側
750‧‧‧第一絕緣填充材料
960‧‧‧記憶材料層
1070、1370、1470‧‧‧絕緣填充材料
1335‧‧‧側壁特徵
1340‧‧‧底電極
1060、1362、1460、1460c‧‧‧記憶材料限制層
1380‧‧‧電極
1450‧‧‧絕緣填充材料
1465‧‧‧絕緣側壁子
400‧‧‧基板
1515‧‧‧電晶體
1525‧‧‧相變化記憶元件
1620‧‧‧記憶胞
1522‧‧‧記憶元件
1525‧‧‧二極體
1531、1690、1714‧‧‧字元線解碼器/驅動器
1541、1610、1718‧‧‧位元線解碼器
1560‧‧‧源極線終端電路
1700‧‧‧積體電路
1712‧‧‧熱限制間隔物相變化記憶陣列
1520a-1520d‧‧‧源極線
1530a-1530d、1692~1698、1716‧‧‧字元線
1540a-1540d、1612~1618、1720‧‧‧位元線
1722‧‧‧匯流排
1726‧‧‧資料匯流排
1724‧‧‧感測放大器/資料輸入結構
1750‧‧‧其他電路
1734‧‧‧控制器
1736‧‧‧偏壓調整供應電壓電流源
1728‧‧‧資料輸入線
1732‧‧‧資料輸出線
1770‧‧‧記憶平面終端電路
第1A圖顯示熱限制側壁子相變化記憶胞陣列中的一個範例單元記憶胞之剖面圖。
第1B圖顯示熱限制側壁子相變化記憶胞陣列中的一個範例雙子記憶胞之剖面圖。
第2圖顯示一個範例熱限制側壁子相變化記憶胞陣列中的三個雙子記憶胞之剖面圖。
第3A和3B圖顯示熱限制側壁子相變化記憶胞陣列中的一部分之兩個上視圖。
第4~12圖顯示製造具有此熱限制側壁子相變化記憶胞之相變化記憶裝置的一系列製程子步驟的剖面示意圖。
第13A~13B圖顯示此熱限制側壁子相變化記憶胞陣列中的兩個替代例示記憶胞單元的剖面圖。
第14圖顯示此熱限制側壁子相變化記憶胞陣列中的第三替代例示記憶胞單元的剖面圖。
第15圖顯示使用電晶體作為存取裝置之相變化記憶胞或是其他可程式化電阻記憶胞的一記憶陣列1500之一部分示意圖。
第16圖顯示使用二極體作為存取裝置之相變化記憶胞或是其他可程式化電阻記憶胞的一記憶陣列1600之一部分示意圖。
第17圖顯示根據本發明一實施例之積體電路的簡化示意圖。
本發明以下的實施例描述係搭配第1到17圖進行說明。說明書中係描述較佳的實施方式來定義申請專利範圍，但並非用來限制本發明。熟習本發明技藝人士應能明白在本發明的精
神下仍有許多均等的變化。
第1A圖顯示一個範例記憶裝置中的熱限制記憶胞之剖面圖，此記憶裝置包括如此記憶胞的陣列。此記憶裝置也包括一接觸陣列，其中的層間接點110延伸通過一構件內的介層孔於。存取裝置陣列，例如是電晶體或是二極體，可以經由接觸陣列而與此熱限制記憶胞陣列耦接。或是，存取裝置陣列，例如是電晶體或是二極體，可以使用摻雜半導體、矽化物或是相似物，在不需要使用例如是接觸層間接點110的情況下，直接與此熱限制記憶胞陣列耦接。因此一接點可以包含一導電元件，類似此處所示的導電栓塞，一摻雜半導體主體、一矽化物層於電晶體元件之上，或是類似的元件。此接點可以與存取電路連接，例如電晶體或是二極體，及與操作時用來進行存取的位元線或字元線連接。接點110具有一上表面110A。在此應用中一具有側壁特徵120A的圖案化絕緣層120與接點110的上表面110A對準(在此範例中是進出頁面的方向)。
此記憶胞包含底電極140安排在此圖案化絕緣層120之側壁特徵120A的較低部分介於側壁特徵120A與一第一絕緣填充層150之間。所處所使用的名詞"電極"是指一元件與記憶材料電性接觸的，且藉由其施加一操作偏壓至此記憶材料。在此情況下，接點110並不是一個電極。
此底電極140與接點110的上表面110A連接。此底電極140具有底電極上表面140A。在此範例中，此底電極140的底電極上表面140A與第一絕緣填充層150的上表面150A是彼此共平面的。此第一絕緣填充層150包括與圖案化絕緣層120不同的材料。舉例而言一種如此的材料可以是氧化矽，而其他的材料可以是氮化矽以達成進行蝕刻時的選擇性。
記憶材料160的限制層放置於圖案化絕緣層120的側壁特徵120A與第二絕緣填充層170之間，第二絕緣填充層170位於側壁特徵120A的較高部分。此第二絕緣填充層170可以視
設計而定而是與圖案化絕緣層相同或不同的材料。記憶材料160的限制層與底電極140的底電極上表面140A連接。此記憶材料的限制層可以如圖式一般是"L型"的，且在某些應用中包括沿著記憶材料的延伸部分即在第一絕緣填充層150的上表面150A之上。此記憶材料160的限制層可以被歸類於"側壁子"，因為(1)其可以利用在形成第二絕緣填充層之前，沈積一順形的記憶材料薄膜，然後將此薄膜非均向性蝕刻已自垂直和傾斜的表面移除而留下此記憶材料160的限制層於相對垂直的側壁特徵之上的側壁子製程而形成；(2)其具有一個與形成圖案化絕緣層120的側壁特徵120A的微影製程無關的厚度。此延伸160c可以使用側壁子製程形成，係藉由於非均向性蝕刻之前在延伸之上形成一幕罩而達成。
此記憶材料160的限制層可以是非常薄的，包括小於7.5奈米的厚度，其是由於形成第二絕緣填充層之前，用來在側壁特徵之上形成記憶材料限制層的薄膜沈積技術，及藉由執行預期的記憶功能之最小材料厚度所決定。當然如此的厚度會隨著不同的材料而改變。
在此範例中此記憶材料160的限制層包括相變化材料。也可以使用其他的可程式化電阻材料，包括例如金屬氧化物記憶材料。
一電極180形成於記憶材料160的限制層上表面160A、第二絕緣填充層170及圖案化絕緣層120之上並與其接觸。此電極180與記憶材料160的限制層上表面160A接觸。
第1B圖顯示一個範例記憶裝置中的兩個熱限制記憶胞組態之剖面圖，此記憶裝置包括如此熱限制側壁子相變化記憶胞的陣列。此記憶裝置也包括一接點陣列，其包括接點115a和115b。此記憶裝置包括圖案化絕緣層125於接點115a和115b之上。此圖案化絕緣層125可以包括一種或多種使用於半導體製程中的介電材料。在此例示的範例中，此層可以包括單層的氧化
矽。此圖案化絕緣層125包括溝渠135，其在此圖示中係沿著進出頁面的方向延伸。此溝渠135具有一第一側壁135a及相對的一第二側壁135b。此相對的第一及第二側壁是與其各自的列接觸的上表面對準。在此範例中，接點115a和115b是分開的列之構件。此溝渠135的第一側壁135a及第二側壁135b是彼此平行的。
此記憶裝置包括底電極145a和145b，其分別是沿著一行接點中的複數個第一底電極與沿著另一行接點中的複數個第二底電極之構件。這兩個底電極145a和145b是分別於此溝渠135中的圖案化絕緣層125內之第一側壁135a較低部分及第二側壁135b較低地部分形成。底電極145a與複數個第一接點中之接點115a的上表面接觸。而底電極145b與複數個第二接點中之接點115b的上表面接觸。底電極145a和145b是由第一絕緣填充155加以分隔。底電極145a和145b的上表面與第一絕緣填充155的上表面是共平面的。
記憶材料的限制側壁子165a和165b是形成於圖案化絕緣層125的第一側壁135a及第二側壁135b的較高部分與第二絕緣填充層175之間。這些側壁子與複數個底電極中的底電極145a和145b之上表面接觸。在此範例中的側壁子165a和165b是也包括於第一絕緣填充層155之上的部分165c的記憶材料限制層的一部分。此第二絕緣填充層175填入由記憶材料限制層的側壁子165a和165b及部分165c所限定的溝渠135內。
在溝渠135的第一側壁135a之記憶材料限制層的側壁子165a及在溝渠135的第二側壁135b之記憶材料限制層的側壁子165b之厚度可以是非常薄的，包括小於7.5奈米的厚度，其是由於形成第二絕緣填充層之前，用來在側壁特徵之上形成記憶材料限制層的薄膜沈積技術，及藉由執行預期的記憶功能之最小材料厚度所決定。當然如此的厚度會隨著不同的材料而改變。此限制層側壁子165a和165b之厚度大致與底電極145a和145b的厚度相同。在某些應用中，底電極的厚度可以與限制層側壁子的
厚度不同。
溝渠135具有大致為用來圖案化接點115a和115b列的微影製程之最小特徵解析度(或更小)的兩倍的厚度135w，其中名詞"大致"代表為了考慮形成具有所預期寬度之溝渠所使用的微影製程的製程限制及變動情況下的所能容忍的一個範圍。微影是使用光來定義半導體材料上的圖案之一個製程。微影製程中的最小微影特徵解析度決定積體電路中所能產生的微細特徵大小。這些特徵可以包括溝渠的寬度或是包含電晶體之相鄰長條半導體間的距離。越高的最小微影特徵解析度則可以產生越小的半導體特徵。最小微影特徵解析度是與微影曝光機所使用的光波之波長大小相關。業界中通常使用"F"來代表最小微影特徵解析度，而"2F"則代表最小微影特徵解析度的兩倍。"4F2"則代表此區域的面積，是考量一記憶胞能達到最大密度時的設計理想目標。當使用例如是雙重圖案化或是四重圖案化等先進製程時，其特徵尺寸甚至可以小於最小微影特徵解析度。因此，現今的技術可以應用於熱限制側壁子相變化記憶胞中而產生寬度小於"2F"的溝渠，而且如此的記憶胞設計每個記憶胞占用小於"4F2"的面積。
在目前技術的一應用中，1F相當於約17奈米，所以2F相當於約34奈米。因為溝渠135的寬度135w在用來形成接點的微影製程中具有間距2F的情況下大約是2F，所以寬度135w相當於約34奈米。如同之前所描述的，在溝渠135的第一側壁135a之記憶材料限制層的側壁子165a及在溝渠135的第二側壁135b之記憶材料限制層的側壁子165b之厚度可以是遠小於34奈米。因此，目前技術的記憶胞結構提供具有寬度135w的溝渠135遠寬於記憶材料限制層的側壁子165a和165b兩者加起來的寬度，所以改善了使用相變化材料之記憶胞結構的微縮性。
在此範例中，限制側壁子165a和165b兩者中的記憶材料以及區域部分165c的記憶材料包括相變化材料。在其他的實施例中，可以使用不同的可程式化電阻記憶材料。
一電極185形成於限制側壁子165a和165b與第二絕緣填充材料及圖案化絕緣層125之上。此電極185與此限制側壁子165a和165b的上表面接觸。此頂電極185包括氮化鈦、氮化鉭、氮化鋁鈦、氮化鋁鉭、其他金屬或是其他金屬氧化物等。
第2圖顯示一個範例熱限制側壁子相變化記憶胞陣列中的三個雙子記憶胞之剖面圖。第1B圖中對於單一記憶胞的描述大致可以適用於第2圖中的每一個雙子記憶胞210、230和250之中。每一個雙子記憶胞是位於溝渠之內。溝渠(210w、230w和250w)的寬度可以是最小微影特徵解析度的兩倍或是2F。介於兩個記憶胞210和230之間的分隔寬度213w可以是最小微影特徵解析度的兩倍或是2F。而介於兩個記憶胞230和250之間的分隔寬度235w可以是最小微影特徵解析度的兩倍或是2F。一般而言，一個雙子記憶胞的寬度是2F而介於任兩個雙子記憶胞之間的分隔寬度也是2F，使得每個記憶胞在位元線方向上的間距大約是2F。當使用例如是雙重圖案化或是四重圖案化等先進製程時，其特徵尺寸甚至可以小於最小微影特徵解析度。因此，現今的技術可以應用於熱限制側壁子相變化記憶胞中而產生寬度小於"2F"的溝渠，而且如此的記憶胞設計每個記憶胞占用小於"4F2"的面積。
第3A和3B圖顯示熱限制側壁子相變化記憶胞於記憶裝置中在沿著第2圖中的兩條線上陣列的一部分上視圖。第2圖中顯示第3A圖是沿著位元線380的底表面之下而得，而第3B圖則是沿著記憶材料層360c的底表面之下而得。第1B和第2圖中對於熱限制側壁子相變化記憶胞的描述大致可以適用於第3A和3B圖中。
請參閱第3A和3B圖，複數條位元線平行地於一第一方向上延伸而複數條字元線平行地於一第二方向上延伸。熱限制側壁子相變化記憶胞形成於複數條位元線中的位元線380交會處，且複數個接點列305a~305f沿著複數條字元線安排。接點310a
和310b在交會處與位元線380及複數個接點列305a~305f兩者對準。字元線(圖中未顯示)可以沿著存取元件安排而與對應的接點列耦接。區域380a和380b是於兩條位元線之下(例如第2圖中的位元線380)。
請參閱第3A圖，圖中顯示三個雙子記憶胞210、230和250中每一個之記憶材料側壁子360a的上表面與記憶材料側壁子360b的上表面於接點310a和310b之上對準。此雙子記憶胞中每一個介於兩個記憶材料側壁子360a和360b的區域填入一絕緣填充材料370。一圖案化之絕緣層320環繞此雙子記憶胞。
請參閱第3B圖，圖中顯示三個雙子記憶胞210、230和250中每一個之底電極340a的上表面與底電極340b的上表面於接點310a和310b之上對準。此雙子記憶胞中每一個介於兩個底電極間的區域350填入一介電材料。一圖案化之絕緣層320環繞此雙子記憶胞。
第4~12圖顯示製造具有此熱限制側壁子相變化記憶胞之相變化記憶裝置的一系列製程子步驟的剖面示意圖。傳統的化學氣相沈積(CVD)、物理氣相沈積(PVD)或是原子層沈積(ALD)製程可以用來製造此處所描述之記憶裝置。為了製造熱限制側壁子相變化記憶胞，首先於一基板上製造一存取裝置陣列(圖中未顯示)及接點陣列。存取裝置陣列與接點陣列耦接。一記憶胞隨後會經由此接點陣列中的一接點而與此存取裝置陣列中的一存取裝置耦接。一存取裝置可為電晶體或二極體。此存取裝置及記憶胞通常是在一記憶陣列中的位元線與源極線之間串聯連接。
第4圖顯示包括於此記憶裝置之接點陣列的一部分製造完成基板400的剖面圖。一圖案化絕緣層420藉由沈積一絕緣材料於包括接點410a和410b的接點陣列之上而形成。接點410a和410b由例如是二氧化矽的介電材料(圖中未顯示)所環繞。接點410a和410b及介電材料進行平坦化以提供後續製程所需的平坦表面。此圖案化絕緣層420形成與此平坦表面之上且可
以包括氧化物材料。
一蝕刻製程除去此圖案化絕緣層420的一部份以定義一包括於接點陣列的接點之上與其對準的側壁435a和435b的圖案。此蝕刻製程部分裸露出接點410a和410b的上表面且形成一溝渠430於此圖案化絕緣層420之內。此溝渠具有相對且最好是彼此平行地側壁435a和435b。此溝渠430具有溝渠寬度430w。在此範例中寬度430w是接點410a和410b寬度的兩倍，其可以是用來圖案化接點之微影製程中的最小微影特徵解析度的兩倍。最小微影特徵解析度的詳細描述以在第1B圖中揭露且此溝渠430具有溝渠寬度430w。
請參閱第5圖，沈積一電極材料層540於圖案化絕緣層420與溝渠430之上。特別是，電極材料層540分別沈積溝渠430內的側壁435a和第二側壁435b之上。
請參閱第6圖，一側壁子蝕刻製程除去在此溝渠430內中央區域650及溝渠外環繞此溝渠的圖案化絕緣層420之上的電極材料層540之一部份而同時保留在溝渠430內側壁435a和435b之上的電極材料層540側壁部分540a和540b，且接觸部分裸露的接點410a和410b的上表面。
請參閱第7圖，將此溝渠430內的中央區域650填入一介電填充材料750以形成一第一填充結構。此介電填充材料750可以包括相對於圖案化絕緣層420具有蝕刻選擇比的材料。舉例而言，當圖案化絕緣層420是氧化矽時介電填充材料750可以是氮化矽。然後進行一化學機械研磨(CMP)製程或是其他製程以平坦化此第一填充結構而構成一裸露電極材料層540之上表面部分540a和540b的表面。
請參閱第8圖，進行一蝕刻製程將介電填充材料750之上半部分、側壁435a和435b之上的電極材料層回蝕刻，以形成一凹陷區域於此溝渠430內而分別保留電極材料層的部分540a和540b(例如側壁子電極)於側壁435a和435b的下半部，且裸露
出側壁435a和435b的上半部。
請參閱第9圖，形成一記憶材料層960於此溝渠430及環繞此溝渠435的圖案化絕緣層420與溝渠430之上。此記憶材料層960包括一側壁子，其具有一第一側962a和一第二側964a於此側壁435a的上半部之上。此記憶材料層960也包括一側壁子，其具有一第一側962b於側壁435b的上半部及一第二側964b與第一側962b相對。此記憶材料層960分別與電極材料層的部分540a和540b之上表面966a和966b接觸。此記憶材料層960也包括相變化材料。
請參閱第10圖，此記憶材料層960的第二側964a和964b由絕緣填充材料1070覆蓋以形成一記憶材料的限制層1060介於圖案化絕緣層420與絕緣填充材料1070之間。
請參閱第11圖，進行第二次化學機械研磨(CMP)製程以將此記憶材料限制層1060之上表面1165a和1165b裸露出來。此記憶材料限制層1060則因此在隨後會包含由一水平部分連接的兩個垂直側壁子。
請參閱第12圖，之後一頂電極材料層1280形成於記憶材料限制層1060a和1060b與絕緣填充材料1070之上。此頂電極材料層1280經由上表面1165a和1165b而與記憶材料限制層1060a和1060b接觸。此頂電極材料層1280包括氮化鈦、氮化鉭、氮化鋁鈦、氮化鋁鉭、其他金屬或是其他金屬氧化物等。之後，頂電極材料層被圖案化以形成頂電極於記憶胞之上。後續的位元線圖案化蝕刻通過頂電極材料層1280、記憶材料限制層1060a和1060b與墊於側壁435a和第二側壁435b之上的電極材料層540部分540a和540b(例如側壁子)，最後停止於接點410a和410b的上表面，以圖案化成第3A和3B圖中所示的位元線。
第13A圖顯示此熱限制側壁子相變化記憶胞陣列中的一替代例示記憶胞單元的剖面圖。第13A圖顯示具有此熱限制側壁子相變化記憶胞範例單元之相變化記憶裝置的剖面示意
圖。此記憶裝置包括一具有上表面的接點陣列。此記憶裝置包括一具有側壁特徵的圖案化絕緣層1320於此接點陣列之複數個接點中的一個接點之上。圖案化絕緣層1320可以包括氧化矽材料。側壁特徵1335與複數個接點中的一個接點1310的上表面對準。
此記憶裝置包括複數個底電極中的一底電極1340形成於圖案化絕緣層1320內之側壁特徵1335的較低部份。此底電極1340與複數個接點中的一個接點1310的上表面接觸。此底電極1340一側由圖案化絕緣層1320環繞而另一側則由絕緣填充材料1350環繞。絕緣填充材料1350的上表面形成自底電極1340的上表面向下延伸直到與接點1310的上表面對準之高度的一個傾斜面。絕緣填充材料1350填充由此傾斜面、底電極1340和溝渠的底部所封閉的區域。絕緣填充材料1350可以是氮化矽。
記憶材料的限制側壁子1360a形成在圖案化絕緣層1320與絕緣填充材料1370a之間，且形成在側壁特徵1335的較高部份，且於絕緣填充材料1350之上。記憶材料的限制側壁子1360a與底電極1340的上表面接觸。在此圖示中，一記憶材料層1362a是自記憶材料的限制側壁子1362a與底電極1340之上表面接觸處，沿著絕緣填充材料1350之上表面的傾斜面之上方延伸。
在此範例中此記憶材料的限制側壁子1362a包括相變化材料。
電極1380形成於記憶材料的限制側壁子1360a、絕緣填充材料1370a與圖案化絕緣層1320之上。此電極1380與記憶材料的限制側壁子1360a接點，而記憶材料的限制側壁子1360a與底電極1340接觸。此電極1380可以包括氮化鈦。
第13B圖顯示此熱限制側壁子相變化記憶胞陣列中的第二替代例示記憶胞單元的剖面圖。第13B圖顯示具有此熱限制側壁子相變化記憶胞範例單元之相變化記憶裝置的剖面示意圖。此記憶裝置包括一接點陣列，其包括一具有上表面的接點1310。此記憶裝置包括一圖案化絕緣層1320於接點1310之上。
圖案化絕緣層1320可以包括氧化矽材料。圖案化絕緣層1320包括一側壁特徵1335，例如是溝渠的側壁。此側壁特徵1335與複數個接點中的一個接點1310的上表面對準。
此記憶裝置包括複數個底電極中的一底電極1340形成於圖案化絕緣層1320內之側壁特徵1335的較低部份。此底電極1340與複數個接點中的一個接點1310的上表面接觸。此底電極1340一側由圖案化絕緣層1320環繞而另一側則由絕緣填充材料1350環繞。絕緣填充材料1350的上表面形成自底電極1340的上表面向下延伸直到與接點1310的上表面對準之高度的一個傾斜面。絕緣填充材料1350填充由此傾斜面、底電極1340和側壁特徵的底部所封閉的區域。絕緣填充材料1350可以是氮化矽。
記憶材料的限制側壁子1360b形成在介於圖案化絕緣層1320與溝渠中的側壁特徵1335的較低部份之上的絕緣填充材料1370b之間。記憶材料的限制側壁子1360b與複數個底電極中的底電極1340之上表面接觸。在此圖示中，一記憶材料層1362b沿著構成絕緣填充材料1350之上表面的傾斜面自記憶材料的限制側壁子1360b與底電極1340上表面接觸處向上延伸。
在此範例中此記憶材料的限制側壁子1360b包括相變化材料。此記憶裝置包括一存取裝置陣列與接點陣列耦接。此存取裝置是二極體或電晶體。
電極1380形成於記憶材料的限制側壁子1360b、絕緣填充材料1370b與圖案化絕緣層1320之上。此電極1380與記憶材料的限制側壁子1360b接觸，而記憶材料的限制側壁子1360b與底電極1340接觸。此電極1380可以包括氮化鈦。
第14圖顯示此熱限制側壁子相變化記憶胞陣列中的第三替代例示記憶胞單元的剖面圖。第14圖顯示具有此熱限制側壁子相變化記憶胞範例單元之相變化記憶裝置的剖面示意圖。此記憶裝置包括一接點陣列，其包括一具有上表面的接點1410。此記憶裝置包括一圖案化絕緣層1420於接點1410之上。
圖案化絕緣層1420可以包括氧化矽材料。圖案化絕緣層1420包括一側壁特徵1435，例如是溝渠的側壁，此側壁特徵1435與接點1410的上表面對準。
此記憶裝置包括複數個底電極中的一底電極1440形成於圖案化絕緣層1420內之側壁特徵1435的較低部份。此底電極1440與接點1410的上表面接觸。此底電極1440一側由圖案化絕緣層1420環繞而另一側則由絕緣填充材料1450環繞。此底電極1440的上表面與絕緣填充材料1450的上表面是共平面的。絕緣填充材料1450可以是氮化矽。
一記憶材料的限制層1460(例如側壁子)形成在介於圖案化絕緣層1420與側壁特徵1435的較高部份的絕緣側壁子1465之間。記憶材料的限制層1460與複數個底電極中的底電極1440之上表面接觸。在此圖示中，一記憶材料層1460c在絕緣側壁子1465之下自記憶材料的限制層1460延伸小於溝渠的寬度。此記憶材料層1460c是自記憶材料的限制層1460與底電極1440之上表面接觸處在沿著絕緣填充材料1450一部分的上表面之上方延伸。一絕緣填充材料層1470、記憶材料層1460c與絕緣側壁子1465在絕緣填充材料1450之上。絕緣填充材料層1470可以包括氧化矽材料。絕緣側壁子1465可以包括氮化矽材料的氮化物。
在此範例中此記憶材料的限制側層1460包括相變化材料。此記憶裝置包括一存取裝置陣列與接點陣列耦接。此存取裝置是二極體或電晶體。
電極1480形成於記憶材料的限制層1460、絕緣填充材料層1470與圖案化絕緣層1420之上。此電極1480與記憶材料的限制限制層1460接觸，而記憶材料的限制限制層1460與底電極1440接觸。此電極1480可以包括氮化鈦。
第15圖顯示使用電晶體作為存取裝置之相變化記憶胞或是其他可程式化電阻記憶胞的一記憶陣列1500之一部分
示意圖。此陣列1500包含複數條位元線1540a-1540d平行地延伸於一第一方向且與位元線解碼器1541電性溝通。複數條字元線1530a、1530b、1530c、1530d平行地延伸於一第二方向且與字元線解碼器/驅動器1531電性溝通。在第15圖的示意圖中，此陣列1500中的每一記憶胞(例如一包含相變化記憶元件1525的記憶胞)與一存取裝置(例如電晶體1515)耦接，此存取裝置是安排成電性串聯於一組位元線1540a-1540d中的一位元線，且隨後與位元線解碼器1541耦接和一源極線1520a-1520d之間。也可以使用例如是雙極接面電晶體或是二極體於某些實施例中作為記憶陣列中的存取裝置。
記憶胞1510是陣列1500中的代表記憶胞，且其包含一記憶元件1525與例如是場效電晶體1515的存取裝置耦接。此記憶胞1510是熱限制側壁子相變化記憶胞。此記憶元件1525包含相變化材料。此記憶元件1525與電晶體1515安排成電性串聯於位元線(例如1540b)經由源極線1520b與對應源極線終端電路1560之間。字元線1530b控制電晶體1515的閘極終端。
第16圖顯示使用二極體作為存取裝置之相變化記憶胞或是其他可程式化電阻記憶胞的一記憶陣列1600之一部分示意圖。此陣列1600包含複數條位元線1612、1614、1616、1618平行地延伸於一第一方向且與位元線解碼器1610電性溝通。複數條字元線1692、1694、1696、1698平行地延伸於一第二方向且與字元線解碼器/驅動器1690電性溝通。在第16圖的示意圖中，此陣列1600中的每一記憶胞(例如一包含相變化記憶元件1622的記憶胞)與一存取裝置(例如二極體1624)耦接，此存取裝置是安排成電性串聯於一組位元線1612、1614、1616、1618中的一位元線，且隨後與位元線解碼器1610耦接。
記憶胞1620是陣列1600中的代表記憶胞，且其包含一記憶元件1622與例如是二極體1624的存取裝置耦接。此記憶胞1620是熱限制側壁子相變化記憶包。此記憶元件1622包含
相變化材料。此記憶元件1622與二極體1624安排成電性串聯於位元線(例如1612)經由字元線1696之間。字元線1530b控制電晶體1515的閘極終端。
第17圖顯示根據本發明一實施例之積體電路的簡化示意圖。其中積體電路1700包括使用具有此處所描述的熱限制側壁子相變化記憶胞陣列1712。一記憶平面終端電路1770與此陣列耦接且提供一共同電壓至此陣列1712的記憶平面。一字元線解碼器及驅動器1714與沿著記憶陣列1712列方向安排之複數條字元線1720耦接且電性溝通。位元線(行)解碼器1718與沿著記憶陣列1712行方向安排之複數條位元線1720電性溝通位址係由匯流排1722提供給字元線解碼器及驅動器1714與位元線解碼器1718。方塊1724中的感測放大器與資料輸入結構，包括讀取、設置與重置模式的電壓及/或電流源，經由資料匯流排1726與位元線解碼器1718耦接。資料由積體電路1700上的輸入/輸出埠或者由積體電路1700其他內部/外部的資料源，提供給資料輸入線1728，而輸入至方塊1724中的資料輸入結構。其他電路1750係包含於積體電路1700之內，例如泛用目的處理器或特殊目的應用電路，或是模組組合以提供由可程式電阻記憶胞陣列所支援的系統單晶片功能。資料由方塊1724中的感測放大器，經由資料輸出線1732，提供至積體電路1700，或提供至積體電路1700內部/外部的其他資料終端。
在本實施例中所使用的控制器1734係使用了偏壓調整狀態機構，來控制偏壓調整供應電壓及電流源1736的應用，例如讀取、設置、重置、抹除、驗證和程式化驗證電壓及/或電流。該控制器1734可利用特殊目的邏輯電路而應用，如熟習該項技藝者所熟知。在替代實施例中，該控制器包括了通用目的處理器，其可使於同一積體電路，以執行一電腦程式而控制裝置的操作。在又一實施例中，該控制器係由特殊目的邏輯電路與通用目的處理器組合而成。
本發明之技術提供具有熱隔離優點的記憶胞結構而不會有填充窄於7.5奈米或更小溝渠時所會遇到的問題。在此記憶胞結構中，此相變化材料可以沈積於具有最小微影特徵解析度兩倍寬度的溝渠側壁。假如最小微影特徵解析度是17奈米，則兩倍最小微影特徵解析度就是34奈米。因此本發明技術的記憶胞結構提供較習知技術更佳的微縮性。傳統的化學氣相沈積(CVD)、物理氣相沈積(PVD)或是原子層沈積(ALD)製程可以用來製造此處所描述之記憶裝置，而能夠達成此記憶元件非常小的厚度。利用例如是雙重圖案化或是四重圖案化等先進製程時，其特徵尺寸甚至可以小於最小微影特徵解析度。因此，本發明的技術可以應用於熱限制側壁子相變化記憶胞中而產生寬度小於"2F"的溝渠，而且如此的記憶胞設計每個記憶胞占用小於"4F2"的面積。
本發明之較佳實施例與範例詳細揭露如上，惟應瞭解為上述範例僅作為範例，非用以限制專利之範圍。就熟知技藝之人而言，自可輕易依據下列申請專利範圍對相關技術進行修改與組合。
110‧‧‧層間接點
110A‧‧‧層間接點上表面
115a、115b‧‧‧接點
120、125‧‧‧圖案化絕緣層
135‧‧‧溝渠
140、145‧‧‧底電極
150‧‧‧第一填充層
160‧‧‧記憶材料限制層
160A‧‧‧記憶材料限制層上表面
165a、165b‧‧‧記憶材料限制側壁子
165c‧‧‧記憶材料限制側層的一部分
170、175‧‧‧第二絕緣填充層
180、185‧‧‧電極
Claims (16)
- 一種製造一記憶裝置的方法，包含：形成一電極材料於一側壁特徵的較低部分，該側壁特徵位於一圖案化絕緣層之側面上；形成一記憶材料層於該側壁特徵的較高部分，該記憶材料層具有第一側及與該第一側相對的第二側，該記憶材料與該電極材料的一上表面接觸；將該記憶材料層的該第二側覆蓋一絕緣填充材料，因此定義一記憶材料限制層於該圖案化絕緣層與該絕緣填充材料之間；將該記憶材料限制層的一上表面裸露出來；以及形成一電極於該記憶材料限制層及該絕緣填充材料之上，且與該記憶材料限制層的該上表面接觸。
- 如申請專利範圍第1項之方法，包括藉由沈積一絕緣層料層於一接點陣列之上及蝕刻該絕緣層料層以定義包括側壁特徵與其下的該接點陣列對準的一圖案而形成該圖案化絕緣層。
- 如申請專利範圍第1項之方法，其中一圖案化絕緣層的該側壁特徵包括一溝渠的一側壁，且該形成一電極材料於一側壁特徵的較低部分的步驟包含：將該圖案化絕緣層中的溝渠墊上該電極材料；非均向性蝕刻該電極材料以保留該電極材料於該側壁；使用一絕緣材料填充該溝渠中的該側壁之該電極材料之上；以及蝕刻該絕緣材料的一較高部分及該側壁之該電極材料以在該溝渠中形成一凹陷而保留該電極材料於該側壁的該較低部分，且裸露該側壁的該較高部分。
- 如申請專利範圍第1項之方法，其中該記憶材料限制層的厚度小於7.5奈米。
- 如申請專利範圍第3項之方法，其中於該溝渠墊上該電極材料的步驟包含沈積該電極材料於該圖案化絕緣層及該溝渠之上。
- 如申請專利範圍第3項之方法，其中蝕刻該電極材料的步驟包含除去該溝渠中的一中央部分及該溝渠外的該電極材料而保留墊於該溝渠的該側壁之上的該電極材料層。
- 如申請專利範圍第3項之方法，其中填充該溝渠的步驟包含將該填充材料填入該溝渠中的該中央部分以形成一第一填充結構，且平坦化該第一填充結構以形成將該電極材料層的一上表面裸露出來的一表面。
- 如申請專利範圍第1項之方法，其中該記憶材料限制層包含一相變化材料。
- 如申請專利範圍第2項之方法，更包含形成一個與該接點陣列耦接的一存取裝置陣列。
- 一種記憶裝置，包含：具有上表面的一接點陣列；一圖案化絕緣層於該接點陣列之上，該圖案化絕緣層包括側壁特徵與該接點陣列中複數個接點的該些上表面對準；複數個底電極，該複數個底電極包括各自的側壁電極層於該側壁特徵的較低部分而與該複數個接點各自的該些上表面接觸，且具有電極上表面；以及複數個記憶元件，該複數個記憶元件包括一記憶材料限制層於該側壁特徵的一較高部分的該圖案化絕緣層與一絕緣填充材料之間，該記憶元件與該複數個底電極的該上表面接觸。
- 如申請專利範圍第10項之記憶裝置，其中該記憶材料限制層的厚度小於7.5奈米。
- 如申請專利範圍第10項之記憶裝置，其中該圖案化絕緣層包括一溝渠，該溝渠具有相對於側壁的第一側及第二側，且該側壁特徵包括該溝渠的相對側壁。
- 如申請專利範圍第12項之記憶裝置，更包括一記憶材料層自該記憶元件中在該第一相對側壁的該記憶材料限制層延伸通過該溝渠的該寬度的至少一部份。
- 如申請專利範圍第12項之記憶裝置，更包括一記憶材料層自該記憶元件中在該第一相對側壁的該記憶材料限制層延伸通過該溝渠的該寬度而至該記憶元件中在該第二相對側壁的該記憶材料限制層。
- 如申請專利範圍第10項之記憶裝置，其中該記憶材料限制層包含一相變化材料。
- 如申請專利範圍第10項之記憶裝置，更包含與該接點陣列耦接的一存取裝置陣列。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5329486A (en) | 1992-04-24 | 1994-07-12 | Motorola, Inc. | Ferromagnetic memory device |
| US5751012A (en) | 1995-06-07 | 1998-05-12 | Micron Technology, Inc. | Polysilicon pillar diode for use in a non-volatile memory cell |
| US6147395A (en) | 1996-10-02 | 2000-11-14 | Micron Technology, Inc. | Method for fabricating a small area of contact between electrodes |
| DE10050076C2 (de) | 2000-10-10 | 2003-09-18 | Infineon Technologies Ag | Verfahren zur Herstellung einer ferromagnetischen Struktur und ferromagnetisches Bauelement |
| US6555858B1 (en) | 2000-11-15 | 2003-04-29 | Motorola, Inc. | Self-aligned magnetic clad write line and its method of formation |
| US6605527B2 (en) | 2001-06-30 | 2003-08-12 | Intel Corporation | Reduced area intersection between electrode and programming element |
| US6507061B1 (en) | 2001-08-31 | 2003-01-14 | Intel Corporation | Multiple layer phase-change memory |
| US7045383B2 (en) | 2001-09-19 | 2006-05-16 | BAE Systems Information and Ovonyx, Inc | Method for making tapered opening for programmable resistance memory element |
| US6579760B1 (en) | 2002-03-28 | 2003-06-17 | Macronix International Co., Ltd. | Self-aligned, programmable phase change memory |
| US7623370B2 (en) | 2002-04-04 | 2009-11-24 | Kabushiki Kaisha Toshiba | Resistance change memory device |
| US6864503B2 (en) | 2002-08-09 | 2005-03-08 | Macronix International Co., Ltd. | Spacer chalcogenide memory method and device |
| KR100448908B1 (ko) | 2002-09-03 | 2004-09-16 | 삼성전자주식회사 | 상전이 기억 소자 구조 및 그 제조 방법 |
| US6869883B2 (en) | 2002-12-13 | 2005-03-22 | Ovonyx, Inc. | Forming phase change memories |
| JP4377817B2 (ja) | 2003-03-18 | 2009-12-02 | 株式会社東芝 | プログラマブル抵抗メモリ装置 |
| KR100560659B1 (ko) | 2003-03-21 | 2006-03-16 | 삼성전자주식회사 | 상변화 기억 소자 및 그 제조 방법 |
| KR100615586B1 (ko) | 2003-07-23 | 2006-08-25 | 삼성전자주식회사 | 다공성 유전막 내에 국부적인 상전이 영역을 구비하는상전이 메모리 소자 및 그 제조 방법 |
| US7161167B2 (en) | 2003-08-04 | 2007-01-09 | Intel Corporation | Lateral phase change memory |
| US6815704B1 (en) | 2003-09-04 | 2004-11-09 | Silicon Storage Technology, Inc. | Phase change memory device employing thermally insulating voids |
| US7485891B2 (en) | 2003-11-20 | 2009-02-03 | International Business Machines Corporation | Multi-bit phase change memory cell and multi-bit phase change memory including the same, method of forming a multi-bit phase change memory, and method of programming a multi-bit phase change memory |
| US7265050B2 (en) | 2003-12-12 | 2007-09-04 | Samsung Electronics Co., Ltd. | Methods for fabricating memory devices using sacrificial layers |
| KR100668824B1 (ko) | 2004-06-30 | 2007-01-16 | 주식회사 하이닉스반도체 | 상변환 기억 소자 및 그 제조방법 |
| JP2006019455A (ja) | 2004-06-30 | 2006-01-19 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| TW200620473A (en) | 2004-09-08 | 2006-06-16 | Renesas Tech Corp | Nonvolatile memory device |
| US7023008B1 (en) * | 2004-09-30 | 2006-04-04 | Infineon Technologies Ag | Resistive memory element |
| TWI254443B (en) | 2004-10-08 | 2006-05-01 | Ind Tech Res Inst | Multilevel phase-change memory, manufacture method and status transferring method thereof |
| US20060108667A1 (en) | 2004-11-22 | 2006-05-25 | Macronix International Co., Ltd. | Method for manufacturing a small pin on integrated circuits or other devices |
| DE102005001902B4 (de) * | 2005-01-14 | 2009-07-02 | Qimonda Ag | Verfahren zur Herstellung einer sublithographischen Kontaktstruktur in einer Speicherzelle |
| US7361925B2 (en) | 2005-02-10 | 2008-04-22 | Infineon Technologies Ag | Integrated circuit having a memory including a low-k dielectric material for thermal isolation |
| KR100707182B1 (ko) | 2005-02-18 | 2007-04-13 | 삼성전자주식회사 | 상전이 메모리 소자 및 제조방법 |
| US7321130B2 (en) | 2005-06-17 | 2008-01-22 | Macronix International Co., Ltd. | Thin film fuse phase change RAM and manufacturing method |
| US7381982B2 (en) | 2005-08-26 | 2008-06-03 | Macronix International Co., Ltd. | Method for fabricating chalcogenide-applied memory |
| US20070045606A1 (en) | 2005-08-30 | 2007-03-01 | Michele Magistretti | Shaping a phase change layer in a phase change memory cell |
| US7786460B2 (en) | 2005-11-15 | 2010-08-31 | Macronix International Co., Ltd. | Phase change memory device and manufacturing method |
| US7829876B2 (en) | 2005-11-21 | 2010-11-09 | Macronix International Co., Ltd. | Vacuum cell thermal isolation for a phase change memory device |
| US7560337B2 (en) | 2006-01-09 | 2009-07-14 | Macronix International Co., Ltd. | Programmable resistive RAM and manufacturing method |
| US8896045B2 (en) | 2006-04-19 | 2014-11-25 | Infineon Technologies Ag | Integrated circuit including sidewall spacer |
| JP4437297B2 (ja) * | 2006-06-22 | 2010-03-24 | エルピーダメモリ株式会社 | 半導体記憶装置及び半導体記憶装置の製造方法 |
| TWI305678B (en) | 2006-08-14 | 2009-01-21 | Ind Tech Res Inst | Phase-change memory and fabricating method thereof |
| US7394089B2 (en) | 2006-08-25 | 2008-07-01 | International Business Machines Corporation | Heat-shielded low power PCM-based reprogrammable EFUSE device |
| US7504653B2 (en) | 2006-10-04 | 2009-03-17 | Macronix International Co., Ltd. | Memory cell device with circumferentially-extending memory element |
| US20080090400A1 (en) | 2006-10-17 | 2008-04-17 | Cheek Roger W | Self-aligned in-contact phase change memory device |
| US7778063B2 (en) | 2006-11-08 | 2010-08-17 | Symetrix Corporation | Non-volatile resistance switching memories and methods of making same |
| US7728318B2 (en) | 2006-11-16 | 2010-06-01 | Sandisk Corporation | Nonvolatile phase change memory cell having a reduced contact area |
| US7718989B2 (en) | 2006-12-28 | 2010-05-18 | Macronix International Co., Ltd. | Resistor random access memory cell device |
| US7884343B2 (en) | 2007-02-14 | 2011-02-08 | Macronix International Co., Ltd. | Phase change memory cell with filled sidewall memory element and method for fabricating the same |
| KR100819560B1 (ko) * | 2007-03-26 | 2008-04-08 | 삼성전자주식회사 | 상전이 메모리소자 및 그 제조방법 |
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| KR100888617B1 (ko) * | 2007-06-15 | 2009-03-17 | 삼성전자주식회사 | 상변화 메모리 장치 및 그 형성 방법 |
| US7745807B2 (en) | 2007-07-11 | 2010-06-29 | International Business Machines Corporation | Current constricting phase change memory element structure |
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| KR100929639B1 (ko) * | 2008-01-18 | 2009-12-03 | 주식회사 하이닉스반도체 | 상변화 기억 소자 및 그의 제조방법 |
| US8269208B2 (en) | 2008-03-07 | 2012-09-18 | Ovonyx, Inc. | Memory device |
| US7868313B2 (en) | 2008-04-29 | 2011-01-11 | International Business Machines Corporation | Phase change memory device and method of manufacture |
| TWI426604B (zh) * | 2008-06-03 | 2014-02-11 | Higgs Opl Capital Llc | 相變化記憶裝置及其製造方法 |
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