JP2008311666A - 可変抵抗不揮発性メモリセル及びそれの製造方法 - Google Patents

可変抵抗不揮発性メモリセル及びそれの製造方法 Download PDF

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Abstract

【課題】集積回路メモリセルの製造方法及び集積回路メモリセルが開示される。
【解決手段】集積回路メモリセルは、導電性構造物の上部の表面上に、更に絶縁膜の内部の開口の側壁の少なくとも一部に沿って構造物から延長するようにオーミック膜を形成することで製造される。電極膜はオーミック膜上に形成される。可変抵抗物質膜は、絶縁膜上に形成されて電極膜に電気的に接続される。
【選択図】図９

Description

本発明は不揮発性メモリ装置及びそれの製造方法に関し、より詳細には、可変抵抗不揮発性メモリ装置及びそれの製造方法に関する。
不揮発性メモリ装置は多数の消費者によって、商業的または他の用途として広く用いられる。フラッシュメモリ装置のような不揮発性メモリ装置は、データを保存するために蓄積された電荷を用いる反面、抵抗メモリ（ＲＲＡＭ）装置、相変化メモリ装置（ＰＲＡＭ）及び磁気メモリ（ＭＲＡＭ）装置のような他の不揮発性メモリ装置はデータを保存するために内部物質の抵抗変化を用いる。
抵抗メモリセルは、一般的に第１電極、第２電極、及びこれらの間に接続された可変抵抗物質を含む。前記抵抗メモリセルは、前記物質の比抵抗が、前記第１及び第２電極の間に印加される電圧に応答して制御される構成を有する。
相変化メモリ装置は、可変抵抗物質の機能を果たす相変化物質膜を含む。十分な熱に反応して、前記相変化物質膜は、相（ｐｈａｓｅ）が変化してそれの抵抗が変化し、その温度が加熱前の状態に戻る場合にもそれの変化された状態を維持する。前記相変化物質膜は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、及びテルリウム（Ｔｅ）を含むカルコゲン物質から形成される。前記物質の相は、電極に印加される電流の大きさ及び／または期間に応答して制御することができ、その相が変化するのに十分なだけ加熱される。前記相変化物質膜の抵抗は、その相に応じて可変的である。例えば、前記相変化物質が単結晶状態であるときの抵抗は、非晶質状態であるときの抵抗に比べて実質的に小さい。よって、相変化メモリ装置で、前記相変化物質の抵抗は論理値を保存するように制御され、前記論理値を読む出すことができるように感知される。
図１ないし図７は、相変化メモリ装置を製造する従来方法を説明するための断面図である。図１を参照すると、絶縁膜１１２が基板１００上に形成される。絶縁膜１１２は、例えば、シリコン酸化物及び／またはシリコン窒化物から形成される。フォトレジストパターンが絶縁膜１１２上に形成される。前記フォトレジストパターンをマスクとして用いて絶縁膜１１２がパターニングされ、これによって基板１００の一部を露出させる開口１１５が形成される。開口１１５は、例えば、前記メモリ装置において導電領域として用いられる領域、即ち、基板１００の不順物領域を露出させることができる。
第１導電型の不純物を含む半導体部材が開口１１５を部分的に埋立てるように形成される。前記半導体部材は基板１００の前記露出された領域をシード膜として用いる選択的エピタキシャル成長（ＳＥＧ）工程を通じて形成される。
前記半導体部材の下部領域１２８がまず第１導電型の不純物イオンを含んでいる状態で、第２導電型の不純物イオンを前記半導体部材の下部領域１２６にドープすることで、垂直型セルダイオード１２５が開口１１５内に形成される。
図２を参照すると、ダイオードの１２５の上部の表面上に、開口１１５内に金属シリサイド膜を形成するなどの方法を通じて、ダイオード１２５上の開口１１５内にオーミック膜１２９を形成する。
図３を参照すると、絶縁膜１１２の上部の表面、オーミック膜１２９の上部に形成された開口１１５の側壁及びオーミック１２９の上部の表面上に絶縁スペーサ膜１３０が形成される。スペーサ膜１３０は、シリコン窒化物を用いて６８０℃以上の温度で形成される。図４を参照すると、スペーサ膜１３０をエッチングして絶縁スペーサ１３５を形成することで、絶縁膜１１２の上部の表面とオーミック膜１２９の一部を露出させる。
図５を参照すると、開口１１５の側壁に沿ってスペーサ１３５上に、そしてオーミック１２９上に金属膜１４２を形成する。開口１１５内の金属膜１４２上に金属窒化膜１４４を形成する。金属膜１４２及び金属窒化膜１４４は、第１電極膜１４０に用いられる。
図６を参照すると、金属窒化膜１４４上に絶縁充填膜を形成し、開口１１５の残りの部分を埋立てる。前記充填膜は、シリコン酸化物またはシリコン窒化物を用いて６８０℃の温度で形成される。
前記充填膜及び第１電極膜１４０はエッチングされ、絶縁膜１１２の上部の表面が露出される。前記充填膜はエッチングされ、充填部材１５５が形成される。第１電極膜１４０はエッチングされ、カップ状の第１電極１４５を形成し、金属膜パターン１４６と金属窒化膜パターン１４８を含む。
図７を参照すると、カルコゲン化合物を用いて絶縁膜１１２の上部の表面、充填部材１５５及び第１電極１４５上に相変化物質膜１７０が形成される。導電性第２電極膜１８０が相変化物質膜１７０上に形成される。
よって、本発明の一目的は、改善された構造を通じて向上した電気的特性を確保しうるオーミック膜を含む集積回路メモリセルを製造する方法を提供することにある。
本発明の他の目的は、改善された構造を通じて向上された電気的特性を確保しうるオーミック膜を含む集積回路メモリセルを提供することにある。
前述した本発明の一目的を達成するために、本発明の実施の態様による集積回路メモリセルの製造方法では、導電性構造物の上部の表面上に、更に絶縁膜内に形成された開口の側壁の少なくとも一部に沿って前記構造物から延長されるようにオーミック膜を形成する。電極膜を前記オーミック膜上に形成する。前記電極膜に電気的に接続される可変抵抗物質膜を前記絶縁膜上に形成する。
本発明の一実施の態様によると、前記可変抵抗物質膜は、カルコゲン物質を含むことができる。前記オーミック膜は、前記構造物の上部の表面上に形成され、前記構造物の上部に形成された前記開口の側壁の少なくとも主要部に沿って前記構造物から延長するように形成することができる。前記オーミック膜は、前記構造物の上部の表面上に形成することができ、前記構造物の上部に形成された前記開口の側壁の少なくとも５０％に沿って前記構造物から延長される。前記オーミック膜は、前記開口内の前記電極膜の側壁の少なくとも主要部を完全に囲むように形成する。
本発明の一実施の態様によると、前記オーミック膜と前記電極膜は同時に形成することができる。前記オーミック膜を形成する段階は、 前記構造物の上部の表面上に、前記開口の側壁の少なくとも一部に沿って前記構造物から延長するようにドープされたシリコン膜を形成する段階と、前記ドープされたシリ膜上に金属膜を形成し、前記金属膜と前記ドープされたシリコン膜との境界面に沿って金属シリサイド膜を形成する段階と、を含むことができ、ここで、前記金属シリサイド膜は、前記オーミック膜として機能し、前記金属膜は前記電極膜として機能することができる。
本発明の実施の態様によると、導電性構造物の上部の表面上に、更に前記絶縁膜内の開口の側壁の少なくとも一部に沿って前記構造物から延長されるように前記オーミック膜が形成される。前記開口内の前記オーミック膜の上部が絶縁体に変化する。前記オーミック膜の上部の前記開口部内に電極膜が形成される。前記絶縁膜及び前記絶縁体上に形成され、前記電極膜に電気的に接続するように可変抵抗物質膜が形成される。
本発明の他の目的を達成するために、本発明の実施の態様による集積回路メモリセルは、基板と、前記基板上の導電性構造物と、前記基板を露出させる開口を有する絶縁膜と、前記構造物上に形成され、前記開口の側壁のうち、少なくとも一部に沿って前記構造物から延長されるカップ形状のオーミック膜と、前記オーミック膜の内部の側壁及び底面上に形成される電極膜と、前記絶縁膜上に形成され、前記電極膜と電気的に接続される可変抵抗物質膜と、を含む。
本発明の他の目的を達成するために、本発明の実施の態様による集積回路メモリセルは、基板と、前記基板上の導電性構造物と、前記基板を露出させる開口を有する絶縁膜と、前記構造物上に形成され、前記開口の側壁のうち、少なくとも一部に沿って前記構造物から延長されるカップ形状のオーミック膜と、前記オーミック膜の上部の表面上の絶縁体リングと、前記オーミック膜の内部の側壁及び底面上に形成される電極膜と、前記絶縁膜上に形成され、前記電極膜と電気的に接続される可変抵抗物質膜を含み、前記絶縁体リングは、前記可変抵抗物質膜を前記オーミック膜から絶縁させる。
本発明によると、オーミック膜がカップ形状の第１電極を囲む形状を有し、これによって前記オーミック膜と前記カップ形状の第１電極との間にはより大きいコンタクト表面領域が形成されてこれらの間の抵抗はより小さい値を有する。前記第１電極の上部の表面と可変抵抗物質膜との間の電気的接触領域に比べ、前記第１電極と上部のダイオード領域との間の電気的接触領域が更に大きいため、前記第１電極の上部の表面と前記可変抵抗物質膜との間の抵抗に比べて、前記第１電極と前記上部のダイオード領域との間の抵抗は更に小さい値を有することができる。更に、前記オーミック膜はドープされたシリコンを用いて形成されるので、従来のスペーサに比べて厚さを更に容易に調節することができる。延いては、前記カップ形状の第１電極の底表面が前記オーミック膜と相対的に大きい領域で接触し、前記カップ形状の第１電極の側壁の上部の表面が可変抵抗物質膜と相対的に小さい領域で接触する。このような構造的な特性によって、本発明の実施の態様によるメモリセルは、向上した動作特性を有することができる。
以下、添付する図面を参照して本発明の実施例による集積回路メモリセル及びそれの製造方法について詳細に説明する。ここで、用いられたカップ形状の電極はリセスされた中央部を有するものであれば、いかなる断面の形状を有することができる。そのような断面形状としては、円形、楕円形、四角形、正方形、アーチと直線との組合せなどを挙げることができ、必ずしもこれに限定されるものではなく、均一でない断面アウトラインをこれに含んでも良い。
本発明の実施例は、次のような事実の発見に基づいて考えられた。即ち、図１ないし図７に示した従来の相変化メモリ装置の製造方法に置いて、充填部材１５５を形成するときに用いられる高温の加熱工程及び開口１１５内に側壁スペーサ１３５を形成するときに用いられる高温の加熱工程がオーミック膜１２９に損傷を与え、例えば、厚さを実質的に減少させるという事実である。オーミック膜１２９に対する損傷は少なくとも４０％の抵抗の変化をもたらし、これはメモリセルの動作特性を低下させるおそれがある。
図８は、図３ないし図４を参照して説明した従来技術を用いて側壁スペーサを形成する過程でオーミック膜が損傷することを説明するための電子顕微鏡写真である。図８を参照すると、図４に示したように、図３の絶縁スペーサ膜１３０をエッチングしてオーミック膜１２９の中央部を露出させるエッチング工程によって、前記オーミック膜がＡ領域で減少した厚さを有し、これによって低下した電気的特性を有することがわかる。このように、オーミック領域における減少した厚さは前記オーミック膜とそれの上に形成された第１電極膜とのコンタクト抵抗を増加させ、これによってこれらから形成されるメモリセルの動作特性を低下させるおそれがある。
更に、図５ないし図６に示したように、第１電極１４５とオーミック膜１２９との間のコンタクト領域は、カップ形状の電極膜１４の底表面に沿ってのみ形成される。
本発明の実施例は、次のような事実の発見に基づいても考えられた。即ち、シリコン酸化物及び／またはシリコン窒化物を含み、図３の開口１１５の側壁に沿って形成された絶縁スペーサ膜１３０の厚さは、開口１１５の幅が次第に減少することに応じて、制御しにくいという事実である。スペーサ１３５の幅が一定でなく、可変的であるため、第１電極１４０と充填部材１５５を形成するために必要な空間が十分でない結果が発生しうるおそれがある。
本発明の多様な実施例は、カップ形状の電極膜の底面表面のみならず、少なくとも前記電極膜の側壁の一部上にも形成されるオーミック膜を提供する。本発明の実施例によると、前記オーミック膜は、前記電極膜を完全に囲み、前記電極膜が形成されるとき、これと同時に形成することができる。これによって前記オーミック膜が前記電極膜と接触するコンタクト領域を増加することができ、これによってこれを含むメモリセルの動作特性を向上させることができる。前記オーミック膜は金属電極膜をドープされたシリコン膜と境界面に沿って反応させることで形成することができる。図３ないし図４に示した絶縁スペーサ膜１３０とは対照的に、前記ドープされたシリコン膜の厚さはより正確に制御することができ、これによって絶縁膜に形成された開口を埋立てる電極膜と充填部材の厚さをより正確に制御することができる。
図９は、本発明の実施例による基板２００に電気的に接続される可変抵抗物質を有する集積回路メモリセルを説明するための断面図である。図９を参照すると、前記メモリセルは、第１不純物タイプ（例えば、Ｐ型）を有し、第１不純物タイプと反対の第２不純物タイプ（例えば、Ｎ型）の不純物領域２０５を有する基板２００を含む。絶縁膜２１０は、基板２００上に形成され、不純物領域２０５の少なくとも一部とアラインされる開口２１５を有する。絶縁膜２１０はシリコン酸化物及び／またはシリコン窒化物を用いて形成することができる。一つの絶縁膜を示したが、二つまたはそれ以上の絶縁膜を用いることができることは当業者であれば理解することができるだろう。
開口２１５内の垂直型ダイオードは、第２不純物タイプの下部ダイオード領域２３０とこれと反対の第１不純物タイプの上部のダイオード領域２３５を含む。下部ダイオード領域２３０の下部の表面は不純物領域２０５上に形成され、上部のダイオード領域２３５は、下部ダイオード領域２３０の上部の表面上に形成される。ドープされた導電性シリコン膜（例えば、ドープされたポリシリコン膜）２４０は、上部ダイオード２３５の上部の表面を横切って開口２１５の側壁に沿って延長される。上部及び下部ダイオード領域（２３０、２３５）とドープされたシリコン膜２４０は、第１電極２５０を不純物領域２０５に電気的に接続する導電性構造物２２５を形成する。
金属を用いて形成しうる第１電極２５０は、ドープされたシリコン膜２４０上に形成され、上部ダイオード２３５の表面を横切って開口２１５の側壁に沿って延長される。第１電極２５０はドープされたシリコン膜２４０上に積層される金属膜２５５と金属窒化膜２６０を含むことができる。金属膜２５５は、ドープされたシリコン膜２４０上に形成され、ドープされたシリコン膜２４０と反応することでこれらの境界面にオーミック膜２４５を形成することができる。
例えば、金属膜２５５は、ドープされたシリコン膜２４０と反応してこれらの間の境界面に金属シリサイドオーミック膜２４５を形成することができる。金属膜２５５がチタン（Ｔｉ）を含む場合、オーミック膜２４５はチタンシリサイド（ＴｉＳｉｘ）膜から形成することができる。これとは違って、金属膜２５５がコバルト（Ｃｏ）を含む場合、オーミック膜２４５はコバルトシリサイド（ＣｏＳｉｘ）膜から形成することができる。
ダイオード膜（２３０、２３５）とドープされたシリコン膜２４０は、導電性構造物２２５を形成し、不純物領域２０５をオーミック膜２４０を通じて第１電極２５０に電気的に接続する。
充填部材２７０は、第１電極２５０の内部を埋立てる。充填部材２７０は、シリコン窒化物のような窒化物から形成することができる。充填部材２７０は、前記窒化物の代わりにドープされた及び／またはドープされないシリコンを用いるかまたは前記窒化物に加えてドープされた及び／またはドープされないシリコンを用いることで形成することができ、これらの上部は、例えば、下記のような工程を行うことで絶縁性を有するように変換することができる。即ち、ドープされた／ドープされないシリコン充填部材２７０の上部に窒素を供給、ドープされた／ドープされないシリコン充填部材２７０の上部を酸化、及び／またはドープされた／ドープされないシリコン充填部材２７０の上部にリセスを形成し、前記リセスされた部分を絶縁性物質（例えば、シリコン窒化物及び／またはシリコン酸化物）を用いて埋立てる工程などを行うことができる。
ドープされたシリコン膜２４０とオーミック膜２４５の上部は、例えば、下記のような工程を行うことで絶縁性を有するように変換される。即ち、ドープされたシリコン膜２４０とオーミック膜２４５の上部に窒素を供給、ドープされたシリコン膜２４０とオーミック膜２４５の上部を酸化、及び／またはドープされたシリコン膜２４０とオーミック膜２４５の上部にリセスを形成し、絶縁物質（例えば、シリコン窒化物及び／またはシリコン酸化物）を蒸着しパターニングする工程などを行うことができる。
可変抵抗物質膜２７５が絶縁膜２１０の上部の表面、ドープされたシリコン膜２４０とオーミック膜２４５の絶縁性の上部、充填部材２７０上に形成され、第１電極２５０と電気的に接続される。可変抵抗物質膜２７５は、例えば、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、及び／またはテルリウム（Ｔｅ）を含むカルコゲン物質のような相変化物質を含むことができる。
これによって、可変抵抗物質膜２７５は、第１及び第２電極（２５０、２８０）の間に電気的に接続される。第１電極２５０は、オーミック膜２４５、ドープされたシリコン膜２４０、及び上部及び下部ダイオード領域（２３５、２３０）を通じて不純物領域２０５と電気的に接続される。
続いて、図９を参照すると、オーミック膜２４５がカップ形状の第１電極２５０を囲んでいることがわかる。これによって、オーミック膜２４５とカップ形状の第１電極２５０との間にはより大きいコンタクト表面領域が形成され、これらの間の抵抗はより小さい値を有する。第１電極２５０の上部の表面と可変抵抗物質膜２７５との間の電気的接触領域に比べて、第１電極２５０と上部のダイオード領域２３５との間の電気的接触領域が更に大きいので、第１電極２５０の上部の表面と可変抵抗物質膜２７５との間の抵抗に比べて、第１電極２５０と上部のダイオード領域２３５との間の抵抗は更に小さい値を有することができる。更に、オーミック膜２４５は、ドープされたシリコンを用いて形成されるので、図７に示したシリコン酸化物またはシリコン窒化物からなる従来のスペーサ１３５に比べて、厚さを更に容易に調節することができる。延いては、カップ形状の第１電極２５０の底表面がオーミック膜２４５と相対的に大きい領域で接触し、カップ形状の第１電極２５０の側壁の上部の表面が可変抵抗物質膜２７５と相対的に小さい領域で接触する。このような構造的特性によって、図９のメモリセルは向上した動作特性を有することができる。
図１０は、本発明の実施例による、基板２００に導電性コンタクト２２５を通じて電気的に接続される可変抵抗物質を有し、垂直型ダイオードを含む直接回路メモリセルを説明するための断面図である。図１０のメモリセルは、後で説明するが、カップ形状の第１電極が相違である構造を有している点を除いては、図９のメモリセルと同一の構成のうち、多いものを含んでいる。よって、同一の構成については説明を省略する。
図１０を参照すると、カップ形状の第１電極２５０は、オーミック膜２４５と可変抵抗物質膜２７５との間に電気的に接続される。第１電極２５０は、金属膜２５５と金属窒化膜２６０を含む。図９の第１電極とは対照的に、図１０の第１電極２５０では、金属窒化膜２６０が第１金属２５０の内部を埋立てて、これによって充填部材（例えば、図９の充填部材２７０）を用いる必要がない。
図１１は、本発明の実施例による、基板２００に導電性コンタクト２２５を通じて電気的に接続される可変抵抗物質を有し、垂直型ダイオードを含む集積回路メモリセルを説明するための断面図である。図１１のメモリセルは、後で説明するが、カップ形状の第１電極が絶縁膜に形成された開口内に相違して配置される点を除いては、図９のメモリセルと同一の構成要素のうち、多いものを含んでいる。これによって、同一の構成要素については説明を反復しない。
図１１を参照すると、ドープされた導電性シリコン膜２４０は、上部のダイオード領域２３５の上部の表面を横切って開口２１５の側壁のうち、一部に沿って延長される。これによって、上部のダイオード領域２３５の上部の開口２１５の側壁のうち、一部分はドープされたシリコン膜２４０が形成された後にも露出されたまま残る。
第１電極２５０はドープされたシリコン膜２４０上に形成され、上部のダイオード領域２３５を横切って開口２１５の側壁に沿って、そして露出された少なくとも一つの開口２１５の側壁の直ぐ上にカップ形状に延長される。第１電極２５０は、積層された金属膜２５５及び金属窒化膜２６０を含む。金属膜２５５は、ドープされたシリコン膜２４０上に形成され、ドープされたシリコン膜２４０と反応してこれの間の境界面にオーミック膜２４５を形成することができる。これによって、オーミック膜２４５は、第１電極２５０とドープされたシリコン膜２４０との間で、上部のダイオード領域２３５を横切って開口２１５の側壁のうち、一部上に沿って延長される。
充填部材２７０は、第１電極２５０の内部を埋立てる。ドープされたシリコン膜２４０の上部２６５とオーミック膜２４５の上部２６６は、例えば、下記のような工程を通じて絶縁性を有するように変換される。即ち、ドープされたシリコン膜２４０の上部２６５とオーミック膜２４５の上部２６６に窒素を供給、ドープされたシリコン膜２４０の上部２６５とオーミック膜２４５の上部２６６を酸化、及び／またはドープされたシリコン膜２４０の上部２６５とオーミック膜２４５の上部２６６にリセスを形成し、絶縁性物質（例えば、シリコン窒化物及び／またはシリコン酸化物）を蒸着してパターニングするなどの工程を行うことができる。
可変抵抗物質膜２７５は、絶縁膜２１０の上部の表面、絶縁性を有するドープされたシリコン膜の上部２６５、絶縁性を有するオーミック膜の上部２６６、充填部材２７０上に形成され、第１電極２５０に電気的に接続される。第２電極２８０は、可変抵抗物質膜２７５上に形成される。
図１２は、本発明の実施例による、基板２００に導電性コンタクト２２５を通じて電気的に接続される可変抵抗物質を有し、垂直型ダイオードを含む集積回路メモリセルを説明するための断面図である。図１２のメモリセルは、後で説明するが、カップ形状の第１電極が相違である構造を有する点を除いては、図１１のメモリセルと同一の構成のうち、多いものを含んでいる。これによって、同一の構成要素については説明を反復しない。
図１２を参照すると、カップ形状の第１電極２５０は、オーミック膜２４５と可変抵抗物質膜２７５との間で電気的に接続される。図１１を参照して説明したように、第１電極２５０は、開口２１５の側壁のうち、少なくとも一つと直接接触する。
第１電極２５０は、金属膜２５５と金属窒化膜２６０を含む。図１１の第１電極２５０とは対照的に、図１２の第１電極２５０では、金属窒化膜２６０が充填部材２５０の内部を埋立てるので、充填部材（例えば、図１１の充填部材２７０）を用いる必要がない。電気的な絶縁体として機能する金属窒化物をカップ形状の金属膜２５５の内部に埋立てることによって、第１電極２５０と可変抵抗物質膜２７５との間には金属膜２５５の上部の表面を通じて相対的に小さいコンタクト領域が形成される。
図１３ないし図２１は、本発明の実施例による、図９及び図１０のメモリセルと同一の集積回路メモリセルを製造する方法を説明するための断面図である。
図１３及び図１４を参照すると、不純物イオンを半導体基板２００に注入することで不純物領域２０５を形成する。絶縁膜２１０を基板２００の不純物領域２０５上に形成する。絶縁膜２１０は、シリコン酸化物及び／またはシリコン窒化物を用いて形成することができる。絶縁膜２１０はパターニングされ、不純物領域２０５の少なくとも一部を露出させる開口２１５を形成する。例えば、開口２１５の位置を定義するためのマスクを絶縁膜２１０上に形成し、前記マスクを用いて絶縁膜２１０をエッチングすることで開口２１５を形成することができる。一つの絶縁膜２１０を示しているが、一つ以上の絶縁膜を形成することができのは当業者に自明である。
図１５及び図１６を参照すると、露出された不純物領域２０５をシード膜に用いる選択的エピタキシャル成長（ＳＥＧ）工程及び／または開口２１５内にシリコン膜２１８を蒸着する工程のような工程を通じて、開口２１５を少なくとも部分的に埋立てるシリコン膜２１８を形成する。シリコン膜２１８は、エッチバック工程のような工程を通じて開口２１５内にリセスされ、リセスされたシリコン膜２３３を形成する。
図１７を参照すると、第１導電型不純物イオン（例えば、Ｎ型イオン）をリセスされたシリコン膜２３３の下部ダイオード領域２３０にイオン注入するかまたは他の方法で供給し、前記第１導電型と反対である第２導電型不純物イオン（例えば、Ｐ型イオン）をリセスされたシリコン膜２３３の上部のダイオード領域２３５にイオン注入するか或いは他の方法で供給して、リセスされたシリコン膜２３３に垂直セルダイオードが形成される。ドープされたシリコン膜２３９が、絶縁膜２１０の上部の表面上に、更に開口２１５の側壁と上部のダイオード２３５上に形成される。
図１８を参照すると、ドープされたシリコン膜２３９上に開口２１５の側壁に沿って、更に上部のダイオード領域２３５の全域にかけて金属膜２５３を形成する。金属膜２５３はドープされたシリコン膜２３９と反応してこれらの間の境界面に金属シリサイドオーミック膜２４３を形成する。金属膜２５３がチタン（Ｔｉ）を含む場合、オーミック膜２４３は、チタンシリサイド（ＴｉＳｉｘ）膜から形成することができる。これとは違って、金属膜２５３がコバルト（Ｃｏ）を含む場合、オーミック膜２４３はコバルトシリサイド（ＣｏＳｉｘ）膜から形成することができる。
図１９を参照すると、金属窒化膜２５８が金属膜２５３上に蒸着されて形成される。金属窒化膜２５８上に充填膜２６８が形成され、金属窒化膜２５８の上部の開口２１５を埋立てる。金属窒化膜２５８は、金属膜２５３と充填膜２６８との間で電気的絶縁体としての機能を果たすことができる。
図２０を参照すると、充填膜２６８、金属窒化膜２５８、金属膜２５３、オーミック膜２４３、及びドープされたシリコン膜２３９がエッチングされ、絶縁膜２１０の上部の表面が露出され、これによって充填部材２７０、金属窒化膜２６０、金属膜２５５、オーミック膜２４５、及びドープされたシリコン膜２４０が上部及び下部ダイオード領域（２３５、２３０）上部の開口２１５内に形成される。上部及び下部ダイオード領域（２３５、２３０）は導電性構造物２２５を形成し、第１電極２５０を不純物領域２０５に電気的に接続する。
ドープされたシリコン膜２４０の上部２６７とオーミック膜２４５の上部２６６は、例えば、下記のような工程を通じて絶縁性を有するように変換される。即ち、ドープされたシリコン膜の上部２６６に窒素を供給、ドープされたシリコン膜の上部２６５とオーミック膜の上部２６６を酸化、及び／またはドープされたシリコン膜の上部２６５とオーミック膜の上部２６６にリセスを形成し、絶縁物質（例えば、シリコン窒化物および／またはシリコン酸化物）を蒸着する工程などを行うことができる。
図２１を参照すると、絶縁膜２１０の上部の表面、ドープされたシリコン膜２４０とオーミック膜２４５の絶縁性の上部２６７、充填部材２７０上に可変抵抗物質膜２７５が形成され、第１電極２５０に電気的に接続される。可変抵抗物質膜２７５は、例えば、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及び／またはテルリウム（Ｔｅ）を含むカルコゲン化合物のような相変化物質を含む。第２電極２８０は、可変抵抗物質膜２７５上に形成される。
これによって、可変抵抗物質膜２７５は、第１及び第２電極（２５０、２８０）の間に電気的に接続され、第１電極２５０は、オーミック膜２４５と、ドープされたシリコン膜２４０及び上部及び下部ダイオード領域（２３５、２３０）を含む導電性構造物を通じて不純物領域２０５に電気的に接続される。
続いて、図２１を参照すると、オーミック膜２４５はカップ形状の第１電極２５０を囲んでいて、これによってオーミック膜２４５とカップ形状の第１電極２５０との間にはより大きいコンタクト領域が形成され、より小さい抵抗を有するようになる。第１電極２５０の上部の表面と可変抵抗物質膜２７５との間の電気的導電領域に比べてオーミック膜２４５を通じる第１電極２５０とダイオード２２５との間の電気的導電領域が更に大きいので、第１電極２５０の上部の表面と可変抵抗物質膜２７５との間の抵抗は更に小さい値を有する。更に、オーミック膜２４５は、ドープされたシリコンを用いて形成されるので、図７に示したシリコン酸化物またはシリコン窒化物からなる従来のスペーサ１３５に比べて厚さを更に容易に調節することができる。延いては、カップ形状の第１電極２５０の底表面がオーミック膜２４９と相対的に大きい領域で接触し、カップ形状の第１電極２５０の側壁の上部の表面が可変抵抗物質膜２８０と相対的に小さい領域で接触する。このような構造的な特性によって、図２１のメモリセルは向上した動作特性を有することができる。
図２２は、本発明の実施例による、図９のメモリセルを含むダイオード型ＰＲＡＭ装置を説明するための断面図である。図２２を参照すると、第１絶縁膜３１２が基板３００上に形成される。不純物領域３０５が基板３００に形成される。第１電極３４５が導電性構造物３２５とオーミック膜３３３を通じて不純物領域３０５に電気的に接続される。導電性構造物３２５、オーミック膜３３３、第１電極３４５、及び充填部材３５５それぞれは、図９に示した導電性コンタクト２２５、オーミック膜２４５、第１電極２５０、及び充填部材２７０にそれぞれ対応するように構成され、これによって反復する説明は省略する。
可変抵抗物質膜３７０は、第２電極３８０と第１電極３４５との間で電気的に接続される。第２絶縁膜３９２は第１絶縁膜３１２上に形成され、第２電極３８０及び可変抵抗物質膜３７０上に延長される。ビットラインとして用いうる導電性ライン４１０は、第２絶縁膜３９２上に形成される。導電性コンタクト３８０は、導電性ライン４１０と第２電極３８０との間に延長され、第２絶縁膜３９２の一部を貫通する。
第３絶縁膜４２２は、第２絶縁膜３９２上に形成され、導電性ライン４１０の上部全域にかけて延長される。ワードラインとして用いうる導電性ライン４４０は、第３絶縁膜４２２上に形成される。導電性コンタクト４３０は、導電性ライン４４０と基板３００のアクティブ領域との間に延長され、第１絶縁膜３１２、第２絶縁膜３９２、及び第３絶縁膜４２２を貫通する。
図２３は、本発明の実施例による、図２２のダイオード型ＰＲＡＭ装置をＡ−Ａ’に沿って見た断面図である。
図２４は、本発明の実施例によるトランジスタ型ＰＲＡＭ装置を説明するための断面図である。図２４のトランジスタ型ＰＲＡＭ装置は、トランジスタの端子に電気的に接続された可変抵抗物質膜を含む。図２４を参照すると、ソース及びドレイン領域（５０５、５０７）が基板５００の素子分離領域５０２の間に形成される。ゲート構造物５１０がソース及びドレイン領域（５０５、５０７）の間の基板５００のチャンネル領域に形成される。ゲート構造物５１０は、それぞれキャッピング膜５１６、ゲート５１４、及びトンネル絶縁膜５１２を含む。側壁スペーサ５１８がゲート構造物５１０と第１絶縁膜５２２との間に形成される。第１絶縁膜５２２は、素子分離領域５０２、ソース及びドレイン領域（５０５、５０７）及びゲート構造物５１０の上部の全域にかけて延長される。
導電性コンタクト５３２は、第１絶縁膜５２２内の開口５２５を貫通して延長され、ソース及びドレイン領域（５０５、５０７）のいずれかのタイプと接触する。導電性パッド５４２は、コンタクト５３２と第１絶縁膜５２２の上部の表面上に形成される。更に他の導電性コンタクト５３４は、第１絶縁膜５２２内の開口５２７を貫通して延長され、ソース及びドレイン領域（５０５、５０７）のうち、残りのタイプと接触する。導電性ライン５４４は、導電性コンタクト５３４上に形成される。
第２絶縁膜５５２は、第１絶縁膜５２２、導電性パッド５４２及び導電性ライン５４４の上部の全域にかけて延長される。第２絶縁膜５５２内の開口５５５は、導電性パッド５４２の少なくとも一部を露出させる。
ドープされたシリコン膜５６５、オーミック膜５６３、電極５７５、及び充填部材５８５が開口５５５内に形成される。ドープされたシリコン膜５６５、オーミック膜５６３、電極５７５、及び充填部材５８５それぞれは、図９に図示のドープされたシリコン膜２４０、オーミック膜２４５、電極２５０、及び充填部材２７０にそれぞれ対応するように構成され、これによってここでは、反復説明は省略する。
可変抵抗物質膜６００は、第２電極６１０と第１電極５７５との間で電気的に接続される。第３絶縁膜６２２は、第２絶縁膜５５２上に形成され、第２電極６１０の上部の全域にかけて延長される。導電性ライン６４０は、第３絶縁膜６２２上に形成される。導電性コンタクト６３０は、第３絶縁膜６２２内の開口６２５を貫通して延長されて導電性ライン６４０と第２電極６１０とを互いに接続する。
図２５乃至図３４は、本発明の実施例による、図２２のダイオード型ＰＲＡＭ装置のようなＰＲＡＭ装置を製造する方法を説明するための断面図である。
図２５乃至図３４は、図１３乃至図２１に示した装置二つを示していることを除いては、図１３乃至図２１に示した方法とそれの結果物は、図１３乃至図２１に示したものと同一であるか類似である。これによって、図１３乃至図２１についての説明は、図２５乃至図３４についての説明に併合し、反復的な説明は省略する。
図３１を参照すると、第２絶縁膜３９２は、第１絶縁膜３１２上に形成され、第２電極３８０の上部の全域にかけて延長される。第２絶縁膜３９２の開口３９５は、第２電極８３０の少なくとも一部を露出させる。
図３２を参照すると、導電性ライン４１０は、第２絶縁膜３９２上に形成される。導電性コンタクト４００は、開口３９５を貫通して延長されて導電性ライン４１０と第２電極３８０とを互いに接続する。
図３３を参照すると、第３絶縁膜４２２が、第２絶縁膜３９２上に形成され、導電性ライン４１０の上部の全域にかけて延長される。開口４２５は、第１絶縁膜３１２、第２絶縁膜３９２、及び第３絶縁膜４２２を貫通して形成されて基板３００のアクティブ領域を露出させる。
図３４を参照すると、導電性コンタクト４３０が開口４２５内に形成される。導電性ライン４４０は、第３絶縁膜４２２及び導電性コンタクト４３０上に形成され、導電性ライン４４０は、基板３００のアクティブ領域に電気的に接続される。
３つの絶縁膜（３１２、３９２、４２２）を示したが、これとは違って、いかなる個数の絶縁膜も形成することができるのは当業者に自明である。
図３５乃至図４３は、本発明の実施例による、図２４に示した装置のようなトランジスタ型ＰＲＡＭ装置を製造する方法を説明するための断面図である。
図３５乃至図３６を参照すると、素子分離領域５０２が半導体基板５００に形成される。ソース及びドレイン領域（５０５、５０７）が不純物イオン注入工程を通じて基板５００に形成される。ゲート構造物５１０がソース及びドレイン領域（５０５、５０７）の間のチャンネル領域上に形成される。ゲート構造物５１０は、ゲート絶縁膜５１２、ゲート膜５１４及びキャッピング膜５１６を蒸着してパターニングすることで形成する。側壁スペーサ５１８がゲート構造物５１０の側壁上に形成される。
図３７を参照すると、第１絶縁膜５２２が図３６の構造物上に形成される。開口（５２５、５２７）が第１絶縁膜５２２を貫通して形成されて基板５００のソース及びドレイン領域（５０５、５０７）を露出させる。
図３８を参照すると、導電性コンタクト５３２が開口５２５を貫通して延長されてソース及びドレイン領域（５０５、５０７）のいずれかのタイプと接触する。コンタクトパッド５４２は、導電性コンタクト５３２及び第１絶縁膜５２２上に形成される。導電性コンタクト５３４は開口５２７を貫通して延長され、ソース及びドレイン領域（５０５、５０７）の残りのタイプと接触する。導電性ライン５４４は、導電性コンタクト５３４と第１絶縁膜５２２上に形成される。
図３９を参照すると、第２絶縁膜５５２が図３８の構造物上に形成される。開口５５５は、第２絶縁膜５２２の一部を貫通して延長され、これによってコンタクトパッド５４２の少なくとも一部を露出させる。ドープされたシリコン膜５６０が第２絶縁膜５５２上に形成され、開口５５５の側壁に沿って、そしてコンタクトパッド５４２の上部の表面上に形成される。
図４０を参照すると、第１電極膜５７０がドープされたシリコン膜５６０上に開口５５５の側壁に沿って、更にコンタクトパッド５４２上に形成される。第１電極膜５７０は、金属膜５７２及び金属窒化膜５７４を含むことができる。金属膜５７２はドープされたシリコン膜５６０と反応してこれらの間の境界面に金属シリサイドオーミック膜５６１を形成する。金属膜５７２がチタン（Ｔｉ）を含む場合、オーミック膜５６１はチタンシリサイド（ＴｉＳｉｘ）膜から形成することができる。これとは違って、金属膜５７２がコバルト（Ｃｏ）を含む場合、オーミク膜はコバルトシリサイド（ＣｏＳｉｘ）膜から形成することができる。金属窒化膜５７４は、金属膜５７２上に形成される。
図４１を参照すると、ドープされたまたはドープされないシリコンを用いて充填膜を金属窒化膜５７４上に形成して、開口５５５の少なくとも一部または全部を埋立てる。前記充填膜、金属窒化膜５７４、金属膜５７２、オーミック膜５６１、及びドープされたシリコン膜５６０をエッチングして第２絶縁膜５２２の上部の表面を露出させる。これによって、ドープされたシリコン膜５６５、オーミック膜５６３、金属膜５７６、及び金属窒化膜５７８が形成され、これらは全体的に第１電極５７５を形成し、更に充填部材５８５も形成される。
ドープされたシリコン膜５６５及びオーミック膜５６３の上部５９２は、例えば、下記のような工程を通じて絶縁性を有するように変換される。即ち、ドープされたシリコン膜の上部５９０及びオーミック膜の上部５９１に窒素を供給、ドープされたシリコン膜の上部５９０、及びオーミックの上部５９１を酸化、及び／またはドープされたシリコン膜の上部５９０及びオーミック膜の上部５９１にリセスを形成し、前記リセスされた部分を絶縁性物質（例えば、シリコン窒化物及び／またはシリコン酸化物）を用いて埋立てる工程などを行うことができる。
図４２を参照すると、可変抵抗物質膜６００が第２絶縁膜５２２、ドープされたシリコン膜５６５及びオーミック膜５６３の絶縁性上部５９２、充填部材５８５上に形成されて第１電極５７５に電気的に接続される。可変抵抗物質膜６００は、例えば、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、及に／またはテルリウム（Ｔｅ）を含むカルコゲン物質のような相変化物質を含むことができる。第２電極６１０が可変抵抗物質膜６００上に形成される。第３絶縁膜６２０は、第２絶縁膜５５２上に形成されて第２電極６１０の上部の全域にかけて延長される。
図４３を参照すると、導電性ライン６４０が第３絶縁膜６２２上に形成される。導電性コンタクト６３０は、第３絶縁膜６２２を貫通して導電性ライン６４０と第２電極６１０とを互いに接続させる。絶縁膜（５２２、５５２、６２２）のみを示したが、当業者であれば、これとは違っていかなる個数の絶縁膜を形成しても本願発明の範囲内にあることを理解するだろう。
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有する者であれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
相変化メモリ装置を製造するための従来の方法を説明するための断面図である。 相変化メモリ装置を製造するための従来の方法を説明するための断面図である。 相変化メモリ装置を製造するための従来の方法を説明するための断面図である。 相変化メモリ装置を製造するための従来の方法を説明するための断面図である。 相変化メモリ装置を製造するための従来の方法を説明するための断面図である。 相変化メモリ装置を製造するための従来の方法を説明するための断面図である。 相変化メモリ装置を製造するための従来の方法を説明するための断面図である。 図３乃至図４に示した従来方法によってスペーサの側壁を形成する過程において、損傷を受けたオーミック膜の電子顕微鏡の写真である。 本発明の実施例による、導電性構造物を通じて基板に電気的に接続される可変抵抗物質を有し、垂直型ダイオードを含む集積回路メモリセルを説明するための断面図である。 本発明の他の実施例による、導電性構造物を通じて基板に電気的に接続される可変抵抗物質を有し、垂直型ダイオードを含む集積回路メモリセルを説明するための断面図である。 本発明の実施例による、導電性構造物を通じて基板に電気的に接続される可変抵抗物質を有し、垂直型ダイオードを含む集積回路メモリセルを説明するための断面図である。 本発明の他の実施例による、導電性構造物を通じて基板に電気的に接続される可変抵抗物質を有し、垂直型ダイオードを含む集積回路メモリセルを説明するための断面図である。 本発明の実施例による、図９及び図１０に示したメモリセルと同一の集積回路メモリセルを製造する方法を説明するための断面図である。 本発明の実施例による、図９及び図１０に示したメモリセルと同一の集積回路メモリセルを製造する方法を説明するための断面図である。 本発明の実施例による、図９及び図１０に示したメモリセルと同一の集積回路メモリセルを製造する方法を説明するための断面図である。 本発明の実施例による、図９及び図１０に示したメモリセルと同一の集積回路メモリセルを製造する方法を説明するための断面図である。 本発明の実施例による、図９及び図１０に示したメモリセルと同一の集積回路メモリセルを製造する方法を説明するための断面図である。 本発明の実施例による、図９及び図１０に示したメモリセルと同一の集積回路メモリセルを製造する方法を説明するための断面図である。 本発明の実施例による、図９及び図１０に示したメモリセルと同一の集積回路メモリセルを製造する方法を説明するための断面図である。 本発明の実施例による、図９及び図１０に示したメモリセルと同一の集積回路メモリセルを製造する方法を説明するための断面図である。 本発明の実施例による、図９及び図１０に示したメモリセルと同一の集積回路メモリセルを製造する方法を説明するための断面図である。 本発明の実施例によるダイオード型ＰＲＡＭ装置を説明するための断面図である。 本発明の実施例による図２２のダイオード型ＰＲＡＭ装置をＡ−Ａ’に沿って見た断面図である。 本発明の実施例によるトランジスタ型ＰＲＡＭ装置を説明するための断面図である。 本発明の実施例による、図２２に示したダイオード型ＰＲＡＭ装置のようなＰＲＡＭ装置を製造する方法を説明するための断面図である。 本発明の実施例による、図２２に示したダイオード型ＰＲＡＭ装置のようなＰＲＡＭ装置を製造する方法を説明するための断面図である。 本発明の実施例による、図２２に示したダイオード型ＰＲＡＭ装置のようなＰＲＡＭ装置を製造する方法を説明するための断面図である。 本発明の実施例による、図２２に示したダイオード型ＰＲＡＭ装置のようなＰＲＡＭ装置を製造する方法を説明するための断面図である。 本発明の実施例による、図２２に示したダイオード型ＰＲＡＭ装置のようなＰＲＡＭ装置を製造する方法を説明するための断面図である。 本発明の実施例による、図２２に示したダイオード型ＰＲＡＭ装置のようなＰＲＡＭ装置を製造する方法を説明するための断面図である。 本発明の実施例による、図２２に示したダイオード型ＰＲＡＭ装置のようなＰＲＡＭ装置を製造する方法を説明するための断面図である。 本発明の実施例による、図２２に示したダイオード型ＰＲＡＭ装置のようなＰＲＡＭ装置を製造する方法を説明するための断面図である。 本発明の実施例による、図２２に示したダイオード型ＰＲＡＭ装置のようなＰＲＡＭ装置を製造する方法を説明するための断面図である。 本発明の実施例による、図２２に示したダイオード型ＰＲＡＭ装置のようなＰＲＡＭ装置を製造する方法を説明するための断面図である。 本発明の実施例による、図２４に示したトランジスタ型ＰＲＡＭ装置のようなＰＲＡＭ装置を製造する方法を説明するための断面図である。 本発明の実施例による、図２４に示したトランジスタ型ＰＲＡＭ装置のようなＰＲＡＭ装置を製造する方法を説明するための断面図である。 本発明の実施例による、図２４に示したトランジスタ型ＰＲＡＭ装置のようなＰＲＡＭ装置を製造する方法を説明するための断面図である。 本発明の実施例による、図２４に示したトランジスタ型ＰＲＡＭ装置のようなＰＲＡＭ装置を製造する方法を説明するための断面図である。 本発明の実施例による、図２４に示したトランジスタ型ＰＲＡＭ装置のようなＰＲＡＭ装置を製造する方法を説明するための断面図である。 本発明の実施例による、図２４に示したトランジスタ型ＰＲＡＭ装置のようなＰＲＡＭ装置を製造する方法を説明するための断面図である。 本発明の実施例による、図２４に示したトランジスタ型ＰＲＡＭ装置のようなＰＲＡＭ装置を製造する方法を説明するための断面図である。 本発明の実施例による、図２４に示したトランジスタ型ＰＲＡＭ装置のようなＰＲＡＭ装置を製造する方法を説明するための断面図である。 本発明の実施例による、図２４に示したトランジスタ型ＰＲＡＭ装置のようなＰＲＡＭ装置を製造する方法を説明するための断面図である。
符号の説明
１１４ 開口
１１２ 絶縁膜
１１５ 開口
１２５ ダイオード
１２９ オーミック膜
１３０ 絶縁スペーサ膜
１３５ スペーサ
１４０ 電極膜
１４２ 金属膜
１４４ 金属窒化膜
１４５ 第１電極
１４６ 金属膜パターン
１４８ 金属窒化膜パターン
１５５ 充填部材
１７０ 相変化物質膜
１８０ 第２電極膜
２００ 基板
２０５ 不純物領域
２１０ 絶縁膜
２１５ 開口
２２５ 導電性構造物
２３０ 下部ダイオード領域
２３５ 上部のダイオード領域
２３９ シリコン膜
２４０ シリコン膜
２４３ オーミック膜
２４５ オーミック膜
２５０ 第１電極
２５３ 金属膜
２５５ 金属膜
２５８ 金属窒化膜
２６０ 金属窒化膜
２６８ 充填膜
２７０ 充填部材
２７５ 可変抵抗物質膜
２８０ 第２電極
３００ 基板
３０５ 不純物領域
３１２ 絶縁膜
３２５ 導電性構造物
３３３ オーミック膜
３４５ 第１電極
３５５ 充填部材
３７０ 可変抵抗物質膜
３８０ 第２電極
３９２ 第２絶縁膜
４１０ 導電性ライン
４４０ 導光板ライン
４２２ 第３絶縁膜
５００ 基板
５０５ ソース領域
５０７ ドレイン領域
５１０ ゲート構造物
５１２ ゲート絶縁膜
５１４ ゲート膜
５１６ キャピング膜
５１８ 側壁スペーサ
５２２ 第１絶縁膜
５２５ 開口
５２７ 開口
５３２ 導電性コンタクト
５３４ 導電性コンタクト
５４２ コンタクトパッド
５５２ 第２絶縁膜
５５５ 開口
５６０ シリコン膜
５６１ オーミック膜
５７０ 第１電極膜
５７２ 金属膜
５７４ 金属窒化膜
５７５ 第１電極
５７６ 金属膜
５７８ 金属窒化膜
５８５ 充填部材
６００ 可変抵抗物質膜
６１０ 第２電極
６２０ 第３絶縁膜
６２２ 第３絶縁膜
６３０ 導電性コンタクト
６４０ 導電性ライン

Claims (31)

  1. 導電性構造物の上部の表面上に、更に絶縁膜内に形成された開口の側壁の少なくとも一部に沿って前記構造物から延長されるようにオーミック膜を形成する段階と、
    電極膜を前記オーミック膜上に形成する段階と、
    前記電極膜に電気的に接続される可変抵抗物質膜を前記絶縁膜上に形成する段階と、を含むことを特徴とする集積回路メモリセルの製造方法。
  2. 前記可変抵抗物質膜は、カルコゲン物質を含むことを特徴とする請求項１に記載の集積回路メモリセルの製造方法。
  3. 前記オーミック膜は、前記構造物の上部の表面上に形成され、前記構造物の上部に形成された前記開口の側壁の少なくとも主要部に沿って前記構造物から延長するように形成されることを特徴とする請求項１に記載の集積回路メモリセルの製造方法。
  4. 前記オーミック膜は、前記構造物の上部の表面上に形成され、前記構造物の上部に形成された前記開口の側壁の少なくとも５０％に沿って前記構造物から延長されることを特徴とする請求項３に記載の集積回路メモリセルの製造方法。
  5. 前記オーミック膜を形成する段階は、
    前記開口内の前記電極膜の側壁の少なくとも主要部を完全に囲むように前記オーミック膜を形成する段階、を含むことを特徴とする請求項１に記載の集積回路メモリセルの製造方法。
  6. 前記オーミック膜と前記電極膜は同時に形成されることを特徴とする請求項１に記載の集積回路メモリセルの製造方法。
  7. 前記オーミック膜を形成する段階は、
    前記構造物の上部の表面上に、前記開口の側壁の少なくとも一部に沿って前記構造物から延長するようにドープされたシリコン膜を形成する段階と、
    前記ドープされたシリコン膜上に金属膜を形成し、前記金属膜と前記ドープされたシリコン膜との境界面に沿って金属シリサイド膜を形成する段階と、を含み、
    ここで、前記金属シリサイド膜は、前記オーミック膜として機能し、前記金属膜は前記電極膜として機能することを特徴とする請求項１に記載の集積回路メモリセルの製造方法。
  8. 前記金属膜は、高融点金属（ｒｅｆｒａｃｔｏｒｙ ｍｅｔａｌ）を含む金属を用いて形成されることを特徴とする請求項７に記載の集積回路メモリセルの製造方法。
  9. 前記金属膜を形成する段階は、
    １）チタン（Ｔｉ）膜を前記ドープされたシリコン膜上に形成して、前記チタン膜と前記ドープされたシリコン膜との境界面に沿ってチタンシリサイド（ＴｉＳｉｘ）膜を形成する段階と、
    ２）コバルト（Ｃｏ）膜を前記ドープされたシリコン膜上に形成し、前記コバルト膜と前記ドープされたシリコン膜との境界面に沿ってコバルトシリサイド膜（ＣｏＳｉｘ）を形成する段階と、のうち、少なくとも一段階を含むことを特徴とする請求項７に記載の集積回路メモリセルの製造方法。
  10. 前記オーミック膜を形成する段階は、
    前記構造物の上部の表面上に、更に前記開口の側壁の少なくとも一部に沿って前記構造物から延長されるように前記オーミック膜を蒸着する段階、を含むことを特徴とする請求項１に記載の集積回路メモリセルの製造方法。
  11. 前記オーミック膜を蒸着する段階は、
    前記構造物の上部の表面上に、更に前記開口の側壁の少なくとも一部に沿って前記構造物から延長するように金属シリサイド膜を蒸着する段階を含むことを特徴とする請求項１０に記載の集積回路メモリセルの製造方法。
  12. 前記電極膜を形成する段階は、
    前記構造物の上部の表面上に、更に前記開口の側壁の少なくとも一部に沿って前記構造物から延長されるように金属膜を形成する段階と、
    前記開口内の前記金属膜を覆う金属窒化膜を形成する段階と、を含むことを特徴とする請求項１に記載の集積回路メモリセルの製造方法。
  13. 前記金属窒化膜上に、更に前記開口を少なくとも部分的に埋立てる絶縁充填部材を形成する段階を更に含むものの、
    前記絶縁充填部材は、窒化物またはシリコン物質のうち、少なくとも一つを用いて形成され、前記可変抵抗物質膜は、前記絶縁膜、前記電極膜、及び前記絶縁充填部材上に形成されることを特徴とする請求項１２に記載の集積回路メモリセルの製造方法。
  14. 前記導電性構造物の上部の表面上に、更に前記絶縁膜内に形成された前記開口の側壁の少なくとも一部に沿って前記構造物から延長されるように前記オーミック膜を形成する段階は、
    前記基板上に前記絶縁膜を形成する段階と、
    前記絶縁膜内に前記開口を形成して前記基板の一部を露出させる段階と、
    前記基板上の前記開口内に前記導電性構造物を形成する段階と、
    前記構造物の上部の表面上に、更に前記開口の側壁の少なくとも一部に沿ってドープされたシリコン膜を形成する段階と、
    前記ドープされたシリコン膜上に金属膜を形成し、前記金属膜と前記ドープされたシリコン膜との境界面に沿って金属シリサイド膜を形成する段階と、を含むものの、
    前記金属シリサイド膜は、前記オーミック膜の役割を果たし、前記金属膜は、前記電極膜の役割を果たすことを特徴とする請求項１に記載の集積回路メモリセルの製造方法。
  15. 前記基板の不純物領域に電気的に接続されるダイオード構造物として前記導電性構造物を形成する段階を更に含むことを特徴とする請求項１に記載の集積回路メモリセルの製造方法。
  16. 前記基板のトランジスタの端子に電気的に接続される導電性コンタクトとして前記導電性構造物を形成する段階を更に含むことを特徴とする請求項１に記載の集積回路メモリセルの製造方法。
  17. 前記オーミック膜の上部を絶縁体に変換させる段階を更に含むものの、
    前記可変抵抗物質膜は、前記絶縁膜及び前記絶縁体上に形成され、前記電極膜に電気的に接続されることを特徴とする請求項１に記載の集積回路メモリセルの製造方法。
  18. 導電性構造物の上部の表面上に、更に絶縁膜内の開口の側壁の少なくとも一部に沿って前記構造物から延長するようにオーミック膜を形成する段階と、
    前記開口内のオーミック膜の上部を絶縁体に変換させる段階と、
    前記オーミック膜の上部の前記開口部内に電極膜を形成する段階と、
    前記絶縁膜及び前記絶縁体上に形成され、前記電極膜に電気的に接続される可変抵抗物質膜を形成する段階と、を含むことを特徴とする集積回路メモリセルの製造方法。
  19. 前記可変抵抗物質膜は、カルコゲン物質を含むことを特徴とする請求項１８に記載の集積回路メモリセルの製造方法。
  20. 前記オーミック膜の上部を前記絶縁体に変換する段階は、
    前記開口内の前記オーミック膜の上部を酸化して前記絶縁体に変換する段階を含むことを特徴とする請求項１８に記載の集積回路メモリセルの製造方法。
  21. 前記オーミック膜の上部が酸化するとき、前記電極の露出した表面が酸化する場合、これを除去する段階を更に含むことを特徴とする請求項２０に記載の集積回路メモリセルの製造方法。
  22. 前記オーミック膜の上部を前記絶縁体に変換する段階は、
    前記開口内の前記オーミック膜の上部に窒素を供給して前記絶縁体を形成する段階を含むことを特徴とする請求項１８に記載の集積回路メモリセルの製造方法。
  23. 前記オーミック膜の上部に窒素を供給するとき、前記窒素を含有する前記電極膜の部分を除去する段階を更に含むことを特徴とする請求項２２に記載の集積回路メモリセルの製造方法。
  24. 前記オーミック膜を形成する段階は、前記構造物上に、更に前記開口の側壁に沿って延長されるカップ形状のオーミック膜を形成する段階を含み、
    前記オーミック膜の上部の前記開口内に前記電極膜を形成する段階は、前記オーミック膜の内部の表面上に前記電極膜を形成する段階を含み、
    前記開口内の前記オーミック膜の上部を絶縁体に変換させる段階は、前記電極膜を囲む前記オーミック膜の上部を絶縁体に変換させる段階を含むことを特徴とする請求項１８に記載の集積回路メモリセルの製造方法。
  25. 前記オーミック膜を形成する段階は、
    前記導電性構造物の上部の表面上に、更に前記開口の側壁のうち、少なくとも一部に沿って前記構造物から延長するようにドープされたシリコン膜を形成する段階は、
    前記ドープされたシリコン膜上に金属膜を形成し、前記金属膜と前記ドープされたシリコン膜との境界面に沿って金属シリサイド膜を形成する段階を含むものの、
    前記金属シリサイド膜は、前記オーミック膜として機能し、前記金属膜は前記電極膜として機能することを特徴とする請求項１８に記載の集積回路メモリセルの製造方法。
  26. 前記オーミック膜を形成する段階は、
    前記構造物の上部の表面上に、更に前記開口の側壁の少なくとも一部に沿って前記構造物から延長するように金属シリサイド膜を蒸着する段階を含むことを特徴とする請求項１８に記載の集積回路メモリセルの製造方法。
  27. 前記オーミック膜の上部の前記開口内に前記電極膜を形成する段階は、
    前記構造物の上部の表面上に、更に前記開口の側壁の少なくとも一部に沿って前記構造物から延長するように金属膜を形成する段階と、
    前記開口内の前記金属膜をカバーする金属窒化膜を形成する段階と、を含むことを特徴とする請求項２６に記載の集積回路メモリセルの製造方法。
  28. 前記金属窒化膜は、前記開口内の前記金属膜の側壁間の内部空間を埋立てるように形成されることを特徴とする請求項２７に記載の集積回路メモリセルの製造方法。
  29. 前記導電性構造物は、前記基板のトランジスタの端子に電気的に接続される導電性コンタクトに形成されることを特徴とする請求項１８に記載の集積回路メモリセルの製造方法。
  30. 基板と、
    前記基板上の導電性構造物と、
    前記基板を露出させる開口を有する絶縁膜と、
    前記構造物上に形成され、前記開口の側壁のうち、少なくとも一部に沿って前記構造物から延長されるカップ形状のオーミック膜と、
    前記オーミック膜の内部の側壁及び底面上に形成される電極膜と、
    前記絶縁膜上に形成され、前記電極膜と電気的に接続される可変抵抗物質膜と、を含むことを特徴とする集積回路メモリセル。
  31. 基板と、
    前記基板上の導電性構造物と、
    前記基板を露出させる開口を有する絶縁膜と、
    前記構造物上に形成され、前記開口の側壁のうち、少なくとも一部に沿って前記構造物から延長されるカップ形状のオーミック膜と、
    前記オーミック膜の上部の表面上の絶縁体リングと、
    前記オーミック膜の内部の側壁および底面上に形成される電極膜と、
    前記絶縁膜上に形成され、前記電極膜と電気的に接続される可変抵抗物質膜を含み、
    前記絶縁体リングは、前記可変抵抗物質膜を前記オーミック膜から絶縁させることを特徴とする集積回路メモリセル。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8501623B2 (en) 2009-07-22 2013-08-06 Samsung Electronics Co., Ltd. Method of forming a semiconductor device having a metal silicide and alloy layers as electrode

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100873890B1 (ko) * 2006-11-17 2008-12-15 삼성전자주식회사 상변화 메모리 유닛, 이의 제조 방법 및 이를 포함하는상변화 메모리 장치 및 그 제조 방법
KR100971423B1 (ko) * 2008-04-04 2010-07-21 주식회사 하이닉스반도체 상변화 메모리 소자 및 그 제조방법
US20090267042A1 (en) * 2008-04-24 2009-10-29 Happ Thomas D Integrated Circuit and Method of Manufacturing an Integrated Circuit
US7858506B2 (en) 2008-06-18 2010-12-28 Micron Technology, Inc. Diodes, and methods of forming diodes
KR20100066117A (ko) * 2008-12-09 2010-06-17 삼성전자주식회사 반도체 소자 및 그 형성방법
US8435830B2 (en) * 2009-03-18 2013-05-07 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices
US8084760B2 (en) * 2009-04-20 2011-12-27 Macronix International Co., Ltd. Ring-shaped electrode and manufacturing method for same
JP2010282989A (ja) * 2009-06-02 2010-12-16 Elpida Memory Inc 半導体記憶装置及びその製造方法、並びに、データ処理システム及びデータ処理装置
JP4763858B2 (ja) * 2009-08-03 2011-08-31 パナソニック株式会社 半導体メモリの製造方法
US8030130B2 (en) 2009-08-14 2011-10-04 International Business Machines Corporation Phase change memory device with plated phase change material
US20110108792A1 (en) * 2009-11-11 2011-05-12 International Business Machines Corporation Single Crystal Phase Change Material
KR101099097B1 (ko) * 2009-11-24 2011-12-27 주식회사 하이닉스반도체 상변화 메모리 장치의 제조 방법
KR20110076394A (ko) * 2009-12-29 2011-07-06 삼성전자주식회사 상변화 메모리 장치
KR20110106712A (ko) 2010-03-23 2011-09-29 삼성전자주식회사 상변화 메모리 소자 및 그의 제조방법
KR101718977B1 (ko) 2010-04-08 2017-03-23 삼성전자주식회사 가변 저항 메모리 소자 및 그 제조 방법
CN102403453A (zh) * 2010-09-17 2012-04-04 中芯国际集成电路制造(上海)有限公司 相变存储器的制作方法
TWI505446B (zh) * 2013-05-20 2015-10-21 Winbond Electronics Corp 半導體元件及其製造方法
CN103606624B (zh) * 2013-11-15 2017-12-05 上海新储集成电路有限公司 一种具有异质侧壁结构加热电极的相变存储器及其制备方法
TWI508341B (zh) 2014-04-02 2015-11-11 Winbond Electronics Corp 電阻式隨機存取記憶體及其製造方法
KR20150137720A (ko) 2014-05-30 2015-12-09 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
US9461245B1 (en) 2015-11-13 2016-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Bottom electrode for RRAM structure
TWI707455B (zh) 2019-09-17 2020-10-11 華邦電子股份有限公司 非揮發性記憶體及其製造方法
CN112635660B (zh) * 2019-10-08 2024-02-27 华邦电子股份有限公司 非易失性存储器及其制造方法

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08293585A (ja) * 1995-02-20 1996-11-05 Matsushita Electric Ind Co Ltd 記憶装置及びその製造方法
JP2002176010A (ja) * 2000-09-22 2002-06-21 Samsung Electronics Co Ltd 半導体装置及びそのメタルシリサイド層形成方法
US6649928B2 (en) * 2000-12-13 2003-11-18 Intel Corporation Method to selectively remove one side of a conductive bottom electrode of a phase-change memory cell and structure obtained thereby
JP2005536071A (ja) * 2002-08-21 2005-11-24 オヴォニクス，インコーポレイテッド プログラム可能デバイスに原子層堆積法を利用する方法及び装置
JP2006510219A (ja) * 2002-12-13 2006-03-23 オヴォニクス，インコーポレイテッド 垂直積層ポア相変化メモリ
JP2006514440A (ja) * 2003-04-03 2006-04-27 株式会社東芝 相変化メモリ装置
JP2007005785A (ja) * 2005-06-20 2007-01-11 Samsung Electronics Co Ltd 互いに自己整合的に形成されたセルダイオード及び下部電極を有する相変化記憶セル及びその製造方法
JP2007134676A (ja) * 2005-11-09 2007-05-31 Samsung Electronics Co Ltd スイッチング素子としてトランジスタ及びダイオードを含むハイブリッドタイプの不揮発性メモリ素子
JP2007142224A (ja) * 2005-11-19 2007-06-07 Elpida Memory Inc 不揮発性半導体記憶装置
JP2007180202A (ja) * 2005-12-27 2007-07-12 Sharp Corp 可変抵抗素子とその製造方法ならびにそれを備えた半導体記憶装置
JP2007311791A (ja) * 2006-05-19 2007-11-29 Samsung Electronics Co Ltd ＧｅＢｉＴｅ膜を相変化物質膜として採用する相変化記憶セル、それを有する相変化記憶素子、それを有する電子システム及びその製造方法
JP2008503085A (ja) * 2004-06-16 2008-01-31 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 電気デバイスおよびその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6969866B1 (en) * 1997-10-01 2005-11-29 Ovonyx, Inc. Electrically programmable memory element with improved contacts
WO2000057498A1 (en) 1999-03-25 2000-09-28 Energy Conversion Devices, Inc. Electrically programmable memory element with improved contacts
US6586761B2 (en) * 2001-09-07 2003-07-01 Intel Corporation Phase change material memory device
US6566700B2 (en) * 2001-10-11 2003-05-20 Ovonyx, Inc. Carbon-containing interfacial layer for phase-change memory
US6815818B2 (en) * 2001-11-19 2004-11-09 Micron Technology, Inc. Electrode structure for use in an integrated circuit
US6891747B2 (en) * 2002-02-20 2005-05-10 Stmicroelectronics S.R.L. Phase change memory cell and manufacturing method thereof using minitrenches
US6869883B2 (en) * 2002-12-13 2005-03-22 Ovonyx, Inc. Forming phase change memories
US7323734B2 (en) * 2003-02-25 2008-01-29 Samsung Electronics Co., Ltd. Phase changeable memory cells
KR100655796B1 (ko) * 2004-08-17 2006-12-11 삼성전자주식회사 상변화 메모리 장치 및 그 제조 방법
KR100663348B1 (ko) * 2004-09-02 2007-01-02 삼성전자주식회사 몰딩막 및 형성막 패턴 사이에 개재된 상전이막 패턴을갖는 피이. 램들 및 그 형성방법들.
JP2007073779A (ja) * 2005-09-07 2007-03-22 Elpida Memory Inc 不揮発性メモリ素子及びその製造方法
KR100713943B1 (ko) * 2005-09-15 2007-05-07 재단법인서울대학교산학협력재단 상변화 메모리 소자 및 그 제조방법
US7599217B2 (en) * 2005-11-22 2009-10-06 Macronix International Co., Ltd. Memory cell device and manufacturing method
JP4691454B2 (ja) * 2006-02-25 2011-06-01 エルピーダメモリ株式会社 相変化メモリ装置およびその製造方法
US7884343B2 (en) * 2007-02-14 2011-02-08 Macronix International Co., Ltd. Phase change memory cell with filled sidewall memory element and method for fabricating the same
KR100883412B1 (ko) 2007-05-09 2009-02-11 삼성전자주식회사 자기 정렬된 전극을 갖는 상전이 메모리소자의 제조방법,관련된 소자 및 전자시스템
KR100881055B1 (ko) 2007-06-20 2009-01-30 삼성전자주식회사 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는상변화 메모리 장치 및 그 제조 방법
KR20090002548A (ko) 2007-07-02 2009-01-09 주식회사 하이닉스반도체 상변화 메모리 장치 및 그 제조방법

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08293585A (ja) * 1995-02-20 1996-11-05 Matsushita Electric Ind Co Ltd 記憶装置及びその製造方法
JP2002176010A (ja) * 2000-09-22 2002-06-21 Samsung Electronics Co Ltd 半導体装置及びそのメタルシリサイド層形成方法
US6649928B2 (en) * 2000-12-13 2003-11-18 Intel Corporation Method to selectively remove one side of a conductive bottom electrode of a phase-change memory cell and structure obtained thereby
JP2005536071A (ja) * 2002-08-21 2005-11-24 オヴォニクス，インコーポレイテッド プログラム可能デバイスに原子層堆積法を利用する方法及び装置
JP2006510219A (ja) * 2002-12-13 2006-03-23 オヴォニクス，インコーポレイテッド 垂直積層ポア相変化メモリ
JP2006514440A (ja) * 2003-04-03 2006-04-27 株式会社東芝 相変化メモリ装置
JP2008503085A (ja) * 2004-06-16 2008-01-31 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 電気デバイスおよびその製造方法
JP2007005785A (ja) * 2005-06-20 2007-01-11 Samsung Electronics Co Ltd 互いに自己整合的に形成されたセルダイオード及び下部電極を有する相変化記憶セル及びその製造方法
JP2007134676A (ja) * 2005-11-09 2007-05-31 Samsung Electronics Co Ltd スイッチング素子としてトランジスタ及びダイオードを含むハイブリッドタイプの不揮発性メモリ素子
JP2007142224A (ja) * 2005-11-19 2007-06-07 Elpida Memory Inc 不揮発性半導体記憶装置
JP2007180202A (ja) * 2005-12-27 2007-07-12 Sharp Corp 可変抵抗素子とその製造方法ならびにそれを備えた半導体記憶装置
JP2007311791A (ja) * 2006-05-19 2007-11-29 Samsung Electronics Co Ltd ＧｅＢｉＴｅ膜を相変化物質膜として採用する相変化記憶セル、それを有する相変化記憶素子、それを有する電子システム及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8501623B2 (en) 2009-07-22 2013-08-06 Samsung Electronics Co., Ltd. Method of forming a semiconductor device having a metal silicide and alloy layers as electrode

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KR100911473B1 (ko) 2009-08-11
US8138490B2 (en) 2012-03-20
US20100243982A1 (en) 2010-09-30
US7759159B2 (en) 2010-07-20
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