JP2007180202A - 可変抵抗素子とその製造方法ならびにそれを備えた半導体記憶装置 - Google Patents

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Abstract

【課題】 安定的な抵抗スイッチング動作が可能で、かつ良好な抵抗値保持特性を有する可変抵抗素子を提供する。
【解決手段】 上部電極１と下部電極３とに狭持された領域に可変抵抗体２を有する構成であって、この可変抵抗体２を、結晶粒径３０ｎｍ以下の酸化チタン又は酸窒化チタンで構成する。特に、可変抵抗体２を成膜する際に、基板温度を１５０℃〜５００℃の条件下で行うことにより、結晶粒径が３０ｎｍ以下のアナターゼ型結晶が形成される。このような構成の可変抵抗体２を有する可変抵抗素子によれば、電圧パルスを印加することで、可変抵抗体の結晶状態が変化することによって抵抗値が変化するため、フォーミングプロセスが不要であり、これによって安定した抵抗スイッチング動作が可能であるとともに、スイッチング回数を繰り返しても抵抗変動が少なく、又、高温下で長期間保管しても抵抗変動が小さいという優れた効果を備える。
【選択図】 図１

Description

本発明は、第１電極と第２電極と可変抵抗体とを備え、前記可変抵抗体が前記第１電極と前記第２電極とに挟持された領域に存し、両電極間に電圧パルスを印加することにより電気抵抗が変化する可変抵抗素子とその製造方法に関するものである。又、本発明は、当該可変抵抗素子を備えた半導体記憶装置に関するものである。
近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ：Ｎｏｎｖｏｌａｔｉｌｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）として、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ ＲＡＭ）等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及び、プロセス整合性という観点から、激しい開発競争が行われている。しかしながら、現状のこれらメモリデバイスには各々一長一短があり、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリの各利点を併せ持つ「ユニバーサルメモリ」の理想実現には未だ遠い。
これら既存技術に対して、電圧パルスを印加することによって可逆的に電気抵抗が変化する可変抵抗素子を用いた抵抗性不揮発性メモリＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）（登録商標）が提案されている。この構成を図１に示す。
図１に示されるように、従来構成の可変抵抗素子は、下部電極３と可変抵抗体２と上部電極１とが順に積層された構造となっており、上部電極１と下部電極３との間に電圧パルスを印加することにより、抵抗値を可逆的に変化させることができる性質を有する。この可逆的な抵抗変化動作（以下では「スイッチング動作」と称する）によって変化する抵抗値を読み出すことによって、新規な不揮発性半導体記憶装置が実現できる構成である。
この不揮発性半導体記憶装置は、可変抵抗素子を備える複数のメモリセル夫々を行方向及び列方向にマトリクス状に配列してメモリセルアレイを形成するとともに、このメモリセルアレイの各メモリセルに対するデータの書き込み、消去、及び読み出し動作を制御する周辺回路を配置して構成される。そして、このメモリセルとしては、その構成要素の違いから、１つのメモリセルが１つの選択トランジスタＴと１つの可変抵抗素子Ｒとから構成される（「１Ｔ／１Ｒ型」と称される）メモリセルや、１つの可変抵抗素子Ｒのみから構成される（「１Ｒ型」と称される）メモリセル等が存在する。
ところで、可変抵抗体２を構成する材料としては、米国ヒューストン大のＳｈａｎｇｑｕｉｎｇ ＬｉｕやＡｌｅｘ Ｉｇｎａｔｉｅｖ等によって、超巨大磁気抵抗効果で知られるペロブスカイト材料に電圧パルスを印加することによって可逆的に電気抵抗を変化させる方法が下記の特許文献１及び非特許文献１に開示されている。この方法は超巨大磁気抵抗効果で知られるペロブスカイト材料を用いながらも、磁場の印加なしに室温においても数桁にわたる抵抗変化が現れるという極めて画期的なものである。なお、特許文献１に例示する素子構造では、可変抵抗体の材料としてはペロブスカイト型酸化物である結晶性プラセオジウム・カルシウム・マンガン酸化物Ｐｒ１−ＸＣａＸＭｎＯ３（ＰＣＭＯ）膜が用いられている。
又、このような可変抵抗体２の材料は、遷移金属の酸化物である、酸化チタン（ＴｉＯ２）膜、ニッケル酸化（ＮｉＯ）膜、酸化亜鉛（ＺｎＯ）膜、酸化ニオブ（Ｎｂ２Ｏ５）膜についても可逆的な抵抗変化を示すことが非特許文献２及び特許文献２などから知られている。特に酸化チタンや酸化ニッケルは可変抵抗素子に流れ込む電流による熱上昇によって、酸化物中に局所的に抵抗率が低下した領域（以下、適宜「フィラメントパス」と称する）が形成されたり、フィラメントパスが分解されたりすることによって、抵抗変化が発生していると考えられている。
さらに、可変抵抗体２の材料としては、酸化チタン（ＴｉＯ２）膜、ニッケル酸化（ＮｉＯ）膜、酸化亜鉛（ＺｎＯ）膜、酸化ニオブ（Ｎｂ２Ｏ５）膜などの遷移金属元素の酸化物についても、可逆的な抵抗変化を示すことが非特許文献２及び特許文献２などから知られている。このうち、酸化チタンを用いたスイッチング動作の現象が非特許文献３〜６に、酸化ニッケルについては非特許文献７に詳細に報告されている。
米国特許第６２０４１３９号明細書 Ｌｉｕ，Ｓ．Ｑ．ほか、"Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ ｒｅｖｅｒｓｉｂｌｅ Ｒｅｓｉｓｔａｎｃｅ ｃｈａｎｇｅ ｅｆｆｅｃｔ ｉｎ ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｆｉｌｍｓ"，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ， Ｖｏｌ．７６，ｐｐ．２７４９−２７５１，２０００年 Ｈ．Ｐａｇｎｉａほか、"Ｂｉｓｔａｂｌｅ Ｓｗｉｔｃｈｉｎｇ ｉｎ Ｅｌｅｃｔｒｏｆｏｒｍｅｄ Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ Ｄｅｖｉｃｅｓ"，Ｐｈｙｓ．Ｓｔａｔ．Ｓｏｌ．（ａ），ｖｏｌ．１０８，ｐｐ．１１−６５，１９８８年 特表２００２−５３７６２７号公報 Ｇ．Ｔａｙｌｏｒほか、"ＲＦ Ｒｅｌａｘａｔｉｏｎ Ｏｓｃｌｌａｔｉｏｎｓ ｉｎ Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ＴｉＯ２ Ｔｈｉｎ Ｆｉｌｍｓ"，Ｓｏｌｉｄｅ−Ｓｔａｔｅ Ｅｌｅｃｔｒｉｎｉｃｓ，１９７６，ｖｏｌ．１９，ｐｐ．６６９−６７４ Ｆ．Ａｒｇａｌｌほか、"Ｓｗｉｔｃｈｉｎｇ Ｐｈｅｎｏｍｅｎａ ｉｎ Ｔｉｔａｎｉｕｍ Ｏｘｉｄｅ Ｔｈｉｎ Ｆｉｌｍｓ"，Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ，Ｐｅｒｇａｍｏｎ Ｐｒｅｓｓ １９６８，ｖｏｌ．１１，ｐｐ．５３５−５４１ Ｂｅａｍほか、Ｐｒｏｃ． ＩＥＥＥ， ５２，３００−１,１９６４ Ｆ．Ａｒｇａｌｌ， Ｓｏｌｉｄ Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃis Ｐｅｒｇａｍｏｎ Ｐｒｅｓs １９６８， ｖｏｌ．１１， ｐｐ．５３５ Ｓ．Ｓｅｏほか、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ ８６，０９３５０９，２００５
上述した電圧パルスにより抵抗が変化する可変抵抗体２の材料として、上記ペロブスカイト型酸化物を用いた場合、結晶化温度が５００℃〜７００℃と高く、ＬＳＩの配線形成後に形成できない。又、ペロブスカイトの構成元素は、現在、ＬＳＩプロセスで用いられていない材料がほとんどであり、これらの元素がデバイス特性に影響を及ぼす可能性があるため、これらの元素の汚染の検証や対策が必要となる。
これに対して、可変抵抗体２の材料として酸化チタンや酸化ニッケルを用いる場合、チタンやニッケル元素がＬＳＩプロセスで広く用いられているため、デバイス特性に影響を及ぼす可能性はない。しかしながら、従来検討されてきた酸化チタンや酸化ニッケルの可変抵抗素子の抵抗変化は、電圧パルス印加条件によりフィラメントパスが形成されたり分解されたりして低抵抗や高抵抗となる現象に基づくものである。このスイッチング動作を得るためには、最初に特定の電圧を印加してフィラメントパスを形成（以下では「フォーミングプロセス」と称する）する必要がある。
又、スイッチング動作回数の増加によりフィラメントパスの径が増加するという課題や、フィラメント密度が変化し抵抗値が変動するという課題、更には抵抗値がフィラメントで決まっているため低抵抗状態の素子には面積依存性が見られないため抵抗値制御が困難であるなどの課題があり、デバイスとして実用化には至っていない。
本発明は、上記の問題に鑑みてなされたものであり、ＬＳＩプロセス整合性が良く、更にフィラメントパスを形成しなくても抵抗スイッチング動作が可能で、かつ安定な抵抗値、保持特性を示す可変抵抗素子を提供することを目的とする。
上記目的を達成するための本発明に係る可変抵抗素子は、第１電極と第２電極と可変抵抗体とを備え、前記可変抵抗体が前記第１電極と前記第２電極とに狭持された領域に存し、前記第１電極と前記第２電極との間に電圧パルスを印加することにより、前記第１電極と前記第２電極との間の電気抵抗が変化する可変抵抗素子において、前記可変抵抗体が結晶粒径３０ｎｍ以下の酸化チタン又は酸窒化チタンで構成されることを第１の特徴とする。
更に、本発明に係る可変抵抗素子は、上記第１の特徴に加えて、前記可変抵抗体の結晶構造がアナターゼ型であることを第２の特徴とする。
又、本発明に係る可変抵抗素子は、上記第１又は第２の特徴に加えて、前記第１電極と前記第２電極との間に電圧パルスを印加することにより、前記可変抵抗体の結晶の１０１面が変化することを第３の特徴とする。
更に、本発明に係る可変抵抗素子は、上記第３の特徴に加えて、前記可変抵抗体が、前記１０１面が増加することで抵抗値が増加し、前記１０１面が減少又は消滅することで抵抗値が減少することを第４の特徴とする。
又、本発明に係る可変抵抗素子は、上記第１〜第４の何れか一つの特徴に加えて、前記第１電極と前記第２電極の少なくとも一つの電極が、Ｐｔ、Ｉｒ、Ｏｓ、Ｒｕ、Ｒｈ、Ｐｄ、Ｔｉ、Ｃｏ、Ｗ、及びＴｉとＷの合金の中から選択される元素を含む構成、又は窒化チタンを含む構成であることを第５の特徴とする。
又、本発明に係る可変抵抗素子の製造方法は、上記第１の特徴を有する可変抵抗素子の製造方法であって、前記第２電極を形成する第１工程と、前記第２電極上面に結晶粒径３０ｎｍ以下の酸化チタン膜又は酸窒化チタン膜を成膜することで前記可変抵抗体を形成する第２工程と、前記可変抵抗体の上面に前記第１電極を形成する第３工程と、を有することを第１の特徴とする。
更に、本発明に係る可変抵抗素子の製造方法は、上記第１の特徴に加えて、前記第２工程が、基板温度１５０℃〜５００℃の下で前記酸化チタン膜を成膜する工程であることを第２の特徴とする。
又、本発明に係る可変抵抗素子の製造方法は、上記第１の特徴に加えて、前記第２工程が、前記酸化チタン膜を成膜後、酸素又は酸素を含む雰囲気下で２５０℃〜５００℃の熱処理を施す工程を含むことを第３の特徴とする。
又、本発明に係る可変抵抗素子の製造方法は、上記第１の特徴に加えて、前記第１工程が、前記第２電極として窒化チタンを形成する工程であり、前記第２工程が、前記第２電極の表面を酸素又は酸素を含む雰囲気下で２５０℃〜５００℃の熱処理を施すことで、前記第２電極表面に前記酸化チタン膜又は前記酸窒化チタン膜を形成する工程であることを第４の特徴とする。
又、本発明に係る半導体記憶装置は、上記第１〜第５の何れか一つの特徴を備える可変抵抗素子を含むメモリセルを複数配列してなるメモリセルアレイと、前記メモリセルアレイを構成する複数のメモリセルから特定の対象メモリセルを選択する選択手段と、パルス電圧を発生するパルス電圧発生手段と、を備え、前記パルス電圧発生手段から発生されるパルス電圧が前記選択手段に選択された前記対象メモリセルの前記可変抵抗素子に印加されることで、当該可変抵抗素子の抵抗値が変化することで情報の書き換えが行われることを特徴とする。尚、情報の書き換えとは、情報の書込み及び既に書き込まれた情報の消去を意味するものとする。
可変抵抗体として結晶粒径が３０ｎｍ以下の酸化チタン又は酸窒化チタンによって可変抵抗体を構成することにより、安定したスイッチング動作および良好なデータ保持特性を備える可変抵抗素子を実現することができる。
特に、本構成によれば、電圧パルスを印加することで、可変抵抗体の結晶状態が変化することによって抵抗値が変化するため、フォーミングプロセスが不要であり、これによって安定した抵抗スイッチング動作が可能である。又、フィラメントパスによる抵抗スイッチングではないため、スイッチング回数を繰り返しても抵抗変動が少なく、又、高温長期間保管しても抵抗変動が小さいという優れた効果を備える。このため、本発明素子は不揮発性メモリに有用である。
又、本発明の構成によれば、上述したようにフィラメントパスによる抵抗スイッチングではないため、抵抗素子を微細化することによる面積依存性を示す。
又、本発明の可変抵抗素子は、可変抵抗体として酸化チタン又は酸窒化チタンで形成されるため、チタンあるいは窒化チタンによって下部電極を構成した場合、当該下部電極の表面を酸化することで、酸化チタン又は酸窒化チタンが生成できる。即ち、当該製造方法を用いれば、半導体プロセスでは一般的な工程である酸化の熱処理工程によって可変抵抗体膜を形成することができ、成膜の為の特別の装置を必要としない。更に、当該酸化工程は、５００℃以下の低温下で行われるため、配線工程以後でも当該工程を行うことが可能である。
又、本発明の可変抵抗素子を備えた半導体記憶装置によれば、抵抗比の大きい安定なスイッチング動作で、データの保持特性も良好な記憶装置を実現できるので、メモリーカードや、携帯電話・携帯用ゲーム・デジタルカメラ・プリンタ等の電子機器の記録媒体としての適用が可能である。
以下において、本発明に係る可変抵抗素子（以下、適宜「本発明素子」と略称する）、およびその製造方法（以下、適宜「本発明方法」と略称する）の実施形態について図面を参照して説明する。その後、本発明素子を備える半導体記憶装置（以下、適宜「本発明装置」と略称する）についての説明を行う。
本発明素子は、上部電極と下部電極とを可変抵抗体を介して接続を行う構成であって、特に可変抵抗体を粒径が所定値（後述するように３０ｎｍ）以下の結晶で構成される酸化チタン又は酸窒化チタンにより構成した場合に、電圧パルスの印加により安定して抵抗が変化するスイッチング動作が見出されたことにより想到し得たものである。以下において、まず本発明素子の製造工程についての説明を行った後、本発明素子を用いることによる効果について実証データに基づいて説明を行う。
尚、本明細書内において「粒径」とは、超高分解能透過電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：以下、「ＴＥＭ」と略称する）等によって観察された結晶の外接長方体の長辺と短辺の平均値とする。
＜第１の実施形態＞
本発明素子及びその製造方法の第１の実施形態（以下、適宜「本実施形態」と呼称する）について、図１〜図１９を参照して説明する。尚、本発明素子は、構成要素である可変抵抗体に利用する材料に特徴があり、全体的な構成としては、背景技術で上述した図１に示される従来構成の可変抵抗素子と同一である。
本実施形態に係る本発明素子は、後述するように図１に示される可変抵抗素子に含まれる可変抵抗体２を粒径が３０ｎｍ以下の酸化チタンで構成したものである。
図２は、本実施形態に係る本発明素子の概略断面構造図である。本発明素子１０は、基板垂直方向に下部電極３と、可変抵抗体２と、上部電極１とが順に積層された構造となっている。そして、その上には、層間絶縁膜４が下部電極３と上部電極１との間にパルス電圧を印加するためのコンタクトホール１１及び１２を開口して成膜され、当該コンタクトホールを介して下部電極３或いは上部電極１と接続される形で導電膜５が積層されている。以下に、図２〜図１０を参照して本発明素子１０の製造工程について説明する。尚、以下の図２〜図９の各図は、本発明素子を製造する際の一過程における概略断面構造図である。又、図１０は本発明素子１０の製造工程をフローチャートにしたものであり、以下の文中の各ステップは、図１０に示されるフローチャートの一ステップを表すものとする。
又、図２〜図９に示される各概略断面構造図は、あくまで模式的に図示されたものであるため、実際の構造の寸法の縮尺と図面の縮尺とは必ずしも一致するものではない。
まず、図３に示すように、下地基板（不図示）上に、スパッタリング法にて下部電極３を堆積する（ステップＳ１）。下部電極３は、一例として導電性材料である窒化チタン（ＴｉＮ）膜（以下、本実施形態において、適宜下部電極３を「ＴｉＮ膜３」と記載する）を膜厚２００ｎｍの厚みで堆積して構成される。
次に、図４に示すように、ＴｉＮ膜３の表面上に酸化チタンからなる可変抵抗体材料膜２をＤＣマグネトロンスパッタリング法で形成する（ステップＳ２）。スパッタリングターゲットには金属Ｔｉターゲットを用い、プロセスガスとしてＡｒを流量５ｓｃｃｍ、Ｏ２を１５ｓｃｃｍ導入し、圧力３〜１５ｍＴｏｒｒ条件下でターゲットに１．５ｋＷ／ｃｍ２のＤＣ電圧を印加する。このときの基板温度を１５０℃〜５００℃とする。電圧印加によって内部がプラズマ状態となり、このプラズマ中のＡｒ＋イオンがターゲットに向かって加速されて衝突し、衝突のエネルギーによりターゲット材料であるＴｉ原子が跳ね飛ばされて基板上に付着する。この時、投入されているＯ２ガスと反応することで、基板上には酸化チタン膜（以下、本実施形態において、適宜可変抵抗体２を「酸化チタン膜２」と記載する）が成膜される。酸化チタン膜２の膜厚は５〜５０ｎｍとする。
このように生成された酸化チタン膜２は、後述するように結晶粒径が３０ｎｍ以下のアナターゼ型酸化チタンを示すことが認められる。一方で、基板温度が１５０℃以下の低温状態である場合には、ＴｉＮ膜３上にはアモルファス型酸化チタン膜が成膜される。この場合は、形成後に電気炉あるいはランプ加熱装置を用い、酸素濃度５％〜１００％の酸素窒素混合ガス雰囲気下、又は酸素濃度５％〜１００％の酸素アルゴン混合ガス雰囲気下で２５０℃〜５００℃の熱処理を施す。これによってアナターゼ型酸化チタン膜を形成することが可能となる。
尚、この酸化チタン膜２の形成方法はＤＣマグネトロンスパッタリング法に限定されるものではなく、ＣＶＤ法を用いて形成しても良い。ＣＶＤ法で形成する場合は、基板を２５０℃〜５００℃に加熱させ、原料としてはＴｉＣｌ４あるいは有機金属原料であるＴｉ（ＯＣＨ３）４、Ｔｉ（ＯＣ２Ｈ６）４、Ｔｉ（Ｏ−ｉ−Ｃ３Ｈ７）４、Ｔｉ（Ｏ−ｎ−Ｃ４Ｈ７）４、Ｔｉ（Ｏ−ｎ−Ｃ４Ｈ９）４、Ｔｉ（Ｏ−ｓｅｃ−Ｃ４Ｈ９）４等を気化器で反応室に導入し、酸素と反応させることで形成する。ＣＶＤ法で形成する場合においても、基板温度が低温状態（２５０℃以下）で形成した酸化チタン膜はアモルファス型を示すため、上述したＤＣマグネトロンスパッタリング法の場合と同様、酸化チタン形成後に酸素雰囲気下で２５０℃〜５００℃の熱処理によって、アナターゼ型の酸化チタン膜を形成する。
次に、図５に示すように、酸化チタン膜２上に、スパッタリング法にて上部電極１を堆積する（ステップＳ３）。上部電極１は、一例として金属材料であるＰｔ膜（以下、本実施形態において、適宜上部電極１を「Ｐｔ膜１」と記載する）を膜厚１００ｎｍの厚みで堆積して構成される。
次に、図６に示すように、公知のフォトリソグラフィの手法によってパターニングしたレジストをマスクとしてＰｔ膜１及び酸化チタン膜２を順次ドライエッチングする（ステップＳ４）。同様に、フォトリソグラフィの手法によってパターニングしたレジストをマスクとしてＴｉＮ膜３を加工する（加工パターンは不図示）。
次に、図７に示すように、Ｐｔ膜１及びＴｉＮ膜３の上に層間絶縁膜４を堆積する（ステップＳ５）。層間絶縁膜４は、一例としてシリコン酸化膜をＴＥＯＳ（テトラエトキシシラン）を原料として、オゾン、酸素と混合して気相成長させる常圧熱ＣＶＤ法により膜厚５００ｎｍの厚みで成膜して形成される。そして、図８に示すように、フォトリソグラフィの手法によってパターニングしたレジストをマスクとして層間絶縁膜４をエッチングすることにより、上部電極１に到達するコンタクトホール１１、及び下部電極３に到達するコンタクトホール１２を形成する（ステップＳ６）。
次に、図９に示すように、上部電極１と下部電極２との間に電圧パルスを印加するために導電膜５を上部電極１、下部電極３及び層間絶縁膜４を含む面の上面に堆積させる（ステップＳ７）。導電膜５は、一例として、厚さ５０ｎｍのＴｉＮ膜と厚さ４００ｎｍのＡｌ−Ｓｉ−Ｃｕ膜と厚さ５０ｎｍのＴｉＮ膜とを、夫々スパッタリング法にて順次堆積して形成される（ＴｉＮ／Ａｌ−Ｓｉ−Ｃｕ／ＴｉＮの積層構造）。そして、フォトリソグラフィの手法によってパターニングしたレジストをマスクとして導電膜５をエッチングすることにより、図２に示すように、上部電極１とコンタクトホール１１を介して接続する配線、及び下部電極３とコンタクトホール１２を介して接続する配線を夫々形成する（ステップＳ８）。
尚、以上の説明では、フォトレジストを塗布、露光、及び現像する工程や、エッチング後にフォトレジストを除去する工程、及びエッチング及びレジスト除去後の洗浄工程等の一般的な工程については省略している。
次に、上述の要領で作製された可変抵抗素子を評価する為の測定装置及び測定手順について以下に説明する。
図１１は、可変抵抗素子の抵抗可変状態の検証を行うための測定装置である。図１１に示される測定装置２０は、パルス電圧を発生するパルスジェネレータ２１と、電圧波形等を観測・記憶するデジタルオシロスコープ２２と、電流電圧特性を測定するパラメータアナライザ２３、とで構成される。又、接続先を切り替えることのできる切替スイッチ２４が備えられる。パラメータアナライザ２３としては、例えばアジレントテクノロジー社製の型番４１５６Ｂを利用するものとする。
本測定装置は、可変抵抗素子に対して電圧パルスを印加可能な構成であるとともに、当該電圧パルスが印加された後の可変抵抗素子の抵抗値を、可変抵抗素子が示す電流電圧特性（以下、適宜「Ｉ−Ｖ特性」と記載する）より導出可能な構成である。上述した方法により生成された可変抵抗素子が、パルス電圧の印加に応じて抵抗値を変化可能か否か等の検証を行うための装置である。
可変抵抗素子１０は、一端をデジタルオシロスコープ２２のグランド端子２２ｇに接続し、他端を切替スイッチ２４の固定端子２４ａに接続する。更に、デジタルオシロスコープ２２の一端子２２ａとパルスジェネレータ２１の一端子２１ａとを接続する。そして、切替スイッチ２４の可動端子の一方の端子２４ｂと、デジタルオシロスコープ２２の他端子２２ｂ及びパルスジェネレータ２２の他端子２１ｂとを接続して一方の回路を形成する。更に、切替スイッチの可動端子の他端子２４ｃとパラメータアナライザ２２の端子２３ａとを接続し他方の回路を形成する。このようにして切替スイッチ２４の可動端子の切替動作によって、双方の回路を切り替え可能に構成される。
可変抵抗素子１０に電圧パルスを印加する際は、切替スイッチ２４を操作して固定端子２４ａと可動端子２４ｂとを接続してパルスジェネレータ２１と可変抵抗素子１０を電気的に接続することで、パルスジェネレータ２１より発生される電圧パルスを当該可変抵抗素子１０に印加する。そして、この時発生させる電圧パルスをデジタルオシロスコープ２２にて観測する。その後、切替スイッチ２４を固定端子２４ａの接続先を可動端子２４ｂから２４ｃに変更することでパラメータアナライザ２４に接続して（パルスジェネレータ２２とは切断して）、可変抵抗素子１０の電流電圧特性を測定する。
まず、上述した方法により生成された可変抵抗素子１０の上部電極１に−３Ｖ（電圧振幅３Ｖの負極性パルス）、パルス幅（パルス印加時間）１００ｎ秒で電圧が印加されるようにパルスジェネレータ２１から電圧パルスを発生させ、印加後の抵抗値をパラメータアナライザ２３でＩ−Ｖ特性を測定して導出する。測定後、可変抵抗素子１０の上部電極１に＋３Ｖ（電圧振幅３Ｖの正極性パルス）、パルス幅２００ｎ秒で電圧が印加されるようにパルスジェネレータ２１から電圧パルスを発生させ、印加後の抵抗値をパラメータアナライザ２３でＩ−Ｖ特性を測定して導出する。
ここで、パラメータアナライザ２３によって行われるＩ−Ｖ特性測定は、電圧パルスが印加されるたびに行われるものとし、その際、パラメータアナライザ２３より可変抵抗素子１０に対して＋０．７Ｖの電圧を印加し、当該電圧を印加した状態で発生する電流量を測定することで可変抵抗素子１０のＩ−Ｖ特性を得る。可変抵抗素子１０は、±３Ｖ程度の電圧パルスを印加すると抵抗値の変化を生じる一方、±０．７Ｖ程度の電圧パルスを印加しても抵抗値の変化を生じないため、パラメータアナライザ２３が測定用に印加する電圧値を低電圧とすることで、測定対象となる可変抵抗素子の抵抗値に影響を及ぼすことなく抵抗値を測定することが可能となる。
図１２は、上部電極１の電極面積を０．０４μｍ２で作製した可変抵抗素子の上部電極に対して、パルス幅２００ｎ秒の正極性（３Ｖ）とパルス幅１００ｎ秒の負極性（−３Ｖ）の電圧を交互に印加した時の抵抗値の変化を示すグラフである。横軸は印加したパルス電圧を示しており、縦軸はパラメータアナライザ２３で読み出された抵抗値を対数目盛で示している。又、測定対象となる可変抵抗素子１０として、可変抵抗体の結晶構造が粒径２〜３ｎｍのアナターゼ型を示す酸化チタンで構成される素子を用いた。結晶構造についての言及は後述する。
図１２のグラフによれば、パルス幅２００ｎ秒の正極性（３Ｖ）の電圧パルスを印加することで抵抗値が高抵抗値（約８×１０４Ω）を示し、その後パルス幅１００ｎ秒の負極性（−３Ｖ）の電圧パルスを印加することで、抵抗値が低抵抗値（約２×１０２Ω）を示している。その後、負極性パルスと正極性パルスを交互に印加し続けることにより、可変抵抗素子１０が高抵抗状態と低抵抗状態を交互に示すことが確認された。
即ち、図１２によれば、酸化チタン膜を可変抵抗体とした可変抵抗素子が、抵抗比（高抵抗状態の抵抗値と低抵抗状態の抵抗値の比率）が約４００倍にてスイッチング動作を行うことが確認される。又、図示はしていないが、各抵抗状態は次の電圧パルスが印加されるまで、その抵抗状態が維持される。このことは、可変抵抗素子が不揮発性の記憶素子として、２値のデータ（高抵抗状態と低抵抗状態）間を、可逆的にスイッチング動作できることを示すものである。
次に、電圧パルスを印加することにより可変抵抗体の結晶状態が変化することについて図面を参照して説明を行う。図１３は、約４００倍のスイッチング動作を確認した可変抵抗素子を加速電圧８００ｋｅＶのＴＥＭを用いて観察した断面ＴＥＭ写真である。図１３の内、図１３（ａ）が撮影写真そのものであり、図１３（ｂ）が識別し易くする目的で結晶粒を強調表示したものである。又、図１４は、図１３（ｂ）に示される構造を模式的に示した可変抵抗素子の構造の概念図である。
ＴＥＭ写真より、下部電極と上部電極に挟まれた酸化チタン層は、格子像が多数観察され、結晶粒径が２〜４ｎｍの結晶粒で構成されていることが確認される。
次に、酸化チタン層を構成する酸化チタンの結晶粒径が抵抗値に影響を及ぼすことについて図面を参照して説明する。
図１５及び図１６は、可変抵抗体として採用される酸化チタンの結晶状態を変化させたときの可変抵抗素子のスイッチング特性を示すものである。測定対象として、結晶粒径が１〜３ｎｍ、３〜１０ｎｍ、１０〜３０ｎｍ、３０〜５０ｎｍ、５０ｎｍ以上のアナターゼ型酸化チタン、及び非晶質（アモルファス型）の酸化チタンを用いた。このうち、結晶粒径が１〜３ｎｍ、３〜１０ｎｍ、１０〜３０ｎｍのアナターゼ型酸化チタンとアモルファス型の酸化チタンによる測定結果を図１５に示し、結晶粒径が３０〜５０ｎｍ、５０ｎｍ以上のアナターゼ型酸化チタンによる測定結果を図１６に示す。尚、これらの被測定素子は、上述したステップＳ２において成膜時のガス圧力及び基板温度を変化させることで酸化チタンの結晶状態を変化させて得られたものである。
図１５に示すように、結晶粒径１〜２ｎｍ、２〜３ｎｍ、１０〜３０ｎｍの結晶状態を示すアナターゼ型酸化チタンによって可変抵抗体が構成される可変抵抗素子は、安定的にスイッチング動作を行われることが確認された。特に結晶粒径が小さくなるほど、パルス電圧の正負によって示される抵抗比が大きくなる（結晶粒径１〜２ｎｍで略１０００倍、結晶粒径１０〜３０ｎｍで略４００倍）ことが確認された。一方、非結晶（アモルファス）状態の酸化チタンの場合、初期状態における抵抗値が高く、更に正パルス電圧及び負パルス電圧を印加しても抵抗値の変化が見られない。
一方、図１６に示すように、結晶粒径３０〜５０ｎｍのアナターゼ型酸化チタンによって可変抵抗体が構成される可変抵抗素子は、スイッチング動作が不安定になることが確認された。又、結晶粒径５０ｎｍ以上のアナターゼ型酸化チタンによって可変抵抗体が構成される可変抵抗素子は、正パルス電圧及び負パルス電圧を交互に印加しても抵抗値の変化がほとんど見られないことが確認された。
図１５及び図１６の測定結果により、可変抵抗体２を結晶粒径が３０ｎｍ以下のアナターゼ型酸化チタンで構成する可変抵抗素子によれば、正負のパルス電圧によって安定的にスイッチング動作が行われることが示唆される。
本発明は、パルス電圧によって抵抗値が変化する可変抵抗体を備える可変抵抗素子が示す抵抗値によって、情報記憶に活用することをその目的の一つとするものであるため、パルス電圧を印加後に決定される可変抵抗素子の抵抗値が、次のパルス電圧印加後まで安定的に保持されるかどうかという問題は重要である。この点について以下に図面を参照して検証する。
図１７及び図１８は、スイッチング動作を数回行った後、可変抵抗素子を高温状態（１５０℃）に維持した状態で、１０時間、１００時間、１０００時間後に適宜室温下で抵抗値を読み出した結果を示すグラフである。図１７は、可変抵抗素子を低抵抗状態で保持した場合を示しており、図１８は、可変抵抗素子を高抵抗状態で保持した場合を示している。尚、いずれも図１２に示される測定結果を得たときと同様の方法で測定を行い、測定対象となる酸化チタンについても、図１２と同様、結晶構造が粒径２〜３ｎｍのアナターゼ型を示す酸化チタンで構成される素子を用いた。
図１７に示されるように、結晶構造が粒径２〜３ｎｍのアナターゼ型を示す酸化チタンで構成される本発明素子は、高温状態の下で１０００時間経過した後においても、低抵抗状態を維持することが可能であることが確認された。又、図１８に示されるように、結晶構造が粒径２〜３ｎｍのアナターゼ型を示す酸化チタンで構成される本発明素子は、高温状態の下で１０００時間経過した後においても、高抵抗状態を維持することが可能であることが確認された。
図１７及び図１８の測定結果は、本発明素子が高温状態においても良好な抵抗値を保持することが可能であることを示唆するものである。即ち、本発明素子が電圧パルスの印加によってデータを繰り返し書き換え可能で、高温環境下でも良好なデータ保持特性を有する不揮発性記憶装置として適用することが可能であることを意味するものである。
次に、本発明素子を構成する酸化チタンの結晶構造について、図面を参照して更に説明を行う。
図１９は、超高分解能透過電子顕微鏡で観察された酸化チタンの微結晶領域の制限視野電子線回折像である。電子線もＸ線同様、ブラッグの反射条件が成り立ち、その場合λを電子波の波長、加速電圧をＶ、電子の電荷を−ｅ、回折方向をθとすれば数１が成立する。
（数１）

２ｄsinθ＝λｎ（ｎは整数）
ここで、プランク定数をｈ、電子の質量をｍとすると、λは数２によって与えられる。
電子線などが結晶に当たるときにできる回折像は、入射方向に対して２θをなす回折方向に出た電子線が入射方向を軸として半頂角が２θの円錐の側面を形成するため，写真乾板上に干渉スポットが同心円状の映像として得られる。干渉スポットの角度およびリング間隔から観察領域の結晶構造の同定が可能となる。
図１９（ａ）は、高抵抗状態における回折像を示しており、図１９（ｂ）は、低抵抗状態における回折像を示している。図１９（ａ）に示される回折像では３．５４Åの回折リングが確認可能であるのに対し、図１９（ｂ）に示される回折像では３．５４Åの回折リングが確認されない。更に、観察過程で得られた酸化チタンの微結晶のＴＥＭ像の格子像およびこれに対応する２次元フーリエ変換解析を行った結果、回折斑点から得られる面間隔および回折斑点の出現パターンから、３．５４Åの回折リングはアナターゼ型（１０１）面に由来するものであることが確認された。
即ち、高抵抗状態で書き込まれたアナターゼ型の酸化チタンの結晶には（１０１）面が多く存在するのに対して、低抵抗状態のアナターゼ型の酸化チタンの結晶では、この（１０１）面が減少する。（１０１）カット面は原子の充填率が低く、かつ面上に酸素が飛び出した構造となる。また、（１０１）面は、表面エネルギーが低く、非常に安定性であることが報告されている（Ａ．Ｂｅｌｔｒａｎ他、”Ｓｔａｔｉｃ ｓｉｍｕｌａｔｉｏｎ ｏｆ ｂｕｌｋ ａｎｄ ｓｅｌｅｃｔｅｄ ｓｕｒｆａｃｅｓ ｏｆ ａｎａｔａｓｅ ＴｉＯ２”，Ｓｕｒｆａｃｅ Ｓｃｉｅｎｃｅ，４９０（２００１），ｐｐ．１１６−１２４等参照）。
このことから、（１０１）面の酸素は容易に脱吸着し、結晶を形成しやすいことが推察される。本発明のスイッチング現象は、この結晶面の形成が大きく寄与しており、負極性の電圧パルスにより（１０１）面の酸素等の格子欠陥が発生し、この結果、キャリアの伝導が発生する。正極性の電圧パルスでは（１０１）面の酸素の格子欠陥を補完し伝導が減少する。
本発明者が鋭意調査した結果、この現象は、結晶粒径３０ｎｍ以下のアナターゼ型の結晶で観察され、ルチル型の酸化チタンでは、抵抗変化および結晶構造の変化は観察されなかった。アナターゼ型（密度：３．９０ｇ／ｃｍ３）はルチル型（密度：４．２７ｇ／ｃｍ３）より密度が低く準安定な結晶構造を取るため、電圧印加パルスに影響を受けやすく、結晶粒径が小さいほど、より（１０１）面の変化が顕在化すると推測される。
尚、上述では、下部電極３をＴｉＮ膜で形成し、上部電極１をＰｔ膜で形成するものとしたが、これらの材料に限定されるものではなく、例えばＩｒ、Ｏｓ、Ｒｕ、Ｒｈ、Ｐｄ、Ｔｉ、Ｃｏ、Ｗ、及びＴｉとＷの合金としても構わない。以下の実施形態においても同様である。尚、上述では、正極性の電圧パルスを印加することで抵抗値が高抵抗を示し、負極性の電圧パルスを印加することで、抵抗値が低抵抗を示しているが、これに限定されるものではなく、上部および下部の電極材料の組み合わせにより極性は変化する。又、印加パルス時間についても、電極材料の組み合わせによって変化する。これは電圧の印加によって移動した酸素が電極材料に到達していると考えられ、電極材料が持つ酸素親和性の違いにより、極性、印加時間、電圧の違いが発生すると推察される。
又、可変抵抗体２として、結晶粒径３０ｎｍ以下の酸窒化チタンを利用した場合にも、パルス幅２００ｎ秒の正極性（３Ｖ）とパルス幅１００ｎ秒の負極性（−３Ｖ）の電圧を交互に印加することによって、上記と同様な抵抗比（高抵抗状態の抵抗値と低抵抗状態の抵抗値の比率）が確認された。即ち、可変抵抗体２の材料としては、酸化チタンに限られず、酸窒化チタンを利用することもできる。
＜第２の実施形態＞
以下に、本発明素子及びその製造方法の第２の実施形態（以下、適宜「本実施形態」と呼称する）について説明を行う。本実施形態は、可変抵抗体２の材料として、アナターゼ型の酸化チタンの酸素が一部、窒素に置換された酸窒化チタンで構成されるものであり、図１０に示される第１の実施形態の製法と比較して、可変抵抗体膜を堆積するステップＳ２のみが異なる構成である。
即ち、第１の実施形態と同様、下地基板上に、スパッタリング法にて導電性材料である窒化チタン（ＴｉＮ）膜を膜厚２００ｎｍの厚みで堆積し、下部電極３を形成する（ステップＳ１）。次に、ＴｉＮ膜３の表面に対し、酸素を含む雰囲気下で酸化処理を施す。酸化には電気炉あるいはランプ加熱装置を用い、２５０℃〜５００℃の温度条件下で熱処理を行う。これによって、結晶粒径が３０ｎｍ以下のアナターゼ型酸窒化チタンがＴｉＮ膜３の表面上に形成される。
その後、第１の実施形態で上述した方法と同様の方法により、各ステップＳ３〜Ｓ８を施すことで、可変抵抗素子を生成する。当該方法で生成された可変抵抗素子は、可変抵抗体膜堆積ステップＳ２において、下部電極３の表面を一定条件下で酸化処理を施すのみで可変抵抗体膜が形成されるため、工程が簡素化される。
＜第３の実施形態＞
以下に、本発明の第３の実施形態（以下、適宜「本実施形態」と呼称する）について図２０〜図２２を参照して説明を行う。本実施形態は、第１或いは第２の実施形態で説明した本発明素子を備える半導体記憶装置の構成に関するものである。
図２０は、本発明素子を備える半導体記憶装置（以下、適宜「本発明装置」と呼称する）の構成を示す概略構成図である。図２０に示す本発明装置３０は、本発明素子を備えるメモリセルを複数配列して構成されるメモリセルアレイ３１と、メモリセルアレイ３１の周辺回路として、制御回路３２、読み出し回路３３、ビット線デコーダ３４、ワード線デコーダ３５、電圧パルス発生回路３６を備える。
ワード線デコーダ３５は、メモリセルアレイ３１の各ワード線に接続し、アドレス信号に対応するメモリセルアレイ３１のワード線を選択し、ビット線デコーダ３４は、メモリセルアレイ３１の各ビット線に接続し、アドレス信号に対応するメモリセルアレイ３１のビット線を選択する。
電圧パルス発生回路３６は、メモリセルアレイ３１の読み出し動作、書き込み動作、及び、消去動作に必要なビット線、ワード線に印加する各電圧を発生する。書き込み動作時には、アドレス信号により選択されるメモリセルの可変抵抗素子の上部電極と下部電極間にのみ閾値電圧より大きな電圧の電圧パルスが印加されるようにビット線、ワード線の各電圧が設定された状態で、選択・非選択ビット線及び選択・非選択ワード線に対して、電圧パルス発生回路３６からビット線デコーダ３４とワード線デコーダ３５を夫々介して印加される。
制御回路３２は、メモリセルアレイ３１を構成するメモリセルに対する情報の書き込み、消去、及び読み出しの制御を行う。制御回路３２は、特定のアドレスに対する情報の書込指示信号が与えられると、電圧パルス発生回路３６に対して電圧パルス発生の指示を与えるとともに、ビット線デコーダ３４及びワード線デコーダ３５に対して当該アドレス信号に対応したメモリセルを選択する指示信号を与える。
ビット線デコーダ３４及びワード線デコーダ３５は、電圧パルス発生回路３６から出力されるパルス電圧によって、対象メモリセルが備える可変抵抗素子の上部電極と下部電極間にのみ閾値電圧より大きな電圧値として印加されるように、各ビット線及び各ワード線に対して印加する電圧を設定する。そして、当該選択メモリセルに対して閾値電圧より大きな電圧値を印加することで、可変抵抗素子の抵抗値を変化させ、選択メモリセルに情報の書込みを行う。
尚、以下では、書込み状態とは、可変抵抗素子の抵抗状態が低抵抗状態にあるときと定義する。このとき、逆に制御回路３２に対して特定のアドレスに対する情報の消去指示信号が与えられると、書き込み時と同様の方法により、対象となる特定のメモリセルが選択され、当該メモリセルに対して所定の電圧値のパルス電圧を印加することで、メモリセルが備える可変抵抗素子の抵抗状態を高抵抗状態に変化させることで情報の消去を行う。
又、読み出し時は、選択メモリセルに電圧を印加して、当該メモリセルより与えられる電流値をビット線デコーダ３４によって電圧値に変換させ、この電圧値が読み出し回路３３によって読み出されることで情報の読み出し動作が行われる。
尚、図示しないが、制御回路３２は一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備しているものとする。
図２１は、メモリセルアレイ３１の一構成例を示す回路図である。図２１に示されるメモリセルアレイ３１は、１つのメモリセルが１つの選択トランジスタと１つの可変抵抗素子Ｒとからなる、所謂１Ｔ１Ｒ構成である。図２１において、各メモリセルの選択トランジスタのゲートはワード線（Ｗ１〜Ｗｎ）に接続されており、各ワード線はワード線デコーダ３５と接続される。又、各メモリセルの選択トランジスタのソースはソース線Ｓに接続されている。又、各メモリセル毎の可変抵抗素子Ｒの一方（上部電極側）はビット線（Ｂ１〜Ｂｍ）に接続されており、各ビット線はビット線デコーダ３４に接続される。尚、ｎおよびｍは自然数とする。
以下に、図２０及び図２１から構成される半導体記憶装置の動作について以下に説明する。
まず、メモリセルの書き込み動作について説明する。ここで、上述したように書き込み状態は可変抵抗素子Ｒが低抵抗状態にある時と定義する。選択セルに接続するワード線Ｗｘ（ｘは自然数）をワード線デコーダ３５のアドレス信号により＋２Ｖに、非選択セルに接続するワード線Ｗｙ（ｙは自然数）をワード線デコーダ３５のアドレス信号により０Ｖとする。そして、ソース線を０Ｖにし、選択セルに接続するビット線Ｂｘをビット線デコーダ３４のアドレス信号により＋２Ｖに、非選択セルに接続するビット線Ｂｙをビット線デコーダ３４のアドレス信号により０Ｖにする。この手続きにより、選択セルの可変抵抗素子Ｒには、上部電極に正極性の電圧が印加されるので、低抵抗状態にデータが書き込まれる。一方、非選択セルの可変抵抗素子Ｒでは、可変抵抗体に電圧が掛からないので、データの書き込みがなされない（データの変動がない）。
ここで、上記ではワード線Ｗｘに印加する電圧を＋２Ｖと記載したが、この値に限られるものではなく、選択トランジスタがＯＮする電圧（トランジスタの閾値電圧）以上の電圧値であればよい。同様に、上記ではビット線Ｂｘに印加する電圧を＋２Ｖと記載したが、この値に限られるものではなく、ソース線が接地電圧の場合、可変抵抗素子がスイッチングする電圧（スイッチング動作の閾値電圧）以上での電圧値であればよい。
次に、メモリセルの読み出し動作について説明する。選択セルに接続するワード線Ｗｘをワード線デコーダ３５のアドレス信号により＋２Ｖにし、非選択セルに接続するワード線Ｗｙをワード線デコーダ３５のアドレス信号により０Ｖとする。そして、ソース線を０Ｖにし、非選択セルに接続するビット線Ｂｙをビット線デコーダ３４のアドレス信号により０Ｖに、選択セルに接続するビット線Ｂｘをビット線デコーダ３４のアドレス信号によ
り読み出し電圧＋１Ｖとする。この読み出し電圧は、＋１Ｖの値に限られるものではなく、非選択セルの可変抵抗素子Ｒがスイッチングしてデータが書き換わらないように、可変抵抗素子Ｒがスイッチングする電圧（スイッチングの閾値電圧）以下の電圧値であればよい。例えば、第１の実施形態において、可変抵抗素子のＩ−Ｖ特性を測定するために抵抗値を変化させない範囲内でパラメータアナライザ２３が測定対象可変抵抗素子に印加するとした電圧値である＋０．７Ｖを読み出し電圧値とすることができる。
読み出し動作は、この読み出し電圧が印加されることで選択メモリセルを流れるメモリセル電流をビット線デコーダ３４で電圧変換して読み出し回路３３に与え、読み出し回路３３が当該電圧値を判定して、その判定結果を制御回路３２に転送し、制御回路３２から外部へ出力されることで行われる。選択メモリセルの可変抵抗素子の抵抗状態が高抵抗であればメモリセル電流が小さく、逆に該抵抗状態が低抵抗であればメモリセル電流が大きいため、かかる電流差を電圧変換することでデータの読み出し動作が可能となる。
次に、メモリセルの消去動作について説明する。ここで、上述したように消去状態は可変抵抗素子Ｒが高抵抗状態にある時と定義する。選択セルに接続するワード線Ｗｘをワード線デコーダ３５のアドレス信号により＋２Ｖに、非選択セルに接続するワード線Ｗｙをワード線デコーダ３５のアドレス信号により０Ｖとする。そして、ソース線を＋２Ｖにし、選択セルに接続するビット線Ｂｘをビット線デコーダ３４のアドレス信号により０Ｖに、非選択セルに接続するビット線Ｂｙをビット線デコーダ３４のアドレス信号により＋２Ｖにする。この手続きにより、選択セルの可変抵抗素子Ｒには、上部電極に負極性の電圧が印加されるので、高抵抗状態へデータが消去される（高抵抗状態にデータが書き換わる）一方、非選択セルの可変抵抗素子Ｒには、可変抵抗体に電圧が掛からないので、データの書き込みがなされない（データの変動がない）。
尚、書き込み動作の時と同様、上記ではワード線Ｗｘに印加する電圧を＋２Ｖと記載したが、トランジスタの閾値電圧以上の電圧値であればこの値に限られず、ビット線Ｂｘに印加する電圧を＋２Ｖと記載したが、ソース線が接地電圧の場合、可変抵抗素子のスイッチング動作の閾値電圧以上での電圧値であればこの値には限られない。
以上説明した本発明装置を構成するメモリセルの一例としては、図２２に示す概略の断面構造図の１Ｔ１Ｒ構成のメモリセルを適用することができる。該メモリセルを有する本発明装置は、以下の製造手順により作製することができる。
まず、半導体基板４０に選択トランジスタＴを形成する。即ち、素子分離領域４１を形成した半導体基板４０上にゲート絶縁膜４２、ゲート電極４３、及びドレイン拡散層領域４４とソース拡散層領域４５から構成される選択トランジスタＴを形成する。この際、図示はしていないが、メモリセル以外の周辺回路（前述の制御回路３２、読み出し回路３３、ビット線デコーダ３４、ワード線デコーダ３５、電圧パルス発生回路３６等）を合わせて形成する。
次に、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）からなる層間絶縁膜４６を形成した後、公知のフォトリソグラフィ法とドライエッチング法により選択トランジスタＴのドレイン領域４４に到達するコンタクトホール４７を開口する。そして、公知の手法で当該コンタクトホール４７内のみを導電性ポリシリコンで埋め込んだコンタクトプラグを形成する。
次に、コンタクトホール４７内に埋め込まれた導電性コンタクトプラグと可変抵抗素子Ｒを形成する下部電極４９との電気的接続を安定に確保するためのオーミックコンタクト層４８として、スパッタリング法によってＴｉＮ／Ｔｉ膜を厚さ１００ｎｍ／５０ｎｍの厚みで形成する。そしてオーミックコンタクト層４８上部に、ＴｉＮ膜を膜厚２００ｎｍで成膜することで下部電極４９を形成する。
更に、この下部電極（ＴｉＮ膜）４９上に可変抵抗体膜５０となる酸化チタンを膜厚５〜５０ｎｍでＤＣマグネトロンスパッタリング法により形成する。次に、上部電極５１として厚さ１００ｎｍのＰｔ膜を形成する。その後、公知のフォトリソグラフィ法とドライエッチング法により上部電極５１、可変抵抗体膜５０、下部電極４９を順次加工し、可変抵抗素子Ｒを完成させる。この可変抵抗素子Ｒの詳細な製法は、第１の実施形態で上述したので省略する。
このようにして可変抵抗素子Ｒが生成された後、当該可変抵抗素子Ｒ上に層間絶縁膜５２を膜厚５０〜６０ｎｍで成膜し、可変抵抗素子Ｒに接続するコンタクトホール５４及び選択トランジスタＴのソース拡散層領域４５に接続するコンタクトホール５３を開口する。
次に、配線材料としてＴｉＮ／Ａｌ−Ｓｉ／ＴｉＮ／Ｔｉを成膜し、公知のフォトリソグラフィ法とドライエッチング法により加工することで配線５５及び配線５６を形成する。
次に、層間絶縁膜５７を形成し、配線５５或いは配線５６に到達するコンタクトホール（不図示）を形成した後、ＴｉＮ／Ａｌ−Ｓｉ／ＴｉＮ／Ｔｉを成膜し、公知のフォトリソグラフィ法とドライエッチング法により加工して配線５８（加工パターンは図示せず）を形成する。最後に、プラズマＣＶＤ法により表面保護膜５９としてＳｉＮ膜を形成し、メモリセル内に可変抵抗素子Ｒと選択トランジスタＴを有する半導体記憶装置が完成する。
尚、上述した製造手順では、周辺回路のコンタクトホール形成、配線加工等は省略して記述しているが、夫々、メモリセル内の形成時に合わせて形成すれば良い。
又、本実施形態では可変抵抗体５０をＤＣマグネトロンスパッタリング法により形成するものとしたが、第１の実施形態で上述したように、ＣＶＤ法にて形成しても良い。
以上、可変抵抗素子の駆動方法、並びに、可変抵抗素子をメモリセルとして用いた記憶装置について、具体的な数値を示して説明したが、可変抵抗素子の材料、組成、構造が異なれば、例示した数値は異なることは確認済みであり、本発明にかかる製造方法及び本発明にかかる装置は、上記実施形態で例示した数値に限定されるものではない。又、本発明にかかる装置の機能的な構成及び断面構造を具体的に説明したが、かかる構成及び構造は、一例であり、本発明の趣旨に基づいて適宜変更可能である。
例えば、第３の実施形態では、メモリセルについて、可変抵抗素子Ｒと選択トランジスタからなる１Ｔ１Ｒ構成としたがこれに限定されるものではない。ビット線及びワード線を上部電極若しくは下部電極に夫々直接接続して、両電極間の交点（クロスポイント）にある可変抵抗体のデータを直接読み出すメモリセル構成、所謂クロスポイント構成のメモリセルとすることもできる。この場合、読み出しデータがビット線デコーダ３４を介して読み出される場合を示した図２０に示す構成を、ワード線デコーダ３５を介して読み出すようにしても構わない。
又、クロスポイント構成での寄生電流低減の為、可変抵抗素子Ｒとダイオードを直列に接続した所謂１Ｄ１Ｒ構成のメモリセルとすることもできる。該ダイオードは、可変抵抗体に対して上部電極若しくは下部電極の外側に直列に接続する構造が一般的であるが、ダイオードを可変抵抗体と上部電極との間に、若しくは可変抵抗体と下部電極との間に配置する構造としても良い。ダイオードとしては、ＰＮダイオード特性又はショットキーダイオード特性を示す材料、又はＺｎＯやＢｉ２Ｏ３等のバリスタなどが用いられる。
又、図２０に示す電圧パルス発生回路は、書き込み、消去、読み出しの各動作の電圧パルスを１つの回路ブロックで発生する形態を示しているが、上記各動作用の電圧パルスを個別に発生する電圧パルス発生回路を夫々備えても構わない。更に、読み出し用の電圧パルスを発生する電圧パルス発生回路をビット線デコーダ３４とワード線デコーダ３５内に設けても構わない。
又、本発明素子は、可変抵抗体が上部電極と下部電極とに挟持された領域に存するが、電気的に接続された構成であれば必ずしも可変抵抗体が両電極に接触した構造に限定されるものではない。この場合、いずれか一方の電極と可変抵抗体とが対向する領域の面積を以って電極面積とすれば良い。
又、以上説明した各実施形態では、窒化チタンをＴｉＮ等に表記したが、これは略記であって各元素の組成比を限定するものではない。
又、第３の実施形態では、アナターゼ型酸化チタンについて説明したが、酸化チタンに限定されるものでなく、実施酸素の一部を窒素で置換したアナターゼ型酸窒化チタンでも良い。
可変抵抗素子の構造を示す概略構成図 本発明に係る可変抵抗素子の製造工程の一過程における概略断面構造図 本発明に係る可変抵抗素子の製造工程の一過程における概略断面構造図 本発明に係る可変抵抗素子の製造工程の一過程における概略断面構造図 本発明に係る可変抵抗素子の製造工程の一過程における概略断面構造図 本発明に係る可変抵抗素子の製造工程の一過程における概略断面構造図 本発明に係る可変抵抗素子の製造工程の一過程における概略断面構造図 本発明に係る可変抵抗素子の製造工程の一過程における概略断面構造図 本発明に係る可変抵抗素子の製造工程の一過程における概略断面構造図 本発明に係る可変抵抗素子の製造工程を示すフローチャート 本発明に係る可変抵抗素子の抵抗可変状態の検証を行うための測定装置の構成を示すブロック図 本発明に係る可変抵抗素子の電圧パルスの印加と抵抗値の変化を示すグラフ 本発明に係る可変抵抗素子の超高分解能透過電子顕微鏡による撮影図 本発明に係る可変抵抗素子の構造を示す模式図 本発明に係る可変抵抗素子を構成する可変抵抗体の結晶状態を変化させたときのスイッチング特性を示すグラフ 本発明に係る可変抵抗素子を構成する可変抵抗体の結晶状態を変化させたときのスイッチング特性を示すグラフ 本発明に係る可変抵抗素子の低抵抗状態の保持特性を示すグラフ 本発明に係る可変抵抗素子の高抵抗状態の保持特性を示すグラフ 本発明に係る可変抵抗素子を構成する可変抵抗体の一例である酸化チタンの微結晶領域の制限視野電子線回折像 本発明に係る可変抵抗素子を備える半導体記憶装置の構成を示す概略構成図 本発明に係る半導体記憶装置が備えるメモリセルアレイの一構成例を示す回路図 本発明に係る半導体記憶装置が備えるメモリセルアレイを形成するメモリセルの一例を示す概略断面構造図
符号の説明
１： 上部電極
２： 可変抵抗体
３： 下部電極
４： 層間絶縁膜
５： 導電膜
１０： 可変抵抗素子
１１： コンタクトホール
１２： コンタクトホール
２０： 測定装置
２１： パルスジェネレータ
２２： デジタルオシロスコープ
２３： パラメータアナライザ
２４： 切替スイッチ
２１ａ、２１ｂ： 端子
２２ａ、２２ｂ、２２ｇ： 端子
２３ａ： 端子
２４ａ、２４ｂ、２４ｃ： 端子
３０： 半導体記憶装置
３１： メモリセルアレイ
３２： 制御回路
３３： 読み出し回路
３４： ビット線デコーダ
３５： ワード線デコーダ
３６： 電圧パルス発生回路
４０： 半導体基板
４１： 素子分離領域
４２： ゲート絶縁膜
４３： ゲート電極
４４： ドレイン拡散層領域
４５： ソース拡散層領域
４６： 層間絶縁膜
４７： コンタクトホール
４８： オーミックコンタクト層
４９： 下部電極
５０： 可変抵抗体
５１： 上部電極
５２： 層間絶縁膜
５３： コンタクトホール
５４： コンタクトホール
５５： 配線
５６： 配線
５７： 層間絶縁膜
５８： 配線
５９： 表面保護膜
Ｒ： 可変抵抗素子
Ｔ： 選択トランジスタ
Ｗ１、Ｗ２、・・・、Ｗｎ： ワード線
Ｂ１、Ｂ２、・・・、Ｂｍ： ビット線
Ｓ： ソース線

Claims (10)

  1. 第１電極と第２電極と可変抵抗体とを備え、前記可変抵抗体が前記第１電極と前記第２電極とに狭持された領域に存し、前記第１電極と前記第２電極との間に電圧パルスを印加することにより、前記第１電極と前記第２電極との間の電気抵抗が変化する可変抵抗素子において、
    前記可変抵抗体が結晶粒径３０ｎｍ以下の酸化チタン又は酸窒化チタンで構成されることを特徴とする可変抵抗素子。
  2. 前記可変抵抗体の結晶構造がアナターゼ型であることを特徴とする請求項１に記載の可変抵抗素子。
  3. 前記第１電極と前記第２電極との間に電圧パルスを印加することにより、前記可変抵抗体の結晶の１０１面が変化することを特徴とする請求項１又は請求項２に記載の可変抵抗素子。
  4. 前記可変抵抗体が、前記１０１面が増加することで抵抗値が増加し、前記１０１面が減少又は消滅することで抵抗値が減少することを特徴とする請求項３に記載の可変抵抗素子。
  5. 前記第１電極と前記第２電極の少なくとも一つの電極が、Ｐｔ、Ｉｒ、Ｏｓ、Ｒｕ、Ｒｈ、Ｐｄ、Ｔｉ、Ｃｏ、Ｗ、及びＴｉとＷの合金の中から選択される元素を含む構成、又は窒化チタンを含む構成であることを特徴とする請求項１〜請求項４の何れか１項に記載の可変抵抗素子。
  6. 請求項１に係る可変抵抗素子の製造方法であって、
    前記第２電極を形成する第１工程と、
    前記第２電極上面に結晶粒径３０ｎｍ以下の酸化チタン膜又は酸窒化チタン膜を成膜することで前記可変抵抗体を形成する第２工程と、
    前記可変抵抗体の上面に前記第１電極を形成する第３工程と、を有する製造方法。
  7. 前記第２工程が、基板温度１５０℃〜５００℃の下で前記酸化チタン膜を成膜する工程であることを特徴とする請求項６に記載の製造方法。
  8. 前記第２工程が、前記酸化チタン膜を成膜後、酸素又は酸素を含む雰囲気下で２５０℃〜５００℃の熱処理を施す工程を含むことを特徴とする請求項６に記載の製造方法。
  9. 前記第１工程が、前記第２電極として窒化チタンを形成する工程であり、
    前記第２工程が、前記第２電極の表面を酸素又は酸素を含む雰囲気下で２５０℃〜５００℃の熱処理を施すことで、前記第２電極表面に前記酸化チタン膜又は前記酸窒化チタン膜を形成する工程であることを特徴とする請求項６に記載の製造方法。
  10. 請求項１〜請求項５の何れか１項に記載の可変抵抗素子を含むメモリセルを複数配列してなるメモリセルアレイと、
    前記メモリセルアレイを構成する複数のメモリセルから特定の対象メモリセルを選択する選択手段と、
    パルス電圧を発生するパルス電圧発生手段と、を備え、
    前記パルス電圧発生手段から発生されるパルス電圧が前記選択手段に選択された前記対象メモリセルの前記可変抵抗素子に印加されることで、当該可変抵抗素子の抵抗値が変化することで情報の書き換えが行われることを特徴とする半導体記憶装置。
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