JP2008034641A - 抵抗変化型不揮発性メモリ素子及び不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】 高い信頼性を有する抵抗変化型不揮発メモリ素子を提供する。
【解決手段】 電気的ストレスの印加によって電気抵抗が変化することで情報を記憶可能な抵抗変化型不揮発性メモリ素子であって、基板１上に形成された電極２と、電極２上に形成された酸化物ｐｎ接合を少なくとも備えてなる。酸化物ｐｎ接合を形成する酸化物３，４がペロブスカイト型酸化物薄膜からなり、更に好ましくは、電極２がペロブスカイト型酸化物薄膜からなる。
【選択図】 図１

Description

本発明は、電気的ストレスの印加によって電気抵抗が変化することで情報を記憶可能な抵抗変化型不揮発性メモリ素子及び不揮発性半導体記憶装置に関する。

近年、フラッシュメモリに代表される不揮発性半導体記憶装置の大容量化は著しく、製品レベルでは４Ｇバイト程度の容量の製品が数万円程度の価格で販売されている。特にＵＳＢメモリ等の携帯型或いは可搬型メモリとしてその商品価値は増しており、これまで光磁気ディスク等が占めてきた市場を奪いとる勢いである。また、数Ｇバイトの容量は携帯音楽プレイヤー用ストレージとしても十分であり、急速に普及しつつあるハードディスク搭載型携帯音楽プレイヤー用とは別に固体素子である不揮発性半導体記憶装置を搭載した携帯音楽プレイヤーは耐振動性や高信頼性、また低消費電力といった固体素子メモリならではの原理的な優位性をユーザーにアピールすることに成功しており、上記の音楽及び画像用の携帯型或いは可搬型商品用ストレージとして主流になると見込まれている。

今後更なる大容量化とビットコストの低減が実現された場合、動画の録画再生を行なう携帯型或いは可搬型商品用ストレージとしての可能性も期待されることから、次世代不揮発性半導体記憶装置の研究が行なわれている。特に、フラッシュメモリの長所である低コスト、小セル面積（〜４Ｆ^２：Ｆは製造プロセスの最小加工寸法）を引き継ぎつつ、フラッシュメモリの動作原理に起因する以下の制限、（１）高い書き込み／消去電圧（昇圧回路が必要）、（２）遅い書き込み／消去動作（特に消去時間は１００マイクロ秒超）、（３）少ない書き換え回数（１０^６回未満）、を克服できれば、現在情報機器のメインメモリとして使用されているＤＲＡＭを置き換える用途が開拓される。これにより、使用時には瞬時に起動し待機時には消費電力を限りなく零とする所謂「インスタントオンコンピュータ」が実現可能となる。

斯かる次世代不揮発性半導体記憶装置の候補として強誘電体メモリ（ＦｅＲＡＭ）、磁気メモリ（ＭＲＡＭ）、相変化メモリ（ＰＲＡＭ）等、夫々独自の原理に基づく不揮発性メモリ素子の研究開発が行われているが、何れもフラッシュメモリの特長である低ビットコスト、小セル面積を凌ぐことは難しい。

このような状況下、最近提案された抵抗変化型不揮発性半導体記憶装置（ＲＲＡＭ）は他の候補と比較して唯一フラッシュメモリのビットコストを凌ぐ可能性があるため注目されている。ここで言う抵抗変化型不揮発性半導体記憶装置とは、単位メモリ素子が電極で挟んだ可変抵抗体に閾電圧（または閾電流）以上の電圧（または電流）を印加することにより電気抵抗を変化させることができ、一旦電圧（または電流）の印加状態を解除した後にもその抵抗状態が不揮発的に維持され、異なる抵抗状態に対応して記憶させた「０」、「１」の状態を上記閾電圧（または閾電流）より低い電圧（または電流）印加により非破壊に読み出し可能な不揮発性半導体記憶装置である。例えば、下記の特許文献１には、「一対の電極に挟まれたペロブスカイト物質からなる薄膜に異なる極性の電圧パルスを印加することにより抵抗値を変化させる方法」が記載されている。また、下記の非特許文献１には、ＬａＡｌＯ_３基板上に形成したＹＢａ_２Ｃｕ_３Ｏ_７−ｘまたはＰｔ下部電極膜上にＰｒ_０．７Ｃａ_０．３ＭｎＯ_３薄膜を形成し上部電極としておよそ半径０．４ｍｍφのＡｇを形成した構造において、Ａｇ上部電極に正電圧を印加することで抵抗値を低くし、負電圧を印加することで抵抗値を高くした例が報告されている。

しかしながら、上記の一対の電極でペロブスカイト酸化物薄膜を挟持した構造で極性の異なる電圧印加によりどのようにして不揮発性抵抗変化が得られるのかという点、即ちその抵抗変化メカニズムについては、下記の特許文献１にも非特許文献１にも明らかにはされていない。当該メカニズムを明らかにする試みとして上部電極材料を変えて検討した例が、下記の非特許文献２に報告されている。具体的には、ＳｒＴｉＯ_３（１００）単結晶基板上に形成したＳｒＲｕＯ_３下部電極膜上にＰｒ_０．７Ｃａ_０．３ＭｎＯ_３薄膜を形成し、上部電極をＡｇの他に、Ｐｔ、Ａｕ、Ｔｉと変えた素子を作製している。この報告によれば、上部電極がＡｇ、Ｐｔ、Ａｕの場合には電流−電圧特性は線形でありメモリ特性は得られていない。上部電極がＴｉの場合にのみ、整流性とともにメモリ特性が発現すると報告されている。Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３薄膜はｐ型半導体であり、ＰｔやＡｕの仕事関数は深いことからオーミックコンタクトが形成される結果、線形の電流−電圧特性が得られるとしている。

米国特許第６２０４１３９号明細書 Ｌｉｕ，Ｓ．Ｑ．他、"Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ ｒｅｖｅｒｓｉｂｌｅ Ｒｅｓｉｓｔａｎｃｅ ｃｈａｎｇｅ ｅｆｆｅｃｔ ｉｎ ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｆｉｌｍｓ"，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ， Ｖｏｌ．７６，ｐｐ．２７４９−２７５１，２０００年 Ｓａｗａ，Ａ．他、"Ｈｙｓｔｅｒｅｔｉｃ ｃｕｒｒｅｎｔ−ｖｏｌｔａｇｅ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ａｎｄ ｒｅｓｉｓｔａｎｃｅ ｓｗｉｔｃｈｉｎｇ ａｔ ｒｅｃｔｉｆｙｉｎｇ Ｔｉ／Ｐｒ０．７Ｃａ０．３ＭｎＯ３ ｉｎｔｅｒｆａｃｅ"，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ， Ｖｏｌ．８５，ｐｐ．４０７３−４０７５，２００４年

しかしながら、ＡｇやＴｉの仕事関数（φ）はＰｔやＡｕより浅いがほぼ同じであり（φ≒４．３ｅＶ）、仕事関数の観点からはＡｇとＴｉとの違いを説明できない。実際、上部電極としてＴｉを用いた場合にも順バイアス方向に電圧を印加した場合の電流−電圧特性は線形であり、整流性とメモリ特性はフォーミングと呼ぶプロセス（フォーミングプロセス）の後で初めて発現している。ここでフォーミングプロセスとは、上記上部電極（Ｔｉ）と（Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３薄膜）からなる界面に、閾電圧（閾電流）以上の逆バイアスを印加し電流が減少するプロセスを指す。このフォーミングプロセスにおいて、ＴｉによりＰｒ_０．７Ｃａ_０．３ＭｎＯ_３薄膜が還元されることで結果的にショットキー接合的な整流性が発現するとともに界面準位が生成し、トラップとして作用することでショットキー障壁が変化する結果、不揮発性抵抗変化が得られると説明している。即ち、上部電極Ｔｉとｐ型半導体Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３薄膜との界面でフォーミングプロセス後に形成されるショットキー接合を抵抗変化型不揮発メモリ素子の抵抗変化メカニズムとしている。

本願の発明者等は、上記のＴｉ上部電極とｐ型半導体Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３薄膜界面でのフォーミングプロセス後に形成されるショットキー接合を用いた抵抗変化型不揮発メモリ素子には、以下に示す問題があることを見出した。即ち、上記メカニズムに基づけば、書き込み、消去、または、読み出し動作のための電圧（電流）バイアス印加時に界面での還元反応が進行する結果、使用回数或いは時間とともに素子特性が変化してしまうために、低い信頼性や素子間の特性ばらつきが懸念される。本願の発明者等は実際に上記構造のメモリ素子を作製し、信頼性の指標として室温での抵抗値の時間依存性を調べた。その結果、電圧（電流）バイアス印加直後の低抵抗状態が秒のオーダーで劣化するという不揮発メモリ素子として致命的な問題が明らかとなった。当該問題については、後述の比較例において詳述する。

本発明は、上記問題点に鑑みてなされたものであり、その目的は、高い信頼性を有する抵抗変化型不揮発メモリ素子、及び、当該抵抗変化型不揮発メモリ素子を備えた不揮発性半導体記憶装置を提供する点にある。

本願の発明者等は、上記フォーミングプロセスによるメモリ効果発現の原理的な問題点を吟味し高い信頼性を実現するに必要な素子構造を検討した結果、以下に示す抵抗変化型不揮発メモリ素子の発明に至った。

即ち、本発明の抵抗変化型不揮発メモリ素子は、上記の課題を解決するために、電気的ストレスの印加によって電気抵抗が変化することで情報を記憶可能な抵抗変化型不揮発性メモリ素子であって、基板上に形成された電極と、前記電極上に形成された酸化物ｐｎ接合を少なくとも備えてなることを特徴とする。ここで、抵抗変化型不揮発性メモリ素子に印加する電気的ストレスとしては電圧或いは電流によるバイアス印加を用いることが好ましい。この電圧（電流）バイアスは基板上に形成された電極を介して上記酸化物ｐｎ接合に印加される。

上記特徴の抵抗変化型不揮発メモリ素子によれば、酸化物ｐｎ接合を用いているので安定な接合界面が形成でき、書き込み、消去、または、読み出し動作等のバイアス印加に対して経時変化のない安定な抵抗状態が得られる。その結果、高い信頼性を有する抵抗変化型不揮発メモリ素子が実現できる。また、素子を作製した段階でフォーミングプロセスなしに整流性が得られるため、素子サイズをフラッシュメモリと同様な４Ｆ^２にまで縮小可能で低コスト化に有利な、抵抗変化型不揮発メモリ素子単体をマトリックス状に配列したクロスポイント構造の不揮発性半導体記憶装置を作製する際には、従来素子にダイオード素子を付加したメモリセルと等価となるため、安価に非選択メモリセルからの回り込み電流の影響やディスターブ（書き込み、消去、読み出し動作等に伴う記憶情報の劣化現象）を抑制できるという利点がある。

更に、酸化物ｐｎ接合を形成するｐ型酸化物薄膜（ｐ型半導体の性質を示す酸化物薄膜）とｎ型酸化物薄膜（ｎ型半導体の性質を示す酸化物薄膜）ともにキャリア量を調整できるため、一方が金属からなるショットキー接合と比べて格段に接合特性最適化の自由度が増すという利点がある。また、基板上に形成された電極上に酸化物ｐｎ接合が形成されることから、上記整流性やメモリ効果は基板の種類に限定されない。即ち、既知のバッファ層技術等を用いることにより、例えば、Ｓｉ等の半導体単結晶基板上にも作製が可能になるため、抵抗変化型不揮発メモリ素子を備えた低コストの不揮発性半導体記憶装置が実現可能になる。

また、本発明の抵抗変化型不揮発メモリ素子は、前記酸化物ｐｎ接合を形成する酸化物がペロブスカイト型酸化物薄膜からなることを特徴とする。

上記特徴の構成によれば、ペロブスカイト型酸化物はＡＢＯ_３と表される構造において同一価数で異なるＡサイトの元素を選択することにより格子定数を調整できるので、ｐ型、ｎ型ともに格子のマッチングの良い材料が選択可能となるため高品質な酸化物ｐｎ接合が作製可能となる。同時に、イオン半径を変えることにより一電子バンド幅が変わるためｐｎ接合の各々の準位を微調整することも可能となる。また、Ａサイトの元素として形式的な価数が＋３（具体的にはＬａ，Ｐｒ，Ｎｄ，Ｓｍ，Ｇｄ，Ｔｂなどの希土類元素）と＋２（具体的にはＣａ，Ｓｒ，Ｂａなどのアルカリ土類元素）の元素を完全に固溶させることが可能な材料が多いため、所望のメモリ特性を狙ったキャリア濃度の最適化が容易になるという利点がある。

また、本発明の抵抗変化型不揮発メモリ素子は、前記電極がペロブスカイト型酸化物薄膜からなることを特徴とする。

上記特徴の構成によれば、電極が酸化物ｐｎ接合を形成する酸化物と同じ結晶構造であるため結晶成長に適した下地電極となり、高品質なペロブスカイト型酸化物ｐｎ接合が製造可能となる。

更に、前記電極がストロンチウム（Ｓｒ）とカルシウム（Ｃａ）の内の少なくとも何れか一方を含むペロブスカイト型ルテニウム（Ｒｕ）酸化物薄膜からなることが好ましい。

上記好適な構成によれば、ペロブスカイト型酸化物の中では最も抵抗率の低い材料を電極として使用することが可能になるため、電極の寄生抵抗を低減できるという利点がある。更に、ストロンチウム（Ｓｒ）及びカルシウム（Ｃａ）の比を変えることにより格子定数を調整することが可能であるため（Ｓｒが多いほど格子定数は大きく、ＳｒＲｕＯ_３の場合、ユニットセルの体積の３乗根として求めた平均格子定数は０．３９３ｎｍであり、また、Ｃａが多いほど格子定数は小さくなり、ＣａＲｕＯ_３の場合、平均格子定数は０．３８５ｎｍである。）、下地の基板或いはペロブスカイト型酸化物ｐｎ接合の格子定数に合わせるように材料を選択することで、格子定数のミスマッチによる膜剥離等の問題を抑制することが可能となる。

また、本発明の抵抗変化型不揮発メモリ素子は、前記酸化物ｐｎ接合が、前記電極上にｐ型のペロブスカイト型酸化物薄膜を、次いでｎ型のペロブスカイト型酸化物薄膜を順番に形成してなることを特徴とする。

電極として使用されるペロブスカイト型酸化物薄膜としてはＳｒＲｕＯ_３やＳｒＩｒＯ_３等が挙げられるが、これらの材料は全て揮発性の高いＲｕやＩｒ等の元素を含むため、その上部にｐｎ接合を作製するプロセスが高温、低酸素圧条件となる場合には、揮発性の高い元素が抜けてしまうために電極膜表面が荒れてしまう。上記特徴の構成によれば、ｐ型のペロブスカイト型酸化物薄膜は、上記ＳｒＲｕＯ_３やＳｒＩｒＯ_３等の作製条件と同じプロセス温度、酸素圧条件下でも単結晶薄膜が作製可能であるため、ｎ型のペロブスカイト型酸化物薄膜より先に、Ｐｒ_１−ｘＣａ_ｘＭｎＯ_３等のｐ型のペロブスカイト型酸化物薄膜を作製すると、電極表面は次いでランタン（Ｌａ）或いはニオブ（Ｎｂ）をドープしたＳｒＴｉＯ_３等のｎ型のペロブスカイト型酸化物薄膜の作製に必要な高温、低酸素圧条件に曝されずに済むため、電極膜面が荒れることを防ぐことができる。Ｐｒ_１−ｘＣａ_ｘＭｎＯ_３等のｐ型のペロブスカイト型酸化物薄膜は、揮発性の元素を含まないために高温、低酸素圧条件下であっても表面が荒れることがなく、その結果高品質な酸化物ｐｎ接合が作製可能となる。

更に、本発明の抵抗変化型不揮発メモリ素子は、前記ｐ型のペロブスカイト型酸化物薄膜が、少なくともプラセオジム（Ｐｒ）とカルシウム（Ｃａ）を含むペロブスカイト型マンガン（Ｍｎ）酸化物薄膜からなり、前記ｎ型のペロブスカイト型酸化物薄膜が、少なくともランタン（Ｌａ）とストロンチウム（Ｓｒ）を含むペロブスカイト型チタン（Ｔｉ）酸化物薄膜からなることが好ましい。

上記好適な構成によれば、電極から酸化物ｐｎ接合に至るまで全てを単結晶薄膜で構成することが可能になる。これにより、素子作製プロセスにおいて問題となる表面荒れ等を生じずに、素子性能に直結する高品質なｐｎ接合界面が作製可能となるという利点がある。

更に、本発明の不揮発性半導体記憶装置は、上記特徴の抵抗変化型不揮発性メモリ素子と、前記抵抗変化型不揮発性メモリ素子に前記電気的ストレスを印加して電気抵抗を変化させて情報の書き込み及び消去を行う情報書き換え手段と、前記抵抗変化型不揮発性メモリ素子の両端に電圧を印加して前記抵抗変化型不揮発性メモリ素子を流れる電流量から電気抵抗状態を検知して記憶された情報を読み出す情報読み出し手段と、を備えてなることを特徴とする。

上記特徴の不揮発性半導体記憶装置によれば、記憶保持特性に優れた高信頼度の抵抗変化型の不揮発性半導体記憶装置を提供可能となる。特に、抵抗変化型不揮発メモリ素子自体が整流特性を有するため、抵抗変化型不揮発メモリ素子単体でメモリセルを構成して面積効率の良いクロスポイント型のメモリセルアレイを構成した場合でも、非選択メモリセルからの回り込み電流の影響やディスターブを効果的に抑制でき、高信頼且つ高性能な不揮発性半導体記憶装置を低コストで提供できる。

更に、本発明の不揮発性半導体記憶装置は、前記情報書き換え手段が、書き込み動作時と消去動作時で、前記電気的ストレスとして、前記酸化物ｐｎ接合に対する順方向バイアス電圧と逆方向バイアス電圧を切り換えて前記抵抗変化型不揮発性メモリ素子に印加することを特徴とする。

上記特徴の構成によれば、抵抗変化型不揮発メモリ素子が、順方向バイアス電圧の印加により電気抵抗が第１の抵抗状態から第２の抵抗状態に遷移し、逆に、逆方向バイアス電圧の印加により電気抵抗が第２の抵抗状態から第１の抵抗状態に遷移する抵抗変化属性を有する場合に、抵抗変化型不揮発メモリ素子に対して、第１及び第２の抵抗状態に対応した２値データの書き込み及び消去が可能となる。

本発明の抵抗変化型不揮発メモリ素子は、以上のように、基板上に形成された電極上に酸化物ｐｎ接合が形成されているために、高い信頼性を有するメモリ特性を実現することができる。また、フォーミングプロセスなしに整流性が得られるために、特に低コストで大容量化が可能なクロスポイント構造の不揮発性半導体記憶装置を作製する際には、従来の電極間に挟まれた抵抗変化型不揮発メモリ素子にダイオード素子を付加した素子と等価となるため、マスクや工程、素子サイズを増やさずに、回り込み電流の影響やディスターブを抑制できる。これにより、高い信頼性を有する大容量高性能の不揮発性半導体記憶装置が実現可能となる。

以下、本発明に係る抵抗変化型不揮発メモリ素子、及び、不揮発性半導体記憶装置（以下、適宜「本発明素子」及び「本発明装置」と略称する。）の実施形態を図面に基づいて説明する。

〈第１実施形態〉
本発明の第１実施形態では、図１〜図８、及び、図１２〜図１７に基づいて本発明素子について説明する。先ず、従来報告されてきたＴｉを上部電極に用いた整流性の発現にフォーミングプロセスを要する従来の抵抗変化型不揮発メモリ素子（適宜、「従来素子」と称す。）での問題点を整理するために、フォーミングプロセス後の整流性を伴うメモリ特性とそのメカニズムを比較例として説明し、上記従来素子構造が如何に信頼性を損なうかという具体例として、室温での抵抗値の保持特性の劣化状況を示す（図１２〜図１７参照）。次いで、本発明素子として作製した酸化物ｐｎ接合界面での整流性、メモリ特性を示すとともに、高い信頼性を実現した技術について、図１〜図８を参照して、詳細に説明する。

〈比較例〉
先ず、従来素子構造を簡単に説明する。素子構造の作製プロセス等については、本発明素子の実施形態において詳細に説明する。ＳｒＴｉＯ_３（１００）単結晶基板上に下部電極としてＳｒＲｕＯ_３膜を作製し、その上にＰｒ_１−ｘＣａ_ｘＭｎＯ_３（ｘ＝０．３及び０．５）を作製した。上部電極としてＴｉ膜（第１上部電極）を形成し連続してＡｕ膜（第２上部電極）を形成した。測定した素子の接合サイズは１０μｍ角である。尚、Ｐｒ_１−ｘＣａ_ｘＭｎＯ_３膜のキャリアに関しては酸素欠損が導入されるため等価的にｘが少ない状態となり、ｘ＝０．５においてもｐ型であることが知られている。

図１２は、第１上部電極（Ｔｉ膜）とＰｒ_０．５Ｃａ_０．５ＭｎＯ_３薄膜からなる接合界面でのフォーミングプロセス動作と当該動作後のメモリ特性を示す電流−電圧特性のグラフである。縦軸は電流値の絶対値を対数表示しており、横軸の符号は上部電極側に印加した電圧の極性に対応している。即ち、横軸のマイナス側は、下部電極を基準に上部電極に負電圧を印加した状態でありｐ型半導体であるＰｒ_０．５Ｃａ_０．５ＭｎＯ_３薄膜側に作用する電圧は相対的に正（プラス）となる。ここでは後に示すショットキー接合的整流性と対応付けるために順方向バイアス（または、順バイアス）と表記する。同様に横軸のプラス側は、逆方向バイアス（または、逆バイアス）と表記する。図１２の白丸（○）は、電圧を０Ｖ→−３Ｖ→０Ｖ→＋３Ｖ→０Ｖと掃引した時の電流値と電圧値を示す。即ち、順方向に電圧を印加した場合には（マイナス側）、電流−電圧特性は線形でありヒステリシスも殆ど見られない。その後、電圧を逆バイアス方向に＋１Ｖまで印加して整流性は見られない。よって、第１上部電極（Ｔｉ膜）とＰｒ_０．５Ｃａ_０．５ＭｎＯ_３薄膜界面はオーミックであり、ショットキー接合等は形成されていないことが分かる。逆バイアス方向の電圧を増加していくと、＋１．５Ｖで電流値が減少し（フォーミングプロセス）、＋３Ｖ→０Ｖの電流値（ヒステリシス下側）は０Ｖ→＋３Ｖの電流値（ヒステリシス上側）よりも減少しており、ヒステリシスが得られる。この後引き続き、同様に０Ｖ→−３Ｖ→０Ｖ→＋３Ｖ→０Ｖと掃引した際には黒丸（●）のデータで示すように、整流性とともにヒステリシスが得られている（メモリ特性の発現）。尚、順方向バイアス側のデータにおいて０Ｖ→−３Ｖの電流値はヒステリシス下側つまり電流値が小さい側（高抵抗）であり、＋３Ｖ→０Ｖでの電流値はヒステリシス上側つまり電流値が大きい側（低抵抗：低抵抗化した状態）である。一方、逆方向バイアス側ではその反対に０Ｖ→＋３Ｖの電流値はヒステリシス上側つまり電流値が大きい側（低抵抗）であり、＋３Ｖ→０Ｖの電流値はヒステリシス下側つまり電流値が小さい側（高抵抗：高抵抗化した状態）である。従って、順方向バイアスの電圧或いは電流印加により抵抗値は低下し、逆方向バイアスの電圧或いは電流印加により抵抗値は上昇する。各抵抗状態に「０」と「１」の情報を対応させれば１ビットの情報を書き込み及び消去できることになる。また、情報の読み出し動作は、例えば閾電圧以下の範囲での電流値の大小を比較することにより可能である。

このように従来素子ではフォーミングプロセスによって初めて整流性を伴うメモリ特性が発現する。図１３は、電圧（電流）バイアス印加による第１上部電極（Ｔｉ膜）６３とＰｒ_０．５Ｃａ_０．５ＭｎＯ_３薄膜３からなる接合界面での変化を示す簡略図であり、図１３（ａ）及び図１３（ｂ）は接合形成後、図１３（ｃ）はフォーミングプロセス後、図１３（ｄ）は長時間使用した後に素子のメモリ特性が消失する状態を夫々表す。素子形成直後はＰｒ_０．５Ｃａ_０．５ＭｎＯ_３薄膜３上部の第１上部電極（Ｔｉ膜）６３は殆ど酸化していないか（図１３（ａ））、或いは、僅かに酸化が進みＴｉＯｘからなる反応層５３が形成された状態であり（図１３（ｂ））、電流−電圧特性はオーミックとなり整流性もメモリ特性も得られない。逆方向バイアス電圧が閾値を越すと（フォーミングプロセス）、界面での酸化還元反応が一気に進み、第１上部電極（Ｔｉ膜）６３中に形成される反応層５３は拡大し、Ｐｒ_０．５Ｃａ_０．５ＭｎＯ_３薄膜３には酸素欠陥（図示せず）が導入される（図１３（ｃ））。図１３（ｃ）に示す構造では、第２上部電極（Ａｕ膜）６４を介して印加される電圧（電流）は、第１上部電極（Ｔｉ膜）６３とＴｉＯｘからなる反応層５３との界面を経由して、或いは、反応層５３を突き抜けて、Ｐｒ_０．５Ｃａ_０．５ＭｎＯ_３薄膜３側へ作用するため、電流値は接合形成時よりも低くなり、整流性及びメモリ特性が発現すると考えられる。しかしながら、書き込み、消去、または、読み出し動作におけるバイアス印加の繰り返しにより界面での酸化・還元反応が促進すると、最終的には図１３（ｄ）に示すようにＴｉＯｘからなる反応層５３が厚くなり第２上部電極（Ａｕ膜）６４界面まで成長すると考えられる。このような状態では電圧降下が反応層５３で起こるのみとなり整流性やメモリ特性は劣化或いは消失してしまい、単なる高抵抗状態を示すようになると考えられる。

第１上部電極（Ｔｉ膜）とＰｒ_０．５Ｃａ_０．５ＭｎＯ_３薄膜の接合界面での構造変化を電流−電圧特性の変化の観点から整理してみる。図１４は当該接合界面での電流−電圧特性の時間変化を示す簡略図であり、図１４（ａ）は接合形成後フォーミングプロセス前、図１４（ｂ）はフォーミングプロセス時、図１４（ｃ）はフォーミングプロセス後のメモリ特性、図１４（ｄ）は長時間使用した後のメモリ特性が消失した状態における、各電流−電圧特性を模式的に示している。図１４（ａ）は、図１３（ａ）及び図１３（ｂ）に対応して、接合形成後にはオーミックな特性が得られることを示している。図１４（ｂ）ではフォーミングプロセスによって逆方向バイアス側で電流の減少が起きる様子を示し、図１４（ｃ）では図１３（ｃ）で示したようにフォーミングプロセスによって引き起こされる酸化還元反応により生成した反応層５３を介在することで得られる整流性とメモリ特性を示している。図１４（ｄ）は上記反応層５３が発達し整流性やメモリ特性等が消失し高抵抗な電流−電圧特性が得られる様子、即ちメモリ素子として完全に動作しなくなった状態を示している。このように使用回数或いは使用時間に伴う素子特性の変化、特にメモリ素子の低抵抗状態が不安定であり高抵抗状態への変化が懸念される。従って、第１上部電極（Ｔｉ膜）とＰｒ_０．５Ｃａ_０．５ＭｎＯ_３薄膜の接合界面を用いた抵抗変化型不揮発性メモリ素子の信頼性を検証するには、低抵抗状態の保持特性を調べることが信頼性の指標として有効と考えられる。

〈従来素子の保持特性〉
図１５は、第１上部電極（Ｔｉ膜）とＰｒ_０．７Ｃａ_０．３ＭｎＯ_３薄膜からなる接合界面でのメモリ特性を示す電流−電圧特性のグラフである。上記素子と異なる点は、Ｐｒ_１−ｘＣａ_ｘＭｎＯ_３のＣａ濃度（組成比またはモル分率）をｘ＝０．３とした点であるが、その振舞いはｘ＝０．５とした素子と同様である。測定した素子の接合サイズは１０μｍ角である。図１２及び図１４と同様に、図１５の縦軸は電流値の絶対値を対数表示しており、横軸の符号は下部電極を基準に上部電極側に印加した電圧の極性に対応している。先ず、逆方向バイアス側に電圧を印加して高抵抗状態にし（図示せず）、高抵抗状態の読み出しを０Ｖ→＋３Ｖ→０Ｖで行い、次いで、０Ｖ→−３Ｖと順方向バイアス側に電圧を印加することで低抵抗側へとスイッチングし、−３Ｖ→０Ｖにかけてヒステリシスが得られることで低抵抗側へのスイッチングを確認した。

図１６は、上記接合における低抵抗状態の読み出し特性を示す電流−電圧特性のグラフである。読み出し電圧が−０．５Ｖ、室温２６℃での測定結果である。黒丸（●）は図１５に示した高抵抗状態から低抵抗状態へのスイッチングのヒステリシスを示している。下側の黒丸は電流値が小さく高抵抗状態を、上側の黒丸は電流値が大きく低抵抗状態を示している。白丸（○）、白四角（□）、白三角（△）のデータ点は、スイッチング後夫々１８秒、６０秒、１７４秒後に低抵抗状態を読み出した際の電流値と電圧値を示している。僅か１８秒後でも電流値は減少しており、６０秒後には一桁以上も電流値が減少している。更に１７４秒後でもまだ電流は減少し続けており、従来素子においては低抵抗状態の書き込み直後に低抵抗状態が秒のオーダーで劣化するという致命的な問題を見出した。この劣化の様子をより詳細に測定した結果を電流−時間特性のグラフとして図１７に示す。縦軸は同様に電流値の絶対値を対数表示しており、横軸は書き込みからの読み出し時間を表している。この従来素子では、フォーミングプロセスにおいて、第１上部電極のＴｉによりＰｒ_０．７Ｃａ_０．３ＭｎＯ_３薄膜が還元されることで結果的にショットキー接合的な整流性が発現するとともに界面準位が生成し、トラップとして作用することでショットキー障壁が変化する結果、不揮発な抵抗変化が得られるというメカニズムが提案されているが、このような動作原理に基づく素子においては、上述の説明のように低抵抗状態が不安定であるということが示される。また、ここで示したような秒のオーダーでの著しい劣化は長期的な信頼性の低下のみならず、酸化還元により生成されたトラップが不安定であり抵抗変化型不揮発メモリ素子としては大きな問題があることを示している。

〈本発明素子の実施例〉
上記のような従来素子の抵抗変化メカニズムの考察及びその検証実験を行なった結果、本願の発明者等は、このような低い信頼性は金属と酸化物界面からなることにその一因があると結論付けた。即ち、フォーミングプロセスによって発現する整流性を伴うメモリ効果は実際のメモリ素子としては使用できないということである。発明者等は、本来、整流性及びメモリ効果は個別のものであるという考えに立脚し、安定した整流性及びメモリ特性を得るには酸化物ｐｎ接合が有効であることを見出した。以下にその詳細を説明する。

先ず、メモリ効果、即ち電流−電圧特性にヒステリシスを得るには何らかのトラップが必要と考えた。このトラップへのキャリアの充放電により抵抗変化が得られることになる。斯かるトラップへの充放電を行なうには界面への電界印加という観点から整流性を示す素子が有効となる。素子の整流性はメモリ特性を得るという観点以外にも、素子サイズをフラッシュメモリと同様な４Ｆ^２にまで縮小可能であり低コスト化に有利なクロスポイント型のメモリセルアレイを作製する際に従来の電極間に挟まれた抵抗変化型不揮発メモリ素子にダイオード素子を付加した素子と等価となるため、マスクや素子サイズを増やさずに回り込み電流の影響やディスターブを抑制できる。そこでフォーミングプロセスなしに安定な素子特性を得るためには酸化物ｐｎ接合が有効であると考え、図１に模式的に示すような素子構造を作製した。

基板１として、（ＬａＡｌＯ_３）_０．３−（ＳｒＡｌ_０．５Ｔａ_０．５Ｏ_３）_０．７（以下、ＬＳＡＴと略する）（１００）単結晶基板を選択した。この理由は上部に形成するＰｒ_０．５Ｃａ_０．５ＭｎＯ_３との格子ミスマッチを考慮したためである。ＬＳＡＴ基板の格子定数は０．３８７ｎｍであり、ＳｒＴｉＯ_３基板の０．３９１ｎｍよりも小さく、バルク材料での平均の格子定数が０．３８１４ｎｍであるＰｒ_０．５Ｃａ_０．５ＭｎＯ_３とのミスマッチは２．３％から１．４％にまで低減するため良質の薄膜を形成し易くなるためである。次に、下部電極として用いる電極２としてはＳｒ_０．５Ｃａ_０．５ＲｕＯ_３を選択した。この理由も同様に、ＬＳＡＴ基板１との格子ミスマッチを合わせるためであり、比較例で用いた格子定数の大きなＳｒＲｕＯ_３ではなくＣａをドープすることにより格子定数をＬＳＡＴとほぼ同様にすることができるためである。電極２の上に形成するｐ型酸化物薄膜３としてＰｒ_０．５Ｃａ_０．５ＭｎＯ_３を選択し、ｎ型酸化物薄膜４として試みにＳｒ_１−ｘＬａ_ｘＴｉＯ_３（ｘ＝０．００４７）を選択した。ｐ型酸化物薄膜３及びｎ型酸化物薄膜４としては適当なドーピング濃度のものを選択すればよい。

次に、ここまでの作製条件を説明する。これらの酸化物薄膜の作製方法としてはレーザーアブレーション法を用いた。１０ｍｍ角のＬＳＡＴ（１００）基板を、銀ペーストを用いて基板ホルダーに装着し予備室にて加熱を行い、その後成長室へとロードロックにより導入する。このときの真空度はおよそ２×１０^−９Ｔｏｒｒであった。次に、酸素ガス圧及び基板温度を各層に適した条件に合わせ、ＫｒＦエキシマレーザを各々の薄膜作製用のターゲットに照射することで薄膜を堆積した。例えば、Ｓｒ_０．５Ｃａ_０．５ＲｕＯ_３膜は酸素５０ｍＴｏｒｒ、基板温度６５０℃、レーザーパワー１３０ｍＪで作製し、Ｐｒ_０．５Ｃａ_０．５ＭｎＯ_３膜は酸素５０ｍＴｏｒｒ、基板温度６５０℃、レーザーパワー９０ｍＪで作製した。また、Ｓｒ_１−ｘＬａ_ｘＴｉＯ_３（ｘ＝０．００４７）膜はＰｒ_０．５Ｃａ_０．５ＭｎＯ_３膜を作製後、酸素０．１ｍＴｏｒｒ、基板温度８００℃の高温低酸素圧条件にて作製している。レーザーパワーは９０ｍＪで作製した。ここで、重要なことは電極２であるＳｒ_０．５Ｃａ_０．５ＲｕＯ_３膜においてはＲｕの揮発性が高いために上記の高温低酸素圧条件に曝した場合、膜表面が荒れてしまうことである。本願の発明者等は、検討の結果、ｐ型酸化物薄膜３であるＰｒ_０．５Ｃａ_０．５ＭｎＯ_３膜は電極２であるＳｒ_０．５Ｃａ_０．５ＲｕＯ_３膜の作製条件であっても、その後ｎ型酸化物薄膜４であるＳｒ_１−ｘＬａ_ｘＴｉＯ_３（ｘ＝０．００４７）の作製に用いる高温低酸素圧条件の何れにおいても表面性の劣化等なく２次元成長が可能であることを見出した。そこで、電極２の上には、先にｐ型酸化物薄膜３であるＰｒ_０．５Ｃａ_０．５ＭｎＯ_３膜を電極２であるＳｒ_０．５Ｃａ_０．５ＲｕＯ_３膜と同様の成膜条件で作製し、その後、高温低酸素圧条件でｎ型酸化物薄膜４であるＳｒ_１−ｘＬａ_ｘＴｉＯ_３（ｘ＝０．００４７）を作製することにより、構造の乱れのないｐｎ接合界面を形成することを可能としたのである。当該条件の正当性を確認するために、ｐ型酸化物薄膜３であるＰｒ_０．５Ｃａ_０．５ＭｎＯ_３膜表面を作製直後及び高温低酸素圧条件の両条件下においてＲＨＥＥＤ（反射高速電子回折法）により観察し、ラウエスポットとキクチ線からなる反射パターンが得られることから表面が原子レベルで平坦であることを確認している。尚、膜厚は電極２であるＳｒ_０．５Ｃａ_０．５ＲｕＯ_３膜が約７０ｎｍ、ｐ型酸化物薄膜３であるＰｒ_０．５Ｃａ_０．５ＭｎＯ_３膜は約７０ｎｍ、ｎ型酸化物薄膜４であるＳｒ_１−ｘＬａ_ｘＴｉＯ_３（ｘ＝０．００４７）を４ｎｍとした。膜厚は適宜適当な値を選択すればよい。この後再びＲＨＥＥＤにより表面観察を行い、全てエピタキシャルに２次元成長していることを確認した。即ち電極２、ｐ型酸化物薄膜３、及び、ｎ型酸化物薄膜４を全て単結晶薄膜で形成することに成功した。その後、酸素雰囲気中で室温まで冷却する。上記要領にて、基板１上に電極２を作製し、その後ｐ型酸化物薄膜３、続いてｎ型酸化物薄膜４を形成した。

続いて、電子ビーム蒸着法により第１の密着層５１としてＴｉを４ｎｍ堆積し、同一真空中で第１の上部電極６１としてＡｕを６０ｎｍ堆積する。その後レジストを塗布し、フォトリソグラフィーを行い、ＥＣＲプラズマを用いて第１の上部電極６１、第１の密着層５１、ｎ型酸化物薄膜４、ｐ型酸化物薄膜３をドライエッチングする。ここでオーバーエッチングにより電極２であるＳｒ_０．５Ｃａ_０．５ＲｕＯ_３膜が薄くなる問題を回避するため、エッチング工程は時間で管理し、ｐ型酸化物薄膜３の途中で中止している。エッチング時間は３分とし、この時のアルゴンガス流量は６．４ｓｃｃｍとし、ガス圧は１ｍＴｏｒｒとした。エッチング後ＲＦスパッタ法により層間絶縁膜７としてＳｉＯ_２膜を４４０ｎｍ堆積した。ＳｉＯ_２膜のスパッタ条件は、ガス圧を６Ｐａとし、ＲＦパワーは８００Ｗとした。接合部及び下部電極へのコンタクト開口部上に堆積したＳｉＯ_２膜をリムーバー及びアセトンによりリフトオフし剥離することで、自己整合的に接合部を形成している。その後、再びレジストを塗布し、フォトリソグラフィーを行い、下部電極へのコンタクト孔を開口するためにＥＣＲプラズマを用いて第１の上部電極６１、第１の密着層５１、ｎ型酸化物薄膜４、ｐ型酸化物薄膜３の途中までを同様にドライエッチングする。その後、塩酸を用いて残りのｐ型酸化物薄膜３をウェットエッチする。ウェットエッチングを行なう理由はｐ型酸化物薄膜３として使用しているＰｒ_０．５Ｃａ_０．５ＭｎＯ_３膜が容易に塩酸によりエッチングされるのに対して電極２であるＳｒ_０．５Ｃａ_０．５ＲｕＯ_３膜は塩酸に対して殆どダメージを受けないため、ドライエッチングを用いてオーバーエッチングすることで導入される電極２であるＳｒ_０．５Ｃａ_０．５ＲｕＯ_３膜のダメージを避けるためである。

最後に、電気測定用の配線を行なうために、レジストを塗布してフォトリソグラフィーを行い、電子ビーム蒸着法により第２の密着層５２としてＴｉを４ｎｍ堆積し、第２の上部電極６２としてＡｕを５００ｎｍ堆積し、リフトオフにより配線パターンを形成し、本発明素子が完成する。図１に、上記手順で作製した本発明素子の断面構造を示す。図の左側に酸化物ｐｎ接合があり、右側に下部電極へのコンタクト部が、上部電極と同じ配線材料（第１の密着層５１、第１の上部電極６１、第２の密着層５２、第２の上部電極６２）を使用して形成されている。尚、第１の密着層５１であるＴｉとｎ型酸化物薄膜４であるＳｒ_１−ｘＬａ_ｘＴｉＯ_３（ｘ＝０．００４７）との接合はオーミックであることを付記しておく。

図２に、上記手順で作製した酸化物ｐｎ接合のバンドダイヤグラムを示す。右側がｐ型酸化物薄膜３であり、左側がｎ型酸化物薄膜４である。本実施例でｐ型酸化物薄膜３として用いているＰｒ_０．５Ｃａ_０．５ＭｎＯ_３膜は、所謂強相関電子系であり電荷移動型と呼ばれるバンド構造を形成するが、ここでは簡単のため等価的にｐ型酸化物半導体の伝導帯８１とｐ型酸化物半導体の価電子帯８２からなるものとして示している。この材料を変えることで夫々ｐ型酸化物半導体の伝導帯８１、ｐ型酸化物半導体の価電子帯８２に対応する実際のバンドは変わることを付記しておく。一方、ｎ型酸化物薄膜４であるＳｒ_１−ｘＬａ_ｘＴｉＯ_３（ｘ＝０．００４７）は、リジッドバンドとして扱えることが知られているため、ｎ型酸化物半導体の伝導帯９１、ｎ型酸化物半導体の価電子帯９２からなるものとして扱ってよい。尚、実験的にはｎ型酸化物半導体Ｓｒ_１−ｘＬａ_ｘＴｉＯ_３のバンドギャップは３．２ｅＶ程度であり、ｐ型酸化物半導体Ｐｒ_０．５Ｃａ_０．５ＭｎＯ_３のバンドギャップは０．８ｅＶ程度であった。図２中の点線は、擬フェルミレベル１０を示し、ｐｎ接合近傍即ち界面或いは空乏層領域においてトラップ１１があるものとしている。

図３は、上記酸化物ｐｎ接合での整流性を示す電流−電圧特性のグラフである。接合サイズは２μｍ角である。上記比較例で示したように、縦軸は電流値の絶対値を対数表示しており、横軸の符号は下部電極を基準に上部電極側に印加した電圧の極性に対応しているが横軸は±２Ｖの範囲であることを注意しておく。各データ点は、電圧を０Ｖ→−２Ｖ→０Ｖ→＋２Ｖ→０Ｖと掃引した時の電流値と電圧値を示す。横軸のマイナス側、即ち順方向バイアス側のデータを見ると０Ｖ→−０．５Ｖの領域で再結合電流、−０．５Ｖ→−０．９Ｖで拡散電流、−１．０Ｖ→−２Ｖにかけて、注入及び寄生抵抗による寄与へと変化する様子が分かり、この接合ではｐｎ接合が形成されていることを確認した。ここで、従来素子と大きく異なる点は、順方向バイアス側から電圧を印加しても、最初から整流性が発現していることである。即ち、フォーミングプロセス無しに整流性が得られている。また、２Ｖまでの電圧印加ではヒステリシスは得られず、きれいな界面が形成されていることが伺える。

次に、印加電圧を３Ｖに上げて電圧を０Ｖ→−３Ｖ→０Ｖ→＋３Ｖ→０Ｖと掃引し（メモリ効果発現）、その後２Ｖに戻して、電圧を０Ｖ→−２Ｖ→０Ｖ→＋２Ｖ→０Ｖと掃引した（低抵抗と高抵抗のスイッチング）時の電流−電圧特性を図４に示す。図４において、黒丸（●）は±３Ｖ印加後のデータであり、細線（黒丸の連結線ではない）は図３に示した±３Ｖ印加前のデータを再掲したものである。順方向バイアス側０Ｖ→−２Ｖの電流値はヒステリシス下側つまり電流値が小さい側（高抵抗）であり、−２Ｖ→０Ｖでの電流値はヒステリシス上側つまり電流値が大きい側（低抵抗：低抵抗化した状態）である。一方、逆方向バイアス側ではその反対に、０Ｖ→＋２Ｖの電流値はヒステリシス上側つまり電流値が大きい側（低抵抗）であり、＋２Ｖ→０Ｖの電流値はヒステリシス下側つまり電流値が小さい側（高抵抗：高抵抗化した状態）である。従って、順方向バイアスの電圧或いは電流印加により抵抗値は低下し、逆方向バイアスの電圧或いは電流印加により抵抗値は上昇する。各抵抗状態に「０」と「１」の情報を対応させれば１ビットの情報を書き込み及び消去できることになる。また、情報の読み出しは例えば閾電圧以下の範囲での電流値の大小を比較することにより可能であり、整流性とメモリ特性は独立に得られることが明らかとなった。ここで得られた抵抗比は読み出し電圧が−０．２〜−０．５Ｖの範囲で約５倍であり十分に不揮発性メモリ素子として利用できる抵抗比が得られている。

尚、従来素子と異なる点として±３Ｖ印加により−１Ｖ以下の電圧領域即ち再結合及び拡散電流が主要な領域においてヒステリシス即ちメモリ特性が発現することを強調したい。ここで横軸に示した電圧値は電圧源から印加している電圧値であり、実際のｐｎ接合に印加される電圧値は電極及び配線の寄生抵抗により低下している。測定した寄生抵抗値から接合に印加される電圧値を見積もると、図４においては横軸−１Ｖまでは接合電圧もほぼ同様に−１Ｖの電圧が印加されるが、−２Ｖでは接合電圧は−１．１Ｖ、−３Ｖでは接合電圧−１．２Ｖと接合に印加される電圧値の増加は僅かである。一方、逆バイアス側は＋２Ｖまでは接合電圧もほぼ同様に＋２Ｖが印加されている。接合に印加される電圧値で整理すれば、−１．２Ｖの電圧印加により一旦メモリ特性が発現すると、その後は−１．１Ｖで低抵抗にスイッチし、＋１．６Ｖで高抵抗にスイッチングすることが分かった。即ち、従来素子では高バイアス値（電圧値或いは電流値）で寄生抵抗が主である領域においても抵抗変化が得られていたが、本発明素子においてはｐｎ接合のギャップにほぼ対応する電圧値でメモリ特性が得られるのである。これは即ちｐｎ接合の設計を最適化することによりメモリ特性の制御が可能であることを示唆しており、従来素子とは大きく異なる点である。

次に、従来素子で致命的な問題点となった低抵抗状態の保持特性について調べた結果を説明する。図５は、本発明素子における酸化物ｐｎ接合での低抵抗状態の読み出し特性を示す電流−電圧特性のグラフである。読み出し電圧が−０．５Ｖ、室温２６℃での測定結果である。黒丸（●）は図４に示した高抵抗状態から低抵抗状態へのスイッチングのヒステリシスを示している。下側の黒丸は電流値が小さく高抵抗状態を、上側の黒丸は電流値が大きく低抵抗状態を示している。重なって見づらいが、白四角（□）、白三角（△）の各データ点はスイッチング後夫々４２秒、約１０^６秒後に低抵抗状態を読み出した際の電流−電圧特性を示している。４２秒後では電流値は殆ど変化しておらず、約１０^６秒後には僅かに電流が減少しているのみである。図６に、この様子を電流−時間特性のグラフとして示す。横軸は時間を対数表示したものであり、初期データはグラフ作成の都合上横軸の１秒の位置にプロットしている。約１０^６秒後の電流変化の原因を検討したところ、測定時にプローバで蝕針する際に接触場所が異なり寄生抵抗が変化したためであることが判明した。そこで、低抵抗書き込み時の寄生抵抗電流値と約１０^６秒後の寄生抵抗電流値が一致するようにしてグラフを比較すると−０．５Ｖでの電流値は全く減少していないことが分かった。即ち、本発明素子の酸化物ｐｎ接合では室温での低抵抗状態は約１０^６秒経過後も殆ど劣化していないことが明らかとなった。

図７は、上記酸化物ｐｎ接合で、約１０^６秒間低抵抗状態保持をした後の高抵抗状態への書き換え特性を示す電流−電圧特性のグラフである。０Ｖ→＋２Ｖ→０Ｖと逆バイアス側への電圧印加によりヒステリシスが得られ、１０^６秒間低抵抗状態保持をした後も高抵抗状態へスイッチング可能であることが分かる。更にもう一度確認のため、図８に示すように、０Ｖ→−２Ｖ→０Ｖと順バイアス側へ電圧を印加し高抵抗状態から低抵抗状態への書き換え特性を確認した。高抵抗状態と低抵抗状態の何れの書き換え特性も全く劣化していないことが分かる。当該酸化物ｐｎ接合でのメモリ効果の起源としては、未だその詳細は明らかではないものの、以下のような事が想定される。一つは酸化物ｐｎ接合形成時に導入された酸素欠損であり、もう一つは図２に示したようなヘテロ酸化物ｐｎ接合における界面でのノッチと界面準位である。このメモリ効果の起源を明らかにすることにより、本実施例で示した約５倍の抵抗値をより大きくなるように制御することも可能と考えられる。

以上説明したように、本発明素子では、基板１上に形成された電極２上に酸化物ｐｎ接合が形成されているので、安定な接合界面が形成できる。これにより書き込み、消去、または、読み出し動作等のバイアス印加に対して経時変化のない安定な抵抗状態が得られる。その結果、高い信頼性を有する抵抗変化型不揮発メモリ素子を提供することが可能になる。

また、フォーミングプロセスなしに整流性が得られるため、素子サイズをフラッシュメモリと同様な４Ｆ^２にまで縮小可能であり、低コスト化に有利なクロスポイント構造のメモリセルアレイを形成する際に有利である。更に、ｐｎ接合であるため、ｐ型酸化物薄膜３とｎ型酸化物薄膜４ともにキャリア量を調整できるため、一方が金属からなるショットキー接合と比べて格段に接合特性最適化の自由度が増すという利点がある。尚、本実施例では簡単のために単結晶基板上に上記酸化物ｐｎ接合を形成したが、基板上に形成された電極上に酸化物ｐｎ接合が形成されることから上記整流性やメモリ効果は基板の種類に限定されない。例えば、Ｓｉ基板上などに既に知られているバッファ層技術等を用いることによって電極を設け、その上部に本実施例で示した酸化物ｐｎ接合を形成することも可能である。

また、本実施例で示したように電極２、ｐ型酸化物薄膜３とｎ型酸化物薄膜４としてペロブスカイト型酸化物を用いることで基板に対して格子ミスマッチを調整し酸化物単結晶薄膜で全ての層を形成し高品質な酸化物ｐｎ接合を形成することが可能となった。特に、ｐ型酸化物薄膜３を先に形成することにより揮発性の高い元素を含む電極２上に高温低酸素圧条件を必要とするｎ型酸化物薄膜４を含む酸化物ｐｎ接合を高品質に形成することを可能とした。

尚、本実施形態では、酸化物ｐｎ接合の一例として、ｐ型酸化物半導体のＰｒ_０．５Ｃａ_０．５ＭｎＯ_３とｎ型酸化物薄膜のＳｒ_１−ｘＬａ_ｘＴｉＯ_３からなるヘテロｐｎ接合を説明したが、このヘテロｐｎ接合以外にも例えばＺｎＯのｐ型とｎ型からなるホモｐｎ接合、或いは、ＴｉＯｘに不純物をドープしたｎ型等の材料との組み合わせでも良い。また、ｐ型ペロブスカイト型酸化物としては、上記Ｐｒ_０．５Ｃａ_０．５ＭｎＯ_３のＡサイトを他の希土類元素で置換した物質以外にも、ＢサイトであるＭｎをＦｅやＣｏ、Ｃｕのような材料またはこれらを固溶させた物質に置換したものであっても構わない。

また、本実施形態では、酸化物ｐｎ接合を形成する酸化物として、ＡＢＯ_３と表されるペロブスカイト型酸化物を使用したが、その他の層状ペロブスカイト型酸化物を用いても構わない。また、下部電極としてＳｒ_１−ｘＣａ_ｘＲｕＯ_３を使用したが、ＳｒＩｒＯ_３等のＳｒ_１−ｘＣａ_ｘＲｕＯ_３以外の材料を用いても構わない。また、下部電極として、酸化物電極以外にも可能であれば、ＰｔやＩｒ等の貴金属電極薄膜を用いても構わない。

更に、本実施形態で例示した本発明素子の作製条件（膜厚、温度、圧力等）も、上記実施形態に限定されるものではない。

〈第２実施形態〉
次に、本発明素子をメモリセルとして使用した不揮発性半導体記憶装置（本発明装置）の一構成例について説明する。

図９に、本発明装置の概略の構成を示す。図９に示すように、本発明装置は、本発明素子の下部電極と上部電極を両端とする２端子構造の１Ｒ型メモリセルを行方向及び列方向に夫々複数マトリクス状に配列したメモリセルアレイ１３の周辺に、ビット線デコーダ１４、ワード線デコーダ１７、電圧スイッチ回路１７、読み出し回路１８、電圧発生回路１９、及び、制御回路１６を備えて構成される。

メモリセルアレイ１３は、図１０に示すように、列方向に延伸するｍ本のビット線（列選択線）ＢＬ１〜ＢＬｍと行方向に延伸するｎ本のワード線（行選択線）ＷＬ１〜ＷＬｎの各交点にメモリセル１２がｍ×ｎ個配置された構成となっている。各メモリセル１２を構成する本発明素子３は上述のｐｎ接合による整流特性を有しており、ビット線からワード線の方向に流れる電流が、順方向電流となるように、ワード線、ビット線に接続している。具体的には、例えば、同一列のメモリセル１２の下部電極同士を接続して列方向に延伸させ各ビット線ＢＬ１〜ＢＬｍとし、同一行のメモリセル１２の上部電極同士を接続して行方向に延伸させ各ワード線ＷＬ１〜ＷＬｎとする。尚、図１０では、メモリセル１２を簡略的に可変抵抗として表記しているが、上述のようにｐｎ接合による整流特性を有しているので、その等価回路は、図１１のように可変抵抗とダイオードの直列回路で表される。

ビット線デコーダ１４とワード線デコーダ１７は、メモリセルを行単位、列単位、または、メモリセル単位で選択するメモリセル選択回路として機能し、アドレス線２０から制御回路１６に入力されたアドレス入力に対応したメモリセルアレイ１３の中から読み出し対象或いは書き換え対象のメモリセルを選択する。ワード線デコーダ１７は、アドレス線２０に入力された信号に対応するメモリセルアレイ１３のワード線を選択し、ビット線デコーダ１４は、アドレス線２０に入力されたアドレス信号に対応するメモリセルアレイ１３のビット線を選択する。

制御回路１６は、メモリセルアレイ１３の書き換え動作（書き込み動作と消去動作）と読み出し動作における各制御を行う。制御回路１６は、アドレス線２０から入力されたアドレス信号、データ線２１から入力されたデータ入力（書き込み時）、制御信号線２２から入力された制御入力信号に基づいて、ワード線デコーダ１７、ビット線デコーダ１４、電圧スイッチ回路１７、メモリセルアレイ１３の読み出し、書き込み、及び、消去動作を制御する。図９に示す例では、制御回路１６は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。

電圧スイッチ回路１７は、メモリセルアレイ１３の読み出し、書き込み、消去時に必要なワード線及びビット線の各電圧を動作モードに応じて切り替え、メモリセルアレイ１３に供給する電圧供給回路として機能する。図中、Ｖｃｃは本発明装置の電源電圧、Ｖｓｓは接地電圧、Ｖｐｐは書き込み用電圧、Ｖｅｅは消去用の電圧、Ｖｒｄは読み出しの電圧である。尚、電圧スイッチ回路１７への電源電圧Ｖｃｃ及び接地電圧Ｖｓｓは、本発明装置の外部から供給され、読み出し、書き込み、消去用の各電圧は、本発明装置の内部で、例えば、電源電圧Ｖｃｃまたは他の電源電圧から電圧発生回路１９によって生成されるが、その具体的な構成は、本発明の本旨ではないので説明は省略する。

読み出し回路１８は、選択メモリセルに接続するビット線を流れる読み出し電流の内、ビット線デコーダ１４で選択された選択ビット線を流れる読み出し電流を電圧変換して、１行の選択メモリセルの内の選択ビット線に接続する読み出し対象のメモリセルの記憶データの状態を判定し、その結果を制御回路１６に転送し、データ線２１へ出力する。

次に、書き込み及び消去動作時のメモリセルアレイへの電圧印加の一例について説明する。本実施形態においてメモリセル１２に使用される第１実施形態で説明した本発明素子は、一例として図４に示すようなスイッチング特性を有するため、下部電極を基準に上部電極側に絶対値で２Ｖ以上の負電圧を印加すると電気抵抗が高抵抗状態から低抵抗状態へとスイッチングし、逆に、下部電極を基準に上部電極側に絶対値で２Ｖ以上の正電圧を印加すると電気抵抗が低抵抗状態から高抵抗状態へとスイッチングする。尚、以下の説明では、±１Ｖの電圧印加では、スイッチング動作は発現しない場合を想定する。ここで、本実施形態では、低抵抗状態から高抵抗状態へのスイッチングを書き込み動作と規定し、高抵抗状態から低抵抗状態へのスイッチングを消去動作と規定する。

従って、書き込み動作時には、書き込み対象の選択メモリセルに接続する選択ビット線に接地電圧Ｖｓｓ（０Ｖ）を、選択メモリセルに接続する選択ワード線に書き込み用電圧Ｖｐｐ（例えば、２Ｖ）を夫々印加することにより、選択メモリセルの下部電極（選択ビット線側）を基準に上部電極（選択ワード線側）に正の書き込み用電圧Ｖｐｐが印加されて書き込み動作が実行される。このとき、選択メモリセルに接続しない非選択ビット線と非選択ワード線の夫々に書き込み用電圧Ｖｐｐの２分の１の電圧（Ｖｐｐ／２＝１Ｖ）を印加することで、非選択ビット線と非選択ワード線に夫々接続する第１の非選択メモリセルの両端には電圧印加が生じず、選択ビット線と非選択ワード線に夫々接続する第２の非選択メモリセルと非選択ビット線と選択ワード線に夫々接続する第３の非選択メモリセルの両端には、下部電極を基準に上部電極側に正電圧（Ｖｐｐ／２）が印加され、何れの非選択メモリセルにおいても書き込み動作は起こらない。

また、消去動作時には、消去対象の選択メモリセルに接続する選択ビット線に消去用電圧Ｖｅｅ（例えば、２Ｖ）を、選択メモリセルに接続する選択ワード線に接地電圧Ｖｓｓ（０Ｖ）を夫々印加することにより、選択メモリセルの下部電極（選択ビット線側）を基準に上部電極（選択ワード線側）に負の消去用電圧（−Ｖｅｅ）が印加されて消去動作が実行される。このとき、選択メモリセルに接続しない非選択ビット線と非選択ワード線の夫々に消去用電圧Ｖｅｅの２分の１の電圧（Ｖｅｅ／２＝１Ｖ）を印加することで、非選択ビット線と非選択ワード線に夫々接続する第１の非選択メモリセルの両端には電圧印加が生じず、選択ビット線と非選択ワード線に夫々接続する第２の非選択メモリセルと非選択ビット線と選択ワード線に夫々接続する第３の非選択メモリセルの両端には、下部電極を基準に上部電極側に負電圧（−Ｖｅｅ／２）が印加され、何れの非選択メモリセルにおいても消去動作は起こらない。

ここで、書き込み動作時において、選択ビット線及び非選択ビット線への接地電圧Ｖｓｓ及び電圧（Ｖｐｐ／２）の各印加は、ビット線デコーダ１４を介して行われ、選択ワード線及び非選択ワード線への書き込み用電圧Ｖｐｐと電圧（Ｖｐｐ／２）の各印加は、ワード線デコーダ１７を介して行われる。また、消去動作時において、選択ビット線及び非選択ビット線への消去用電圧Ｖｅｅ及び電圧（Ｖｅｅ／２）の各印加は、ビット線デコーダ１４を介して行われ、選択ワード線及び非選択ワード線への接地電圧Ｖｓｓと電圧（Ｖｅｅ／２）の各印加は、ワード線デコーダ１７を介して行われる。従って、本実施形態において、ビット線デコーダ１４とワード線デコーダ１７、各デコーダを制御する制御回路１６、及び、各デコーダへ書き込み用電圧Ｖｐｐと消去用電圧Ｖｅｅを供給する電圧スイッチ回路１７は、メモリセルアレイ１３への情報書き換え手段として機能する。

次に、読み出し動作時のメモリセルアレイへの電圧印加の一例について説明する。読み出し対象の選択メモリセルに接続する選択ビット線に読み出し用電圧Ｖｒｄ（例えば、０．５Ｖ）を、選択メモリセルに接続する選択ワード線に接地電圧Ｖｓｓ（０Ｖ）を夫々印加することにより、選択メモリセルの下部電極（選択ビット線側）を基準に上部電極（選択ワード線側）に負の読み出し用電圧（−Ｖｒｄ）が印加され、選択メモリセルのｐｎ整合が順方向バイアス状態となって抵抗状態に応じた読み出し電流が、選択ビット線から選択ワード線へと流れる。この読み出し電流を、ビット線デコーダ１４を介して読み出し回路１８で検出することで読み出し動作が行われる。

このとき、選択メモリセルに接続しない非選択ビット線は電圧印加されないフローティング状態とし、選択メモリセルに接続しない非選択ワード線に読み出し用電圧Ｖｒｄを印加する。これにより、選択ビット線と非選択ワード線に夫々接続する第２の非選択メモリセルには電圧印加が生じず、選択ビット線には、選択メモリセルを介した読み出し電流だけが流れることになる。また、非選択ビット線がフローティング状態であるので、読み出し用電圧Ｖｒｄの印加された非選択ワード線から接地電圧Ｖｓｓの印加された選択ワード線までの電流経路として、非選択ビット線と非選択ワード線に夫々接続する第１の非選択メモリセル、フローティング状態の非選択ビット線、及び、非選択ビット線と選択ワード線に夫々接続する第３の非選択メモリセルが介在する。ところで、フローティング状態の非選択ビット線の電圧が、第１の非選択メモリセルと第３の非選択メモリセルを介して、読み出し用電圧Ｖｒｄと接地電圧Ｖｓｓの中間状態にあるとしても、第３の非選択メモリセルは、上部電極（選択ワード線側）が接地電圧Ｖｓｓであるので順方向バイアス状態となり、他方、第１の非選択メモリセルは、上部電極（非選択ワード線側）が読み出し用電圧Ｖｒｄであるので逆方向バイアス状態となるので、非選択ワード線から選択ワード線までの電流経路は逆方向バイアス状態となり、選択ワード線への非選択メモリセルを介した回り込み電流は、通常のクロスポイント型メモリセルアレイと比較して大幅に、ほぼ完全に抑制される。従って、回り込み電流に起因する選択ワード線の電圧レベルの上昇が抑制され、メモリセルアレイを細かくブロック分割しなくても、読み出し動作マージンを大きく確保可能となる。また、第３の非選択メモリセルは順方向バイアス状態となるので、フローティング状態の非選択ビット線の電圧は、第３の非選択メモリセルを介して接地電圧Ｖｓｓ側に駆動される。よって、第１の非選択メモリセルには、読み出し用電圧Ｖｒｄ（例えば、０．５Ｖ）の逆方向バイアスが印加されるが、当該逆方向バイアスでは、第１の非選択メモリセルに対して誤消去は起こらない。

尚、第２実施形態において、上部電極をワード線、下部電極をビット線としたが、逆に、上部電極をビット線、下部電極をワード線としても構わない。また、読み出し動作において、ビット線側に読み出し回路１８を設けたが、ワード線側に設けても構わない。また、読み出し動作時に選択するビット線は１つに限定されるものではなく、複数であっても構わない。

また、第２実施形態において、書き込み、消去、及び読み出しの各動作時に選択ビット線、非選択ビット線、選択ワード線、及び非選択ワード線に夫々印加する電圧値は、一例であり、上記第２実施形態の電圧値に限定されるものではない。

更に、第２実施形態では、第１実施形態で説明した本発明素子を用いたメモリセルの構成として、本発明素子単体で構成する１Ｒ型メモリセルを想定したが、本発明素子と選択トランジスタ（ＭＯＳＦＥＴやバイポーラトランジスタ等）の直列回路で構成した１Ｔ／１Ｒ型のメモリセル構成でメモリセルアレイを構成しても良い。

本発明は、電気的ストレスの印加によって電気抵抗が変化することで情報を記憶可能な抵抗変化型不揮発性メモリ素子及び不揮発性半導体記憶装置に利用可能である。

本発明に係る抵抗変化型不揮発メモリ素子の一実施形態における素子構造を模式的に示す断面図 本発明に係る抵抗変化型不揮発メモリ素子の酸化物ｐｎ接合のエネルギバンド構造を示すバンドダイヤグラム 本発明に係る抵抗変化型不揮発メモリ素子の酸化物ｐｎ接合での整流性を示す電流電圧特性図 本発明に係る抵抗変化型不揮発メモリ素子の酸化物ｐｎ接合でのメモリ特性を示す電流電圧特性図 本発明に係る抵抗変化型不揮発メモリ素子の酸化物ｐｎ接合での低抵抗状態の読み出し特性を示す電流−電圧特性図 本発明に係る抵抗変化型不揮発メモリ素子の酸化物ｐｎ接合での低抵抗状態の保持特性を示す電流−時間特性図 本発明に係る抵抗変化型不揮発メモリ素子の酸化物ｐｎ接合での１０^６秒間低抵抗状態を保持した後の高抵抗状態への書き換え特性を示す電流−電圧特性図 本発明に係る抵抗変化型不揮発メモリ素子の酸化物ｐｎ接合での１０^６秒間低抵抗状態を保持した後の高抵抗状態及び低抵抗状態への書き換え特性を示す電流−電圧特性図 本発明に係る不揮発性半導体記憶装置の一実施形態における概略の回路構成例を示すブロック図 本発明に係る不揮発性半導体記憶装置の一実施形態におけるクロスポイント型のメモリセルアレイの一構成例を模式的に示す回路図 本発明に係る抵抗変化型不揮発メモリ素子からなるメモリセルの等価回路図 従来の抵抗変化型不揮発メモリ素子におけるＴｉ膜の上部電極とＰｒ_０．５Ｃａ_０．５ＭｎＯ_３薄膜からなる接合界面でのフォーミングプロセス動作と当該動作後のメモリ特性を示す電流−電圧特性図 図１２に示す電流−電圧特性の接合界面での状態変化を模式的に示す素子断面図、（ａ）及び（ｂ）：接合形成後の状態、（ｃ）：フォーミングプロセス後の状態、（ｄ）：長時間使用後の状態 図１２に示す電流−電圧特性の接合界面での電流−電圧特性の時間変化を模式的に示す電流−電圧特性図、（ａ）：接合形成後フォーミングプロセス前の電流−電圧特性、（ｂ）：フォーミングプロセス動作を示す電流−電圧特性、（ｃ）：フォーミングプロセス後のメモリ特性を示す電流−電圧特性、（ｄ）：長時間使用後にメモリ特性が消失した状態を表す電流−電圧特性 従来の抵抗変化型不揮発メモリ素子におけるＴｉ膜の上部電極とＰｒ_０．７Ｃａ_０．３ＭｎＯ_３薄膜からなる接合界面でのメモリ特性を示す電流−電圧特性図 図１５に示す電流−電圧特性の接合界面での低抵抗状態の読み出し特性を示す電流−電圧特性図 図１５に示す電流−電圧特性の接合界面での低抵抗状態の劣化特性を示す電流−時間特性図

符号の説明

１： 基板（ＳｒＴｉＯ_３（１００）基板またはＬＳＡＴ（１００）基板）
２： 電極（Ｓｒ_１−ｘＣａ_ｘＲｕＯ_３薄膜；ｘ＝０または０．５）、下部電極
３： ｐ型酸化物薄膜（Ｐｒ_１−ｘＣａ_ｘＭｎＯ_３薄膜；ｘ＝０．３または０．５）
４： ｎ型酸化物薄膜（Ｓｒ_１−ｘＬａ_ｘＴｉＯ_３薄膜；ｘ＝０．００４７）
５１： 第１の密着層（Ｔｉ薄膜）
５２： 第２の密着層（Ｔｉ薄膜）
５３： 反応層（ＴｉＯ_ｘ）（従来の抵抗変化型不揮発メモリ素子内）
６１： 第１の上部電極（Ａｕ膜）
６２： 第２の上部電極（Ａｕ膜）
６３： 第１上部電極（Ｔｉ膜）（従来の抵抗変化型不揮発メモリ素子内）
６４： 第２上部電極（Ａｕ膜）（従来の抵抗変化型不揮発メモリ素子内）
７： 層間絶縁膜（ＳｉＯ_２膜）
８１： ｐ型酸化物半導体の伝導帯
８２： ｐ型酸化物半導体の価電子帯
９１： ｎ型酸化物半導体の伝導帯
９２： ｎ型酸化物半導体の価電子帯
１０： 擬フェルミレベル
１１： トラップ
１２： メモリセル
１３： メモリセルアレイ
１４： ビット線デコーダ
１５： ワード線デコーダ
１６： 制御回路
１７： 電圧スイッチ回路
１８： 読み出し回路
１９： 電圧発生回路
２０： アドレス線
２１： データ線
２２： 制御信号線
ＢＬ，ＢＬ１〜ＢＬｍ： ビット線
ＷＬ，ＷＬ１〜ＷＬｎ： ワード線
Ｖｃｃ： 電源電圧
Ｖｓｓ： 接地電圧
Ｖｐｐ： 書き込み用電圧
Ｖｅｅ： 消去用電圧
Ｖｒｄ： 読み出し電圧

Claims (9)

1. 電気的ストレスの印加によって電気抵抗が変化することで情報を記憶可能な抵抗変化型不揮発性メモリ素子であって、
   基板上に形成された電極と、前記電極上に形成された酸化物ｐｎ接合を少なくとも備えてなることを特徴とする抵抗変化型不揮発性メモリ素子。
2. 前記酸化物ｐｎ接合を形成する酸化物がペロブスカイト型酸化物薄膜からなることを特徴とする請求項１に記載の抵抗変化型不揮発メモリ素子。
3. 前記電極がペロブスカイト型酸化物薄膜からなることを特徴とする請求項２に記載の抵抗変化型不揮発メモリ素子。
4. 前記電極が、ストロンチウム（Ｓｒ）とカルシウム（Ｃａ）の内の少なくとも何れか一方を含むペロブスカイト型ルテニウム（Ｒｕ）酸化物薄膜からなることを特徴とする請求項３に記載の抵抗変化型不揮発メモリ素子。
5. 前記酸化物ｐｎ接合が、前記電極上にｐ型のペロブスカイト型酸化物薄膜を、次いでｎ型のペロブスカイト型酸化物薄膜を順番に形成してなることを特徴とする請求項２〜４の何れか１項に記載の抵抗変化型不揮発メモリ素子。
6. 前記ｐ型のペロブスカイト型酸化物薄膜が、少なくともプラセオジム（Ｐｒ）とカルシウム（Ｃａ）を含むペロブスカイト型マンガン（Ｍｎ）酸化物薄膜からなり、
   前記ｎ型のペロブスカイト型酸化物薄膜が、少なくともランタン（Ｌａ）とストロンチウム（Ｓｒ）を含むペロブスカイト型チタン（Ｔｉ）酸化物薄膜からなることを特徴とする請求項５に記載の抵抗変化型不揮発メモリ素子。
7. 前記酸化物ｐｎ接合を形成するｐ型とｎ型の酸化物薄膜の内の上層側の酸化物薄膜上に前記上層側の酸化物薄膜とオーミック接触する上部電極が形成されていることを特徴とする請求項１〜６の何れか１項に記載の抵抗変化型不揮発性メモリ素子。
8. 請求項１〜７の何れか１項に記載の抵抗変化型不揮発性メモリ素子と、
   前記抵抗変化型不揮発性メモリ素子に前記電気的ストレスを印加して電気抵抗を変化させて情報の書き込み及び消去を行う情報書き換え手段と、
   前記抵抗変化型不揮発性メモリ素子の両端に電圧を印加して前記抵抗変化型不揮発性メモリ素子を流れる電流量から電気抵抗状態を検知して記憶された情報を読み出す情報読み出し手段と、
   を備えてなることを特徴とする不揮発性半導体記憶装置。
9. 前記情報書き換え手段が、書き込み動作時と消去動作時で、前記電気的ストレスとして、前記酸化物ｐｎ接合に対する順方向バイアス電圧と逆方向バイアス電圧を切り換えて前記抵抗変化型不揮発性メモリ素子に印加することを特徴とする請求項８に記載の不揮発性半導体記憶装置。