JP2013219332A - ヘテロエピタキシャルpn接合酸化物薄膜を有する積層薄膜 - Google Patents

ヘテロエピタキシャルpn接合酸化物薄膜を有する積層薄膜 Download PDF

Info

Publication number
JP2013219332A
JP2013219332A JP2013042073A JP2013042073A JP2013219332A JP 2013219332 A JP2013219332 A JP 2013219332A JP 2013042073 A JP2013042073 A JP 2013042073A JP 2013042073 A JP2013042073 A JP 2013042073A JP 2013219332 A JP2013219332 A JP 2013219332A
Authority
JP
Japan
Prior art keywords
thin film
oxide thin
type semiconductor
junction
heteroepitaxial
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013042073A
Other languages
English (en)
Other versions
JP6083262B2 (ja
Inventor
Kazuya Maekawa
和也 前川
Kunihiro Ueda
国博 上田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Corp
Original Assignee
TDK Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TDK Corp filed Critical TDK Corp
Priority to JP2013042073A priority Critical patent/JP6083262B2/ja
Publication of JP2013219332A publication Critical patent/JP2013219332A/ja
Application granted granted Critical
Publication of JP6083262B2 publication Critical patent/JP6083262B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609Diodes
    • H01L29/66136PN junction diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02381Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02483Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02488Insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02491Conductive materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02496Layer structure
    • H01L21/02505Layer structure consisting of more than two layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02565Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/0257Doping during depositing
    • H01L21/02573Conductivity type
    • H01L21/02576N-type
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/0257Doping during depositing
    • H01L21/02573Conductivity type
    • H01L21/02579P-type
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/0257Doping during depositing
    • H01L21/02573Conductivity type
    • H01L21/02581Transition metal or rare earth elements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/02631Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Physical Vapour Deposition (AREA)
  • Recrystallisation Techniques (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

【課題】
ヘテロPN接合の様に、結晶成長技術により、異種半導体を原子層レベルの急激な組成変化を示す界面で接合し、その半導体層の結晶性を良好なまま積層する手段を提案する。
【解決手段】
単結晶基板2上に形成されたPN接合酸化物薄膜を有する積層薄膜であって、前記PN接合酸化物薄膜におけるN型半導体酸化物薄膜6及びP型半導体酸化物薄膜7が(00k)で表されるC軸配向にエピタキシャル成長した、ヘテロエピタキシャルPN接合酸化物薄膜を有する積層薄膜1による。
【選択図】図1

Description

本発明は、ヘテロエピタキシャルPN接合酸化物薄膜を有する積層薄膜に関する。
Si、Geなどの単体元素半導体、GaAs、InP、GaNなどの化合物半導体を用いたPN接合は、固体電子デバイス及び固体光電子デバイスとして広く実用化されている。電子デバイスとしては、バイポーラトランジスタ、整流ダイオードデバイスなどに使われている。一方、光電子デバイスとしては、半導体レーザー、発光ダイオード、光検出素子、太陽電池などに使われている。これらのデバイスでは、同種の化合物から構成されるホモPN接合が使われことが多いが、半導体レーザー、発光ダイオードなどでは、異種の化合物から構成されるヘテロPN接合が使われている。
これらの電子デバイスにおいて、最適なデバイス特性及びその再現性を確保するためには、機能膜の結晶性が良好であることが望まれる。配向の揃っていない多結晶体では、粒界による物理量の撹乱のため、良好なデバイス特性を得ることが難しい。そのため、できるだけ単結晶に近いエピタキシャル膜が必要となる。
しかし、ヘテロPN接合の様に、結晶成長技術により、異種半導体を原子層レベルの急激な組成変化を示す界面で接合し、その半導体層の結晶性を良好なまま積層することは難しい。また、PN接合を形成する材料、特に化合物半導体材料は、化学的、熱的に不安定なものが多く、また、環境的に有害であったり、資源的に枯渇の恐れのあるものが多いという課題がある。こうした半導体材料を用いたPN接合デバイスの有する課題のいくつかは、酸化物半導体材料を用いることにより解決することができる。
しかしながら、酸化物で半導体薄膜を形成すること、特にP型半導体を酸化物で形成することは依然として難しく、結晶性の観点においても、PN接合デバイスにおいて、先行技術として特開2004−119525の様に、エピタキシャル成長したN型半導体酸化物薄膜の上層に、多結晶P型酸化膜として堆積し、アニールする事によりヘテロエピタキシャル界面を持つPN接合を実現した報告はあるが、多結晶状態の成膜した膜はアニールする事だけでは、多結晶状態の各配向の結晶性が改善されるにとどまり、単結晶に近いエピタキシャル膜とはならない。このようなことから、酸化物半導体でヘテロエピタキシャルPN接合酸化物薄膜を成膜形成した報告例はない。
そのため、酸化物半導体で良好なPN接合デバイス特性を得るため、できるだけ単結晶に近いエピタキシャル膜が必要となる。特に、ヘテロエピタキシャルPN接合の様に異種材料を積層するためには、格子定数が異なる材料を、結晶性を維持して積層する必要がある理由から、酸化物半導体をC軸エピタキシャル成長させる等の技術成長が望まれている。
特開2004−119525号公報
ヘテロPN接合の様に、結晶成長技術により、異種半導体を原子層レベルの急激な組成変化を示す界面で接合し、その半導体層の結晶性を良好なまま積層することは難しい。また、これらのPN接合を形成する材料、特に化合物半導体材料は、化学的、熱的に不安定なものが多く、また、環境的に有害であったり、資源的に枯渇の恐れのあるものが多いという課題がある。
このような課題に対して、ヘテロPN接合を持つ半導体機能積層膜の結晶性を向上させ、その結晶方位を、基板材料の結晶の結晶方位に対し平行もしくは直交する方向に成長させ、その結果、結晶性が良好で、基板と面内面方位を揃えることができる機能積層膜を提供することを目的とする。
本発明者らの鋭意研究によって、前記目的は以下の手段によって達成される。
即ち、前記目的を達成するための本発明は、単結晶基板上に形成されたPN接合酸化物薄膜を有する積層薄膜であって、前記PN接合酸化物薄膜におけるN型半導体酸化物薄膜及びP型半導体酸化物薄膜が(00k)で表されるC軸配向にエピタキシャル成長しているヘテロエピタキシャルPN接合酸化物薄膜を有する積層薄膜であることを特徴としている。
前記目的を達成するヘテロエピタキシャルPN接合酸化物薄膜を有する積層薄膜は、単層もしくは複数層から成り、前記ヘテロエピタキシャルPN接合酸化物薄膜の下地膜であって、エピタキシャル成長した、ZrO及びYを含むバッファー層を備え、前記ヘテロエピタキシャルPN接合酸化物薄膜と前記バッファー層の間に形成され、エピタキシャル成長した、Pt、Ir、Pd、Ru、Rhの少なくとも1種を含有する金属薄膜を備えていることを特徴とする。
前記目的を達成するヘテロエピタキシャルPN接合酸化物薄膜を有する積層薄膜において、前記N型半導体酸化物薄膜は、一般式RMOで表されるペロブスカイト型化合物であってR及びM以外の金属Dをドープし、R(Mx,Dy)Oもしくは(Rx,Dy)MOで表されるドープ処理ペロブスカイト型化合物であり、金属Dのドープ量を、x+y=1、0.03≦y≦0.3とすることで、前記N型半導体酸化物薄膜上に成膜されるP型半導体酸化物薄膜を(00k)で表されるC軸配向にエピタキシャル成長させる様に制御されたヘテロエピタキシャルPN接合酸化物薄膜を有する積層薄膜であることを特徴としている。
前記目的を達成するヘテロエピタキシャルPN接合酸化物薄膜を有する積層薄膜において、前記一般式RMOで表されるペロブスカイト型化合物は、R及びM以外の金属DをドープしR(Mx,Dy)Oもしくは(Rx,Dy)MOで表されるドープ処理ペロブスカイト型化合物において、RはBa、Ca、Fe、K、La、Li、Mg、Mn、Na、Sr及びZnからなる群より選択され、MはCo、Fe、Hf、La、Mn、Nb、Ni、Si、Sn、Ta、Ti及びZrからなる群より選択され、Dは、Al、Ba、Ca、Ce、Co、Cr、Fe、Hf、K、La、Mg、Mn、Na、Nb、Ni、Sn、Sr、V、Y、Zn及びZrからなる群より選択されることが好ましい。
前記目的を達成するヘテロエピタキシャルPN接合酸化物薄膜を有する積層薄膜において、前記P型半導体酸化物薄膜は、SnO、NiO、CuO、からなる群より選択されることが好ましい。
前記目的を達成するヘテロエピタキシャルPN接合酸化物薄膜を有する積層薄膜において、N型半導体酸化物薄膜及びP型半導体酸化物薄膜の積層薄膜の配向面のX線回折により(00k)で表されるC軸配向ピーク強度の最高強度に対して、C軸配向以外の反射ピーク強度が10%以下であることが好ましい。
前記目的を達成するヘテロエピタキシャルPN接合酸化物薄膜を有する積層薄膜において、N型半導体酸化物薄膜及びP型半導体酸化物薄膜の少なくとも一方が、X線回折により測定される(00k)で表されるC軸配向面をロッキングカーブ評価した時の半値幅の最低値が0.8°以内であることが好ましい。
前記目的を達成するヘテロエピタキシャルPN接合酸化物薄膜を有する積層薄膜において、前記単結晶基板の面内面方位と前記N型半導体酸化物薄膜の面内面方位及び、前記P型半導体酸化物薄膜の面内面方位の回転角の差異が1°以内であることが好ましい。
前記目的を達成するヘテロエピタキシャルPN接合酸化物薄膜を有する積層薄膜において、前記単結晶基板は、Si、MgO、SrTiO、LiNbOからなる群より選択されることが好ましい。
ヘテロPN接合の様に、結晶成長技術により、異種半導体を原子層レベルの急激な組成変化を示す界面で接合し、その半導体層の結晶性を良好なまま積層することは難しいにもかかわらず、本発明によると、化学的、熱的に安定で、環境的にも無害で、資源的に枯渇の恐れのない、ヘテロPN接合を持つ半導体機能積層膜の結晶性を向上させ、その結晶方位を、基板材料の結晶の結晶方位に対し平行する方向もしくは直交する方向に成長させ、その結果、結晶性が良好で、基板と面内面方位を揃えることができる機能積層膜を提供することができる。
実施例における単結晶基板上にエピタキシャル成長した各レイヤー概要図。 X線回折原理 NiO Liドープ/SrTiO Nbドープ/Pt/Y/ZrO/Si(100)積層構造体のX線回折チャート。 実施例におけるN型半導体酸化物薄膜/P型半導体酸化物薄膜接合ダイオードの素子構造を示す模式図 p−NiO/n−SrTiO接合 電流−電圧特性 p−NiO/n−SrTiO接合 電流密度−電圧特性 CuO/SrTiO Nbドープ/Pt/Y/ZrO/Si(100)積層構造体のX線回折チャート p−CuO/n−SrTiO接合電流−電圧特性 SnO/ CaMnO Znドープ/Pt/Y/ZrO/Si(100)積層構造体のX線回折チャート。 p−SnO/n−CaMnO接合電流−電圧特性 N型酸化膜半導体評価用アルミナ基板接着積層体 P型酸化膜半導体評価用アルミナ基板接着積層体 アルミナ基板上ゼーベック測定評価パターン ゼーベック測定機器概要
以下、図面を参照しながら本発明の好適な実施形態について説明する。なお、本発明は以下の実施形態に限定されるものではない。また以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。更に以下に記載した構成要素は、適宜組み合わせることができる。
本実施の形態の積層薄膜は、Si単結晶等からなる単結晶基板2上に形成されており、基板側に単層もしくは、複層から成るバッファ層を有し、このバッファ層に接して下部金属薄膜5を有し、下部金属薄膜5に接して、単層もしくは、複数層から成るN型半導体酸化物薄膜6及びP型半導体酸化物薄膜7を有し、P型半導体酸化膜7に接して上部金属薄膜8を有する。バッファ層、下部金属薄膜5、N型半導体酸化物薄膜6及びP型半導体酸化物薄膜7、上部金属薄膜8の形成方法は特に限定されず、単結晶基板2上、特にSi単結晶基板上に、これらをエピタキシャル膜として形成可能な方法から適宜選択すればよい。
本実施形態を図を用いて説明する。図1は、本実施形態のヘテロエピタキシャルPN接合酸化物薄膜を有する積層薄膜1の膜構成を示した図である。
[基板]
本実施の形態で用いる基板は、C軸配向エピタキシャル成長を促進する観点からSi、MgO、SrTiO、LiNbOから選択することが好ましい。更にC軸配向の結晶性を向上するために、Si(100)単結晶表面を有する基板が最も好ましい。Si単結晶基板を用いる場合、基板と積層薄膜とは、それぞれの面内に存在する軸同士も平行となる。基板の形状、厚み、不純物ドープ量などは特に限定されない。
[バッファ層]
バッファ層は、下部金属薄膜5と基板との間に設けられる。なお、バッファ層は、絶縁体としても機能する。
バッファ層の組成は、希土類元素及びアルカリ土類元素をKで表すと、Zr(1−x)で表すことができる。ここで、KはScおよびYを含む希土類金属元素であり、x=0〜1.0である。x=0である酸化ジルコニウム(ZrO)は、高温から室温にかけて立方晶→正方晶→単斜晶と相転移を生じるが、希土類元素又はアルカリ土類元素の添加により立方晶は安定化する。ZrOに希土類元素又はアルカリ土類元素を添加した酸化物は、一般に安定化ジルコニアと呼ばれる。本実施の形態では、ZrO安定化のための元素として希土類元素を用いることが好ましい。
安定化ジルコニア薄膜が含む希土類元素は、安定化ジルコニア薄膜に接する薄膜又は基板の格子定数に応じ、これらと安定化ジルコニア薄膜との格子定数がマッチングするように適宜選択すればよい。
バッファ層に用いる希土類元素は、Sc、Y、Ce、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb及びLuのうちの少なくとも1種が好ましく、これらのうちから、酸化物としたときの格子定数やその他の条件に応じて適宜選択すればよい。
バッファ層には、特性改善のために添加物を導入してもよい。例えば、Al及びSiは、膜の抵抗率を向上させる効果がある。更に、Mn、Fe、Co、Niなどの遷移金属元素は、膜中において不純物による準位(トラップ準位)を形成することができ、この準位を利用することにより導電性の制御が可能になる。
バッファ層の厚さは特に限定されず、好ましくは5〜1000nm、より好ましくは25〜100nmである。なお、バッファ層の厚さは、下地層が均質なエピタキシャル膜となり、表面が平坦で、クラックが発生しないように適宜決定すればよい。又、バッファー層は、規定される材料を使用し単層でも複層でも構わない。
[バッファ層の形成方法]
以下、製造方法の具体例として、安定化ジルコニアからなるバッファ層の形成について説明する。
この製造方法を実施するにあたっては、例えばPhysical Vapor Deposition方式、以下PVD方式、すなわち、物理気相成長又は物理蒸着であって、物質の表面に薄膜を形成する蒸着法のひとつで、気相中で物質の表面に物理的手法により目的とする物質の薄膜を堆積する方法による、抵抗加熱蒸着、電子ビーム蒸着、分子線エピタキシー法、イオンプレーティング、イオンビームデポジション、スパッタリングを利用することができるが、電子ビーム蒸着装置を用いることが望ましい。電子ビーム蒸着装置は、酸化性ガス供給装置を備え、酸化性ガスは、基板の近傍でその分圧が高くされるよう工夫する事が望ましく、Zr蒸発部及び希土類元素蒸発部を配置する必要がある。各蒸発部には、それぞれの蒸発源の他に、蒸発のためのエネルギーを供給するエネルギー供給装置が必要となるが、エネルギー供給装置は、電子線発生装置タイプ、抵抗加熱装置タイプのどちらでも構わない。
バッファ層を形成する前に、単結晶Si基板に表面処理を施すことが好ましい。基板の表面処理は、フッ酸洗浄を含むRCA洗浄、すなわち、過酸化水素をベースに、アルカリや酸を加えた濃厚薬液を高温で使う洗浄方法を利用することが好ましい。
表面処理後、基板表面のSi結晶はSi酸化物層により被覆されて保護された状態となっている。このSi酸化物層は、バッファ層形成の際に基板表面に供給されるZr等の金属によって還元され、除去される。
次に、基板を真空中で加熱し、Zr及び希土類元素と、酸化性ガスとを基板表面に供給することにより、バッファ層を形成していく。加熱温度は、良好な結晶性が得られるように適宜設定すればよい。具体的には、結晶化するためには800℃以上であることが望ましく、850℃以上であれば結晶性に優れた膜が得られる。ここで用いる酸化性ガスとしては、酸素、オゾン、原子状酸素、NO、ラジカル酸素等のいずれであってもよいが、以下の説明では、酸素を例に挙げる。
バッファ層の形成に際しては、真空ポンプで継続的に真空槽内を排気しながら、酸素ガスを真空蒸着槽内に継続的に供給する。基板近傍における酸素分圧は、5×10−4〜0.5Torr程度であることが好ましい。酸素ガスの供給量は、好ましくは2〜60cc/分、より好ましくは4〜30cc/分であるが、酸素ガスの最適供給量は、真空槽の容積、ポンプの排気速度その他の要因により決まるので、あらかじめ適当な供給量を求めておく。
各蒸発源は、電子ビーム等で加熱して蒸発させ、基板に供給する。均質な薄膜を形成するために、成膜速度は、0.002〜1.00nm/sec、特に0.005〜0.500nm/secとすることが好ましい。
希土類元素酸化物からなる薄膜や酸化ジルコニウムからなる薄膜についても、前記安定化ジルコニア薄膜の場合に準じて形成すればよい。また、例えば、酸化ジルコニウム薄膜上に希土類元素酸化物薄膜を形成する際に、両薄膜において同一の希土類元素を使用する場合には、酸化ジルコニウム薄膜が所定の厚さに形成されたときにZrの供給を停止し、希土類元素だけを引き続いて供給することにより、連続して両薄膜を形成することができる。また、バッファ層を傾斜組成構造とする場合には、Zrの供給量を徐々に減らし、最後にはゼロとして、希土類元素酸化物薄膜の形成に移行すればよい。
[下部金属薄膜5]
本実施の形態の積層薄膜を電子デバイスの構成要素として利用する場合、下部金属薄膜5は主に電極として機能する。本発明においては、下部金属薄膜5の積層条件において、単結晶膜となり得る成膜温度や成膜圧力が満たされていれば、成膜方法は、PVD方式による、抵抗加熱蒸着、電子ビーム蒸着、分子線エピタキシー法、イオンプレーティング、イオンビームデポジション、スパッタリングや、CVD方式による熱CVD、光CVD、プラズマCVD、エピタキシャルCVD、アトミックレイヤーCVD、MO−CVDでも可能である。
下部金属薄膜5は、Pt、Ir、Pd、RuおよびRhのうちの少なくとも1種を含有することが好ましく、これらの金属の単体又はこれらの金属を含む合金から構成されることが好ましい。また、下部金属薄膜5は、組成の異なる2種以上の薄膜から構成されていてもよい。また、下部金属薄膜5は、薄膜積層体中において応力を吸収する役割を果たすので、下部金属薄膜5の上に形成される薄膜のクラック発生を防ぐ効果も示す。
下部金属薄膜5の厚さは用途により異なるが、好ましくは10〜500nm、より好ましくは50〜200nmであり、結晶性、表面性を損なわない程度に薄いことが好ましい。なお、下部金属薄膜5の比抵抗は、好ましくは10−7〜10Ωcm、より好ましくは10−7〜10−2Ωcmである。
[下部金属薄膜5の形成方法]
下部金属薄膜5は、単結晶膜となり得る成膜温度や成膜圧力が満たされていれば、成膜方法は問わないが、蒸着法とスパッタ法を併用すると効率的である。蒸着法・スパッタ法時の基板温度は500〜750℃とすることが好ましい。基板温度が低すぎると結晶性の高い膜が得られにくく、基板温度が高すぎると膜の表面の凹凸が大きくなりやすい。
本実施の形態では、金属薄膜表面は、金属薄膜の膜厚を調整することで平坦度は良好となり、金属薄膜表面の基準長さ500nmでの十点平均粗さRzが、10nm以下、より好ましくは2nm以下となる。なお、このような表面粗さは、各層の表面の好ましくは80%以上の領域で実現していることが望ましい。前記表面粗さは、基板全面にわたって各層を形成したときに、面積10cm以上の領域にわたって平均的に分布した任意の10箇所以上を測定しての値である。本明細書において、薄膜表面の例えば80%以上でRzが2nm以下であるとは、前記のように10箇所以上を測定したときにその80%以上の箇所でRzが2nm以下であることを意味する。なお、表面粗さRzは、JIS−B0610に規定されている。
平坦度が金属薄膜の成膜開始直後は、島状結晶成長するPtが、50nm程度まで積層すると積層面内がほぼ連続膜となり、連続膜になりきらないPt表面上に大きな積層レートでPt成膜すると、島状状態から連続膜になりきらない箇所がピンホールとなり、そのピンホールが埋まりきらないまま堆積が続けられるため、結果として結晶性も規則性が損なわれエピタキシャル成長が不十分となる。結果としてPt面の表面粗さも悪化し、Pt層の面内面方位が面内回転して、単結晶基板2の面内面方位と差異が大きくなると同時に、下部金属薄膜5の上層に積層する下地のペロブスカイト型化合物薄膜の結晶性も悪く、単結晶基板2に対する下部金属薄膜5の上層の面内面方位の差異は大きくなる
[N型半導体酸化物薄膜6]
N型半導体酸化物薄膜6は、下部金属薄膜5とP型半導体酸化物薄膜7との間に設けられる。N型半導体酸化物薄膜6は、上層に積層されるP型半導体酸化物薄膜7の結晶の格子定数値と下層に積層されている下部金属薄膜5の結晶の格子定数値の中間値に近いペロブスカイト型化合物を選択することが望ましい。ペロブスカイト構造とは、一般式RMOで表され、立方晶系の単位格子をもち、立方晶の各頂点に金属Rが、体心に金属Mが、そして金属Mを中心として酸素Oは立方晶の各面心に配置している。酸素と金属Mから成る MO 八面体の向きは、金属Rとの相互作用により容易に歪み、対称性の低い斜方晶や正方晶に相転移しその特性を変化させる。
この歪みによる相転移は、金属Rサイト及び金属Mサイトに不純物原子を導入することでコントロールすることができる。又、不純物原子を元の金属R及び金属Mの価数の違う元素を導入する事で材料性質を半導体化させる事ができる。材料性質をN型半導体としたい場合は、不純物原子を元の金属R及び金属Mの価数と比較し価数の多い元素を導入する事により実現可能である。
N型半導体酸化物薄膜6は、一般式RMOで表されるペロブスカイト型化合物にR及びM以外の金属DをドープしR(M,D)Oもしくは、(R,D)MOと表されるドープ処理ペロブスカイト型化合物において、RはBa、Ca、Fe、K、La、Li、Mg、Mn、Na、Sr及びZnから選択でき、MはCo、Fe、Hf、La、Mn、Nb、Ni、Si、Sn、Ta、Ti及びZrから選択できる。金属R及び金属Mに選択できる材料は、金属薄膜5に選択できる材料、Pt、Ir、Pd、Ru及びRh上に形成する事が可能なペロブスカイト構造材料より選択している。
ドーピング金属Dは、Al、Ba、Ca、Ce、Co、Cr、Fe、Hf、K、La、Mg、Mn、Na、Nb、Ni、Sn、Sr、V、Y、Zn及びZrから選択することができる。N型半導体酸化物薄膜6とするためにドープする金属Dであるが、RMOを構成し置換される金属材料RもしくはMの価数と比較して価数の多い元素を導入するとともに、金属材料RもしくはMのイオン半径に比較してイオン半径の大きい材料を選択することで、上層に積層するP型半導体酸化物薄膜7のエピタキシャル成長を助長することが確認されている。更に、表2に示す様に金属材料Dのドープ量を、x+y=1、0.03≦y≦0.3、好ましくは、0.05≦y≦0.25にすることで上層に積層するP型半導体酸化物薄膜7の結晶成長の結晶配向を(00k)で表されるC軸配向でエピタキシャル成長にできることが確認されている。
Figure 2013219332
[N型半導体酸化物薄膜6の形成方法]
N型半導体酸化物薄膜6は、各種PVD法により形成することが好ましいが、各種CVD法等を用いることもできる。PVD法の例としては、平行平板型RFマグネトロンスパッタ法を用いることもできる。成膜時は、プラズマダメージを回避するため、基板ステージの電位を調整することが好ましい。スパッタ時の基板温度は400℃〜750℃とするのが好ましく、基板温度が低すぎると結晶性の高い膜が得られにくく、基板温度が高すぎるとエピタキシャル膜となっても表面の凹凸が大きくなりやすく、上層に積むP型半導体酸化物薄膜7の面内面方位も単結晶基板2の面方位と合わせることが難しくなる。
プラズマ生成ガスとしては、Ar、Ar+O、Xe、Xe+O、Kr、Kr+O、N、N+O、NOを用いることができ、プラズマ生成ガスのO供給量は、供給されるプラズマ生成ガス全量に対して2%〜50%程度で使用することが好ましい。N型半導体酸化物薄膜6は、その機能膜層の特性が応用デバイスの特性に直接影響をもたらすこととなる。P型半導体酸化物薄膜7の物性上、P型半導体酸化物薄膜7としての結晶構造、線膨張係数による特性の変遷、膜応力が特性に大きくかかわっており、それと共に下部金属薄膜5とP型半導体酸化物薄膜7の格子定数差や線膨張係数による応力緩和を行うことを担う。それらの物性値、成膜温度、堆積レート、ターゲット基板間距離、成膜圧力及び酸素分圧で微調整することが可能である。
ペロブスカイト型化合物には、キュリー点を持つ強誘電体や強磁性体等の材料も多く、それらの材料をエピタキシャルに成膜する場合は、キュリー点温度以上の成膜温度で行う場合も多い、この様な場合は、成膜後すぐに常温に戻さず、相転移温度で1minから300min程、基板および積層膜の温度を維持することで積層膜の特性及び応力やP型半導体酸化物薄膜7の表面粗さ等を改善することが可能である。キュリー点を持つ材料のP型半導体酸化物薄膜7の多くは、相転移温度で面内方向を向くaドメインと面直方向を向くcドメインが、転位、反転することが知られているが、相転移温度を維持することでドメインのふるまいを緩和させることができる。
また、本実施の形態の単結晶基板2の面内面方位とペロブスカイト型化合物の面内面方位の回転角の差異が、1°以内とするためにペロブスカイト型化合物の形成するaドメイン、cドメインを代表とする各ドメインの積層毎の面内回転は、1°以内であることが望ましい。もしくは、各ドメインの面内回転CW回転角とCCW回転角の最大値の差異の絶対値が1°以内であることが好ましい。
[P型半導体酸化物薄膜7]
P型半導体酸化物薄膜7は、N型半導体酸化物薄膜6の上層に積層されヘテロエピタキシャルPN接合酸化物薄膜を形成する。このヘテロエピタキシャルPN接合酸化物薄膜は、機能積層膜として諸特性を持ち合わせ、ヘテロエピタキシャルPN接合酸化積層物薄膜を使用したデバイスのデバイス特性を意味付ける特性の根幹膜である。本実施の形態に関しての実施例としては、SnO、NiO、CuOを挙げているが、それぞれ面心立法格子構造であり、バンドギャップが2.0V〜4.0V程度のP型半導体酸化物薄膜7を選択し形成を行ったものである。本実施例では、C軸配向にエピタキシャル成長するN型半導体酸化物薄膜6上にP型半導体酸化物薄膜7をC軸配向にエピタキシャル成長させへテロエピタキシャルPN接合酸化物積層膜を実現させている。それぞれ格子定数も違うP型半導体金属酸化物薄膜の材料での確認結果より、面心立方格子構造のP型半導体酸化物薄膜7の材料にて応用可能である。
P型半導体は、電荷を運ぶキャリアとして正孔が使われる半導体である。正の電荷を持つ正孔が移動することで電流が生じる。 例えばシリコンなど4価元素の真性半導体に、微量の3価元素(ホウ素、アルミニウムなど)を不純物として添加することでつくられる。本発明のSnO、NiO、CuO、正孔がキャリアとなるP型半導体酸化物である。NiO のみLi をドープするのは、Liをドープする事でNi サイトにLi が置換され、導電率が大幅に増すことが期待できるためである。
本実施の形態の単結晶基板2上に、ヘテロエピタキシャルPN接合酸化物薄膜をエピタキシャル成長させた、単結晶基板2の面内面方位とP型半導体酸化物薄膜7の面内面方位の回転角の差異が、1°以内のペロブスカイト型化合物薄膜とした場合、表3に示す様に特性再現性として信頼性試験を行い、基板からのペロブスカイト型化合物薄膜の膜剥がれが低減できることが確認できている。
[P型半導体酸化物薄膜7の形成方法]
P型半導体酸化物薄膜7は、各種PVD法により形成することが好ましいが、各種CVD法を用いることもできる。PVD法としては、PVD法の例としては、平行平板型RFマグネトロンスパッタ法を用いることもできる。成膜時は、プラズマダメージを回避するため、基板ステージの電位を調整することが好ましい。スパッタ時の基板温度は400℃〜900℃とするのが好ましく、基板温度が低すぎると結晶性の高い膜が得られにくく、基板温度が高すぎると膜の表面の凹凸が大きくなりやすい。
プラズマ生成ガスとしては、Ar、Ar+O、Xe、Xe+O、Kr、Kr+O、N、N+O、NOを用いることができ、プラズマ生成ガスのO供給量は、供給されるプラズマ生成ガス全量に対して2%〜50%程度で使用することが好ましい。P型半導体酸化物薄膜7は、下部金属薄膜5とP型半導体酸化物薄膜7の格子定数差や線膨張係数による応力緩和を行うことを担っており、応力緩和は成膜温度、堆積レート、ターゲット基板間距離、成膜圧力及び酸素分圧で調整することが可能である。
[上部金属薄膜8の形成方法]
上部金属薄膜8は、下部金属薄膜5同様の形成方法を行うことで同様の効果が得られるが、ただ電極としての用途のみに使用するのであれば、各種PVD法、CVD法により常温成膜形成することも可能である。
[結晶性および表面性]
P型半導体酸化物薄膜7、N型半導体酸化物薄膜6、上部金属薄膜8、下部金属薄膜5、及びバッファ層の結晶性は、X線回折における反射ピークのロッキングカーブの半値幅や、反射高速電子線回折像のパターンで評価することができる。また、表面性は、原子間力顕微鏡及び走査型電子顕微鏡で評価することができる。
具体的には、X線回折において、(200)面又は(002)面[希土類c型構造のバッファ層では(400)面]の反射のロッキングカーブの半値幅がいずれも1.50°以下となる程度の結晶性を有していることが好ましい。なお、ロッキングカーブの半値幅の下限値は特になく、小さいほど好ましいが、現在のところ、前記下限値は一般に0.7°程度、特に0.4°程度である。そのため、本発明では、1.5°のほぼ半値であり、半値幅の一般下限値0.7°周辺の値を含む値として、ロッキングカーブの半値幅での結晶性の閾値を0.8°と定めている。また、反射高速電子線回折像においては、像がスポット状である場合、表面に凹凸が存在していることになり、ストリーク状である場合、表面が平坦であることになる。そして、いずれも場合でも、反射高速電子線回折像がシャープであれば、結晶性に優れていることになる。
本実施の形態の積層薄膜において、バッファ層、上部金属薄膜8、下部金属薄膜5、N型半導体酸化物薄膜6、P型半導体酸化物薄膜7は、エピタキシャル膜である。本明細書におけるエピタキシャル膜は、第一に、単一配向膜である必要がある。この場合の単一配向膜とは、X線回折による測定を行ったとき、目的とする面以外のものの反射のピーク強度が目的とする面の最大ピーク強度の10%以下、好ましくは5%以下である膜である。例えば、(k00)単一配向膜、すなわちc面単一配向膜では、膜の2θ−θX線回折で(k00)面以外の反射ピークの強度が、(k00)面反射の最大ピーク強度の10%以下、好ましくは5%以下である。
なお、本明細書において(k00)は、(100)や(200)などの等価な面を総称する表示である。本明細書におけるエピタキシャル膜の第二の条件は、膜面内をx−y面とし、膜厚方向をz軸としたとき、結晶がx軸方向、y軸方向およびz軸方向に共に揃って配向していることである。このような配向は、反射高速電子線回折評価でスポット状又はストリーク状のシャープなパターンを示すことで確認できる。例えば、表面に凹凸が存在するバッファ層において結晶配向に乱れがある場合、反射高速電子線回折像はシャープなスポット状とはならず、リング状に伸びる傾向を示す。前記した二つの条件を満足すれば、エピタキシャル膜といえる。
本発明において、単結晶基板2の面内面方位と各積層膜の面内面方位の差異は、X線回折のインプレーン測定で行っている。X線回折のインプレーン測定は、X線の入射角を全反射臨界角度付近の、0.2°から0.5°程の小さな角度に固定して面内回折で生じた回折線を測定するので、試料表面近傍の面内格子面の回折スペクトルが高精度に得られる。
インプレーン測定にて、ブラッグ条件を単結晶基板面の(004)面に合わせて、0°から360°までの面内回転軸のΦ軸を回転させると、面直にc軸をもつ立方晶単結晶基板の回折ピークが4回対称に出現する。回折ピークを観察できる状態の回折ピーク検出角度θχ角度と、回折が現れるまで試料側の面内回転軸Φ軸を面内回転動作させたΦ角度φから、照射X線光軸と回折面とのなす角を基準角度θχ−φとした。同様にθχ−φ角度測定を、各積層膜、上部金属薄膜8、下部金属薄膜5、N型半導体酸化物薄膜6、P型半導体酸化物薄膜7の層で行い、単結晶基板2の面内面方位角度に対して、各々の面内面方位角度の差異を算出した。
また、X線回折インプレーン測定行い面内面方位角度を測定する場合、検出されたインプレーン回折ピークのX線強度プロファイルの半価幅が1°以内であることが好ましい。
[積層薄膜での産業上の利用可能性とデバイス応用]
本実施の形態により、基板を単結晶とし、積層薄膜にヘテロエピタキシャルPN接合酸化物薄膜を用い、エピキタキシャル成長させ、X線回折による測定にて、PN接合積層されるN型及びP型酸化膜の積層膜の配向面の反射最大ピーク強度に対して、前記反射ピーク以外のピーク強度が10%以下となることを可能とし、また、機能膜の面内面方位が、単結晶基板2の面内面方位に対して1°以内にすることを可能とした。その結果、物性上及び成膜後のばらつきが減少することにより、結果として従来と比較しP型半導体酸化物薄膜7の諸特性及びその再現性向上、積層薄膜間の面内面方位の差異による弾性率の安定性、積層薄膜間の密着性等の信頼性の向上が見込まれる。
具体的な特性改善例1を表2に示す。X線回折による測定にて、PN接合積層されるN型半導体酸化物薄膜6及びP型半導体酸化物薄膜7の積層膜の配向面の反射最大ピーク強度に対して、前記反射ピーク以外のピーク強度の強度比がふれているサンプルで信頼性試験を行った。試験内容は、熱衝撃試験であり−40℃の環境と+125℃の環境下を30minずつ1000サイクル行うものである。結果は表2に示すとおりX線回折の反射最大ピーク強度に対して、前記反射ピーク以外のピーク強度が10%以下となるところで膜剥がれの発生率が大きく改善されることが確認された。また、ピーク強度比率が5%以下、1%以下と結晶性が良好になる程、膜剥がれの発生率もより低減されることが判明した。
Figure 2013219332
具体的な特性改善例2を表3に示す。単結晶基板面に対してPN接合酸化物薄膜の面内面方位がふれているサンプルで信頼性試験を行った。試験内容は、熱衝撃試験であり−40℃の環境と+125℃の環境下を30minずつ1000サイクル行うものである。結果は表3に示すとおりに単結晶基板2の面内面方位に対して、上部金属薄膜8、下部金属薄膜5、N型半導体酸化物薄膜6、P型半導体酸化物薄膜7の面内面方位角度の差異レンジが0.98°の場合であれば積層膜の膜剥がれの発生率は、0.3%以内に抑えられることが判明した。
Figure 2013219332
また、単結晶基板上のヘテロエピタキシャルPN接合酸化物薄膜を応用デバイスに利用する場合、概してメンブレン構造や振動子構造の機能素子を形成する場合には、WETエッチングやドライエッチングを施し形状形成を行う。単結晶材料は、エッチング液やエッチングガスに対して異方性を持っている材料が多く、エッチング後の形成された形状も基板の面方位に依存することとなる。そのため、単結晶基板の面内面方位方向に対して、おのずとエッチング形状は決まってくることになり、特性上最善の形成を行うためには、エッチング前より単結晶基板上に積層された機能膜の面内面方位が合わせておく必要があるが、その種のプロセスを行うデバイスに対しても良好な特性をもたらす技術である。
実際のデバイス応用として、超伝導体膜、熱電体膜等の各種材料とそれらを用いたデバイス、可視光応答性光触媒、発光体、リチウム電池等の固体電解質及び電極、燃料電池の固体電解質、ジョセフソン素子、超伝導トランジスタ、超伝導配線LSI、熱電デバイス、SOI技術によるMEMSデバイス、不揮発性メモリー、赤外線センサー、光変調器、光スイッチ、光・電子集積回路等、LED、薄膜ダイオード、レーザーダイオード発光素子等に使用することができる。
以下、本発明の具体的実施例を示し、本発明を更に詳細に説明する。
[実施例1]
Si(100)単結晶基板上に、ZrO薄膜、Y薄膜、Pt薄膜、SrTi80Nb20薄膜、Ni90Li10O薄膜がこの順で積層された積層薄膜を、以下の手順で形成した。
まず、表面が(100)面となるように切断して鏡面研磨したSi単結晶ウエハ(直径3インチ、厚さ400μmの円板状)を用意した。このウエハ表面を40%フッ化アンモニウム水溶液により、エッチング洗浄した。
次に蒸着装置を用い、蒸着装置の真空槽内に設置された回転及び加熱機構を備えた基板ホルダに、前記単結晶基板を固定し、真空槽を10−6Torrまで油拡散ポンプにより排気した。排気後、基板を20rpmで回転させ、酸素を基板付近から10cc/分の割合で導入しつつ、900℃まで加熱した。基板温度が安定する様に設定温度到達から、5min以上、基板安定化時間を取る様にした。
次いで、基板を900℃に加熱し、回転させた。回転数は20rpmとした。このとき、ノズルから酸素ガスを10cc/分の割合で導入すると共に、金属Zrを蒸発源から蒸発させて前記基板表面に供給し、前工程で形成したSi酸化物の還元と薄膜形成とを行った。なお、金属Zrの供給量は、ZrOの膜厚に換算して10nmとした。この薄膜は、X線回折においてZrOの(002)ピークが明瞭に観察され、(001)単一配向で高結晶性のZrO薄膜であることが確認された。また、このZrO薄膜は、反射高速電子線回折において完全なストリークパターンを示し、表面が分子レベルで平坦であって、かつ高結晶性のエピタキシャル膜であることが確認された。
次に、このZrO薄膜を形成した単結晶基板を基板とし、基板温度900℃、基板回転数20rpm、酸素ガス導入量10cc/分の条件で、基板表面に金属Yを供給することにより、Y薄膜を形成した。金属Yの供給量は、Yに換算して40nmとした。このY薄膜の反射高速電子線回折像は、シャープなスポット状であった。このことから、このY薄膜は、結晶性が良好なエピタキシャル膜であり、かつ、表面に凹凸が存在することがわかった。
次に、Y薄膜上に厚さ200nmのPt薄膜を形成した。基板温度は700℃、基板回転数は20rpmとした。このPt薄膜のPt(200)反射のロッキングカーブの半値幅は0.21°であり、このことから、このPt薄膜は、結晶性が良好なエピタキシャル膜であることがわかる。
次に、このPtの上にSrTi80Nb20を50nm成膜した。成膜は、平行平板型RFマグネトロンスパッタ法で行い。基板温度設定は、600〜800℃で加熱、ArもしくはAr+Oで成膜した。本発明の中では、ガスのO分圧はArに対して5%〜25%程度が良好であった。
次に、このSrTi80Nb20上にNi90Li10Oを50nm成膜した。成膜は、平行平板型RFマグネトロンスパッタ装置で行い。基板温度設定は、400〜900℃で加熱し、ArもしくはAr+Oで成膜した。本発明の中では、ガスのO分圧はArに対して2%〜30%程度が良好であった。
このようにして得られたNi90Li10O(100)/SrTi80Nb20(100)/Pt(100)/Y(100)/ZrO(100)/Si(100)積層薄膜を図2に示す様なX線回折装置を使用しθ/2θ法を用いてX線回折測定を行った。積層薄膜のX線回折データを、それぞれ図3及び表4に示す。図3には各薄膜について(100)と等価な面のピーク及び(001)と等価な面のピークだけが認められ、これから、各薄膜が(100)単一配向又は(001)単一配向であることがわかる。表4において、ヘテロPN接合エピタキシャル酸化膜のメインピークとしてC軸配向面の(002)を最大ピーク強度とし、それ以外の配向の最大ピーク強度(110)配向とし、(002)面と(110)面のピーク強度の比を換算すると、P型半導体酸化物薄膜、Ni90Li10Oでは、0.26%であり、N型半導体酸化物薄膜SrTi80Nb20では、0.43%であった。
Figure 2013219332
Pt(200)反射のロッキングカーブの半値幅は0.21°、Ni90Li10O(002)反射のロッキングカーブの半値幅は0.33°であり、SrTi80Nb20(002)反射のロッキングカーブの半値幅は0.25°にて、配向性に優れていることが確認された。
形成された積層薄膜を有する基板を図2に示す様なX線回折装置でインプレーン測定を行い基板の単結晶方位と各レイヤー面内配向方位を測定を行い、表5に示す様にSi基板方位(400)面、Pt(200)面、SrTi80Nb20(200)面、Ni90Li10O(200)の面内方位角の差異が、0.0098°以内であることが確認された。表5中のX線入射軸との角度θχ−Φは、観察された回折角2θχから回折角θχを算出し、X線回折装置の試料台面内角Φの動作回転各φ値から計算し算出した値である。
Figure 2013219332
形成された積層薄膜からフォトリソグラフィーとドライエッチングプロセスにより図4の様なPN接合ダイオード構造素子を製作した。製作した前記構造素子の電流−電圧特性を図5に、電流密度−電圧特性を図6示す。典型的なPN接合ダイオードに見られる整流特性が得られ、順バイアスの立ちあがりは、約4Vであった。この値はNiOのバンドギャップ(約4.0V)と良く一致する。 図7に示す様にP型半導体酸化物薄膜、N型半導体酸化物薄膜ともにアモルファスの膜でも特性確認したが、ダイオードとしては、なだらかな整流特性であり、順バイアスの立ち上がり電圧3V前後で測定毎に不安定であった。
[実施例2]
前記実施例1において、SrTi80Nb20(001)からなるN型半導体酸化物薄膜上にCuOを50nmの厚さに形成して、CuO(001)/SrTi80Nb20(001)/Pt(001)/Y(100)/ZrO(001)/Si(100)の積層薄膜を得た。ただし、SrTi80Nb203、CuO、形成時の基板温度は、400〜900℃で行った。積層薄膜を図2に示す様なX線回折装置を使用しθ/2θ法を用いてX線回折測定を行った。積層薄膜のX線回折データを、それぞれ図7および表6に示す。X線回折よりSrTi80Nb20及びCuO薄膜はC軸単一配向膜であることがわかる。
Figure 2013219332
表6において、Pt(200)反射のロッキングカーブの半値幅は0.22°、SrTi80Nb20(002)CuO(002)反射のロッキングカーブの半値幅は、それぞれ0.44°、0.28°であり、配向性に優れていることが確認された。表1において、ヘテロPN接合エピタキシャル酸化膜のメインピークとしてC軸配向面の(002)を最大ピーク強度とし、それ以外の配向の最大ピーク強度(110)配向とし、(002)面と(110)面のピーク強度の比を換算すると、P型半導体酸化物薄膜、CuOでは、0.98%であり、N型半導体酸化物薄膜SrTi80Nb20では、0.58%であった。
積層できた基板を図2に示す様なX線回折装置でインプレーン測定を行い基板の単結晶方位の面内成分と各レイヤー結晶方位の面内成分の回転角の測定を行い、Si基板の結晶方位の面内成分(400)面、Pt(200)面、SrTi80Nb20(200)面、及びCuO(200)の結晶方位の面内成分の回転角の差異が、0.028°である事が確認されている。
形成された積層薄膜からフォトリソグラフィーとドライエッチングプロセスにより図4の様なPN接合ダイオード構造素子を製作した。製作した前記構造素子の電流−電圧特性を図8に示す。典型的なPN接合ダイオードに見られる整流特性が得られ、順バイアスの立ちあがりは、約2Vであった。この値はCuOのバンドギャップ(約2.0V)と良く一致する。 図9に示す様にP型半導体酸化物薄膜、N型半導体酸化物薄膜ともにアモルファスの膜でも特性確認したが、ダイオードとしては、なだらかな整流特性であり、順バイアスの立ち上がり電圧は、1Vから2Vの間で測定毎に不安定であった。
[実施例3]
前記実施例1において、Pt(001)からなる金属薄膜上にN型酸化膜半導体としてCaMn95Zn、を50nmの厚さに形成して、更にその上層にSnO(001)を50nmの厚さに形成し、SnO(001)/CaMn95Zn(001)/Pt(001)/Y(100)/ZrO(001)/Si(100)の積層薄膜を得た。ただし、CaMn95Zn、SnO形成時の基板温度は、400〜900℃で行った。積層薄膜を図2に示す様なX線回折装置を使用しθ/2θ法を用いてX線回折測定を行った。積層薄膜のX線回折データを、それぞれ図9及び表7に示す。X線回折よりCaMn95Zn及びSnO薄膜はC軸単一配向膜であることがわかる。
Figure 2013219332
表7において、Pt(200)反射のロッキングカーブの半値幅は0.29°、CaMn95Zn(002)、SnO(002)反射のロッキングカーブの半値幅は、それぞれ0.55°、0.58°であり、配向性に優れていることが確認された。
積層できた基板を図2に示す様なX線回折装置でインプレーン測定を行い基板の単結晶方位の面内成分と各レイヤー結晶方位の面内成分の回転角の測定を行い、Si基板の結晶方位の面内成分(400)面、Pt(200)面、CaMn95Zn(200)面、及びSnO(200)の結晶方位の面内成分の回転角の差異が、0.092°である事が確認されている。
形成された積層薄膜からフォトリソグラフィーとドライエッチングプロセスにより図4の様なPN接合ダイオード構造素子を製作した。製作した前記構造素子の図10に製作した素子の電流−電圧特性を示す。典型的なPN接合ダイオードに見られる整流特性が得られ、順バイアスの立ちあがりは、約2.1Vであった。この値はCuOのバンドギャップ(約2.2V)と良く一致する。 図10に示す様にP型半導体酸化物薄膜、N型半導体酸化物薄膜ともにアモルファスの膜でも特性確認したが、ダイオードとしては、なだらかな整流特性であり、順バイアスの立ち上がり電圧は、1Vから2Vの間で測定毎に不安定であった。
[実施例4]
前記実施例1、3でSi(100)単結晶基板上に、ZrO薄膜、Y薄膜、Pt薄膜、N型酸化膜半導体、それぞれ、SrTi80Nb20とCaMn95Zn、まで成膜したSi単結晶基板上の積層薄膜上に接着樹脂膜をスピンコートにより塗布する。
その後、Si単結晶基板と等しい大きさのAl2O3基板をSi単結晶基板上のN型酸化膜半導体と対向するように重ね合わせ、加圧しながら熱硬化法により接着し、図11の様な積層体を作成する。接着膜の形成には、熱硬化法の他に、常温硬化型の接着剤を用いる方法や熱溶融型の接着剤等が用いられてもよく、接着膜が、例えば紫外線(UV)硬化型のエポキシ樹脂である場合には、紫外線照射により接着する方法が好ましい。更に、工程において位置合わせが必要な場合は、熱硬化・紫外線硬化併用型接着剤の使用も好ましい。
次に、Al2O3基板を最下層とした場合の最上層のSi単結晶基板を反応性イオンエッチング法(RIE法)を用いて除去する。Si単結晶基板の除去には、フッ硝酸によるウェットエッチング、前段階の粗削りとして砥石研削(バーチカル)やコロイダルシリカ(CMP)によるポリッシングや、軟質金属定盤(ズズ定盤など)を使ったダイヤスラリーによるポリッシングにより基板除去をすることでも可能である。その後、RIE法によって、バッファ膜ZrO薄膜、Y薄膜をエッチングする。これにより、Al2O3基板上を最下層とし、接着層、N型酸化膜半導体層、最上層がPt薄膜電極層の状態となる。
次にPt薄膜電極層上にフォトリソグラフィー技術にて、3インチAl2O3基板上の4mmX20mmの短冊面積内毎に熱電特性測定用に短冊端電極と1mmの円パターンを短冊中央より短冊内シンメトリーに4mm離れた位置に2点、8mm離れた位置関係でレジスト形成する。
その後、このレジストパターンをマスクとしてマスクされていない領域を接着層が露出するまでRIE法を用いてエッチングし、レジストパターンを除去し、1mmPt円電極群を形成する。
次に、積層体上のN型酸化膜半導体所望の4mmX20mm形状に加工(パターニング)する。この工程でも、まずフォトリソグラフィー及びエッチング技術を用い4mmX20mm形状のレジストパターンを形成する。その後、このレジストパターンをマスクとしてマスクされていない領域を接着層が露出するまで、RIE法を用いてエッチングし、レジストパターンを除去し、N型酸化膜半導体層を電気的に4mmX20mmの面内形状に個片化し図13の様な積層体を形成する。
次に、形成したAl2O3基板上の4mmx20mm角に個片化されているN型酸化膜半導体層のゼーベック係数の測定を行う。図14の様に、Al2O3基板を加熱炉内に入れ所定の温度50℃に加熱保持し、4mmx20mm角の長片端側両端に形成したPt電極にブロックヒーターを短冊端Pt電極に接地してセットし、片側のブロックヒーターを加熱し、短冊試料に温度勾配をつける。ゼーベック係数の測定は、試料面に作成した1mm電極に押し当てた熱電対の片側同一素線間の熱起電力dEを測定して求める。電気抵抗測定は直流4端子法で、一定電流Iを試料両端に印加して熱電対の同じ素線間の電圧降下dVを測定して、リード線間の熱起電力を除いて求めるとする。
測定結果を、表8に示す。データは、N型酸化膜半導体、それぞれ、SrTi80Nb20とCaMn95Zn、が、良好な熱電特性を有していることを示している。
[実施例5]
前記実施例1、3でSi(100)単結晶基板上に、ZrO薄膜、Y薄膜、Pt薄膜、N型酸化膜半導体、P型半導体、それぞれNi90Li10O、CuO、SnO、まで成膜したSi単結晶基板上の積層薄膜上に接着樹脂膜をスピンコートにより塗布する。
その後、実施例4と同様にSi単結晶基板と等しい大きさのAl2O3基板をSi単結晶基板上のP型酸化膜半導体と対向するように重ね合わせ、加圧しながら熱硬化法により接着し図12の様な積層体を作成する。
次に、Al2O3基板を最下層とした場合の最上層のSi単結晶基板を反応性イオンエッチング法(RIE法)を用いて除去する。その後、RIE法によって、バッファ膜、ZrO薄膜、Y薄膜、N型酸化膜半導体をエッチングする。これにより、Al2O3基板上を最下層とし、接着層、最上層がP型酸化膜半導体層の状態となる。
次に、蒸着にてP型酸化膜半導体層の上にPtを500Å〜1000Å成膜する。
次にPt薄膜電極層上にフォトリソグラフィー技術にて、3インチAl2O3基板上の4mmX20mmの短冊面積内毎に熱電特性測定用に1mmの円パターンを短冊中央より短冊内シンメトリーに4mm離れた位置に2点、8mm離れた位置関係でレジスト形成する。
その後、このレジストパターンをマスクとしてマスクされていない領域を接着層が露出するまでRIE法を用いてエッチングし、レジストパターンを除去し、1mmPt円電極群を形成する。
次に、積層体上のP型酸化膜半導体所望の4mmX20mm形状に加工(パターニング)する。この工程でも、まずフォトリソグラフィー及びエッチング技術を用い4mmX20mm形状のレジストパターンを形成する。その後、このレジストパターンをマスクとしてマスクされていない領域を接着層が露出するまで、RIE法を用いてエッチングし、レジストパターンを除去し、P型酸化膜半導体層を電気的に4mmX20mmの面内形状に個片化し図13の様な積層体を形成する。
次に、形成したAl2O3基板上の4mmx20mm角に個片化されているP型酸化膜半導体層のゼーベック係数の測定を行う。図14の様に、Al2O3基板を加熱炉内に入れ所定の温度50℃に加熱保持し、4mmx20mm角の長片端側両端に形成したPt電極にブロックヒーターを短冊端Pt電極に接地してセットし、片側のブロックヒーターを加熱し、短冊試料に温度勾配をつける。ゼーベック係数の測定は、試料面に作成した1mm電極に押し当てた熱電対の片側同一素線間の熱起電力dEを測定して求める。電気抵抗測定は直流4端子法で、一定電流Iを試料両端に印加して熱電対の同じ素線間の電圧降下dVを測定して、リード線間の熱起電力を除いて求めるとする。
測定結果を、表8に示す。データは、P型酸化膜半導体、それぞれ、Ni90Li10O、CuO、SnO、が良好な熱電特性を有していることを示している。
Figure 2013219332
1 ヘテロエピタキシャルPN接合酸化物薄膜を有する積層薄膜
2,21,37 単結晶基板
3,22,36 バッファ層A
4,23,35 バッファ層B
5,24,34 下部金属薄膜
6,25,33 N型半導体酸化物薄膜
7,26,32 P型半導体酸化物薄膜
8,27 上部金属薄膜
10 単結晶基板上積層薄膜試料
11 入射X線
12 面内回転軸
13 回折X線
14 回折ピーク検出角度θχ
15 面内回転軸を面内回転動作させた角度φ
16 アウトオブプレーン検出器
17 インプレーン検出器
20 実施例におけるN型半導体酸化物/P型半導体酸化物接合ダイオードの素子構造を示す模式図
30 アルミナ基板
31 接着層
38 蒸着電極

Claims (9)

  1. 単結晶基板上に形成されたPN接合酸化物薄膜を有する積層薄膜であって、前記PN接合酸化物薄膜におけるN型半導体酸化物薄膜及びP型半導体酸化物薄膜が(00k)で表されるC軸配向にエピタキシャル成長していることを特徴とするヘテロエピタキシャルPN接合酸化物薄膜を有する積層薄膜。
  2. 前記ヘテロエピタキシャルPN接合酸化物薄膜を有する積層薄膜は、単層もしくは複数層から成り、前記ヘテロエピタキシャルPN接合酸化物薄膜の下地膜であって、エピタキシャル成長した、ZrO及びYを含むバッファー層を備え、前記ヘテロエピタキシャルPN接合酸化物薄膜と前記バッファー層の間に形成され、エピタキシャル成長した、Pt、Ir、Pd、Ru、Rhの少なくとも1種を含有する金属薄膜を備えていることを特徴とする請求項1に記載のヘテロエピタキシャルPN接合酸化物薄膜を有する積層薄膜。
  3. 前記N型半導体酸化物薄膜は、一般式RMOで表されるペロブスカイト型化合物であってR及びM以外の金属Dをドープし、R(Mx,Dy)Oもしくは(Rx,Dy)MOで表されるドープ処理ペロブスカイト型化合物であり、金属Dのドープ量を、x+y=1、0.03≦y≦0.3とすることで、前記N型半導体酸化物薄膜上に成膜されるP型半導体酸化物薄膜を(00k)で表されるC軸配向にエピタキシャル成長させる様に制御されたことを特徴とする請求項1から2に記載のヘテロエピタキシャルPN接合酸化物薄膜を有する積層薄膜。
  4. 前記一般式RMOで表されるペロブスカイト型化合物にR及びM以外の金属DをドープしR(Mx,Dy)Oもしくは(Rx,Dy)MOで表されるドープ処理ペロブスカイト型化合物において、RはBa、Ca、Fe、K、La、Li、Mg、Mn、Na、Sr及びZnからなる群より選択され、MはCo、Fe、Hf、La、Mn、Nb、Ni、Si、Sn、Ta、Ti及びZrからなる群より選択され、Dは、Al、Ba、Ca、Ce、Co、Cr、Fe、Hf、K、La、Mg、Mn、Na、Nb、Ni、Sn、Sr、V、Y、Zn及びZrからなる群より選択されることを特徴とする請求項1から3に記載のヘテロエピタキシャルPN接合酸化物薄膜を有する積層薄膜。
  5. 前記P型半導体酸化物薄膜は、SnO、NiO、CuO、からなる群より選択されることを特徴とする請求項1から4に記載のヘテロエピタキシャルPN接合酸化物薄膜を有する積層薄膜。
  6. 前記ヘテロエピタキシャルPN接合酸化物薄膜を有する積層薄膜において、N型半導体酸化物薄膜及びP型半導体酸化物薄膜の積層薄膜の配向面のX線回折により(00k)で表されるC軸配向の反射ピーク強度の最高強度に対して、C軸配向以外の反射ピーク強度が10%以下であることを特徴とする請求項1から5に記載のヘテロエピタキシャルPN接合酸化物薄膜を有する積層薄膜。
  7. 前記ヘテロエピタキシャルPN接合酸化物薄膜を有する積層薄膜において、N型半導体酸化物薄膜及びP型半導体酸化物薄膜の少なくとも一方が、X線回折により測定される(00k)で表されるC軸配向面をロッキングカーブ評価した時の半値幅の最低値が0.8°以内であることを特徴とする請求項1から6に記載のヘテロエピタキシャルPN接合酸化物薄膜を有する積層薄膜。
  8. 前記単結晶基板の面内面方位と前記N型半導体酸化物薄膜の面内面方位及び、前記P型半導体酸化物薄膜の面内面方位の回転角の差異が1°以内であることを特徴とする請求項1から7に記載のヘテロエピタキシャルPN接合酸化物薄膜を有する積層薄膜。
  9. 前記単結晶基板は、Si、MgO、SrTiO、LiNbOからなる群より選択されることを特徴とする請求項1から8のいずれかに記載のヘテロエピタキシャルPN接合酸化物薄膜を有する積層薄膜。
JP2013042073A 2012-03-14 2013-03-04 ヘテロエピタキシャルpn接合酸化物薄膜を有する積層薄膜 Expired - Fee Related JP6083262B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013042073A JP6083262B2 (ja) 2012-03-14 2013-03-04 ヘテロエピタキシャルpn接合酸化物薄膜を有する積層薄膜

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012057190 2012-03-14
JP2012057190 2012-03-14
JP2013042073A JP6083262B2 (ja) 2012-03-14 2013-03-04 ヘテロエピタキシャルpn接合酸化物薄膜を有する積層薄膜

Publications (2)

Publication Number Publication Date
JP2013219332A true JP2013219332A (ja) 2013-10-24
JP6083262B2 JP6083262B2 (ja) 2017-02-22

Family

ID=49156827

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013042073A Expired - Fee Related JP6083262B2 (ja) 2012-03-14 2013-03-04 ヘテロエピタキシャルpn接合酸化物薄膜を有する積層薄膜

Country Status (2)

Country Link
US (1) US9257524B2 (ja)
JP (1) JP6083262B2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104310972A (zh) * 2014-09-30 2015-01-28 苏州博利迈新材料科技有限公司 一种超导材料及其制备方法
JP2015227279A (ja) * 2014-05-08 2015-12-17 株式会社Flosfia 結晶性積層構造体および半導体装置
JP2016047791A (ja) * 2014-08-28 2016-04-07 日本碍子株式会社 層状複水酸化物配向緻密板及びその製造方法
JP2017209839A (ja) * 2016-05-24 2017-11-30 Tdk株式会社 積層膜、電子デバイス基板、電子デバイス及び積層膜の製造方法
WO2020204019A1 (ja) * 2019-04-03 2020-10-08 株式会社タムラ製作所 ショットキーダイオード

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014009992A (ja) * 2012-06-28 2014-01-20 Fujifilm Corp 放射線画像検出装置
US10068688B2 (en) * 2012-07-05 2018-09-04 University Of Houston System Superconducting article with compliant layers
CN104178730A (zh) * 2014-08-18 2014-12-03 中国科学院上海应用物理研究所 p型SnO薄膜及其p-n结二极管的制备方法
JP6528387B2 (ja) * 2014-11-05 2019-06-12 コニカミノルタ株式会社 シンチレータパネルおよび放射線検出器
JP6828293B2 (ja) * 2015-09-15 2021-02-10 株式会社リコー n型酸化物半導体膜形成用塗布液、n型酸化物半導体膜の製造方法、及び電界効果型トランジスタの製造方法
CN106129107B (zh) * 2016-07-01 2019-07-09 电子科技大学 半导体结构、半导体组件及功率半导体器件
JP6810338B2 (ja) * 2016-08-10 2021-01-06 富士通株式会社 光化学電極及び水素発生装置
US11495670B2 (en) 2016-09-22 2022-11-08 Iqe Plc Integrated epitaxial metal electrodes
TWI764930B (zh) 2016-09-22 2022-05-21 英商Iqe有限公司 集成外延金屬電極
US10418457B2 (en) 2016-09-22 2019-09-17 Iqe Plc Metal electrode with tunable work functions
CN106890645A (zh) * 2016-10-18 2017-06-27 浙江树人大学 一种钙钛矿氧化物掺杂TiO2光催化剂及其制备方法
US11342484B2 (en) 2020-05-11 2022-05-24 Silanna UV Technologies Pte Ltd Metal oxide semiconductor-based light emitting device
CN112038409A (zh) * 2020-09-15 2020-12-04 西安电子科技大学 双异质结增强型金属氧化物场效应晶体管及制备方法
US11522103B1 (en) 2021-11-10 2022-12-06 Silanna UV Technologies Pte Ltd Epitaxial oxide materials, structures, and devices
WO2023084274A1 (en) 2021-11-10 2023-05-19 Silanna UV Technologies Pte Ltd Epitaxial oxide materials, structures, and devices

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0963991A (ja) * 1995-08-25 1997-03-07 Tdk Corp 強誘電体薄膜、電子デバイスおよび強誘電体薄膜の製造方法
JP2000256098A (ja) * 1999-03-10 2000-09-19 Tdk Corp 積層薄膜
JP2001080996A (ja) * 1999-09-09 2001-03-27 Fuji Xerox Co Ltd 薄膜構造体
JP2004179549A (ja) * 2002-11-28 2004-06-24 Seiko Epson Corp 圧電体デバイス、液体吐出ヘッド、強誘電体デバイス及び電子機器並びにこれらの製造方法
JP2005294308A (ja) * 2004-03-31 2005-10-20 Fujitsu Ltd 強誘電体膜を含んだ電子素子とその製造方法
JP2007019460A (ja) * 2005-06-08 2007-01-25 Masanobu Isaki 酸化物薄膜太陽電池
JP2008034641A (ja) * 2006-07-28 2008-02-14 Sharp Corp 抵抗変化型不揮発性メモリ素子及び不揮発性半導体記憶装置
JP2008159760A (ja) * 2006-12-22 2008-07-10 Sharp Corp 抵抗変化型不揮発性メモリ素子とその作製方法及び不揮発性半導体記憶装置
JP2009224136A (ja) * 2008-03-14 2009-10-01 Tdk Corp 発光素子
WO2011065185A1 (ja) * 2009-11-27 2011-06-03 富士通株式会社 熱電変換モジュール及びその製造方法
WO2012014628A1 (ja) * 2010-07-30 2012-02-02 株式会社日立製作所 酸化物半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5828080A (en) * 1994-08-17 1998-10-27 Tdk Corporation Oxide thin film, electronic device substrate and electronic device
JP3850605B2 (ja) * 1999-10-29 2006-11-29 文雄 岡田 固相エキシマデバイス及びその製造方法
JP4164563B2 (ja) 2002-09-24 2008-10-15 独立行政法人科学技術振興機構 酸化物半導体pn接合デバイス及びその製造方法
US8045364B2 (en) * 2009-12-18 2011-10-25 Unity Semiconductor Corporation Non-volatile memory device ion barrier
KR101166801B1 (ko) * 2011-01-06 2012-07-26 에스케이하이닉스 주식회사 스위칭소자 및 이를 구비한 반도체 메모리 장치

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0963991A (ja) * 1995-08-25 1997-03-07 Tdk Corp 強誘電体薄膜、電子デバイスおよび強誘電体薄膜の製造方法
JP2000256098A (ja) * 1999-03-10 2000-09-19 Tdk Corp 積層薄膜
JP2001080996A (ja) * 1999-09-09 2001-03-27 Fuji Xerox Co Ltd 薄膜構造体
JP2004179549A (ja) * 2002-11-28 2004-06-24 Seiko Epson Corp 圧電体デバイス、液体吐出ヘッド、強誘電体デバイス及び電子機器並びにこれらの製造方法
JP2005294308A (ja) * 2004-03-31 2005-10-20 Fujitsu Ltd 強誘電体膜を含んだ電子素子とその製造方法
JP2007019460A (ja) * 2005-06-08 2007-01-25 Masanobu Isaki 酸化物薄膜太陽電池
JP2008034641A (ja) * 2006-07-28 2008-02-14 Sharp Corp 抵抗変化型不揮発性メモリ素子及び不揮発性半導体記憶装置
JP2008159760A (ja) * 2006-12-22 2008-07-10 Sharp Corp 抵抗変化型不揮発性メモリ素子とその作製方法及び不揮発性半導体記憶装置
JP2009224136A (ja) * 2008-03-14 2009-10-01 Tdk Corp 発光素子
WO2011065185A1 (ja) * 2009-11-27 2011-06-03 富士通株式会社 熱電変換モジュール及びその製造方法
WO2012014628A1 (ja) * 2010-07-30 2012-02-02 株式会社日立製作所 酸化物半導体装置

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
SHOJI OKAMOTO, 外5名: "Epitaxial Pt Films with Different Orientations Grown on (100)Si Substrates by RF Magnetron Sputterin", JAPANESE JOURNAL OF APPLIED PHYSICS, vol. Vol. 44, No. 7A, JPN6016042377, 8 July 2005 (2005-07-08), pages 5102 - 5106, ISSN: 0003434297 *
YOSHIFUMI NAKASHIMA, 外2名: "Processing of highly oriented (K,Na)NbO3 thin films using a tailored metal-alkoxide precursor soluti", JOURNAL OF THE EUROPEAN CERAMIC SOCIETY, vol. 31, JPN6016042379, 17 May 2011 (2011-05-17), pages 2497 - 2503, ISSN: 0003434298 *

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015227279A (ja) * 2014-05-08 2015-12-17 株式会社Flosfia 結晶性積層構造体および半導体装置
JP2016047791A (ja) * 2014-08-28 2016-04-07 日本碍子株式会社 層状複水酸化物配向緻密板及びその製造方法
CN104310972A (zh) * 2014-09-30 2015-01-28 苏州博利迈新材料科技有限公司 一种超导材料及其制备方法
JP2017209839A (ja) * 2016-05-24 2017-11-30 Tdk株式会社 積層膜、電子デバイス基板、電子デバイス及び積層膜の製造方法
WO2020204019A1 (ja) * 2019-04-03 2020-10-08 株式会社タムラ製作所 ショットキーダイオード
JP2020170787A (ja) * 2019-04-03 2020-10-15 株式会社タムラ製作所 ショットキーダイオード
JP7385857B2 (ja) 2019-04-03 2023-11-24 株式会社タムラ製作所 ショットキーダイオード

Also Published As

Publication number Publication date
JP6083262B2 (ja) 2017-02-22
US9257524B2 (en) 2016-02-09
US20130240874A1 (en) 2013-09-19

Similar Documents

Publication Publication Date Title
JP6083262B2 (ja) ヘテロエピタキシャルpn接合酸化物薄膜を有する積層薄膜
CN100573822C (zh) 衬底及其制备方法以及半导体器件及其制备方法
JP3813740B2 (ja) 電子デバイス用基板
JP5853753B2 (ja) ペロブスカイト機能積層膜
TWI229373B (en) Electronic device substrate structure and electronic device
JP4784609B2 (ja) 電子デバイス用基板
JP6803232B2 (ja) 新規な積層体
TW202203473A (zh) 用於功率及rf應用的工程基板結構
US20060208257A1 (en) Method for low-temperature, hetero-epitaxial growth of thin film cSi on amorphous and multi-crystalline substrates and c-Si devices on amorphous, multi-crystalline, and crystalline substrates
JP4183787B2 (ja) 電子デバイス用基板の製造方法
JP2009088223A (ja) 炭化珪素半導体基板およびそれを用いた炭化珪素半導体装置
CN105762197B (zh) 基于铌镁酸铅钛酸铅单晶的半导体铁电场效应异质结构及其制备方法和应用
JP6975530B2 (ja) 半導体素子及びそれを用いた電気機器
JP2013539234A (ja) 改良されたp−nヘテロ接合を有する亜酸化銅半導体を含むマイクロエレクトロニクス構造
JP6152548B2 (ja) 酸化ガリウム基板及びその製造方法
JP6232853B2 (ja) Iii族窒化物複合基板およびその製造方法、積層iii族窒化物複合基板、ならびにiii族窒化物半導体デバイスおよびその製造方法
TWI769929B (zh) 半導體元件及使用其之電氣機器
Molaei et al. Thin film epitaxy and near bulk semiconductor to metal transition in VO2/NiO/YSZ/Si (001) heterostructures
May et al. Enhanced uniformity of III-nitride nanowire arrays on bulk metallic glass and nanocrystalline substrates
TW201241874A (en) Composite substrate with protection film and method of manufacturing semiconductor device
US8377718B2 (en) Methods of forming a crystalline Pr1-xCaxMnO3 (PCMO) material and methods of forming semiconductor device structures comprising crystalline PCMO
Ning et al. Selective area epitaxy of complex oxide heterostructures on Si by oxide hard mask lift-off
JPWO2017221863A1 (ja) Iii族窒化物積層体、及び該積層体を備えた縦型半導体デバイス
Kaur GOX 2023 Session MD-TuP: Material and Device Processing and Fabrication Techniques Poster Session II
JP2017082317A (ja) 新規な積層体

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151210

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161025

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161108

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161206

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161227

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170109

R150 Certificate of patent or registration of utility model

Ref document number: 6083262

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees