JP2017209839A - 積層膜、電子デバイス基板、電子デバイス及び積層膜の製造方法 - Google Patents

積層膜、電子デバイス基板、電子デバイス及び積層膜の製造方法 Download PDF

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Abstract

【課題】単一配向性を有する金属膜を備えた積層膜、これを用いた電子デバイス基板及び電子デバイス及び積層膜の製造方法の提供。【解決手段】酸化物膜1と、酸化物膜上に設けられた金属膜3とを備える積層膜において、酸化物膜は、主表面が(001)面であるZrO2膜1Aを含み、金属膜3は、単一配向性を有し、主表面が(001)面であるPt膜又はPd膜を含み、ZrO2膜1Aの[001]軸から約9.2度ずれた軸と金属膜の[001]軸とは平行であり、ZrO2膜の[100]軸と金属膜3の[100]軸とは、酸化物膜と金属膜3との間の界面(XY平面)に平行であり、且つ、双方の軸は、平行である、ことを特徴とする積層膜。【選択図】図2

Description

本発明は、積層膜、電子デバイス基板、電子デバイス及び積層膜の製造方法に関する。
磁気ヘッドやMEMSスイッチ用のアクチュエータ等の用途として、圧電素子が注目されている。その中でも、薄膜圧電素子は、位置精度が高く、高速なアクチュエータとして動作することが可能である。(特許文献1)。このような薄膜圧電素子に用いられる積層膜として、Si基板上に、ZrO膜を堆積し、その上にPt膜を堆積した構造が提案されている(特許文献1)。また、Si基板上に、ZrO膜、Y膜を堆積し、更に、PtO膜を介して、Pt膜を堆積した構造も提案されている(特許文献2)。
特開平09−110592号公報 特開2015−154015号公報
しかしながら、この場合に得られるPt膜等の金属膜は、結晶の配向性及び均一性(以降、「結晶性」とする)が低く、その上に圧電膜を形成した場合においても、圧電膜の結晶性が低く圧電特性が十分ではない。単一配向でかつ広い面積で均一性を有する金属膜を用いることができれば、この上に、結晶性の高い圧電膜を効率よく形成することができる。
本発明は、このような課題に鑑みてなされたものであり、単一配向性を有する金属膜を備えた積層膜、これを用いた電子デバイス基板及び電子デバイス及び積層膜の製造方法を提供することを目的とする。
上述の課題を解決するため、第1の態様に係る積層膜は、酸化物膜と、前記酸化物膜上に設けられた金属膜と、を備える積層膜において、前記酸化物膜は、主表面が(001)面であるZrO膜を含み、前記金属膜は、単一配向性を有し、主表面が(001)面であるPt膜又はPd膜を含み、前記ZrO膜の[001]軸から約9.2度ずれた軸と前記金属膜の[001]軸とは平行であり、前記ZrO膜の[100]軸と前記金属膜の[100]軸とは、前記酸化物膜と前記金属膜との間の界面に平行であり、且つ、双方の軸は、平行である、ことを特徴とする。
この積層膜の場合、金属膜の結晶性が向上した構造となる。
第2の態様に係る積層膜においては、前記酸化物膜は、前記ZrO膜を含む第1の酸化物膜と、前記金属膜に含まれる金属を含み、前記第1の酸化物膜と前記金属膜との間に介在する金属酸化物膜からなる第2の酸化物膜とを備えることを特徴とする。
この積層膜の場合、第2の酸化物膜(金属酸化物膜)により、第2の酸化物膜は結晶成長におけるバッファとして機能し、金属膜の結晶性が向上した構造となる。
第3の態様に係る積層膜においては、前記第1の酸化物膜は、前記ZrO膜と、前記ZrO膜と前記第2の酸化物膜との間に介在するY膜とを備えることを特徴とする。
第3の態様に係る積層膜においては、前記金属膜上に設けられた圧電膜を更に備えることを特徴とする。
電子デバイス基板は、前記積層膜を、6インチ以上のサイズのウェハ上に設けてなることを特徴とする。すなわち、大口径のウェハに積層膜を形成した場合、量産性に優れることとなる。
電子デバイスは、前記積層膜の前記金属膜に、電位を与えるための電位印加端子を電気的に接続してなることを特徴とする。積層膜の金属膜には、電子デバイスの駆動に必要な電位が与えられ、電子デバイスの動作に寄与することができる。
また、上述のいずれかに記載の積層膜を製造する積層膜の製造方法は、ZrO膜を含む前記酸化物膜を形成する工程と、前記チャンバ内への酸素の供給を停止した状態で、Pt又はPdを含む前記所定の金属膜を、前記酸化物膜上に形成する工程とを備えることを特徴とする。
この製造方法によれば、上述の積層膜を簡単に製造することができる。
本発明の積層膜は、単一配向性を有する金属膜を備えているので、この上に形成される圧電膜等の結晶性が良くなり、したがって、圧電膜による駆動力の増加やリーク電流の減少など、優れた特性を発揮することができる。
実施例1に係る積層膜の縦断面構造を示す図である。 実施例2に係る積層膜の縦断面構造を示す図である。 実施例3に係る積層膜の縦断面構造を示す図である。 実施例4に係る積層膜の縦断面構造を示す図である。 実施例5に係る積層膜の縦断面構造を示す図である。 実施例6に係る積層膜の縦断面構造を示す図である。 実施例7に係る積層膜の縦断面構造を示す図である。 実施例8に係る積層膜の縦断面構造を示す図である。 比較例1に係る積層膜の縦断面構造を示す図である。 比較例2に係る積層膜の縦断面構造を示す図である。 圧電駆動素子(電子デバイス)の縦断面構造を示す図である。 複数の圧電駆動素子10を備えた電子デバイス基板の平面図である。 圧電駆動素子を備えた磁気ヘッド(電子デバイス)の縦断面構成を示す図である。 圧電駆動素子を備えたMEMSスイッチ(電子デバイス)の縦断面構成を示す図である。 作製したMEMSスイッチの平面図である。 PtとZrOの単位格子を示す図である。
以下、実施の形態に係る積層膜について説明する。なお、同一要素には、同一符号を用いることとし、重複する説明は省略する。
図1は、実施例1に係る積層膜の縦断面構造を示す図である。なお、以下の説明では、XYZ直交座標系を設定する。結晶性の改善を行う所定の金属膜としてのPt膜の厚み方向をZ軸とし、これに垂直な軸をX軸及びY軸とする。結晶軸は、c軸を[001]とし、X軸の方向を[100]、Y軸の方向を[010]とする。なお、SiやPtなどの立方晶の場合、c軸[001]はZ軸に一致するが、単斜晶のZrOのc軸[001]はZ軸から僅か(θ=約9.2度)ずれたZ’軸に一致している。θ=約9.2度とは、室温300Kにおいて、8.2度≦θ≦10.2度のことを意味する。
(実施例1)
この積層膜は、基板S上に、酸化物膜1と、金属酸化物膜2と、所定の金属膜3(本例ではPt膜)とを順次形成してなる。基板Sの材料はSi、酸化物膜1はZrO膜1Aを含むであり、酸化物膜1(第1の酸化物膜)上に設けられた金属酸化物膜2(第2の酸化物膜)は、PtO膜である。ここで、所定の金属膜3(Pt膜)は、単一配向性を有しており、結晶性に優れている。なお、基板Sの材料としては、ZrOが結晶成長するものであれば、ゲルマニウム(Ge)、ガリウム砒素(GaAs)、サファイア(Al)、酸化ガリウム(Ga)、窒化ガリウム(GaN)などの他の材料を用いることができる。
なお、ZrO膜とはZrOを主成分とする膜であり、その他、Y,Hfを含むことができ、La、Ce、Dyなどのランタノイド系希土類金属元素を含むことができる。PtO膜とはPtOを主成分とする膜であり、Pt膜とはPtを主成分とする膜である。もちろん、これらの膜は、不純物の含有を許容することができる。
膜厚方向の各層の配向は、Si(001)/ZrO(001)/PtO(001)/Pt(001)である。換言すれば、全ての膜のc軸[001]の方向がほぼ一致しており、膜厚方向に平行になっている。また、膜の面内での各層の配向は、Si(100)/ZrO(100)/PtO(100)/Pt(100)である。換言すれば、全ての膜のa軸[100]の方向が一致しており、面内方向に平行になっている。なお、図16は、(a)Pt単位格子と(b)ZrO単位格子(酸素原子は省略)を示している。各構成元素は、格子の頂点に位置すると共に、各面の中央にも位置している。
この積層膜は、以下のようにして製造することができる。
まず、基板Sとして、直径6インチ(150mm)の(001)Si基板を用意する。次に、この上に、酸化物膜1(ZrO膜)、金属酸化物膜2(PtO膜)、所定の金属膜3(Pt膜)を順次形成する。形成方法は、以下の通りである。
(製造条件)
(1)ZrO膜の形成:ターゲット材料として、ZrOの固体ソース材料を用意し、基板温度T1を700℃として、アルゴン雰囲気中で、スパッタリング法を用いて、基板上にZrO膜の堆積を行った。
(2)PtO膜の形成:ターゲット材料として、Ptの固体ソース材料を用意し、基板温度T2を450℃として、アルゴンと酸素の混合雰囲気中で、スパッタリング法を用いて、ZrO膜上にPtO膜の堆積を行った。酸素の供給量は、基板表面近傍(表面から1mm)の圧力P1に換算すると、0.01Paである。
(3)Pt膜の形成:Ptの固体ソース材料を用意し、PtO膜の形成時において用いたチャンバから基板を取り出すことなく、酸素供給を停止した真空状態で、500℃において、スパッタリング法を用いて、PtO膜上にPt膜を堆積した。
(評価と結果)
X線回折法を用いて、Pt膜の評価を行った。この場合、2θ=46.4°の位置に、半値幅0.3°のピークが観察され、その他のピークに関しては1/100以下の強度であった。また、基板面内でX線回折の結果が同じで、膜が均一であることが確認された。これは、後述の比較例と比較して優れた値である。したがって、露出表面が(001)面である(001)Pt膜は、面心立法構造の(100)面の結晶状態が高く、[100]方向に配向して構成原子が整列していることが分かる。このように、実施例1の構造を有する積層膜においては、Pt膜の結晶性が向上した。
なお、各パラメータT1、T2、P1の好適範囲は、以下の通りである。
500℃≦T1≦1000℃
400℃≦T2≦500℃
0.005Pa≦P1≦0.1Pa
T1が上記範囲条件を満たす場合、ZrO膜の結晶性が良くなるという効果がある。
T2が上記範囲条件を満たす場合、PtやPtOなどを含まない、結晶性の高いPtO膜が得られるという効果がある。
P1が上記範囲条件を満たす場合、PtやPtOなどを含まない、結晶性の高いPtO膜が得られるという効果がある。
図2は、実施例2に係る積層膜の縦断面構造を示す図である。
(実施例2)
この積層膜は、基板S上に、酸化物膜1と、金属酸化物膜2と、所定の金属膜3とを順次形成してなり、基板Sの材料はSiを用い、酸化物膜1上に設けられた金属酸化物膜2はPtO膜、所定の金属膜3はPt膜である。なお、実施例2は、実施例1と比較して、酸化物膜1が、ZrO膜1A及びY膜1Bとを含む点においてのみ、実施例1と異なり、その他の点は同一である。この場合も、Pt膜は、単一配向性を有しており、結晶性に優れている。
膜厚方向の各層の配向は、Si(001)/ZrO(001)/Y(001)/PtO(001)/Pt(001)である。換言すれば、全ての膜のc軸[001]の方向がほぼ一致しており、膜厚方向に平行になっている。また、膜の面内での各層の配向は、Si(100)/ZrO(100)/Y(100)/PtO(100)/Pt(100)である。換言すれば、全ての膜のa軸[100]の方向が一致しており、面内方向に平行になっている。
この積層膜は、以下のようにして製造することができる。
まず、基板Sとして、直径8インチ(150mm)の(001)Si基板を用意した。次に、この上に、酸化物膜1(ZrO膜、Y膜)、金属酸化物膜2(PtO膜)、所定の金属膜3(Pt膜)を順次形成する。形成方法は、以下の通りである。
(製造条件)
(1A)ZrO膜の形成:ターゲット材料として、ZrOの固体ソース材料を用意し、基板温度T1を700℃として、アルゴン雰囲気中で、スパッタリング法を用いて、基板上にZrO膜の堆積を行った。
(1B)Y膜の形成:ターゲット材料として、Yの固体ソース材料を用意し、基板温度T1’を700℃として、アルゴン雰囲気中で、スパッタリング法を用いて、ZrO膜上にY膜の堆積を行った。
(2)PtO膜の形成:ターゲット材料として、Ptの固体ソース材料を用意し、基板温度T2を450℃として、アルゴンと酸素の混合雰囲気中で、スパッタリング法を用いて、Y膜上にPtO膜の堆積を行った。酸素の供給量は、基板表面近傍(表面から1mm)の圧力P1に換算すると、0.01Paである。
(3)Pt膜の形成:Ptの固体ソース材料を用意し、PtO膜の形成時において用いたチャンバから基板を取り出すことなく、酸素供給を停止した真空状態で、400℃において、蒸着法を用いて、PtO膜上にPt膜を堆積した。
(評価と結果)
X線回折法を用いて、Pt膜の評価を行った。この場合、2θ=46.4°の位置に、半値幅0.2°のピークが観察され、その他のピークに関しては観察されなかった。また、基板面内でX船回折の結果が同じで、膜が均一であることが確認された。これは、後述の比較例と比較しても、実施例1と比較しても、優れた値である。露出表面が(001)面である(001)Pt膜は、面心立法構造の(100)面の結晶状態が高く、[100]方向に配向して構成原子が整列していることが分かる。このように、実施例2の構造を有する積層膜においては、Pt膜の結晶性が向上した。
なお、各パラメータT1、T1’、T2、P1の好適範囲は、以下の通りである。
500℃≦T1≦1000℃
500℃≦T1’≦1000℃
400℃≦T2≦500℃
0.005Pa≦P1≦0.1Pa
T1が上記範囲条件を満たす場合、ZrO膜の結晶性が良くなるという効果がある。
T1’が上記範囲条件を満たす場合、Y膜の結晶性が良くなるという効果がある。
T2が上記範囲条件を満たす場合、PtやPtOなどを含まない、結晶性の高いPtO膜が得られるという効果がある。
P1が上記範囲条件を満たす場合、PtやPtOなどを含まない、結晶性の高いPtO膜が得られるという効果がある。
なお、実施例2においては、酸化物膜1は、ZrO膜1Aと、ZrO膜1Aと金属酸化物膜2との間に介在するY膜1Bとを備えている。この場合、Y膜1Bの表面は、結晶成長時に凹凸面を有することとなる(複数の微小なピラミッド構造が表面上に現れる)。この凹凸面を起点として、金属酸化物膜2の成長時における欠陥が緩和され、金属酸化物膜2の表面結晶状態が改善する。したがって、金属酸化物膜2上に所定の金属膜3を形成した場合には、更に、結晶性の高いPt膜が得られたと考えられる。凹凸面の頂点と底面の最深部間のZ軸方向間距離の平均値AVR(Z1)は、2nm≦AVR(Z1)≦50nmを満たしている。AVR(Z1)が下限を下回ると金属酸化物膜2の欠陥の緩和が不完全になり、その上面に形成されるPt膜の結晶性が悪化することとなり、上限を超えると、金属酸化物膜上に形成されるPt膜の表面平坦性が悪化することとなるからである。
図3は、実施例3に係る積層膜の縦断面構造を示す図である。
(実施例3)
実施例3では、実施例1と比較して、金属酸化物膜2としてPtOの代わりに、PdOを用い、さらにその上にPd膜を形成する点が異なり、その他の点は、同一である。したがって、(2)PdO膜及び(3)Pd膜の形成についてのみ説明する。PdO膜の形成方法は、以下の通りである。
(2)PdO膜の形成:ターゲット材料として、Pdの固体ソース材料を用意し、基板温度T2’を400℃として、アルゴンと酸素の混合雰囲気中で、スパッタリング法を用いて、ZrO膜上にPdO膜の堆積を行った。酸素の供給量は、基板表面近傍(表面から1mm)の圧力P1’に換算すると、0.05Paである。
(3)Pd膜の形成:Pdの固体ソース材料を用意し、PdO膜の形成時において用いたチャンバから基板を取り出すことなく、酸素供給を停止した真空状態で、350℃において、蒸着法を用いて、PdO膜上にPd膜を堆積した。
膜厚方向の各層の配向は、Si(001)/ZrO2(001)/PdO(001)/Pd(001)である。換言すれば、全ての膜のc軸[001]の方向がほぼ一致しており、膜厚方向に平行になっている。また、膜の面内での各層の配向は、Si(100)/ZrO2(100)/PdO(100)/Pd(100)である。換言すれば、全ての膜のa軸[100]の方向が一致しており、面内方向に平行になっている。
(評価と結果)
X線回折法を用いて、Pd膜の評価を行った。この場合、2θ=46.7°の位置に、半値幅0.3°のピークが観察され、その他のピークに関しては1/100以下の強度であった。また、基板面内でX線回折の結果が同じで、膜が均一であることが確認された。これは、後述の比較例と比較しても、優れた値である。したがって、露出表面が(001)面である(001)Pd膜は、面心立法構造の(100)面の結晶状態が高く、[100]方向に配向して構成原子が整列していることが分かる。このように、実施例3の構造を有する積層膜においては、Pd膜の結晶性が向上した。
なお、各パラメータT1、T2’、P1’の好適範囲は、以下の通りである。
500℃≦T1≦1000℃
300℃≦T2’≦500℃
0.005Pa≦P1’≦0.1Pa
T1が上記範囲条件を満たす場合、ZrO膜の結晶性が良くなるという効果がある。
T2’が上記範囲条件を満たす場合、PdやPdOなどを含まない、結晶性の高いPdO膜が得られるという効果がある。
P1’が上記範囲条件を満たす場合、PdやPdOなどを含まない、結晶性の高いPdO膜が得られるという効果がある。
図4は、実施例4に係る積層膜の縦断面構造を示す図である。
(実施例4)
実施例4では、実施例2と比較して、金属酸化物膜2としてPtOの代わりに、PdOを用い、Ptの代わりにPdを用いた点が異なり、その他の点は、同一である。したがって、PdO膜及びPd膜の形成についてのみ説明すると、PdO膜及びPd膜の形成方法は、実施例3に記載の通りである)。
膜厚方向の各層の配向は、Si(001)/ZrO(001)/Y(001)/PdO(001)/Pd(001)である。換言すれば、全ての膜のc軸[001]の方向がほぼ一致しており、膜厚方向に平行になっている。また、膜の面内での各層の配向は、Si(100)/ZrO(100)/Y(100)/PdO(100)/Pd(100)である。換言すれば、全ての膜のa軸[100]の方向が一致しており、面内方向に平行になっている。
(評価と結果)
X線回折法を用いて、Pd膜の評価を行った。この場合、2θ=46.7°の位置に、半値幅0.2°のピークが観察され、その他のピークに関しては観察されなかった。また、基板面内でX線回折の結果が同じで、膜が均一であることが確認された。これは、後述の比較例と比較しても、実施例3と比較しても、優れた値である。したがって、露出表面が(001)面である(001)Pd膜は、面心立法構造の(100)面の結晶状態が高く、[100]方向に配向して構成原子が整列していることが分かる。このように、実施例4の構造を有する積層膜においては、Pd膜の結晶性が向上した。
なお、各パラメータT1、T1’、T2’、P1’の好適範囲は、以下の通りである。
500℃≦T1≦1000℃
500℃≦T1’≦1000℃
300℃≦T2’≦500℃
0.005Pa≦P1’≦0.1Pa
T1が上記範囲条件を満たす場合、ZrO膜の結晶性が良くなるという効果がある。
T1’が上記範囲条件を満たす場合、Y膜の結晶性が良くなるという効果がある。
T2’が上記範囲条件を満たす場合、PdやPdOなどを含まない、結晶性の高いPdO膜が得られるという効果がある。
P1’が上記範囲条件を満たす場合、PdやPdOなどを含まない、結晶性の高いPdO膜が得られるという効果がある。
次に、実施例5〜8において、PdO膜を備えない場合の例について説明する。
(実施例5)
図5は、実施例5に係る積層膜の縦断面構造を示す図である。
実施例5では、実施例1から、PtOを取り除いたものであり、その他の点は、実施例1と同一である。この場合、ZrO膜1A上に直接Pt膜3が形成されることとなる。
膜厚方向の各層の配向は、Si(001)/ZrO(001)/Pt(001)である。換言すれば、全ての膜のc軸[001]の方向がほぼ一致しており、膜厚方向に平行になっている。また、膜の面内での各層の配向は、Si(100)/ZrO(100)/Pt(100)である。換言すれば、全ての膜のa軸[100]の方向が一致しており、面内方向に平行になっている。
(評価と結果)
X線回折法を用いて、Pt膜の評価を行った。この場合、2θ=46.4°の位置に、半値幅0.4°のピークが観察され、その他のピークに関しては観察されなかった。また、基板面内でX線回折の結果が同じで、膜が均一であることが確認された。これは、後述の比較例と比較して、優れた値である。したがって、露出表面が(001)面である(001)Pt膜は、面心立法構造の(100)面の結晶状態が高く、[100]方向に配向して構成原子が整列していることが分かる。このように、実施例5の構造を有する積層膜においては、Pt膜の結晶性が向上した。
なお、パラメータT1の好適範囲は、実施例1と同一であり、同様の効果を奏する。
(実施例6)
図6は、実施例6に係る積層膜の縦断面構造を示す図である。
実施例6では、実施例2から、PtOを取り除いたものであり、その他の点は、実施例2と同一である。この場合、Y膜1B上に直接Pt膜3が形成されることとなる。
膜厚方向の各層の配向は、Si(001)/ZrO(001)/Y(001)/Pt(001)である。換言すれば、全ての膜のc軸[001]の方向がほぼ一致しており、膜厚方向に平行になっている。また、膜の面内での各層の配向は、Si(100)/ZrO(100)/Y(100)/Pt(100)である。換言すれば、全ての膜のa軸[100]の方向が一致しており、面内方向に平行になっている。
(評価と結果)
X線回折法を用いて、Pt膜の評価を行った。この場合、2θ=46.4°の位置に、半値幅0.3°のピークが観察され、その他のピークに関しては観察されなかった。また、基板面内でX線回折の結果が同じで、膜が均一であることが確認された。これは、後述の比較例と比較して、優れた値である。したがって、露出表面が(001)面である(001)Pt膜は、面心立法構造の(100)面の結晶状態が高く、[100]方向に配向して構成原子が整列していることが分かる。このように、実施例5の構造を有する積層膜においては、Pt膜の結晶性が向上した。
なお、パラメータT1、T1’の好適範囲は、実施例2と同一であり、同様の効果を奏する。
(実施例7)
図7は、実施例7に係る積層膜の縦断面構造を示す図である。
実施例7では、実施例3から、PdOを取り除いたものであり、その他の点は、実施例3と同一である。この場合、ZrO膜1A上に直接Pd膜3が形成されることとなる。
膜厚方向の各層の配向は、Si(001)/ZrO(001)/Pd(001)である。換言すれば、全ての膜のc軸[001]の方向がほぼ一致しており、膜厚方向に平行になっている。また、膜の面内での各層の配向は、Si(100)/ZrO(100)/Pd(100)である。換言すれば、全ての膜のa軸[100]の方向が一致しており、面内方向に平行になっている。
(評価と結果)
X線回折法を用いて、Pd膜の評価を行った。この場合、2θ=46.7°の位置に、半値幅0.4°のピークが観察され、その他のピークに関しては観察されなかった。また、基板面内でX線回折の結果が同じで、膜が均一であることが確認された。これは、後述の比較例と比較して、優れた値である。したがって、露出表面が(001)面である(001)Pd膜は、面心立法構造の(100)面の結晶状態が高く、[100]方向に配向して構成原子が整列していることが分かる。このように、実施例7の構造を有する積層膜においては、Pd膜の結晶性が向上した。
なお、パラメータT1の好適範囲は、実施例3と同一であり、同様の効果を奏する。
(実施例8)
図8は、実施例8に係る積層膜の縦断面構造を示す図である。
実施例6では、実施例4から、PdOを取り除いたものであり、その他の点は、実施例4と同一である。この場合、Y膜1A上に直接Pd膜3が形成されることとなる。
膜厚方向の各層の配向は、Si(001)/ZrO(001)/Y(001)/Pd(001)である。換言すれば、全ての膜のc軸[001]の方向がほぼ一致しており、膜厚方向に平行になっている。また、膜の面内での各層の配向は、Si(100)/ZrO(100)/Y(001)/Pd(100)である。換言すれば、全ての膜のa軸[100]の方向が一致しており、面内方向に平行になっている。
(評価と結果)
X線回折法を用いて、Pd膜の評価を行った。この場合、2θ=46.7°の位置に、半値幅0.3°のピークが観察され、その他のピークに関しては観察されなかった。また、基板面内でX線回折の結果が同じで、膜が均一であることが確認された。これは、後述の比較例と比較して、優れた値である。したがって、露出表面が(001)面である(001)Pd膜は、面心立法構造の(100)面の結晶状態が高く、[100]方向に配向して構成原子が整列していることが分かる。このように、実施例7の構造を有する積層膜においては、Pd膜の結晶性が向上した。
なお、パラメータT1、T1’の好適範囲は、実施例4と同一であり、同様の効果を奏する。
(比較例1)
図9は、比較例1に係る積層膜の縦断面構造を示す図である。
比較例1(図9)は、実施例5において、Pt膜の結晶軸が、Z軸まわりに45度、回転した構造であり、その他は、実施例5と同一である。比較例1では、実施例5におけるZrO膜の[100]軸と、Pt膜の[110]軸とを平行にしたサンプルを作製した。この構造は、実施例1において、ZrO膜の形成を行った後のPtO膜の形成工程を省くとともに、Pt膜の形成温度を実施例1よりも低い400℃として作製することで得られたものである。T2,P1はPtOの成膜条件であり、この工程を省く比較例1の工程では、Pt膜の成膜条件として、Pt膜の成膜温度を400℃程度に低くすることで45度回転したものになった。
(評価と結果)
X線回折法を用いて、比較例1におけるPt膜の評価を行った。この場合、2θ=46.4°の位置に、半値幅0.8°のピークが観察された。実施例5と比較すると、Pt膜の結晶性が劣っていた。また、基板面内のPt膜の結晶性にばらつきがみられ、6インチ基板の面積のうちおよそ50%の領域では、Ptの2θ=46.4°のピークの半値幅が0.8度であったが、それ以外の領域では0.8°より大きく1.5°以下であった。実施例5と比較すると、Pt膜の結晶性の均一性が劣っていた。
(比較例2)
図10は、比較例2に係る積層膜の縦断面構造を示す図である。
比較例2(図10)は、実施例1において、Pt膜の結晶軸が、Z軸まわりに45度、回転した構造であり、その他は、実施例1と同一である。比較例2では、実施例1におけるZrO膜の[100]軸と、Pt膜の[110]軸とを平行にしたサンプルを作製した。この構造は、実施例1において、T2とP1を、それぞれ400℃、0.01Paとし、Ptの形成温度を450℃に変更すると、製造することができる。
(評価と結果)
X線回折法を用いて、Pt膜の評価を行った。この場合、2θ=46.4°の位置に、半値幅0.5°のピークが観察され、その他のピークに関しては強度が1/10以下であった。また、基板面内のPt膜の結晶性にばらつきがみられ、6インチ基板の面積のうちおよそ50%の領域では、Ptの2θ=46.4°のピークの半値幅が0.5度であったが、それ以外の領域では0.5°より大きく1.0°以下であった。これは、Pt膜の結晶性および均一性という点において、実施例1の値の方が優れている。
(比較例3)
比較例1において、Pt膜に代えて、上述の方法で、Pd膜を形成したものを比較例3とした。
(評価と結果)
X線回折法を用いて、比較例3におけるPd膜の評価を行った。この場合、2θ=46.7°の位置に、半値幅0.8°のピークが観察された。実施例7と比較すると、Pd膜の結晶性という点において、特性が劣っていた。また、基板面内のPd膜の結晶性にばらつきがみられ、6インチ基板の面積のうちおよそ50%の領域では、Ptの2θ=46.7°のピークの半値幅が0.8度であったが、それ以外の領域では0.8°より大きく1.5°以下であった。実施例7と比較すると、Pd膜の結晶性の均一性が劣っていた。
(比較例4)
比較例2において、Pt膜に代えて、上述の方法で、Pd膜を形成したものを比較例4とした。
(評価と結果)
X線回折法を用いて、比較例4におけるPd膜の評価を行った。この場合、2θ=46.7°の位置に、半値幅0.7°のピークが観察された。実施例3と比較すると、Pd膜の結晶性という点において、特性が劣っていた。また、基板面内のPd膜の結晶性にばらつきがみられ、6インチ基板の面積のうちおよそ50%の領域では、Pdの2θ=46.7°のピークの半値幅が0.7度であったが、それ以外の領域では0.7°より大きく1.5°以下であった。実施例5と比較すると、Pd膜の結晶性の均一性が劣っていた。
すなわち、実施例1〜8の積層膜は、いずれも特性が優れていることが分かった。
なお、上述の積層膜及び以下の電子デバイスにおいては、必要に応じて、基板Sを除去した後に、各種のデバイスに適用することができる。Siからなる基板は、例えば、フッ酸と硝酸の混合水溶液で除去することができる。また、Deep−RIEなどの反応性イオンエッチング法によりSiを特定の形状に除去して微小機械電気システムなどに適用することができる。
図11は、圧電駆動素子(電子デバイス)の縦断面構造を示す図である。
図1〜図8に示した積層膜を、積層膜SFとすると、この圧電駆動素子においては、積層膜SFの表面に位置する所定の金属膜3上に、圧電膜4が形成され、圧電膜4上に、上部電極膜5が形成されている。本例においては、圧電膜4はチタン酸ジルコン酸鉛(PZT)からなり、上部電極5はPt膜からなる。圧電膜としては、ペロブスカイト型結晶構造を有する材料が好ましく、PZTの他、チタン酸鉛、ジルコン酸鉛、チタン酸バリウム、ニオブ酸カリウムなどの材料が利用できる。上部電極5の材料としては、圧電膜に導電性のある材料であれば、AlやCuなどの各種の金属材料を用いることができる。
構造的には、図11に示した積層構造からなる圧電駆動素子10は、積層膜SFの所定の金属膜3に、電位を与えるための電位印加端子E3を電気的に接続してなる。上部電極5には、これに電位を与えるための電位印加端子E5が電気的に接続されている。これらは電極パッドやボンディングパッドとすることができ、それぞれの電極に接触している。
駆動回路DVから、電位印加端子E3(下部電極である所定の金属膜3)と、電位印加端子E5(上部電極5)との間に電圧を印加し、圧電膜4の厚み方向に電圧を与えると、圧電膜4が伸縮・変形し、アクチュエータとして機能する。このように、積層膜のPt膜には、電子デバイスの駆動に必要な電位が与えられ、電子デバイスの動作に寄与することができる。本例の場合、積層膜は、Pt膜上に設けられた圧電膜を更に備えており、結晶性の高い所定の金属膜3上に圧電膜4を形成した場合、圧電膜の結晶性も高くなるため、その特性が向上する。すなわち、圧電膜4による駆動力の増加や、リーク電流の減少など、優れた特性を発揮することができる。
図12は、複数の圧電駆動素子10を備えた電子デバイス基板の平面図である。
電子デバイス基板は、基板Sとしてウェハを用いることとしたものであり、上述の積層膜(圧電駆動素子10)は、6インチ以上のサイズのウェハ上に設けられている。複数の圧電駆動素子10は、ダイシングにより分離可能である。大口径のウェハに積層膜(圧電駆動素子10)を形成した場合、同一のプロセスで、複数の素子を形成することができるため、量産性に優れることとなる。圧電駆動素子のほかにセンサー素子やメモリー素子などの圧電素子を本電子デバイス基板を用いて作製することが可能である。
PtOを有することによって、大口径の半導体基板上に均一に良好な(100)配向の電極膜が得られる。大口径とは、現在のMEMSプロセスで一般的に用いられる直径約150mm以上の大きさである。通常、6インチ(150mm)基板、8インチ(200mm)基板が用いられており、直径6インチ以上の大面積の基板が好適に利用できる。直径6インチの円形の基板の面積はおよそ、17600mmであり、この面積と同等か大きい基板が利用できる。これによって、大量生産が高率よく行え、低コストで均一な性能のデバイスが大量に製造できる。
本例では、基板Sとして、(001)Siウェハを用いた。ウェハのオリエンテーションフラットOFの長手方向は[100]方向であり、平面視において長方形の圧電駆動素子10が、行列状に整列している。オリエンテーションフラットの方位は他に[110]も一般に用いられており、これらの方位とオリエンテーションフラットおよび基板上に形成される圧電素子の配列の関係は特に規定されるものではなく、用途や設計に合わせて適宜設定することが可能である。
次に、上述の圧電駆動素子を備えた電子デバイスについて説明する。
図13は、圧電駆動素子を備えた磁気ヘッド(電子デバイス)の縦断面構成を示す図である。
基板Sは、AlTiCからなるスライダであり、その上に上述の積層膜SFと圧電膜4と上部電極5が形成されている。すなわち、Si基板上に圧電駆動素子を形成した後、Si基板を除去し、圧電駆動素子をAlTiC基板上にボンディングしたものである。ボンディングには接着剤を用いる方法と熱融着を用いる方法がある。基板Sの先端部には、データ読み取り用の磁気抵抗効果素子MDが設けられている。磁気抵抗効果素子MDの近傍には、データ書き込み用のコイルが設けられている。
駆動回路DVに電圧を与えると、スライダが僅かに変形し、磁気抵抗効果素子MDの位置が移動する。例えば、Z軸方向に沿って僅かに移動する。本例は、一例を示すのみであるが、圧電駆動素子の配置方向や、圧電駆動素子の数に応じて、回転を含む様々な方向への移動が可能である。
図14は、圧電駆動素子を備えたMEMSスイッチ(電子デバイス)の縦断面構成を示す図である。図15は作製したMEMSスイッチの平面図であり(パッケージは省略)、A−A線の断面が図14に相当する。なお、本例は、実施例2の構造を適用したものであるが。もちろん、その他の実施例の構造も適用することができる。図15におけるビーム13は、これを含む基板13Kの一部であり、基板13Kの2点鎖線Pの外側領域(周辺領域)は、パッケージを構成する第1部材PK(1)と第2部材PK(2)とによって挟まれている。
第1部材PK(1)と、第2部材PK(2)は、収容空間を有する矩形部材であり、これらの開口端面間に、基板13Kの周辺領域を挟んで保持している。したがって、ビーム13は、収容空間内において、撓むことができる。ビーム13はSiからなる。
ビーム13上に、ZrO膜1A、Y膜1Bからなる酸化物膜1と、PtOからなる金属酸化物膜2と、所定の金属膜3からなる下部電極層と、PZTからなる圧電膜4と、Ptからなる上部電極5と、を順次積層し、接触端子構造体とした。この接触端子構造体の先端部には接触端子15を表面とする積層体が、接触端子構造体と同じ積層構造で形成されている。すなわち接触端子15は上部電極5に相当する。この接触端子構造体と、駆動素子11とは、電気的に分離している。パッケージの外表面上には、バンプ電極B1、B2、B3が設けられている。
バンプ電極B2は上部電極5に電気的に接続され、バンプ電極B3は下部電極である所定の金属膜3に電気的に接続されている。したがって、これらのバンプ電極を電位印加端子として、駆動回路DVから電圧を与える。圧電膜4は、駆動回路から所定の金属膜3からなる下部電極および上部電極5に印加される信号により収縮し、これによりビーム本体が湾曲する。ビームが湾曲する際に接触端子15が、これと対向する位置にある第2信号線24(対向電極)と接触する。この接触により、接触端子15に第1信号線14を介して接続された信号回路と、第2信号線24とが、バンプ電極B1を介して、電気的に接続され、スイッチがオンとなった状態が得られる。すなわち、入力端子INと、第1信号線14と、第2信号線24と、出力端子OUTが、電気的に接続される。
なお、ビーム13の裏面側には、裏面絶縁層17B及び金属膜18Bが設けられている。裏面絶縁層17Bには、Y、Zr、Si、などの元素を含む酸化膜を好適に用いることができる。金属膜18Bの材料としては、導電性である材料Cu、Mo、Al、Ni、Ti、Pt、W、Cr、Ta、Ru、Sr、Irまたはこれら材料の元素を2種類以上含む合金が好適に用いることができる。
なお、上述のPtO膜の配向及び格子定数は、上述のX線回折法だけなく、透過電子顕微鏡により特定することも可能である。上述の実施例1〜4のPtO膜は、格子定数0.51nmのNaCl型構造(001)配向膜であることが、これらの方法により確認できた。また、金属酸化物膜2の格子定数は0.5から0.55nmであり、NaCl型構造を有していることが好ましい。
上述のように、上述の積層膜は、PZTなどの圧電体薄膜を電極膜とともにシリコンなどの半導体基板上に形成し、それら薄膜や半導体基板を加工した、アクチュエータやセンサなどの微小機械電気システム(MEMS)に適用することができる。
また、上述の実施形態においては、これらの圧電膜を用いたMEMS製品において、圧電膜の結晶の方位を特定の方向に制御しているので、特性が向上する。具体的にはPZTを用いた圧電MEMSでは、PZTの(001)面が上下の電極間に形成される電界の向きに対して平行になるように揃える(膜の厚さ方向に(001)配向しているという)ことによって優れた圧電特性を得ることができる。
そのためには、PZTなどの圧電膜を形成する下地となる電極膜の配向方位が重要となる。一般的に、PZTなどのペロブスカイト型圧電体薄膜の下地にはPtが用いられる。その場合、Pt膜の面心立方構造の(001)面が基板表面と平行になるようにする、すなわち(001)配向させることで、特性の良好な(001)配向のPZT膜を得ることができる。
なお、上述の実施例において、PtOを中間層とした構造も考えられるが、これはPtOを用いたものよりも、良好なPt(001)配向膜が安定的に得られにくい。PtOの結晶は格子定数が0.41nmであり、下地となるZrO膜の格子定数(0.52nm)と大きく離れているため、結晶成長の際に下地のPtO結晶の影響を受けにくく、安定して(001)配向のPt膜が成長することができないと考えられる。なお、それぞれのa軸が面内で45度ずれた場合には、各結晶同士の長さのずれは小さくなるが、その場合には面内で、2種類の配向が混ざってしまう場合があるため、PtO又はPdO膜を用いる方が好ましい。また、上述の実施例の結果からもわかるように、PtOまたはPdO膜を用いずに、Pt膜やPd膜を直接ZrOやY膜の上に形成しても、ZrO膜の[100]軸と金属膜の[100]軸を一致させることで、良好な結晶性の金属膜が得られるようになる。
また、基板Sの材料としては、半導体基板を用いることができる。最も好ましい例として、Siを用いた場合を示した。半導体としては、ガリウム砒素、窒化ガリウム、酸化ガリウム、炭化シリコンなども知られている。Siは安価でCMOSなどの半導体回路形成プロセスが確立している他、MEMSと呼ばれる微小電気機械システムの構造材として適しており、さまざまな電子デバイスに適用可能である。Si基板に圧電膜や強誘電体膜などの機能膜を形成することで高性能の圧電MEMSデバイスや強誘電体メモリなどが実現できる。
単一配向膜とは、膜が基板の厚み方向に対して(基板面に垂直な方向に)ある特定の結晶面のみが揃って形成されている膜のことである。同様に、ある特定の結晶面が基板の厚み方向に揃って形成されている状態を単一配向しているという。例えば、Pt(001)単一配向膜は、Ptの結晶構造は室温では立方晶面心立方構造を有しているため、面心立方構造の(001)面が膜面に対して平行に形成されている。単一配向であるかどうかは、X線回折法や透過型電子線顕微鏡、電子線回折などの分析方法を用いて調べることができる。例えばX線回折法のθ−2θスキャンを行ったとき、単一配向膜ではある一つの面と等価な面のピークが強く観察され、その他の面のピークは観察されないか、あるいは10分の1以下の強度になる。Pt(001)単一配向膜では、(00N)(Nは整数)のピークが観察され、それ以外の(NN0)や(NNN)などのピークは観察されないか10分の1以下の強度になる。
また、エピタキシャル膜とは、下地の層の結晶方位に対して、膜の結晶の方位が膜面に平行な方向(面内方向という)、膜面に垂直な方向(面直方向という)ともに特定の方位に、おおむね揃って形成されている膜のことを言う。例として、Si(001)基板上に形成されたZrO(001)エピタキシャル膜について説明する。ZrOは室温で単斜晶の結晶構造をとり、単位格子のa軸([100]方向という)とb軸(同じく[010]方向)は直交している。これらの2つの軸に対して、c軸([001]方向)はa軸に対して90度からわずかにずれた角度(基板等の拘束の無い場合の安定した角度は約99.2度)になっている。それぞれの軸の単位長さは、およそ0.52nm程度である。室温において単斜晶のZrOは、高温においてはa軸、b軸、c軸がお互いに直交し、それぞれの長さもほぼ等しい立方晶または正方晶となる。Si(001)基板上のZrO(001)エピタキシャル膜は、膜面に垂直な方向にZrOのc軸が向くように結晶の配向方向が揃っており、Si面内の[100]軸がZrOのa軸[100]又はb軸[010]と平行に揃っている。
立方晶以外の結晶構造では面や方位が等価ではないため一般には区別が必要だが、正方晶、単斜晶、斜方晶などを含め、全て立方晶と同じ扱いで等価とみなすこともできる。すなわち、結晶構造によらず(100)面とは(100)、(010)、(001)面を総括的に表し、[100]方位とは[100]、[010]、[001]方位を総括的に表すことができるが、所定の金属膜3(Pt膜、Pd膜)が、膜面内のa軸[100]に沿って単一配向すると、膜面に垂直な方向に沿ったc軸[001]方向(厚み方向)に、PZT結晶が単一配向して成長する。また、PZT結晶への電界は、厚み方向に沿って印加される。
酸化物膜は単層でもよいが、複数の酸化物膜の積層とすることもできる。上記では、ZrO層を形成し、その上にY層を形成したが、3層以上の構造も可能である。また、複数の金属元素を含んだ層や、その成分が厚み方向に連続的に変化する層とすることもできる。
酸化物膜上には、PtO等の亜酸化物からなる金属酸化物層を介して、(001)単一配向の金属薄膜が形成(Pt膜)される。金属薄膜は室温にて面心立方構造の結晶構造を有する材料であることが好ましい。六法晶系の金属薄膜も用いることができるが、立方晶系の金属薄膜とすることによって、より均一で配向方位の揃った(001)配向の金属薄膜を得ることができる。
上述の金属酸化物膜2はNaCl型の結晶構造を有することが好ましい。NaCl型構造では金属原子が面心立方構造と同じ位置に配列し、その立法体の各稜辺の中央に酸素原子が配置する。NaCl型構造の金属原子の位置と、面心立方構造の金属原子の位置は単位格子中の同じ位置にあるため、これらの結晶が積層されることで、整合性の高い結晶成長が可能になり、良好な単一配向膜が得られることになる。
金属酸化物膜は、下地の酸化物薄膜の格子定数と、上側に形成される金属薄膜の格子定数に対して、それらの中間の格子定数を持つことが好ましいと考えらえる。ZrOの格子定数は約0.52nm、Ptの格子定数は約0.4nmであるから、これらの間の格子定数が約0.51nmのPtOは好適である。これは積層される各膜の面内の配向が揃いやすくなる一つの原因と考えられる。
金属酸化物膜は、金属薄膜を形成する前に、酸素ガスや酸素プラズマまたはオゾンなどの酸化性物質を供給することによっても、形成することができる。これらの酸化性物質を金属酸化物膜を形成する初期の段階において一定時間供給することによっても形成することができる。上述の各薄膜を形成方法は特に限定されないが、真空蒸着法やスパッタリング法などの真空成膜法や、原料溶液を基板上に塗布して焼成するケミカルソリューション法なども利用できる。
金属酸化物膜の厚さは特に限定されないが、通常0.5〜50nmである。これよりも薄いと、高い結晶性のPt膜やPd膜が得られにくくなる。また、この範囲よりも厚いと、PtOやPdOの結晶が混入しやすくなり、均一な膜が得られにくくなる。
圧電膜として利用できる圧電セラミックスとして、PZT(Pb(Zr,Ti)O )が好適であるが、これはペロブスカイト構造を有している。ペロブスカイト型構造の材料をABOと表した場合、Aの元素としてはPb、Ba、Sr、Ca、K、Na、Liなどが利用でき、BにはTi、Zr、Mn、Nb、Ruなどの元素が利用できる。これらの元素は一部がAとBで入れ替わっていても良い。また、ABOとしているが、元素の比率は必ずしも正確にこの比率になっている必要は無く、圧電性などの電気特性や、信頼性の点からずれていてもかまわない。
また、上述の機能を有する機能膜の上には、保護膜、或いは、他の機能膜を積層することも可能である。上部電極などの導電性膜の材料として、SrRuOやLaNiOなどの酸化物導電性膜や、Pt、Ni、Feなどの金属膜(合金も含む)も用いることができる。必要に応じて、さらに層間に他の膜を形成しても良い。また、保護膜として樹脂膜や絶縁性膜をその上に形成しても良い。
また、上記電子デバイス用基板を用いることで、電気特性に優れた電子デバイスが作製できる。積層膜をエッチング等により必要な形状にパターンニング加工したり、半導体基板を反応性イオンエッチング法を用いてエッチングすることにより、マイクロアクチュエータや、センサなどのMEMS部品、強誘電体メモリなどの記憶装置、光変調器などの光機能部品が得ることもできる。上述の積層膜は、発電デバイス、触覚センサ、圧力センサ、マイクロフォン、加速度センサ、角速度センサ、RFスイッチなど様々なデバイスに適用可能である。
なお、上述の例では、金属酸化物膜2としてPtO膜又はPdO膜を用い、所定の金属膜3として、Pt膜又はPd膜を用いた例について説明した。金属酸化物膜に含まれる酸素の割合が減少すると、これに含まれる金属膜となる。したがって、所定の金属膜3が、下地の金属酸化物膜に含まれる金属を含む場合、厚み方向に同種の金属元素の連続性があるため、良好な結晶が形成される要因になっていると考えられる。
所定の金属膜3としては、この同種の金属を用いたものの他、同種の金属に別の金属が含まれる場合においても、同様の効果が得られると考えられる。
例えば、周期律表において、Au(原子番号79)は、Pt(原子番号78)の隣に位置するため、陽子数が近いという類似性を有しており、Pt膜の代わりにAuPt膜を用いることも可能であると考えられ、また、Pt膜を下地としたAuPt膜、あるいは、Pt膜を下地としたその他の金属膜を形成した場合においても、下地の結晶性が良好であるため、同様な効果が得られると考えられる。
また、周期律表において、Ag(原子番号47)は、Pd(原子番号46)の隣に位置するため、陽子数が近いという類似性を有しており、Pd膜の代わりにAg膜を用いることも可能であると考えられ、また、Pd膜を下地としたAgPd膜、あるいは、Pd膜を下地としたその他の金属膜を形成した場合においても、下地の結晶性が良好であるため、同様な効果が得られると考えられる。
周期律表において、Ptの右隣にはAuが位置し、左隣にはIrが位置するため、その他の金属膜として、Pt、Au、Irから選択される少なくとも1つの合金、又は、これらから選択される2種以上の合金を用いた場合においても、同様の効果があると考えられる。同様に、周期律表において、Pdの右隣にはAgが位置し、左隣にはRhが位置するため、その他の金属膜として、Pd、Ag、Rhから選択される少なくとも1つの合金、又は、これらから選択される2種以上の合金を用いた場合においても、同様の効果があると考えられる。
なお、上述のいずれかの積層膜を製造する積層膜の製造方法は、ZrO膜を含む酸化物膜を形成する工程と、チャンバ内への酸素の供給を停止した状態で、Pt又はPdを含む前記所定の金属膜を、酸化物膜上に形成する工程とを備えており、この製造方法により、上述の積層膜を簡単に製造することができた。以上のように、上述の積層膜は、酸化物膜と、酸化物膜上に設けられた金属膜とを備える積層膜において、酸化物膜は、主表面が(001)面であるZrO膜を含み、金属膜は、単一配向性を有し、主表面が(001)面であるPt膜又はPd膜を含み、ZrO膜の[001]軸から約9.2度ずれた軸と金属膜の[001]軸とは平行であり、ZrO膜の[100]軸と金属膜の[100]軸とは、酸化物膜と金属膜との間の界面に平行であり、且つ、双方の軸は、平行である。
S…基板、1…酸化物膜、1A…ZrO膜、1B…Y膜、2…金属酸化物膜、3…所定の金属膜。

Claims (7)

  1. 酸化物膜と、
    前記酸化物膜上に設けられた金属膜と、
    を備える積層膜において、
    前記酸化物膜は、主表面が(001)面であるZrO膜を含み、
    前記金属膜は、単一配向性を有し、主表面が(001)面であるPt膜又はPd膜を含み、
    前記ZrO膜の[001]軸から約9.2度ずれた軸と前記金属膜の[001]軸とは平行であり、
    前記ZrO膜の[100]軸と前記金属膜の[100]軸とは、前記酸化物膜と前記金属膜との間の界面に平行であり、且つ、双方の軸は、平行である、
    ことを特徴とする積層膜。
  2. 前記酸化物膜は、
    前記ZrO膜を含む第1の酸化物膜と、
    前記金属膜に含まれる金属を含み、前記第1の酸化物膜と前記金属膜との間に介在する金属酸化物膜からなる第2の酸化物膜と、
    を備える、
    ことを特徴とする請求項1に記載の積層膜。
  3. 前記第1の酸化物膜は、
    前記ZrO膜と、
    前記ZrO膜と前記第2の酸化物膜との間に介在するY膜と、
    を備えることを特徴とする請求項1又は2に記載の積層膜。
  4. 前記金属膜上に設けられた圧電膜を更に備える、
    ことを特徴とする請求項1乃至3のいずれか一項に記載の積層膜。
  5. 請求項1乃至4のいずれか一項に記載の前記積層膜を、6インチ以上のサイズのウェハ上に設けてなる電子デバイス基板。
  6. 請求項1乃至4のいずれか一項に記載の前記積層膜の前記金属膜に、電位を与えるための電位印加端子を電気的に接続してなる電子デバイス。
  7. 請求項1乃至4のいずれか一項に記載の積層膜を製造する積層膜の製造方法において、
    ZrO膜を含む前記酸化物膜を形成する工程と、
    チャンバ内への酸素の供給を停止した状態で、Pt又はPdを含む前記所定の金属膜を、前記酸化物膜上に形成する工程と、
    を備えることを特徴とする積層膜の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210030533A (ko) 2019-09-09 2021-03-18 삼성전자주식회사 3차원 반도체 장치

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09110592A (ja) * 1995-08-04 1997-04-28 Tdk Corp 積層薄膜、電子デバイス用基板、電子デバイスおよび積層薄膜の製造方法
US5753934A (en) * 1995-08-04 1998-05-19 Tok Corporation Multilayer thin film, substrate for electronic device, electronic device, and preparation of multilayer oxide thin film
JPH10287493A (ja) * 1997-04-07 1998-10-27 Tdk Corp 積層薄膜およびその製造方法
JPH11312801A (ja) * 1998-04-28 1999-11-09 Tdk Corp 積層薄膜
US6258459B1 (en) * 1998-04-28 2001-07-10 Tdk Corporation Multilayer thin film
JP2002029894A (ja) * 2000-04-27 2002-01-29 Tdk Corp 積層薄膜その製造方法および電子デバイス
US20020015852A1 (en) * 2000-04-27 2002-02-07 Tdk Corporation Multilayer thin film and its fabrication process as well as electron device
US20130240874A1 (en) * 2012-03-14 2013-09-19 Tdk Corporation Layered film including heteroepitaxial pn junction oxide thin film
US20150236244A1 (en) * 2014-02-18 2015-08-20 Youtec Co., Ltd. Ferroelectric ceramics and manufacturing method thereof

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016009698A1 (ja) * 2014-07-16 2016-01-21 株式会社ユーテック 強誘電体セラミックス及びその製造方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09110592A (ja) * 1995-08-04 1997-04-28 Tdk Corp 積層薄膜、電子デバイス用基板、電子デバイスおよび積層薄膜の製造方法
US5753934A (en) * 1995-08-04 1998-05-19 Tok Corporation Multilayer thin film, substrate for electronic device, electronic device, and preparation of multilayer oxide thin film
JPH10287493A (ja) * 1997-04-07 1998-10-27 Tdk Corp 積層薄膜およびその製造方法
JPH11312801A (ja) * 1998-04-28 1999-11-09 Tdk Corp 積層薄膜
US6258459B1 (en) * 1998-04-28 2001-07-10 Tdk Corporation Multilayer thin film
JP2002029894A (ja) * 2000-04-27 2002-01-29 Tdk Corp 積層薄膜その製造方法および電子デバイス
US20020015852A1 (en) * 2000-04-27 2002-02-07 Tdk Corporation Multilayer thin film and its fabrication process as well as electron device
US20130240874A1 (en) * 2012-03-14 2013-09-19 Tdk Corporation Layered film including heteroepitaxial pn junction oxide thin film
JP2013219332A (ja) * 2012-03-14 2013-10-24 Tdk Corp ヘテロエピタキシャルpn接合酸化物薄膜を有する積層薄膜
US20150236244A1 (en) * 2014-02-18 2015-08-20 Youtec Co., Ltd. Ferroelectric ceramics and manufacturing method thereof
JP2015154015A (ja) * 2014-02-18 2015-08-24 株式会社ユーテック 強誘電体セラミックス及びその製造方法

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