JP6803232B2 - 新規な積層体 - Google Patents
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Description
SiCに関しては、パワー半導体として好適な結晶構造は4H−SiCとされているが、格子の不整合が大きいため、Si上にエピタキシャル成長させるのは極めて困難である。3C−SiCであれば、Siウェハーに微細加工を施すか、Si(211)面を使用することでエピタキシャル成長できるが、パワーデバイスに適用できるほどの厚膜を得るのは困難であった。
そこで、Si等の導電性基板を用いるには、基板上にバッファ層を積層し、さらにGaNを結晶成長させるという工程を経る必要がある。しかしこれでも完全な結晶を得るのは困難であった。
1.Si層及び金属酸化物層を含み、前記Si層における前記金属酸化物層側の面上のSiO2層の膜厚が0.0nm〜15.0nmである積層体。
2.前記Si層と前記金属酸化物層の間に金属含有層を含む1に記載の積層体。
3.前記金属酸化物層が非晶質又は微結晶構造である1又は2に記載の積層体。
4.前記金属酸化物層の組成比(原子比)が下記式(1)〜(3)を満たす1〜3のいずれかに記載の積層体。
0 ≦ x/(x+y+z) ≦ 0.5 (1)
0 ≦ y/(x+y+z) ≦ 0.8 (2)
0.2 ≦ z/(x+y+z) ≦ 1.0 (3)
(式中、x、y及びzは、それぞれ下記の元素から選ばれる1種以上の原子数を表す。
x=In,Sn,Ge,Ti
y=Zn,Y,Sm,Ce,Nd
z=Ga,Al)
5.前記金属酸化物層のキャリア濃度が1×1014cm−3〜1×1017cm−3である1〜4のいずれかに記載の積層体。
6.前記Si層の仕事関数が3.9eV〜5.0eVである1〜5のいずれかに記載の積層体。
7.前記金属含有層の仕事関数が3.5eV〜5.8eVである2〜6のいずれかに記載の積層体。
8.金属層及び金属酸化物層を含み、
前記金属層が、前記金属酸化物層を構成する金属酸化物の金属とは異なる金属Mからなり、
前記金属層における前記金属酸化物層側の面上のMXOY層(x及びyはそれぞれ整数)の膜厚が0.0nm〜15.0nmである積層体。
9.前記金属酸化物層の組成比(原子比)が下記式(1)〜(3)を満たす8に記載の積層体。
0 ≦ x/(x+y+z) ≦ 0.5 (1)
0 ≦ y/(x+y+z) ≦ 0.8 (2)
0.2 ≦ z/(x+y+z) ≦ 1.0 (3)
(式中、x、y及びzは、それぞれ下記の元素から選ばれる1種以上の原子数を表す。
x=In,Sn,Ge,Ti
y=Zn,Y,Sm,Ce,Nd
z=Ga,Al)
10.1〜9のいずれかに記載の積層体を含む素子。
11.非線形の電気伝導を有する10に記載の素子。
12.10又は11に記載の素子を含む電気回路又はセンサー。
13.10又は11に記載の素子を含む電器機器又は車両。
本発明の第1の積層体はSi層及び酸化物金属層を含む。また、Si層の金属酸化物層側の面上のSiO2層の膜厚が0.0nm〜15.0nmである。即ち、SiO2層は存在してもよいし、しなくてもよい。
本発明の第1の積層体は、安価なSi基板上に特定の厚みの自然酸化膜が存在していても、その上にバンドギャップの広い化合物半導体を形成することで、優れた電流−電圧特性を実現できる。
本発明の第2の積層体は、第1の積層体のSi層が金属M層である他は第1の積層体と同じであり、金属M層上に特定の厚みの自然酸化膜が存在していても、その上にバンドギャップの広い化合物半導体を形成することで、優れた電流−電圧特性を実現できる。
以下、本発明の第1の積層体及び本発明の第2の積層体をまとめて本発明の積層体という場合がある。
積層体1は、本発明の積層体がSiO2層を有する場合の実施形態を示し、Si層10(基板)上にSiO2層20が存在し、その上に金属酸化物層30が形成されている。
積層体2はSiO2層を含まない場合の実施形態を示し、Si層10(基板)上に金属酸化物層30が形成されている。
尚、図1及び図2は本発明の第1の積層体に対応する図面であるが、本発明の第2の積層体にも対応する。具体的には、図1及び2において、Si層10の代わりに金属M層とし、SiO2層20の代わりにMxOy層とする。後述する図3〜9についても同様である。
以下、積層体に用いる各層について説明する。
Si層は特に制限されず、シリコンウェハーを用いてもよいし、ガラス等の適当な基材の上にスパッタ法やCVD法によってSiを成膜したものを用いてもよい。また、ドーピングされていてもよい。
シリコンウェハーは単結晶及び多結晶のいずれの構造でもよい。製法に関しても、チョクラルスキー法やフローティングゾーン法等を用いることができ、従来公知のシリコンウェハー基板をそのまま用いることができる。
金属M層を構成する金属Mは、金属酸化物層を構成する金属酸化物の金属と異なる金属であれば特に限定されない。金属Mは、例えば表面平滑性が高いものであるとよく、上に積層する金属酸化物の膜厚が1μmを超える場合は、金属酸化物の線膨張係数に近い材料が好ましい。具体的には金属Mは、線膨張係数が4〜10×10−6K−1の範囲の金属が好ましく、当該金属としてはTi、Cr、Nb、Mo及びTaから選択される1以上の金属が挙げられる。本発明の基板に使用される酸化物の線膨張係数は、例えば5×10−6〜8×10−6K−1の範囲である。そのため、後工程のプロセスで加熱した場合、線膨張係数が大きく異なると反りが生じるおそれがある。具体的には、金属Mの線膨張係数が4×10−6K−1よりも小さい時は金属酸化物層は圧縮応力が、金属Mの線膨張係数が10×10−6K−1よりも大きい時は引っ張り応力がかかる。
但し、金属Mが低融点な金属、又は反応性の高い金属である場合、積層体の製造工程等で汚染されるおそれがある。このような金属としては、Ga、Hg、Cs、K,Na等が挙げられる。
金属Mは、金属酸化物層を構成する金属酸化物の金属とは異なるが、ここで「異なる」とは、金属Mと金属酸化物層の金属とが完全に異なることをいい、例えば金属酸化物層の金属が2種以上の金属からなる合金である場合、金属Mと合金は一部一致してもよい。
SiO2層の膜厚は0.0nm以上15.0nm以下であり、好ましくは0.0nm以上8.0nm以下であり、より好ましくは0.0nm以上4.0nm以下であり、さらに好ましくは0.0nm以上2.5nm以下であり、特に好ましくは0.0nm以上1.5nm以下である。SiO2層の膜厚は薄い方が好ましい。
SiO2層の膜厚は、その断面をTEM(透過型電子顕微鏡)により測定する。測定箇所は、SiO2層が例えば四角形の場合は、対角線の交点と、交点と各頂点の中間点の計5点の視野を観察し、その視野を等間隔に10等分する箇所で測定し、その計55か所の平均値をSiO2層の膜厚とする。
また、Si層に金属酸化物層を積層した後に、電気的な接合を確実にするためにアニール処理を行う場合、アニール温度は300℃以下にすることが好ましい。300℃を超えてアニールすると、金属酸化物層の酸素とSiとが反応し、15.0nmを超えるSiO2膜が生成する場合がある。
シリコンウェハーの場合と同様に、金属M層の表面には自然酸化膜(MxOy)が存在し、金属酸化物層を積層する前に、予め自然酸化膜を所定量除去する必要がある。
自然酸化膜の厚さ、除去方法、金属酸化物層を積層後のアニール処理等は、SiO2層の場合と同じである。
本発明の積層体において、Si層と金属酸化物層の間に金属含有層を設けてもよい。このようにすると、SiO2層の厚さを0.0nm以上15.0nm以下に制御することがより容易になる。Si層と金属酸化物層の場合と同様に、金属M層と金属酸化物層の間にも金属含有層を設けてもよい。MxOy層の厚さを0.0nm以上15.0nm以下に制御することがより容易になる。
金属含有層の厚さは、通常、5〜100nmである。
積層体3において、Si層10上にSiO2層20が存在し、その上に金属含有層25が形成され、その上に金属酸化物層30が形成されている。
積層体4において、Si層10上に金属含有層25が形成され、その上に金属酸化物層30が形成されている。
金属酸化物層に対してショットキー接続させるには、仕事関数が4.2eV〜5.8eV程度の金属材料が好ましく、4.4eV〜5.6eVの金属材料がより好ましい。具体的には、Pt、Au、Ag、Cr、Cu、Mo、Ti、W、Ni、Pd、Ru等が挙げられる。単体で密着性や耐久性に問題がある場合は、必要に応じて従来公知の合金を用いてもよい。例えば、AgPdCu、AgNd、AgCe、MoW、MoTa,MoNi等は高仕事関数で耐久性に優れた合金材料である。また、金属に限るものではなく、ITO、ZnO、SnO、IZO(登録商標)等の酸化物導電体薄膜も高仕事関数電極として優れている。さらに、PbO,PtO,MoO3、TiO2などの酸化物誘電体薄膜を5nm以下で金属酸化物に接して形成すると、順方向のオン抵抗を上げずに、良好なショットキーバリアを実現することができる。
一方、金属酸化物層に対してオーミック特性を得るには、仕事関数が通常3.5〜4.3eVであり、3.5〜4.2eV程度の金属材料が好ましく、3.6eV〜4.1eVの金属材料がより好ましい。例えば、Hf,In,Mg,Zn,Ti,Al等の金属や、TiN,MgAg,AlLi等の合金材料が挙げられる。仕事関数が3.5eVを下回る場合は、安定性に欠ける場合が多く、注意が必要となる場合がある。仕事関数が4.2eVを超えると、金属酸化物層への電子注入が阻害され、ショットキー接合になりやすいおそれがある。また、Tiは密着性がよいため、同様に電子注入金属として好適である。上記のほか、金属含有層としてInやZnを用いると、加熱により金属酸化物中の酸素と反応しても導電性が保持されるため、オーミック電極として適している。同様の理由で、ITO、ZnO、SnO、IZO(登録商標)等の酸化物導電体薄膜も導電性が保持されるため、オーミック電極として適している。ただし、酸化物導電体薄膜の仕事関数は4.4eV以上が多いため、電気的に積層する酸化物半導体のフェルミレベルもそれに近い材料が好ましい。具体的には酸化物半導体を構成する材料組成はIn2O3、ZnO、SnO2を主成分とすることが好ましい。バンドギャップの広いGa2O3やAl2O3等の酸化物材料は、酸化物半導体を構成する金属比に対して20〜50%に抑えると、上記酸化物導電体薄膜とオーミック接合を取りやすくなる。
金属酸化物層の上にオーミック電極を積層すると、良好な整流特性を有するダイオードを得ることができる。
仕事関数は、大気中光電子分光装置(例えば、理研計器製AC−3)を用いて測定する。
金属酸化物層は、1又は2以上の金属酸化物を含む層である。金属酸化物としては、In,Sn,Ge,Ti、Zn,Y,Sm,Ce、Nd、Ga又はAlの酸化物等が挙げられる。
金属酸化物層を構成する金属酸化物は、下記式(1)〜(3)の原子比を満たすと好ましい。このような組成であると、高耐圧、低On抵抗とすることができる。
0 ≦ x/(x+y+z) ≦ 0.5 (1)
0 ≦ y/(x+y+z) ≦ 0.8 (2)
0.2 ≦ z/(x+y+z) ≦ 1.0 (3)
(式中、x、y及びzは、それぞれ下記の元素から選ばれる1種以上の原子数を表す。
x=In,Sn,Ge,Ti
y=Zn,Y,Sm,Ce,Nd
z=Ga,Al)
金属酸化物の組成は、ICP(Inductively Coupled Plasma)発光分析装置やXRF((X−ray Fluorescence Analysis,)又はSIMS(Secondary Ion Mass Spectrometry)によって測定する。
0 ≦ x/(x+y+z) ≦ 0.25 (1’)
0.3 ≦ z/(x+y+z) ≦ 1.0 (3’)
(式中、x、y及びzは上記と同じである。)
金属酸化物層を構成する金属酸化物は、非晶質でも結晶質でもよく、結晶は、微結晶でも単結晶でもよいが、金属酸化物は非晶質又は微結晶構造が好ましい。単結晶でもよいが、金属酸化物を単結晶にするには、種結晶を起点として結晶成長させるか、MBE(分子線エピタキシー)やPLD(パルスレーザー堆積)等の方法を用いる必要がある。SiO2表面や金属表面上で結晶成長させると、結晶欠陥が発生しやすく、縦方向に電気を流すデバイスとして使用した時に、この結晶欠陥が不具合の原因となるおそれがある。SiO2表面や金属表面上で結晶成長させる場合は、粒径が大きくなりすぎないように、加熱温度、時間等を適切に調整する必要がある。
「微結晶構造」とは、結晶粒径のサイズがサブミクロン以下であり、明解な粒界が存在しないものを言う。
「多結晶」とは、結晶粒径のサイズがミクロンサイズを超え、明解な粒界が存在するものを言う。
C−V評価は、下記式を用いて、C−2τsVの傾きからN(キャリア濃度)を求める。
C={qεN/2(φ−V)}1/2
各記号は下記を意味する。
C:金属と金属酸化物の接合容量
q:電荷素量
ε:金属酸化物の誘電率
φ:金属と金属酸化物の接合による内蔵電位
V:印加電圧
酸素欠損を増加させる方法としては、酸化物半導体の成膜時に、酸素が不足した状態で成膜する方法、還元雰囲気で加熱する方法等が挙げられる。
ドーピング濃度を増加させる方法は、主に多結晶の酸化物半導体を使用して、ドーパントを活性化させる方法である。例えば、Ti,Si,Ge,Sn等の4価の元素を0.1〜10%の範囲でターゲット材料に最初から混入させるか、イオンドーピングにより混入させ、アニールするとよい。
例えば、単結晶のβ―Ga2O3では理論的な絶縁破壊電界が8.0MV/cm以上であることが知られている(APEX5−2012−035502)が、微小な欠陥やボイド等が存在すると大きく低下する。これは、バルク中の微小な欠陥やボイドが存在すると、電界をかけたときに分極が生じ、そこを起点に絶縁破壊しやすくなるためである。本発明で用いる酸化物半導体が非晶質又は微結晶構造である場合、原理的に微小な欠陥やボイドが存在しないため、単結晶による理論値には及ばないが、それに準ずる大きな絶縁破壊電界を歩留まりよく得ることができる。
Si層、SiO2層、中間金属層の何れかと接する金属酸化物層の界面がショットキー接続の場合、金属酸化物層の上にオーミック電極を積層すると良好な整流特性を有するダイオードを得ることができる。オーミック接続とする場合の材料等の条件は上記(3−2)と同様である。また、ショットキー接続とする場合、材料等の条件は上記(3−1)と同様である。
金属M層、MxOy層、中間金属層の何れかと接する金属酸化物層の場合も上記と同様である。
積層体5において、Si層10、SiO2層20及び金属酸化物層30の上に、表面金属層40が設けられている。尚、表面金属層40以外の積層体の構成については、上記で説明した通り種々の構成とすることができる。例えば、SiO2層20はなくてもよく、金属含有層を設けてもよい。
本発明の積層体を含む素子は、多様な電気回路や電器機器、車両等に用いることができる。特に、ダイオードや縦型MOSFETを得るための基板として最適である。本発明の積層体を用いたダイオードは、高耐圧かつ高速スイッチングを実現できる。以下、これらについて説明する。
ダイオードにはその用途に応じて、ショットキーバリアダイオードと、PNダイオードに2分される。一般にシリコンを用いたショットキーバリアダイオードはユニポーラであり、高速スイッチングが可能であるが耐圧に劣る。逆にシリコンを用いたPNダイオードはバイポーラであり、高速スイッチングは劣るが、耐圧性に優れる。
SiCやGaNの場合、いずれも欠陥の少ない単結晶を効率よく得ることは困難であり、歩留まりにも問題があった。この点で本発明の積層体を用いたダイオードは製造歩留まりも高く、産業的に有効である。
p型層は従来公知のp型半導体としてB,Al,Ga,InをドープしたSiを用いてもよいし、NiOやCuO、もしくはCuTMO2(TM:3d遷移金属)で表されるp型酸化物半導体を用いることができる。
また、ガードリングはその効果を上げるために、2重、3重に設計してもよい。ここでp型半導体は正孔を流すものではなく、高移動度は必要としない。
金属M層、MxOy層、中間金属層の何れかと接する金属酸化物の場合も上記と同様である。
積層体6において、金属酸化物層30及び表面金属層40の上に、これらを覆うように保護膜50が設けられている。積層体7において、金属酸化物層30の上面側にガードリング60が埋め込まれている。また、積層体8において、金属酸化物層30の下面側にガードリング60が埋め込まれている。
尚、積層体6〜8において、保護膜50又はガードリング60以外の積層体の構成については、上記で説明した通りであり、種々の構成とすることができる。
本発明の積層体はMPSダイオードに用いることができる。MPSダイオードは、Pinダイオードの通電能力とショットキーダイオードの高速スイッチング特性の長所を両立したダイオードである。
Si層、SiO2層、中間金属層の何れかと接する金属酸化物の界面がショットキー接続の場合は、先にp層又はi層を積層・パターニングし、次に金属酸化物を積層すればよい。金属M層、MxOy層、中間金属層の何れかと接する金属酸化物も同様である。
積層体9において、SiO2層20の上に、複数のp型半導体70が形成されている。尚、p型半導体70以外の積層体の構成については、上記で説明した通りであり、種々の構成とすることができる。
積層体10は、Si層10がMoからなる金属層12であって、SiO2層20がMoの酸化物の層22である他は、積層体7と同じである。Moは金属酸化物の線膨張係数に近いため、金属酸化物積層後の加熱プロセスにおいて内部応力の発生を抑制することができる。例えば、金属酸化物層30として、IGZO(33:33:33)を使用した場合、IGZOの線膨張係数は6.5×10−6/Kに対して、Moの線膨張係数は5.1×10−6/Kと近い。このため、保護膜としてCVD工程を用いてSiO2を300℃以上の温度で形成しても、膜はがれやクラックの発生を防止することができる。一方、支持基板としてSiウェハーを用いた場合、Siの線膨張係数は2.8×10−6/Kと、IGZOと比較して半分以下であり、金属酸化物層の膜はがれやクラックが発生しやすい。
図11に示すように、Siウェハー10上に金属酸化物層30を積層する場合は、間にバッファとなる金属層14を挟む方がよい。この金属層は支持基板と金属酸化物の線膨張係数の違いによる応力を緩和するための層であり、その厚さは、金属酸化物層の厚さや組成によって適宜選択される。金属層の厚さは金属酸化物層以上の厚さであることが好ましい。
また、Si以外の支持基板や、バッファ層に使用する金属は、線膨張係数がSiよりも大きく、金属酸化物よりも小さい材料が好ましい。具体的には、Moの他、Ti,Cr,Nb、Ta等が挙げられる。
積層体11において、SiO2層20及び金属層14を構成する金属の酸化物層24(いずれも自然酸化物層)の膜厚は、それぞれ0.0nm〜15.0nmとするとよい。
図12は、金属層14上に形成した積層体とSiウェハーとを接合させることで積層体を製造している。このように製造にすることで、後工程にSiプロセスを適用することができ、製造上有利である。図13は金属層14と金属酸化物層30の積層体とSi層10をまず接合した後、表面金属層40,保護層50及びガードリング60等を積層する場合である。
接合技術には、従来公知のSOIやプラズマ等がある。尚、異種金属同士の貼り合わせでは熱膨張係数の差によるワレやクラックが発生しやすくなるため、昇降温時の温度均一性を確保する必要がある。
本発明の積層体はパワーMOSFETに用いることができる。パワーMOSFETはキャリアの流れを酸化膜を介して電界で制御する絶縁ゲート型の電界効果トランジスタである。本発明の積層体を用いることで、電子をキャリアとするユニポーラデバイスとすることができる。
図14は金属酸化物半導体を用いた縦型MOSFETの断面図を示したものである。支持基板としてn型Si(Si層10に対応)を使用し、Ti、Ni,In(金属含有層25に対応)を介してn型の金属酸化物半導体(金属酸化物層30に対応)が積層されている。SiウェハーとTiの界面はSiO2層20が存在しても存在しなくてもよいが、存在する場合15nm以下が必須となる。
n型Siは他方の面にはTi、Ni、Au(裏面電極26)が積層しており、当該層はドレイン電極100(図示せず)と接している。
リセス領域に形成されるp型半導体もしくは低キャリア濃度のn型半導体75のフェルミレベルは、本発明の積層体に用いられる酸化物半導体よりも低いことが好ましい。
また、低キャリア濃度のn型半導体には、酸化物半導体を用いることができる。当該領域はゲートがOnの状態でチャネルを形成する領域のため、散乱源と成り得る遷移金属の濃度はできるだけ小さい方が好ましい。
ゲート絶縁膜110を介して存在するソース電極領域90にはW,Ti,Mo,Al,Cr等の従来公知の低抵抗配線材料を用いることができる。また、接触抵抗を抑制するためには成膜前にArプラズマ等で還元し、接触部分だけキャリア濃度を上げる処理を行ってもよい。
尚、絶縁膜に要求される項目として、膜厚ムラが小さいこと、リークの原因となるピンホールが存在しないことが重要である。一般的なゲート絶縁膜としては、SiO2,SiNx,Al2O3等が用いられる。
このようにして得られた縦型MOSFETは、耐圧層にワイドギャップ酸化物半導体を用いているため耐圧に優れ、Siでは困難だった600V以上の耐圧と、高速スイッチングとを両立することができる。また、チャネル抵抗部分はゲートバイアスによるnチャネル伝導を用いるため、キャリアは高移動度の電子であり低オン抵抗を実現することができる。
図15は、酸化物半導体を用いたトレンチゲート型パワーMOSFETの断面図を示したものである。本構造はプレーナー構造と比較して微細化が可能であり、チャネルの抵抗を下げることが可能である。トレンチの密度を上げてスーパージャンクション構造とすることもできる。
図15において、p型半導体もしくは低キャリア濃度のn型半導体75は、リセス内ではなくn型金属酸化物半導体30上に形成されている。また、p型半導体もしくは低キャリア濃度のn型半導体75上にはソース電極90が形成されており、当該ソース電極90及びp型半導体もしくは低キャリア濃度のn型半導体75を貫通してリセスが設けられ、当該リセス内にゲート絶縁膜110を介してゲート80が形成されている。これら構成以外は図14と同じである。
図16は、ドリフト領域に金属酸化物を用い、チャネル領域に多結晶シリコンを用いることで、高耐圧と高速スイッチングを両立するパワーMOSFETを示している。
アニール温度は高温ほど活性化率が上昇するが、電極の劣化を生じない範囲で適宜選択される。アニール温度は600℃〜1100℃が好ましく、700〜1000℃がより好ましい。このようにして、p型Si(p領域)120の一部をn型化したn+領域130することができる。
尚、高ドープn型シリコンウェハー10には、図14及び15と同様にTi、Ni、Au(裏面電極26)が積層しており、当該層はドレイン電極100(図示せず)と接している。
本発明の積層体を用いたMOSFETは、従来のSi系MOSFETと同様にボディーダイオードを内蔵するが、還流ダイオードと組み合わせて使用することもできる。
図17は、本発明の素子を組合せて構成したモジュールの一実施形態を示す図である。パワーMOSFET、還流ダイオードともに本発明の積層体を含む素子で構成されている。このモジュールは、MOSFET、還流ダイオードともにSi層及び金属酸化物層を含み、前記Si層における前記金属酸化物層側の面上のSiO2層の膜厚が0.0nm〜15.0nmである積層体からなるため、優れた電流―電圧特性、すなわち低いオン抵抗と高速スイッチングを両立することができる。
なお、モジュールの構成に当たっては、従来公知のSi−IGBT,SiC−MOSFET,GaN−MOSFETの過剰キャリアを除去する目的として、本発明のダイオードと組み合わせてもよい。また、本発明のMOSFETの過剰キャリアを除去する目的として、従来公知の還流ダイオードを用いてもよい。
抵抗率0.02Ω・cmのn型Si基板(直径4インチ)とスライドガラスを用意した。これらをスパッタリング装置(ULVAC製:CS−200)に装着し、最初に逆スパッタモードで15秒処理し、自然酸化膜の一部をエッチングした。次に金属酸化物として、RF300W、19時間の条件でGa2O3を9700nm成膜した。また、この基板をチャンバーから取り出して、電気炉によって空気中150℃の条件で1時間アニールした。
スライドガラス上に成膜した素子は、XRD装置にて構造を確認した結果、非晶質であった(図20)。また、電子線回折を確認した結果、ハローパターンが観測され、同様に非晶質であることを確認した(図21)。TEMにて自然酸化膜の膜厚を確認したところ、2.4nmであった(図22)。
このようにして得た素子(Si/SiO2(自然酸化膜)/Ga2O3/Ti/Au)について、東陽テクニカ製SCS−4200を用いて評価した。評価項目は、順方向立上り電圧(Vf)、On電流、絶縁破壊電界(Vbd)及びn値とした。尚、順方向立上り電圧(Vf)は電流密度が10mA/cm2を超えた時の印加電圧、On電流は印加電圧が3Vの時の電流密度、絶縁破壊電界(Vbd)はリーク電流が10−5A/cm2を超えた時の電圧とした。結果を表1に示す。
抵抗率0.02Ω・cmのn型Si基板(直径4インチ)とスライドガラスを用意した。これらをスパッタリング装置(ULVAC製:CS−200)に装着し、最初に逆スパッタモードで5分処理し、自然酸化膜の一部をエッチングした。次に金属酸化物として、RF300W、6時間の条件でGa2O3を3700nm成膜した。また、この基板をチャンバーから取り出して、電気炉で空気中150℃の条件で1時間アニールした。
スライドガラス上に成膜した素子は、XRD装置にて構造を確認した結果、非晶質であった(図20)。
このようにして得た素子(Si/SiO2(自然酸化膜)/Ga2O3/MgAg/Au)について、東陽テクニカ製SCS−4200を用いて実施例1と同様に評価した。結果を表1に示す。
抵抗率0.02Ω・cmのn型多結晶Si基板(直径4インチ)とスライドガラスを用意した。これらをスパッタリング装置(ULVAC製:CS−200)に装着し、最初に逆スパッタモードで処理し、自然酸化膜の一部をエッチングした。次に金属酸化物として、RF300W、18分の条件でGa2O3を200nm成膜した。また、この基板をチャンバーから取り出して、電気炉で空気中150℃の条件で1時間アニールした。
スライドガラス上に成膜した素子は、XRD装置にて構造を確認した結果、非晶質であった。
このようにして得た素子(Si/SiO2(自然酸化膜)/Ga2O3/Ti/Au)について、東陽テクニカ製SCS−4200を用いて実施例1と同様に評価した。結果を表1に示す。
抵抗率0.02Ω・cmのn型多結晶Si基板(直径4インチ)とスライドガラスを用意した。これらをスパッタリング装置(ULVAC製:CS−200)に装着し、最初に逆スパッタモードで処理し、自然酸化膜をエッチングした。次に金属酸化物として、RF300W、90分の条件でIGO(In:Ga=30:70)を1000nm成膜した。
スライドガラス上に成膜した素子は、XRD装置にて構造を確認した結果、非晶質であった。
このようにして得た素子(Si/SiO2(自然酸化膜)/IGO/AlNd/Au)について、東陽テクニカ製SCS−4200を用いて実施例1と同様に評価した。結果を表1に示す。
抵抗率0.004Ω・cmのn型高ドープ単結晶Si基板(直径4インチ)とスライドガラスを用意した。これらをスパッタリング装置(ULVAC製:CS−200)に装着し、最初に逆スパッタモードで処理し、自然酸化膜の一部をエッチングした。次に金属酸化物として、RF100W、20時間の条件でGZO(Ga:Zn=70:30)を9700nm成膜した。また、この基板をチャンバーから取り出して、電気炉で空気中150℃の条件で2時間アニールした。ガラス上に成膜した素子は、XRD装置にて構造を確認した結果、非晶質であった。
このようにして得た素子(Si/SiO2(自然酸化膜)/GZO/In/Au)について、東陽テクニカ製SCS−4200を用いて実施例1と同様に評価した。結果を表1に示す。
抵抗率0.02Ω・cmのn型Si基板(直径4インチ)を用意した。このSiウェハーをスパッタリング装置(ULVAC製:CS−200)に装着し、最初に逆スパッタモードで自然酸化膜をエッチングした。次にMoを15nm成膜し、さらにGa2O3を1000nm成膜した。この基板をチャンバーから取り出して、電気炉で空気中150℃の条件で1時間アニールした。
次に、残りの基板を再びチャンバーに戻し、所望のパターンを有するエリアマスクをセットした後、Ti、Auの順に電極をスパッタ成膜した。
このようにして得た素子(Si/Mo/Ga2O3/Ti/Au)について、東陽テクニカ製SCS−4200を用いて実施例1と同様に評価した。結果を表1に示す。
以下、Si基板、逆スパッタ条件、金属含有層材料、金属酸化物層材料を表1のように変更しながら、実施例6と同様に積層体を作製し、各種特性を評価した。結果を表1に示す。また、実施例7、8の基板はTEM測定を行った。基板の断面図を図22に示す。
尚、比較例2では金属酸化物層の代わりにSiC層(Si:C(原子比)=50:50)を設けた。
基板、逆スパッタ条件、金属酸化物層材料などを表1のように変更しながら、実施例1と同様に積層体を作製し、各種特性を評価した。結果を表1に示す。尚、実施例15及び比較例3の金属酸化物層の成膜方法である「イオンプレーティング」は、具体的には以下のように実施した。原料としてIn:Ga:Zn=33:33:33のIGZOタブレット(φ20×5t)を10個、昭和真空社のイオンプレーティング装置SIP−800にセットし、真空引き後、電子ビームのパワーを10kWとし、酸素分圧50%として、厚さ5000nmのIGZO膜を得た。
また、実施例15及び比較例3では基板としてMo基板を用いた。従って、実施例15及び比較例3で逆エッチングした自然酸化膜はSiO2層ではなくMoOx層である。
図23に示すプロセスでショットキーバリアダイオードを製造した。具体的には、抵抗率0.02Ω・cmのn型Si基板(直径4インチ)を用意した。このSiウェハーを熱酸化炉に入れて100nmの熱酸化膜を形成した。次に、レジスト塗布後、フォトマスクを用いて露光、現像、エッチングを行ってコンタクトホールを形成した。さらにその上に、Pdターゲットを用いてスパッタリング法により、Pd及びPdOの順にそれぞれ10nmずつ成膜した。そして、SiO2上のPd/PdO積層部分を同心円状に残るように王水を用いてエッチングして、ガードリングを形成した。さらにその上に、酸化物半導体であるIGZOを200nm成膜して、耐圧層を形成するとともに、Moを成膜し、最後に空気中、300℃、1時間の条件でアニールした。Siウェハーの裏面に存在する熱酸化膜は、表面を保護膜で覆った後に、希フッ酸でエッチングして除去した。その後、Ti,Ni,Auの順序で成膜した。
得られた積層体のSiウェハー側をショットキー接合とし、ガードリング並びに裏面電極付のショットキーバリアダイオードを得た。
このようにして得られたショットキーバリアダイオードのSiとPdの界面のSiO2の膜厚を評価したところ0.2nmであった。なお、コンタクトホールは円形であり、円の中心と円に内接する正方形の各頂点の中間点の計5点を観察し、その視野を等間隔に10等分する箇所で測定し、その計55か所の平均値をSiO2層の膜厚とした。
膜厚500μm、直径4インチφのTi板を支持体として準備した。このTiウェハー上にInを50nm成膜した。次に、酸化物半導体としてIGZO(In:Ga:Zn=40:40:20 at%)をスパッタ法を用いて4μm成膜した。次に、SiO2膜をプラズマCVD法を用いて100nm成膜した。このSiO2/IGZO/In/Ti積層体にレジストを塗布し、フォトマスクを用いて露光、現像後、ドライエッチングによりSiO2の一部にコンタクトホールを形成した。エッチングガスにはCF4を用いた。
続いてショットキー電極として、Pdを100nm積層し、CMPによりSiO2面が現れるまで、周辺のPd層を研摩した。このようにして得たダイオードのTi基板側の裏面とn型Si基板(直径4インチ)を、常温ウェハー接合装置にセットして接合した。
得られたショットキーダイオードは、途中にプラズマCVDによる300℃を超える工程を経るが、支持体としてインジウムガリウム亜鉛酸化物(IGZO)の線膨張係数に近いTiを用いており、反りやクラックの発生は認められなかった。TiとIGZOとの界面に存在するTiO2の膜厚を実施例17と同様の評価法で測定したところ、0.5nmであった。
また、TiとSiとを貼り合わせることにより、ダイシング、はんだづけ、アルミワイヤボンディング等の後工程は、従来のSi系ショットキーダイオードの工程をそのまま使用することができ、生産上有利である。
本願のパリ優先の基礎となる日本出願明細書の内容を全てここに援用する。
Claims (14)
- Si層及び金属酸化物層を含み、前記Si層における前記金属酸化物層側の面上のSiO2層の膜厚が0.0nm〜15.0nmであり、前記金属酸化物層が、In,Sn,Ge,Ti、Zn,Y,Sm,Ce、Nd、Ga及びAlからなる群から選択される1又は2以上の金属の酸化物を含むショットキーバリアダイオード。
- 前記SiO2層の膜厚が0.1nm〜15.0nmである請求項1に記載のショットキーバリアダイオード。
- 前記SiO2層と前記金属酸化物層との間に金属含有層を含む請求項1又は2に記載のショットキーバリアダイオード。
- 前記金属含有層の仕事関数が3.5eV〜5.8eVである請求項3に記載のショットキーバリアダイオード。
- 前記金属酸化物層が非晶質又は微結晶構造である請求項1〜4のいずれかに記載のショットキーバリアダイオード。
- 前記金属酸化物層の組成比(原子比)が下記式(1)〜(3)を満たす請求項1〜5のいずれかに記載のショットキーバリアダイオード。
0 ≦ x/(x+y+z) ≦ 0.5 (1)
0 ≦ y/(x+y+z) ≦ 0.8 (2)
0.2 ≦ z/(x+y+z) ≦ 1.0 (3)
(式中、x、y及びzは、それぞれ下記の元素から選ばれる1種以上の原子数を表す。
x=In,Sn,Ge,Ti
y=Zn,Y,Sm,Ce,Nd
z=Ga,Al) - 前記金属酸化物層のキャリア濃度が1×1014cm−3〜1×1017cm−3である請求項1〜6のいずれかに記載のショットキーバリアダイオード。
- 前記Si層の仕事関数が3.9eV〜5.0eVである請求項1〜7のいずれかに記載のショットキーバリアダイオード。
- 金属層及び金属酸化物層を含み、
前記金属層が、前記金属酸化物層を構成する金属酸化物の金属とは異なる金属Mからなり、
前記金属層における前記金属酸化物層側の面上のMXOY層(x及びyはそれぞれ整数)の膜厚が0.0nm〜15.0nmであり、前記金属酸化物層が、In,Sn,Ge,Ti、Zn,Y,Sm,Ce、Nd、Ga及びAlからなる群から選択される1又は2以上の金属の酸化物を含むショットキーバリアダイオード。 - 前記MXOY層の膜厚が2nm〜15.0nmである請求項9に記載のショットキーバリアダイオード。
- 前記金属酸化物層の組成比(原子比)が下記式(1)〜(3)を満たす請求項9又は10に記載のショットキーバリアダイオード。
0 ≦ x/(x+y+z) ≦ 0.5 (1)
0 ≦ y/(x+y+z) ≦ 0.8 (2)
0.2 ≦ z/(x+y+z) ≦ 1.0 (3)
(式中、x、y及びzは、それぞれ下記の元素から選ばれる1種以上の原子数を表す。
x=In,Sn,Ge,Ti
y=Zn,Y,Sm,Ce,Nd
z=Ga,Al) - 非線形の電気伝導を有する請求項1〜11に記載のショットキーバリアダイオード。
- 請求項1〜12に記載のショットキーバリアダイオードを含む電気回路又はセンサー。
- 請求項1〜12に記載のショットキーバリアダイオードを含む電器機器又は車両。
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