TW201634258A - 新穎之積層體 - Google Patents

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Hiromi Hayasaka
Yoshihiro Ueoka
Masatoshi Shibata
Koki Yano
Kazuyoshi Inoue
Takashi Sekiya
Yuki Tsuruma
Motohiro Takeshima
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Abstract

本發明係一種積層體，其包含Si層及金屬氧化物層，且上述Si層之上述金屬氧化物層側之面上之SiO2層的膜厚為0.0nm~15.0nm。

Description

新穎之積層體
本發明係關於一種積層體、包含其之元件、包含該元件之電路、電器機器及車輛。
作為實現大電流、高耗電之肖特基勢壘二極體，揭示有使SiC或GaN於廉價之Si晶圓基板磊晶成長之例(例如專利文獻1~3)。
關於SiC，作為功率半導體較佳之結晶結構被視為4H-SiC，但由於晶格之失配較大，故而於Si上磊晶成長極為困難。若為3C-SiC，則可藉由對Si晶圓實施微細加工或使用Si(211)面而磊晶成長，但難以獲得可應用於功率裝置之程度之厚膜。
另一方面，GaN雖於與Si晶格失配之方面未達SiC之程度，但若不介隔AlN等之緩衝層，則結晶成長較困難。晶格常數接近之藍寶石基板雖亦為有力候補，但無法使電流縱向流動，從而無法用於大電流用途。
因此，為了使用Si等之導電性基板，必須經由於基板上積層緩衝層進而使GaN結晶成長之步驟。然而，即便如此亦難以獲得完全之結晶。
[先前技術文獻] [專利文獻]
專利文獻1：日本專利特開2009-164638號公報
專利文獻2：日本專利特開2010-40972號公報
專利文獻3：日本專利特開2013-227198號公報
本發明係鑒於此種問題而完成者，目的在於提供一種藉由將自然氧化膜控制於特定厚度以下且於其上形成帶隙較寬之金屬氧化物，從而發揮優異之電流-電壓特性的積層體。
根據本發明，提供以下之積層體等。
1.一種積層體，其包含Si層及金屬氧化物層，且上述Si層之上述金屬氧化物層側之面上之SiO2層的膜厚為0.0nm~15.0nm。
2.如1所記載之積層體，其中於上述Si層與上述金屬氧化物層之間包含金屬含有層。
3.如1或2所記載之積層體，其中上述金屬氧化物層為非晶質或微晶結構。
4.如1至3中任一項所記載之積層體，其中上述金屬氧化物層之組成比(原子比)滿足下述式(1)~(3)，0≦x/(x+y+z)≦0.5 (1) 0≦y/(x+y+z)≦0.8 (2) 0.2≦z/(x+y+z)≦1.0 (3)(式中，x、y及z分別表示選自下述元素中之1種以上之原子數，x=In、Sn、Ge、Ti y=Zn、Y、Sm、Ce、Nd z=Ga、Al)。
5.如1至4中任一項所記載之積層體，其中上述金屬氧化物層之載子濃度為1×1014cm-3~1×1017cm-3。
6.如1至5中任一項所記載之積層體，其中上述Si層之功函數為3.9eV~5.0eV。
7.如2至6中任一項所記載之積層體，其中上述金屬含有層之功函 數為3.5eV~5.8eV。
8.一種積層體，其包含金屬層及金屬氧化物層，上述金屬層包含與構成上述金屬氧化物層之金屬氧化物之金屬不同的金屬M，並且上述金屬層之上述金屬氧化物層側之面上之MxOY層(x及y分別為整數)的膜厚為0.0nm~15.0nm。
9.如8所記載之積層體，其中上述金屬氧化物層之組成比(原子比)滿足下述式(1)~(3)，0≦x/(x+y+z)≦0.5 (1) 0≦y/(x+y+z)≦0.8 (2) 0.2≦z/(x+y+z)≦1.0 (3)(式中，x、y及z分別表示選自下述元素中之1種以上之原子數，x=In、Sn、Ge、Ti y=Zn、Y、Sm、Ce、Nd z=Ga、Al)。
10.一種元件，其包含如1至9中任一項所記載之積層體。
11.如10所記載之元件，其具有非線性導電。
12.一種電路或感測器，其包含如10或11所記載之元件。
13.一種電器機器或車輛，其包含如10或11所記載之元件。
根據本發明，可提供一種可發揮優異之電流-電壓特性之積層體。藉由將自然氧化膜控制於特定厚度以下且於其上形成帶隙較寬之金屬氧化物，可發揮優異之電流-電壓特性。進而，金屬氧化物由於可以廉價且量產性優異之方法形成，故而相較於先前可明顯提高生產性。
1‧‧‧積層體
2‧‧‧積層體
3‧‧‧積層體
4‧‧‧積層體
5‧‧‧積層體
6‧‧‧積層體
7‧‧‧積層體
8‧‧‧積層體
9‧‧‧積層體
10‧‧‧Si層
10‧‧‧積層體
10‧‧‧支持基板
10‧‧‧高摻雜n型矽晶圓
11‧‧‧積層體
12‧‧‧金屬層
14‧‧‧金屬層
20‧‧‧SiO2‧‧‧層
22‧‧‧Mo之氧化物之層
24‧‧‧金屬之氧化物層
25‧‧‧金屬含有層
26‧‧‧背面電極
30‧‧‧金屬氧化物層
30‧‧‧n型金屬氧化物半導體
40‧‧‧表面金屬層
50‧‧‧保護膜
60‧‧‧保護環
70‧‧‧p型半導體
75‧‧‧p型半導體或低載子濃度之n型半導體
80‧‧‧閘極電極
90‧‧‧源極電極
100‧‧‧汲極電極
110‧‧‧閘極絕緣膜
115‧‧‧SiO2膜
120‧‧‧p型Si(p區域)
130‧‧‧n+區域
圖1係表示本發明之積層體之一實施形態(Si層/SiO2層/金屬氧化 物層)的圖。
圖2係表示本發明之積層體之一實施形態(Si層/金屬氧化物層)的圖。
圖3係表示本發明之積層體之一實施形態(Si層/SiO2層/中間金屬層(金屬含有層)/金屬氧化物層)的圖。
圖4係表示本發明之積層體之一實施形態(Si層/中間金屬層/金屬氧化物層)的圖。
圖5係表示本發明之積層體之一實施形態(Si層/SiO2層/金屬氧化物層/上部金屬(表面金屬層))的圖。
圖6係表示本發明之積層體之一實施形態(Si層/SiO2層/金屬氧化物層/上部金屬/保護膜)的圖。
圖7係表示本發明之積層體之一實施形態(Si層/SiO2層/金屬氧化物層(於上部電極側埋入保護環)/上部金屬/保護膜)的圖。
圖8係表示本發明之積層體之一實施形態(Si層/SiO2層/金屬氧化物層(於下部電極側埋入保護環)/上部金屬/保護膜)的圖。
圖9係表示本發明之積層體之一實施形態(MPS二極體)的圖。
圖10係表示本發明之積層體之一實施形態(金屬M層/MxOy層/金屬氧化物層(於上部電極側埋入保護環)/上部金屬/保護膜)的圖。
圖11係表示本發明之積層體之一實施形態(Si層/SiO2層/金屬M層/MxOy層/金屬氧化物層(於上部電極側埋入保護環)/上部金屬/保護膜)的圖。
圖12係表示本發明之積層體之製造方法之一實施形態的圖。
圖13係表示本發明之積層體之製造方法之一實施形態的圖。
圖14係表示將本發明之積層體用於平面式閘極型功率MOSFET之情形時之一實施形態的圖。
圖15係表示將本發明之積層體用於溝槽式閘極型功率MOSFET之 情形時之一實施形態的圖。
圖16係表示於使用本發明之積層體之平面式閘極型功率MOSFET中漂移區域使用金屬氧化物、且通道區域使用多晶矽之情形時之一實施形態的圖。
圖17係表示將本發明之元件組合而構成之模組之一實施形態的圖。
圖18係表示於圖17之模組中二極體與MOSFET介隔背面金屬與焊料而連接於銅板且二極體之Si晶圓側與MOSFET之集電極連接之情形時之實施形態的圖。
圖19係表示於圖17之模組中二極體與MOSFET介隔背面金屬與焊料而連接於銅板且二極體之氧化物半導體側與MOSFET之集電極連接之情形時之實施形態的圖。
圖20係於實施例1中獲得之9700nm之Ga2O3膜與實施例2中獲得之3700nm之Ga2O3膜的XRD樣式。
圖21係於實施例1中獲得之膜厚9700nm之Ga2O3膜之電子束繞射圖像。
圖22係於實施例1、7、8中獲得之積層體之Si層界面之SiO2部分的TEM像。
圖23係表示製造實施例15中製造之肖特基勢壘二極體之製程的圖。
1.積層體
本發明之第1積層體包含Si層及氧化物金屬層。又，Si層之金屬氧化物層側之面上之SiO2層的膜厚為0.0nm~15.0nm。即，SiO2層可存在亦可不存在。
本發明之第1積層體即便於廉價之Si基板上存在特定厚度之自然 氧化膜，亦可藉由於其上形成帶隙較寬之化合物半導體，而實現優異之電流-電壓特性。
本發明之第2積層體包含金屬層及金屬氧化物層。此處，金屬層包含與構成金屬氧化物層之金屬氧化物之金屬不同的金屬M。又，金屬層之金屬氧化物層側之面上之MxOy層(x及y分別為整數)的膜厚為0.0nm~15.0nm。MxOy層係包含金屬M之氧化物之層，該MxOy層可存在亦可不存在。
除了第1積層體之Si層為金屬M層以外，本發明之第2積層體與第1積層體相同，即便於金屬M層上存在特定厚度之自然氧化膜，亦可藉由於其上形成帶隙較寬之化合物半導體，而實現優異之電流-電壓特性。
以下，存在將本發明之第1積層體及本發明之第2積層體一併稱為本發明之積層體之情形。
將本發明之積層體之一實施形態示於圖1、2。
積層體1表示本發明之積層體包含SiO2層之情形時之實施形態，於Si層10(基板)上存在SiO2層20，於其上形成有金屬氧化物層30。
積層體2表示不包含SiO2層之情形時之實施形態，於Si層10(基板)上形成有金屬氧化物層30。
再者，圖1及圖2係對應於本發明之第1積層體之圖式，但亦可對應於本發明之第2積層體。具體而言，於圖1及2中，設為金屬M層代替Si層10，且設為MxOy層代替SiO2層20。下述圖3~9亦相同。
以下，對用於積層體之各層進行說明。
(1-1)Si層
Si層並無特別限制，可使用矽晶圓，亦可使用藉由濺鍍法或CVD(chemical vapor deposition，化學氣相沈積)法於玻璃等適當之基材上將Si成膜而成者。又，亦可被摻雜。
矽晶圓可為單晶及多晶中之任一結構。關於製法，可使用丘克拉斯基法或浮動帶域法等，亦可直接使用先前公知之矽晶圓基板。
又，矽晶圓根據有無摻雜、及種類，存在n型、i型、p型，於使電流縱向流動方面，較佳為電阻較小之n型或p型。作為摻雜劑，可使用先前公知之B、P、Sb等。於欲特別降低電阻之情形時，亦可將As或紅磷作為摻雜劑。
又，Si層之厚度並無限制，通常為200~1000μm，於欲降低縱向之電阻之情形時，亦可藉由CMP(chemical mechanical polishing，化學機械研磨)法等進行研磨。於基板之翹曲成為問題之情形時，可使用殘留有外周部之太鼓(TAIKO)型之構造。研磨可於積層金屬氧化物前進行亦可於其後進行。
Si層之功函數較佳為3.9eV~5.0eV，更佳為4.0eV~4.5eV。Si層之功函數係藉由大氣中光電子分光裝置(例如，Rikenkeiki AC-3)進行測定。
(1-2)金屬M層
構成金屬M層之金屬M只要為與構成金屬氧化物層之金屬氧化物之金屬不同的金屬，則無特別限定。金屬M例如只要為表面平滑性較高者即可，於積層於其上之金屬氧化物之膜厚超過1μm之情形時，較佳為接近金屬氧化物之線膨脹係數之材料。具體而言，金屬M較佳為線膨脹係數為4~10×10-6K-1之範圍之金屬，作為該金屬，可列舉選自Ti、Cr、Nb、Mo及Ta中之1種以上之金屬。本發明之基板所使用之氧化物之線膨脹係數例如為5×10-6~8×10-6K-1之範圍。因此，於藉由後續步驟之製程加熱之情形時，若線膨脹係數存在較大差異，則有產生翹曲之虞。具體而言，金屬氧化物層於金屬M之線膨脹係數小於4×10-6K-1時受到壓縮應力，於金屬M之線膨脹係數大於10×10-6K-1時受到拉伸應力。
但，於金屬M為低熔點之金屬、或反應性較高之金屬之情形時，有因積層體之製造步驟等而被污染之虞。作為此種金屬，可列舉Ga、Hg、Cs、K、Na等。
金屬M與構成金屬氧化物層之金屬氧化物之金屬不同，此處，所謂「不同」意指金屬M與金屬氧化物層之金屬完全不同，例如於金屬氧化物層之金屬為包含2種以上之金屬之合金的情形時，金屬M與合金亦可部分一致。
(2-1)SiO2層
SiO2層之膜厚為0.0nm以上、15.0nm以下，較佳為0.0nm以上、8.0nm以下，更佳為0.0nm以上、4.0nm以下，進而較佳為0.0nm以上、2.5nm以下，尤佳為0.0nm以上、1.5nm以下。SiO2層之膜厚越薄越佳。
SiO2層之膜厚係藉由TEM(Transmission Electron Microscopy，穿透式電子顯微鏡)對其剖面進行測定。關於測定部位，於SiO2層為例如四邊形之情形時，觀察對角線之交點、及交點與各頂點之中間點共計5點之視野，於將該視野等間隔地10等分之部位進行測定，將該共計55個部位之平均值設為SiO2層之膜厚。
一般而言，於矽晶圓之表面存在自然氧化膜(SiO2)。因此，若於Si基板上積層金屬氧化物，則通常於Si層與金屬氧化物層之界面存在SiO2膜，但若SiO2膜之厚度超過15.0nm，則於使電流縱向流動之情形時該SiO2膜會作為明確之電阻成分起作用。為了將SiO2膜之厚度設為15.0nm以下，通常必須於積層金屬氧化物層前預先去除特定量之自然氧化膜。
作為去除自然氧化膜(SiO2)之方法，可列舉逆向濺鍍、乾式蝕刻、減壓下或還原氣氛下之退火、浸漬於氫氟酸系溶劑之方法等。
又，於使金屬氧化物層積層於Si層後，為了使電性接合變得確實 而進行退火處理之情形時，退火溫度較佳為設為300℃以下。若超過300℃進行退火，則存在金屬氧化物層之氧與Si發生反應而形成超過15.0nm之SiO2膜之情形。
(2-2)MxOy層
與矽晶圓之情形相同，於金屬M層之表面存在自然氧化膜(MxOy)，而必須於積層金屬氧化物層前，預先去除特定量之自然氧化膜。
自然氧化膜之厚度、去除方法、積層金屬氧化物層後之退火處理等係與SiO2層之情形相同。
(3)金屬含有層
於本發明之積層體中，亦可於Si層與金屬氧化物層之間設置金屬含有層。若如此，則更容易將SiO2層之厚度控制於0.0nm以上、15.0nm以下。與Si層及金屬氧化物層之情形相同，亦可於金屬M層與金屬氧化物層之間設置金屬含有層。更容易將MxOy層之厚度控制於0.0nm以上、15.0nm以下。
金屬含有層之厚度通常為5~100nm。
將設置有金屬含有層之積層體之實施形態示於圖3、4。
於積層體3中，於Si層10上存在SiO2層20，於SiO2層20上形成有金屬含有層25，於金屬含有層25上形成有金屬氧化物層30。
於積層體4中，於Si層10上形成有金屬含有層25，於金屬含有層25上形成有金屬氧化物層30。
用於金屬含有層之材料只要有導電性則無特別限制。此處，根據與金屬氧化物層進行肖特基連接、亦或歐姆連接，適合之材料有所不同，故而以下進行說明。
(3-1)使金屬含有層與金屬氧化物層進行肖特基連接之情形
於與金屬氧化物層進行肖特基連接時，較佳為功函數為4.2eV~ 5.8eV左右之金屬材料，更佳為4.4eV~5.6eV之金屬材料。具體可列舉Pt、Au、Ag、Cr、Cu、Mo、Ti、W、Ni、Pd、Ru等。於因單質而於密接性或耐久性存在問題之情形時，亦可視需要使用先前公知之合金。例如，AgPdCu、AgNd、AgCe、MoW、MoTa、MoNi等為高功函數且耐久性優異之合金材料。又，並不限於金屬，ITO、ZnO、SnO、IZO(註冊商標)等氧化物導電體薄膜作為高功函數電極亦優異。進而，若以5nm以下且與金屬氧化物接觸而形成PbO、PtO、MoO3、TiO2等氧化物介電體薄膜，則可不提高順向之接通電阻而實現良好之肖特基能障。
(3-2)使金屬含有層與金屬氧化物層進行歐姆連接之情形
另一方面，為了對金屬氧化物獲得歐姆特性，功函數通常為3.5~4.3eV，較佳為3.5~4.2eV左右之金屬材料，更佳為3.6eV~4.1eV之金屬材料。例如，可列舉Hf、In、Mg、Zn、Ti、Al等金屬、TiN、MgAg、AlLi等合金材料。於功函數低於3.5eV之情形時，存在多數情況下缺少穩定性而必須注意之情形。若功函數超過4.2eV，則有阻礙對金屬氧化物層之電子注入而容易發生肖特基接合之虞。又，Ti由於密接性較佳，故而同樣作為電子注入金屬較佳。若除上述以外，使用In或Zn作為金屬含有層，則即便因加熱而與金屬氧化物中之氧發生反應亦保持導電性，故而作為歐姆電極較佳。因同樣之理由，ITO、ZnO、SnO、IZO(註冊商標)等氧化物導電體薄膜亦可保持導電性，故而作為歐姆電極較佳。但，氧化物導電體薄膜之功函數多數情形時為4.4eV以上，故而較佳為電性積層之氧化物半導體之費米能階亦與其接近之材料。具體而言，構成氧化物半導體之材料組成較佳為以In2O3、ZnO、SnO2為主成分。若將帶隙較寬之Ga2O3或Al2O3等氧化物材料相對於構成氧化物半導體之金屬比抑制於20~50%，則容易與上述氧化物導電體薄膜歐姆接合。
若於金屬氧化物層之上積層歐姆電極，則可獲得具有良好之整流特性之二極體。
再者，電極之功函數係表示電子注入之容易程度之重要之指標，但與金屬氧化物層之密接性亦較重要。上述金屬若單獨使用則存在引起遷移或氧化之情形。例如，若使用Al，則容易產生小凸起等不良情況，故而可藉由Nd或Ce等先前公知之添加金屬而防止上述不良情況。又，若對Al混入微量之Li則可大幅度降低功函數，而作為本發明之寬能隙金屬氧化物之電子注入金屬較佳。
功函數係使用大氣中光電子分光裝置(例如，Rikenkeiki製之AC-3)進行測定。
於使金屬含有層與金屬氧化物層進行歐姆接合之情形時，金屬氧化物不與矽或金屬M直接接觸，故而退火溫度亦可超過300℃。但，根據金屬含有層之金屬種類之不同，會因加熱而產生凹凸從而導致絕緣破壞電場降低，故而退火溫度根據材料而適當選擇。
(4)金屬氧化物層
金屬氧化物層係包含1種或2種以上之金屬氧化物之層。作為金屬氧化物，可列舉In、Sn、Ge、Ti、Zn、Y、Sm、Ce、Nd、Ga或Al之氧化物等。
(4-1)原子組成
構成金屬氧化物層之金屬氧化物若滿足下述式(1)~(3)之原子比則較佳。若為此種組成，則可成為高耐壓、低接通(On)電阻。
0≦x/(x+y+z)≦0.5 (1)
0≦y/(x+y+z)≦0.8 (2)
0.2≦z/(x+y+z)≦1.0 (3)
(式中，x、y及z分別表示選自下述元素中之1種以上之原子數。
x=In、Sn、Ge、Ti
y=Zn、Y、Sm、Ce、Nd
z=Ga、Al)
若z低於0.2，則金屬氧化物中之氧容易脫離，而成為電氣特性變動之原因。若x之濃度超過0.5，則於x為In或Sn之情形時，有金屬氧化物之絕緣性變低而難以獲得肖特基接合之虞。於x為Ge或Ti之情形時，有金屬氧化物之絕緣性變高而成為因歐姆損耗導致發熱之原因之虞。
金屬氧化物之組成係藉由ICP(Inductively Coupled Plasma，感應耦合電漿)發光分析裝置或XRF(X-ray Fluorescence Analysis，X射線螢光分析儀)或SIMS(Secondary Ion Mass Spectrometry，二次離子質譜儀)進行測定。
上述組成範圍(1)及(3)更佳為分別由下述式(1')及(3')表示。
0≦x/(x+y+z)≦0.25 (1')
0.3≦z/(x+y+z)≦1.0 (3')
(式中，x、y及z與上述相同)。
(4-2)結晶結構等
構成金屬氧化物層之金屬氧化物可為非晶質亦可為結晶質，結晶可為微晶亦可為單晶，但金屬氧化物較佳為非晶質或微晶結構。雖亦可為單晶，但若要使金屬氧化物成為單晶，則必須將晶種作為起點使結晶成長，或者使用MBE(分子束磊晶)或PLD(脈衝雷射沈積)等方法。若於SiO2表面或金屬表面上使結晶成長，則容易產生結晶缺陷，於用作使電流縱向流動之裝置時，有該結晶缺陷成為不良情況之原因之虞。於在SiO2表面或金屬表面上使結晶成長之情形時，必須適當調整加熱溫度、時間等，以免粒徑變得過大。
另一方面，若為非晶質，則即便存在懸鍵亦不會作為結晶缺陷而存在，故而可緩和電氣特性之變動或大幅度之特性劣化。進而，金 屬氧化物不同於Si半導體等之共價鍵結而離子鍵結性較強，故而由懸鍵產生之能階與導電帶或占滿帶接近。因此，與Si或SiC等相比，金屬氧化物因結構產生之遷移率等電氣特性之差異較小。若積極地利用金屬氧化物之此種性質，則即便單晶，亦可以較高之良率提供高耐壓且可靠性較高之大電流二極體或開關元件。
此處，所謂「非晶質」，於金屬氧化物層為例如四邊形之情形時，意指如下者：於藉由電子束繞射評價對角線之交點、及交點與各頂點之中間點共計5點之情形時，於將電子束繞射之光點大小設為膜厚之80%而獲得之繞射圖像無法確認明確之光點。又，「非晶質」亦包括存在局部經結晶化或微晶化之部分之情形。存在於對局部結晶化之部分照射電子束時確認出繞射圖像之情況。
所謂「微晶結構」，意指結晶粒徑之尺寸為次微米以下而不存在明確之晶界者。
所謂「多晶」，意指結晶粒徑之尺寸超過微米尺寸而存在明確之晶界者。
例如，二極體所尋求之性質為高速切換或高耐壓、低接通電阻，若使用本發明之積層體則可兼具該等特性。其原因在於，本發明中所使用之金屬氧化物最初帶隙較寬且高耐壓。又，藉由氧缺陷容易成為n型而不易產生p型之情況亦適於高速切換。
若要降低接通電阻則必須提高遷移率，故而只要使之結晶化即可，但較佳為止於不產生晶粒界之程度。於晶粒界經常存在空孔，於被施加電場時產生極化，而有該極化使耐壓性能降低之虞。於耐壓之降低較明顯之情形時，較佳為直接以非晶質狀態使用。於作為非晶質使用之情形時，雖亦取決於形成金屬氧化物層之元素之種類，但只要將加熱處理條件設定為例如200℃以下、1小時以內即可。藉由以200℃以下之低溫加熱，可獲得穩定之非晶質狀態。
金屬氧化物層之室溫下之載子濃度較佳為1×1014cm-3~1×1017cm-3，更佳為2×1014cm-3~5×1016cm-3。若為該範圍，則可顯示良好之二極體特性。於載子濃度未達1×1014cm-3之情形時，接通電阻變得過高，從而於動作時導致發熱，故而欠佳。於載子濃度超過1×1017cm-3之情形時，有電阻變得過低，而逆向偏壓時之漏電流上升之虞。
載子濃度係藉由C-V評價而測定。
C-V評價係使用下述式，根據C-2τsV之斜率而求出N(載子濃度)。
C={qεN/2(-V)}1/2
各符號意指下述情況。
C：金屬與金屬氧化物之接面電容
q：基本電荷
ε：金屬氧化物之介電常數
：因金屬與金屬氧化物之接合產生之內置電位
V：施加電壓
再者，與Si層、SiO2層、中間金屬層中之任一者接觸之側之金屬氧化物界面藉由局部地使載子濃度升高而容易獲得歐姆特性。具體之載子濃度較佳為1×1017cm-3~1×1022cm-3以下。使載子濃度升高之方法可列舉使氧缺陷增加之方法或使摻雜濃度增加之方法。與金屬M層、MxOy層、中間金屬層中之任一者接觸之側之金屬氧化物界面亦相同。
作為使氧缺陷增加之方法，可列舉於氧化物半導體之成膜時於氧不足之狀態下成膜之方法、於還原氣氛下加熱之方法等。
使摻雜濃度增加之方法係主要使用多晶之氧化物半導體而使摻雜劑活化之方法。例如，可最初使Ti、Si、Ge、Sn等四價之元素於0.1~10%之範圍內混入至靶材料，或藉由離子摻雜而混入並進行退火。
金屬氧化物層之成膜方法並無特別限制，可使用公知之方法。尤其是，於欲將膜厚設為1μm以上之情形時，除了濺鍍法以外，亦可利用刮刀法、射出法、擠出法、熱加壓法等陶瓷之製法、或離子鍍覆法、氣溶膠沈積法等適於厚膜之先前公知之製法。
用於本發明之金屬氧化物之絕緣破壞電場通常為0.5~3.0MV/cm，與先前之矽系二極體相比具有非常優異之性能。
例如，已知單晶之β-Ga2O3之理論之絕緣破壞電場為8.0MV/cm以上(APEX5-2012-035502)，但若存在微小之缺陷或孔隙等則其會大幅度降低。其原因在於，若存在塊體中之微小之缺陷或孔隙，則於施加電場時產生極化，容易以此處為起點產生絕緣破壞。於本發明中使用之氧化物半導體為非晶質或微晶結構之情形時，原理上不存在微小之缺陷或孔隙，故而雖未達到單晶之理論值，但可良率較佳地獲得以此為基準之較大之絕緣破壞電場。
金屬氧化物層之膜厚根據耐壓、用途或目的而不同，若為60V耐受電壓則較佳為0.2μm~1.2μm，若為600V耐受電壓則較佳為2μm~12μm。
(5)表面金屬層
於與Si層、SiO2層、中間金屬層中之任一者接觸之金屬氧化物層之界面為肖特基連接的情形時，若於金屬氧化物層之上積層歐姆電極則可獲得具有良好之整流特性之二極體。設為歐姆連接之情形時之材料等條件係與上述(3-2)相同。又，於設為肖特基連接之情形時，材料等條件係與上述(3-1)相同。
與金屬M層、MxOy層、中間金屬層中之任一者接觸之金屬氧化物層之情形亦與上述相同。
將設置有表面金屬層之情形時之實施形態示於圖5。
於積層體5中，於Si層10、SiO2層20及金屬氧化物層30之上設置 有表面金屬層40。再者，對於表面金屬層40以外之積層體之構成，可如上述所說明般設為各種構成。例如，可不設置SiO2層20，亦可設置金屬含有層。
2.元件、電路等
包含本發明之積層體之元件可應用於多種電路或電器機器、車輛等。尤其是，作為用以獲得二極體或縱型MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金屬氧化物半導體場效應電晶體)之基板最佳。使用本發明之積層體之二極體可實現高耐壓且高速切換。以下，對該等情況進行說明。
(1)肖特基勢壘二極體
於二極體中，根據其用途，可分為肖特基勢壘二極體、及PN二極體兩種。一般而言，使用矽之肖特基勢壘二極體為單極，可高速切換，但耐壓較差。相反，使用矽之PN二極體為雙極，高速切換較差，但耐壓性優異。
使用本發明之積層體製作之二極體由於使用氧化物半導體故而為單極，帶隙較寬。因此，可兼具矽所難以實現之高速切換與高耐壓。
於SiC或GaN之情形時，均難以高效率地獲得缺陷較少之單晶，於良率方面亦存在問題。於此方面，使用本發明之積層體之二極體之製造良率亦較高，於產業上較有效。
為了進一步提高作為二極體之性能或穩定性，可使用先前公知之保護膜或保護環構造、台面構造、場板構造、及場光闌構造。具體而言，藉由利用SiO2等使金屬氧化物層之露出部分鈍化，可抑制表面能階之形成，而減少被稱為電流崩潰之順向電流之降低現象。又，藉由將保護環層埋入至金屬氧化物層，於超過防護逆向突波電壓之電壓範圍之情形時，可抑制有使二極體破損之虞之突崩潰(Avalanche breakdown)。
於本發明中積層體所使用之金屬氧化物層為n型之情形時，保護環層較佳為使用p型、或i型半導體。藉由保護環層，可於逆向偏壓時緩和接合界面端部之電場集中，而可提高耐壓。
p型層可使用作為先前公知之p型半導體之摻雜有B、Al、Ga、In之Si，亦可使用NiO或CuO、或者以CuTMO2(TM：3d過渡金屬)為代表之p型氧化物半導體。
又，保護環為了提高其效果，亦可設計為雙重、3重。此處，p型半導體並非使電洞流動者，而無需高遷移率。
於與Si層、SiO2層、中間金屬層中之任一者接觸之金屬氧化物之界面為肖特基連接的情形時，只要首先形成保護環層，繼而積層金屬氧化物層即可。又，於與Si層、SiO2層、中間金屬層中之任一者接觸之金屬氧化物之界面為歐姆連接的情形時，首先成膜金屬氧化物層，將其蝕刻成保護環狀，其後將p型或i型半導體成膜。繼而，只要於藉由CMP等對表面進行研磨後，將成為歐姆連接之表面金屬層成膜即可。
與金屬M層、MxOy層、中間金屬層中之任一者接觸之金屬氧化物之情形亦與上述相同。
該等保護膜及保護環層可藉由濺鍍、離子鍍覆、PECVD(Plasma Enhanced Chemical Vapor Deposition，電漿加強化學氣相沈積)等真空製程、印刷、塗佈熱解、霧化CVD、溶膠凝膠等濕式製程等先前公知之成膜法而形成。又，關於保護環，亦可對所需區域以離子形式注入成為p型之Cu或Ni等元素。於形成時，可使用區域遮罩，亦可使用先前公知之光微影法。對於圖案化技術，可使用先前公知之濕式蝕刻、乾式蝕刻。於形成保護膜及保護環層時，只要根據加工精度及材質適當組合並實施最佳之製程即可。
將設置有保護膜及/或保護環之情形時之實施形態示於圖6~8。
於積層體6中，於金屬氧化物層30及表面金屬層40之上，以覆蓋該等之方式設置有保護膜50。於積層體7中，於金屬氧化物層30之上表面側埋入有保護環60。又，於積層體8中，於金屬氧化物層30之下表面側埋入有保護環60。
再者，於積層體6~8中，對於保護膜50或保護環60以外之積層體之構成，可如上述所說明般設為各種構成。
關於使用本發明之積層體之肖特基勢壘二極體，為了降低Si層之接觸電阻，只要於藉由逆向濺鍍或氫氟酸去除Si之自然氧化膜後積層背面電極即可。作為電性接觸良好之組合，可使用Ti-Ni-Au、Ti-Ni-Ag等積層體、或摻雜有Si之Al電極等。以此方式獲得之肖特基勢壘二極體係於矽晶圓上積層而成，故而並非如SiC般高硬度、高脆性。因此，可藉由通常之切割技術，良率較佳地進行加工。
(2)MPS(Merged Pin and Shottky，合併pin與肖特基)二極體
本發明之積層體可用於MPS二極體。MPS二極體係兼具Pin二極體之通電能力與肖特基二極體之高速切換特性之優點的二極體。
於與Si層、SiO2層、中間金屬層中之任一者接觸之金屬氧化物之界面為肖特基連接的情形時，只要首先使p層或i層積層、圖案化，繼而積層金屬氧化物即可。與金屬M層、MxOy層、中間金屬層中之任一者接觸之金屬氧化物亦相同。
於圖9表示將本發明之積層體設為MPS之情形時之實施形態。
於積層體9中，於SiO2層20之上形成有複數個p型半導體70。再者，對於p型半導體70以外之積層體之構成，可如上述所說明般設為各種構成。
又，於與Si層、SiO2層、中間金屬層中之任一者接觸之金屬氧化物之界面為歐姆連接的情形時，首先成膜金屬氧化物層，並挖掘溝 槽，其後將p型或i型半導體成膜。繼而，只要於藉由CMP等對表面進行研磨後，將成為歐姆連接之表面金屬層成膜即可。
而且，藉由設為此種構成，可獲得接通電阻較小、先前之絕緣破壞電場較大之積層體。該性質具有改善先前難以高壓化之Si肖特基勢壘二極體之耐壓區域(200~600V)之效果。
圖10係表示支持基板包含金屬M之情形時之積層體之一實施形態的圖。
積層體10之Si層10為包含Mo之金屬層12且SiO2層20為Mo之氧化物之層22，除此以外，與積層體7相同。Mo與金屬氧化物之線膨脹係數接近，故而於金屬氧化物積層後之加熱製程中可抑制內部應力之產生。例如，於使用IGZO(33：33：33)作為金屬氧化物層30之情形時，相對於IGZO之線膨脹係數為6.5×10-6/K，Mo之線膨脹係數為5.1×10-6/K而較為接近。因此，即便使用CVD步驟以300℃以上之溫度形成SiO2作為保護膜，亦可防止產生膜剝離或龜裂。另一方面，於將Si晶圓用作支持基板之情形時，Si之線膨脹係數為2.8×10-6/K，與IGZO相比為一半以下，而容易產生金屬氧化物層之膜剝離或龜裂。
圖11之積層體11於SiO2層20與金屬氧化物層30之間積層有金屬層14及構成該金屬層14之金屬之氧化物層24，除此以外，與積層體7相同。
如圖11所示，於在Si晶圓10上積層金屬氧化物層30之情形時，較佳為於其間夾著成為緩衝之金屬層14。該金屬層係用以緩和因支持基板與金屬氧化物之線膨脹係數之差而產生之應力的層，其厚度根據金屬氧化物層之厚度或組成而適當選擇。金屬層之厚度較佳為大於金屬氧化物層之厚度。
又，Si以外之支持基板、或緩衝層所使用之金屬較佳為線膨脹係數大於Si且小於金屬氧化物之材料。具體而言，除Mo以外，可列舉 Ti、Cr、Nb、Ta等。
於積層體11中，SiO2層20及構成金屬層14之金屬之氧化物層24(均為自然氧化物層)的膜厚只要分別設為0.0nm~15.0nm即可。
圖12及13分別為表示圖11之積層體11之製造方法之一實施形態的圖。
圖12係藉由使形成於金屬層14上之積層體與Si晶圓接合而製造積層體。藉由以此方式製造，可於後續步驟應用Si製程，從而於製造上較為有利。圖13係於首先將金屬層14與金屬氧化物層30之積層體與Si層10接合後積層表面金屬層40、保護膜50及保護環60等之情形。
接合技術有先前公知之SOI(Silicon On Insulator，絕緣層上覆矽)或電漿等。再者，於將異種金屬彼此貼合時，容易因熱膨脹係數之差產生破裂或龜裂，故而必須確保升溫降溫時之溫度均一性。
本發明之元件較佳為具有非線性導電。所謂非線性導電意指不依據歐姆法則之導電。
(3)功率MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金屬氧化物半導體場效應電晶體)
本發明之積層體可用於功率MOSFET。功率MOSFET係經由氧化膜藉由電場控制載子之流動之絕緣閘極型場效電晶體。藉由使用本發明之積層體，可製成將電子作為載子之單極裝置。
於圖14表示將本發明之積層體用於平面式閘極型功率MOSFET之情形時之一實施形態。
圖14係表示使用金屬氧化物半導體之縱型MOSFET之剖面圖。使用n型Si(對應於Si層10)作為支持基板，介隔Ti、Ni、In(對應於金屬含有層25)積層有n型之金屬氧化物半導體(對應於金屬氧化物層30)。Si晶圓與Ti之界面可存在亦可不存在SiO2層20，但於存在之情形時必須為15nm以下。
n型Si於另一面積層有Ti、Ni、Au(背面電極26)，該層與汲極電極100(未圖示)接觸。
於圖14中，n型之金屬氧化物半導體之上部於藉由乾式蝕刻形成凹槽(槽)後，積層p型半導體或低載子濃度之n型半導體75。通常於該區域(以下為凹槽區域)使用p型半導體，但若使用寬能隙之氧化物半導體，則即便於閘極80斷開(Off)之狀態下漏電流亦較小，故而並非必須為p型。
形成於凹槽區域之p型半導體或低載子濃度之n型半導體75的費米能階較佳為低於本發明之積層體中所使用之氧化物半導體。
作為用於凹槽區域之p型半導體，可使用NiO、PdO、CuO、摻硼矽等先前公知之p型半導體材料。
又，低載子濃度之n型半導體可使用氧化物半導體。該區域係於閘極接通之狀態下形成通道之區域，故而有可能成為散射源之過渡金屬之濃度較佳為儘可能小。
介隔閘極絕緣膜110而存在之源極電極區域90可使用W、Ti、Mo、Al、Cr等先前公知之低電阻配線材料。又，為了抑制接觸電阻，亦可進行於成膜前藉由Ar電漿等還原而僅使接觸部分提高載子濃度之處理。
p型區域、源極電極區域均藉由光微影技術將金屬氧化物層圖案化並藉由磁控濺鍍或電漿CVD等方法形成而獲得。表面係進行CMP處理而適當使之平滑。於包含以此方式獲得之源極電極、及p型或低載子濃度n型區域之積層體上積層絕緣膜，並進行圖案化而製成閘極絕緣膜。
構成絕緣膜之材料並無特別限制，可於不損及本發明之效果之範圍內任意選擇一般所使用之材料。例如，可使用SiO2、SiNx、Al2O3、Ta2O5、TiO2、MgO、ZrO2、CeO2、K2O、Li2O、Na2O、 Rb2O、Sc2O3、Y2O3、HfO2、CaHfO3、PbTi3、BaTa2O6、SrTiO3或AlN等氧化物或氮化物。
再者，作為對絕緣膜要求之項目，重要的是膜厚不均較小、及不存在成為漏電之原因之針孔。作為一般之閘極絕緣膜，可使用SiO2、SiNx、Al2O3等。
最後，濺鍍金屬而圖案化為所需形狀，藉此可獲得附源極、閘極之積層體。
又，於在成為汲極電極之積層體之背面側產生SiO2等自然氧化膜之情形時，於藉由氫氟酸或逆向濺鍍等去除該自然氧化膜後，以Ti/Ni/Au之順序積層金屬。此處，Ti具有作為密接層之作用，Ni具有作為防擴散層之作用，Au具有低電阻層之作用。
以此方式獲得之縱型MOSFET由於耐壓層使用寬能隙氧化物半導體，故而耐壓優異，從而可兼具Si所難以實現之600V以上之耐壓與高速切換。又，由於通道電阻部分使用藉由閘極偏壓之n通道傳導，故而載子為高遷移率之電子，而可實現低接通電阻。
於圖15表示將本發明之積層體用於溝槽式閘極型功率MOSFET之情形時之一實施形態。
圖15係表示使用氧化物半導體之溝槽式閘極型功率MOSFET之剖面圖者。相較於平面構造，本構造可進行微細化，而可降低通道之電阻。亦可提高溝槽之密度而製成超級接面構造。
於圖15中，p型半導體或低載子濃度之n型半導體75形成於n型金屬氧化物半導體30上而並非形成於凹槽內。又，於p型半導體或低載子濃度之n型半導體75上形成有源極電極90，貫通該源極電極90及p型半導體或低載子濃度之n型半導體75而設置有凹槽，於該凹槽內介隔閘極絕緣膜110而形成有閘極80。除該等構成以外，與圖14相同。
將於使用本發明之積層體之平面式閘極型功率MOSFET中漂移區 域使用金屬氧化物、且通道區域使用多晶矽之情形時的一實施形態示於圖16。
圖16表示藉由於漂移區域使用金屬氧化物、且通道區域使用多晶矽而兼具高耐壓與高速切換之功率MOSFET。
於圖16中，將高摻雜n型矽晶圓用作基板(對應於Si層10)，並藉由稀氫氟酸等對表面進行處理而去除自然氧化膜。繼而，將n型氧化物半導體(對應於金屬氧化物層30)成膜。於將n型氧化物半導體結晶化而使用之情形時，只要於150~1400℃之範圍內進行退火即可。退火之恰當範圍依存於氧化物半導體之構成元素而適當被決定。若退火溫度超過1400℃，則有使矽熔解之虞。若退火溫度低於150℃，則有未進行結晶化之虞。
於退火結束後，藉由PECVD等方法將非晶矽成膜於n型氧化物半導體上，並進行圖案化。圖案化係於塗佈抗蝕劑後，進行曝光、顯影，並使用鹵素系氣體進行乾式蝕刻。於抗蝕劑剝離後，使用雷射退火等方法進行多晶化。繼而，藉由PECVD等方法，成膜SiO2膜115。進而，於其上使用濺鍍或蒸鍍法將金屬電極成膜，圖案化為閘極電極80之形狀。圖案化無論乾式、濕式均可利用先前公知之方法，但為了進行下述活化退火，較佳為W、Cr、Mo、Ta等高熔點金屬。
繼而，隔著該閘極電極80，對p型Si進行離子摻雜。離子摻雜由於成為經由作為絕緣膜之SiO2膜之覆蓋方式，故而摻雜量及其深度之控制只要藉由模擬等確認即可，例如以50~500keV之加速電壓且於摻雜量為1013~1014cm-2等條件下進行P、Sb、As等之摻雜。該離子摻雜由於使用以閘極電極80為遮罩之自對準技術，故而可使製程簡化，並且可減少閘極電容而進行高速切換動作。
於離子摻雜後，進行活化退火。於防止電極之劣化方面，活化退火較佳為閃光燈退火等高速退火、或雷射退火法。
退火溫度係溫度越高則活化率越上升，但於不產生電極之劣化之範圍內進行適當選擇。退火溫度較佳為600℃~1100℃，更佳為700~1000℃。如此般，可將p型Si(p區域)120之一部分設為經n型化之n+區域130。
繼而，於相當於SiO2之源極電極之部分使用光微影而形成接觸孔，最後形成源極電極90。
再者，於高摻雜n型矽晶圓10，與圖14及15同樣地積層有Ti、Ni、Au(背面電極26)，該層與汲極電極100(未圖示)接觸。
(3)模組
使用本發明之積層體之MOSFET與先前之Si系MOSFET同樣地內置體二極體，亦可與回流二極體組合而使用。
圖17係表示組合本發明之元件而構成之模組之一實施形態的圖。功率MOSFET、回流二極體均由包含本發明之積層體之元件構成。該模組由於MOSFET、回流二極體均包括包含Si層及金屬氧化物層且上述Si層之上述金屬氧化物層側之面上之SiO2層的膜厚為0.0nm~15.0nm之積層體，故而可兼具優異之電流-電壓特性、即較低之接通電阻與高速切換。
此處，圖17之回流二極體之連接之朝向於Si層側為歐姆連接(陰極)之情形與肖特基連接(陽極)之情形有所不同。圖18係表示於圖17之模組中二極體與MOSFET介隔背面金屬與焊料而連接於銅板且二極體之Si晶圓側與MOSFET之集電極連接之情形時之實施形態的圖。於Si側為歐姆連接之情形時，Si側與模組之銅板連接。又，圖19係表示於圖17之模組中二極體與MOSFET介隔背面金屬與焊料而連接於銅板且二極體之氧化物半導體側與MOSFET之集電極連接之情形時之實施形態的圖。於Si側為肖特基連接之情形時，表面金屬層側與模組之銅板連接。
再者，關於模組之構成，為了去除先前公知之Si-IGBT(Insulated Gate Bipolar Transistor，絕緣柵雙極電晶體)、SiC-MOSFET、GaN-MOSFET之過剩載子，亦可與本發明之二極體組合。又，為了去除本發明之MOSFET之過剩載子，亦可使用先前公知之回流二極體。
除上述以外，作為使用本發明之元件之電路，可列舉升壓、降壓斬波電路、反相器、轉換器電路、電源電路、開關調節器等，作為電器機器，可列舉行動電話、電腦、空調、冰箱、顯像機、照明器具、電磁蒸煮器等，作為車輛，可列舉腳踏車、汽車、軌道車輛等。進而，本發明之元件亦可使用於氧氣感測器、光觸媒、紫外感測器、紫外太陽電池、人體感測器、紫外二極體、紫外雷射等。
[實施例]
以下，一面適當參照圖式一面對本發明之實施例進行說明。本發明不受該等實施例任何限定。
實施例1
準備電阻率0.02Ω‧cm之n型Si基板(直徑4英吋)及載玻片。將該等安裝於濺鍍裝置(ULVAC製：CS-200)，最初以逆向濺鍍模式處理15秒，對自然氧化膜之一部分進行蝕刻。繼而，作為金屬氧化物，以RF(Radio Frequency，射頻)300W、19小時之條件，將Ga2O3成膜9700nm。又，將該基板自腔室取出，並藉由電爐以空氣中、150℃之條件退火1小時。
於載玻片上成膜之元件係由XRD(X-ray diffraction，X射線繞射測定)裝置確認結構，結果為非晶質(圖20)。又，確認電子束繞射，結果觀測到暈樣式，同樣確認為非晶質(圖21)。藉由TEM確認自然氧化膜之膜厚，結果為2.4nm(圖22)。
其次，再次將上述基板與區域遮罩一併設置於濺鍍裝置，其後，以Ti、Au之順序，以濺鍍成膜形成電極。
對於以此方式獲得之元件(Si/SiO2(自然氧化膜)/Ga2O3/Ti/Au)，使用東陽技術公司製造之SCS-4200進行評價。評價項目設為順向上升電壓(Vf)、接通電流、絕緣破壞電場(Vbd)及n值。再者，順向上升電壓(Vf)設為電流密度超過10mA/cm2時之施加電壓，接通電流設為施加電壓超過3V時之電流密度，絕緣破壞電場(Vbd)設為漏電流超過10-5A/cm2時之電壓。將結果示於表1。
實施例2
準備電阻率0.02Ω‧cm之n型Si基板(直徑4英吋)及載玻片。將該等安裝於濺鍍裝置(ULVAC製：CS-200)，最初以逆向濺鍍模式處理5分鐘，對自然氧化膜之一部分進行蝕刻。繼而，作為金屬氧化物，以RF 300W、6小時之條件，將Ga2O3成膜3700nm。又，將該基板自腔室取出，並藉由電爐以空氣中、150℃之條件退火1小時。
於載玻片上成膜之元件係由XRD裝置確認結構，結果為非晶質(圖20)。
再次將上述基板與區域遮罩一併設置於濺鍍裝置，其後，以MgAg、Au之順序，以濺鍍成膜形成電極。
對於以此方式獲得之元件(Si/SiO2(自然氧化膜)/Ga2O3/MgAg/Au)，使用東陽技術公司製造之SCS-4200，與實施例1同樣地進行評價。將結果示於表1。
實施例3
準備電阻率0.02Ω‧cm之n型多晶Si基板(直徑4英吋)及載玻片。將該等安裝於濺鍍裝置(ULVAC製：CS-200)，最初以逆向濺鍍模式進行處理，對自然氧化膜之一部分進行蝕刻。繼而，作為金屬氧化物，以RF 300W、18分鐘之條件，將Ga2O3成膜200nm。又，將該基板自腔室取出，並藉由電爐以空氣中、150℃之條件退火1小時。
於載玻片上成膜之元件係由XRD裝置確認結構，結果為非晶 質。
再次將上述基板與區域遮罩一併設置於濺鍍裝置，其後，以Ti、Au之順序，以濺鍍成膜形成電極。
對於以此方式獲得之元件(Si/SiO2(自然氧化膜)/Ga2O3/Ti/Au)，使用東陽技術公司製造之SCS-4200，與實施例1同樣地進行評價。將結果示於表1。
實施例4
準備電阻率0.02Ω‧cm之n型多晶Si基板(直徑4英吋)及載玻片。將該等安裝於濺鍍裝置(ULVAC製：CS-200)，最初以逆向濺鍍模式進行處理，對自然氧化膜進行蝕刻。繼而，作為金屬氧化物，以RF 300W、90分鐘之條件，將IGO(In：Ga=30：70)成膜1000nm。
於載玻片上成膜之元件係由XRD裝置確認結構，結果為非晶質。
再次將上述基板與區域遮罩一併設置於濺鍍裝置，其後，以AlNd、Au之順序，以濺鍍成膜形成電極。將該基板自腔室取出，並藉由電爐以空氣中、200℃、1小時之條件進行退火。
對於以此方式獲得之元件(Si/SiO2(自然氧化膜)/IGO/AlNd/Au)，使用東陽技術公司製造之SCS-4200，與實施例1同樣地進行評價。將結果示於表1。
實施例5
準備電阻率0.004Ω‧cm之n型高摻雜單晶Si基板(直徑4英吋)及載玻片。將該等安裝於濺鍍裝置(ULVAC製：CS-200)，最初以逆向濺鍍模式進行處理，對自然氧化膜之一部分進行蝕刻。其次，作為金屬氧化物，以RF 100W、20小時之條件將GZO(Ga：Zn=70：30)成膜9700nm。又，將該基板自腔室取出，並藉由電爐以空氣中、150℃之條件退火2小時。於玻璃上成膜之元件係由XRD裝置確認結構，結果 為非晶質。
再次將上述基板與區域遮罩一併設置於濺鍍裝置，其後，以In、Au之順序，以濺鍍成膜形成電極。將該基板自腔室取出，並藉由電爐以空氣中、200℃、1小時之條件進行退火。
對於以此方式獲得之元件(Si/SiO2(自然氧化膜)/GZO/In/Au)，使用東陽技術公司製造之SCS-4200，與實施例1同樣地進行評價。將結果示於表1。
實施例6
準備電阻率0.02Ω‧cm之n型Si基板(直徑4英吋)。將該Si晶圓安裝於濺鍍裝置(ULVAC製：CS-200)，最初以逆向濺鍍模式，對自然氧化膜進行蝕刻。其次，將Mo成膜15nm，進而將Ga2O3成膜1000nm。將該基板自腔室取出，並藉由電爐以空氣中、150℃之條件退火1小時。
繼而，再次使殘餘之基板返回至腔室，並設置具有所需圖案之區域遮罩，其後以Ti、Au之順序，以濺鍍成膜形成電極。
對於以此方式獲得之元件(Si/Mo/Ga2O3/Ti/Au)，使用東陽技術公司製造之SCS-4200，與實施例1同樣地進行評價。將結果示於表1。
實施例7~14、比較例1、2
以下，一面如表1般變更Si基板、逆向濺鍍條件、金屬含有層材料、金屬氧化物層材料，一面與實施例6同樣地製作積層體，並評價各種特性。將結果示於表1。又，實施例7、8之基板係經過TEM測定。將基板之剖面圖示於圖22。
再者，於比較例2中，設置SiC層(Si：C(原子比)=50：50)代替金屬氧化物層。
實施例15、16、比較例3、4
一面如表1般變更基板、逆向濺鍍條件、金屬氧化物層材料等， 一面與實施例1同樣地製作積層體，並評價各種特性。將結果示於表1。再者，關於作為實施例15及比較例3之金屬氧化物層之成膜方法之「離子鍍覆」，具體以如下方式實施。設置10個In：Ga：Zn=33：33：33之IGZO平板(20×5t)作為原料，並設置於昭和真空公司之離子鍍覆裝置SIP-800，進行抽真空後，將電子束之功率設為10kW，並設為氧分壓50%，而獲得厚度5000nm之IGZO膜。
又，於實施例15及比較例3中，使用Mo基板作為基板。因此，於實施例15及比較例3中，經逆向蝕刻之自然氧化膜為MoOx層而並非SiO2層。
實施例17
藉由圖23所示之製程製造肖特基勢壘二極體。具體而言，準備電阻率0.02Ω‧cm之n型Si基板(直徑4英吋)。將該Si晶圓放入熱氧化爐中，而形成100nm之熱氧化膜。繼而，於進行抗蝕劑塗佈後，使用光罩進行曝光、顯影、蝕刻，而形成接觸孔。進而，於其上，使用Pd靶並藉由濺鍍法，以Pd及PdO之順序，分別各成膜10nm。繼而，以使SiO2上之Pd/PdO積層部分呈同心圓狀地殘留之方式，使用王水進行蝕刻，而形成保護環。進而，於其上，將作為氧化物半導體之IGZO成膜200nm而形成耐壓層，並且將Mo成膜，最後以空氣中、300℃、1小時之條件進行退火。存在於Si晶圓之背面之熱氧化膜係由保護膜覆蓋表面後，藉由稀氫氟酸進行蝕刻而去除。其後，以Ti、Ni、Au之順序進行成膜。
將所獲得之積層體之Si晶圓側設為肖特基接合，而獲得附保護環及背面電極之肖特基勢壘二極體。
對以此方式獲得之肖特基勢壘二極體之Si與Pd之界面的SiO2之膜厚進行評價，結果為0.2nm。再者，接觸孔為圓形，觀察圓之中心及與圓內接之正方形之各頂點之中間點共計5點，於將該視野等間隔地10等分之部位進行測定，從而將該共計55個部位之平均值設為SiO2層之膜厚。
實施例18
準備膜厚500μm、直徑4英吋之Ti板作為支持體。於該Ti晶圓上，將In成膜50nm。繼而，作為氧化物半導體，將IGZO(In：Ga：Zn=40：40：20at%)使用濺鍍法成膜4μm。繼而，使用電漿CVD法將SiO2膜成膜100nm。對該SiO2/IGZO/In/Ti積層體塗佈抗蝕劑，並使用光罩進行曝光、顯影，其後，藉由乾式蝕刻於SiO2之一部分形成接觸孔。蝕刻氣體使用CF4。
繼而，作為肖特基電極，將Pd積層100nm，並藉由CMP對周邊之Pd層進行研磨直至出現SiO2面。將以此方式獲得之二極體之Ti基板側之背面與n型Si基板(直徑4英吋)設置於常溫晶圓接合裝置並進行接合。
所獲得之肖特基二極體雖於中途經由藉由電漿CVD進行之超過300℃之步驟，但使用線膨脹係數接近銦鎵鋅氧化物(IGZO)之Ti作為支持體，而未確認出翹曲或龜裂之產生。藉由與實施例17相同之評價法對存在於Ti與IGZO之界面之TiO2之膜厚進行測定，結果為0.5nm。
又，藉由將Ti與Si貼合，切割、焊接、鋁線接合等後續步驟可直接使用先前之Si系肖特基二極體之步驟，從而於生產上有利。
[產業上之可利用性]
包含本發明之積層體之元件可用作肖特基勢壘二極體或MOSFET等功率裝置或將其等組合而成之模組。具體而言，可用於反相器或轉換器等電力轉換電路、電源電路、以及使用其等之電路功率轉換器、IPM(Intelligent Power Module，智慧功率模組)、電器機器或車輛。又，進而亦可用於氧氣感測器、光觸媒、紫外感測器、紫外太陽電池、人體感測器、紫外二極體、紫外雷射等。
上述對若干本發明之實施形態及/或實施例進行了詳細說明，但業者容易於不實質上自本發明之新穎之教示及效果脫離之情況下，對該等作為例示之實施形態及/或實施例施加較多變更。因此，該等較多之變更係包含於本發明之範圍內。
將成為本申請案之巴黎優先之基礎之日本申請案說明書的內容全部援引於此。
1‧‧‧積層體
10‧‧‧Si層
20‧‧‧SiO2層
30‧‧‧金屬氧化物層

Claims (13)

  1. 一種積層體，其包含Si層及金屬氧化物層，且上述Si層之上述金屬氧化物層側之面上之SiO2層的膜厚為0.0nm~15.0nm。
  2. 如請求項1之積層體，其中於上述Si層與上述金屬氧化物層之間包含金屬含有層。
  3. 如請求項1或2之積層體，其中上述金屬氧化物層為非晶質或微晶結構。
  4. 如請求項1或2之積層體，其中上述金屬氧化物層之組成比(原子比)滿足下述式(1)~(3)，0≦x/(x+y+z)≦0.5 (1) 0≦y/(x+y+z)≦0.8 (2) 0.2≦z/(x+y+z)≦1.0 (3)(式中，x、y及z分別表示選自下述元素中之1種以上之原子數，x=In、Sn、Ge、Ti y=Zn、Y、Sm、Ce、Nd z=Ga、Al)。
  5. 如請求項1或2之積層體，其中上述金屬氧化物層之載子濃度為1×1014cm-3~1×1017cm-3。
  6. 如請求項1或2之積層體，其中上述Si層之功函數為3.9eV~5.0eV。
  7. 如請求項2之積層體，其中上述金屬含有層之功函數為3.5eV~5.8eV。
  8. 一種積層體，其包含金屬層及金屬氧化物層，上述金屬層包含與構成上述金屬氧化物層之金屬氧化物之金 屬不同的金屬M，並且上述金屬層之上述金屬氧化物層側之面上之MxOY層(x及y分別為整數)的膜厚為0.0nm~15.0nm。
  9. 如請求項8之積層體，其中上述金屬氧化物層之組成比(原子比)滿足下述式(1)~(3)，0≦x/(x+y+z)≦0.5 (1)0≦y/(x+y+z)≦0.8 (2) 0.2≦z/(x+y+z)≦1.0 (3)(式中，x、y及z分別表示選自下述元素中之1種以上之原子數，x=In、Sn、Ge、Ti y=Zn、Y、Sm、Ce、Nd z=Ga、Al)。
  10. 一種元件，其包含如請求項1至9中任一項之積層體。
  11. 如請求項10之元件，其具有非線性導電。
  12. 一種電路或感測器，其包含如請求項10或11之元件。
  13. 一種電器機器或車輛，其包含如請求項10或11之元件。
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